JP3171615B2

JP3171615B2 - データ転送のリトライ制御方式

Info

Publication number: JP3171615B2
Application number: JP24135691A
Authority: JP
Inventors: 哲仁渡辺
Original assignee: 株式会社エフ・エフ・シー
Priority date: 1991-09-20
Filing date: 1991-09-20
Publication date: 2001-05-28
Anticipated expiration: 2016-05-28
Also published as: JPH0581175A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラム制
御のＣＰＵにおけるバスを介するメモリ・Ｉ／Ｏ等への
データ転送のリトライ制御方式に関する。

【０００２】

【従来の技術】図６は、従来のプロセッサを用いた情報
処理装置の構成例を示す図である。各種コンピュータ及
びプログラマブル・コントローラ等の情報処理装置は、
一般に同図に示すように、プロセッサ１００、メモリ２
００、Ｉ／Ｏデバイス（入出力装置）３００、伝送イン
タフェース４００、及びシステムバス５００等で構成さ
れる。

【０００３】プロセッサ１００は、これらのメモリ２０
０、Ｉ／Ｏデバイス３００、伝送インタフェース４００
等と情報交換を行う際、システムバス５００を介してデ
ータ転送を行う。このプロセッサ１００は、マイクロプ
ログラム制御方式を採用しており、FORTRAN, COBOL, C
等の高級言語もしくはプログラム・コントローラ用の
コントローラ言語等で記述されたソースプログラムをコ
ンパイルまたはアセンブルして得られるマクロ命令から
成るマクロプログラムの実行を、マイクロプログラムに
より解読して行う。

【０００４】プロセッサ１００は、マイクロ命令から成
るマイクロプログラムを格納しているマイクロプログラ
ムメモリ１０１（以後、μ−ＭＥＭ１０１と略称す
る）、特に図示していないマイクロプログラムカウンタ
（以後、μ−ＰＣと略称する）、上記μ−ＭＥＭ１０１
に対し一定期間（マイクロサイクル）毎にアドレス（上
記μ−ＰＣの値）を供給するマイクロシーケンサ１０２
（以後、μ−ＳＱＣ１０２と略称する）、上記μ−ＭＥ
Ｍ１０１から読み出されたマイクロ命令を保持すると共
に、そのマイクロ命令から各種制御信号を出力するパイ
プラインレジスタ１０３（以後、ＰＬＲ１０３と略称す
る）、そのＰＬＲ１０３から読み出したマイクロ命令に
指示された各種演算を行い、その結果として正・負を示
す符号（Ｓ）、ゼロ検出（Ｚ）、キャリー検出（Ｃ
Ｙ）、オーバーフロー検出（ＯＶＦ）等の各種フラグを
出力するＣＰＵ（中央演算処理装置）１０４、システム
バス５００上のデータの入力時はバスデータのパリティ
チェックを行い、システムバス５００へのデータ出力時
はパリティジェネレートを行うバスパリティチェッカ／
ジェネレータ１２１とバスアクセスの時間監視を行うバ
スアクセス時間監視回路１２２とシステムバス５００を
介するデータ転送先のスレーブ側デバイスの異常状態を
常時監視するスレーブデバイス異常信号判定回路１２３
とから成るバス転送エラー検出回路１２０、上記マクロ
プログラムが格納されているマクロプログラムメモリ１
０５、そのマクロプログラムメモリ１０５にアドレスを
供給するマクロプログラムカウンタ１０６（以後、ＭＰ
Ｃ１０６と略称する）、前記マクロプログラムメモリ１
０５から読み出されたマクロ命令のアドレスオペランド
から物理アドレスを生成する物理アドレス生成回路１０
７、その物理アドレス生成回路１０７から出力される転
送データのアドレスを保持するデータ転送アドレスレジ
スタ１０８、及び上記バス転送エラー検出回路１２０か
ら加わるバスエラー信号またはＣＰＵ１０４から加わる
上記、Ｓ，Ｚ，ＣＹ，もしくはＯＶＦの各フラグの値を
上記μ−ＳＱＣ１０２に選択出力するテストコンディシ
ョン選択回路１０９とから成っている。

【０００５】ところで、バス転送エラー検出回路１２０
は、バスパリティチェッカ／ジェネレータ１２１の検出
によるパリティエラーの発生、バスアクセス時間監視回
路１２２の検出によるバスアクセス時間の異常、または
スレーブデバイス異常信号判定回路１２３の検出による
データ転送時のスレーブデバイスの異常のいずれかの要
因により、バスエラー信号を出力する。

【０００６】上記ＣＰＵ１０４は、ローカルデータバス
１３０を介し、前記システムバス５００に接続されてい
る。上記構成において、ＭＰＣ１０６によりアドレッシ
ングされたマクロプログラムメモリ１０５内のマクロ命
令は、ＭＡＰ処理（マッピング処理：マクロ命令のオブ
ジェクトコードに対応して、該当するマイクロプログラ
ム処理の先頭番地に上記μ−ＰＣをセットし、インタプ
リタ処理を起動する処理）によりμ−ＳＱＣ１０２を介
してμ−ＭＥＭ１０１に格納されている対応する複数の
マイクロ命令から成るマイクロプログラムであるインタ
プリタによって、解読実行される。

【０００７】マクロ命令の転送命令には、その転送モー
ドによりいくつかの種類があり、例えば、32ビット長の
リード／ライト転送、16ビット長のリード／ライト転
送、８ビット長のリード／ライト転送、及び16／８ビッ
ト長の符号付転送（転送時に符号拡張して32ビット長に
変換する）等がある。そして、μ−ＭＥＭ１０１内には
これらの各マクロ命令にそれぞれ対応したインタプリタ
が格納されている。

【０００８】上記各転送命令の実行時には、このμ−Ｍ
ＥＭ１０１内の当該インタプリタの起動と同時に、マク
ロプログラムメモリ１０５から読み出されているマクロ
命令中のアドレスオペランドを物理アドレス生成回路１
０７により物理アドレスである転送アドレスに変換し、
その転送アドレスをデータ転送アドレスレジスタ１０８
にラッチされる。そして、上記インタプリタの起動によ
りＣＰＵ１０４がシステムバス５００を介するデータ転
送を開始するとき、データ転送アドレスレジスタ１０８
から転送アドレスがシステムバス５００に出力され、該
当するメモリ２００もしくはＩ／Ｏデバイス３００等と
情報交換が行われる。

【０００９】このシステムバス５００を介するデータ転
送においては、バス転送エラー検出回路１２０により、
システムバス５００上のバスデータのパリティチェッ
ク、バスアクセスの時間監視、及びデータ転送先のスレ
ーブデバイスの異常状態が常にチェックされ、異常時に
は一過性の不良動作を切り捨てるためにリトライ処理を
行う。そして、そのリトライ処理が失敗した時は、その
旨をシステム管理プログラム内のＲＡＳ処理ルーチン
（ＲＡＳとは信頼度を計る尺度の信頼性（Reliability
），可用性（Availability），保全性（Serviceabilit
y）を総称したものであり、故障及びシステム状態の掌
握とそのデータ管理運用、故障時の対応方法、故障復旧
方法などの機能を言う。ＲＡＳ処理は、前記機能を果た
す処理である。）に通知し、システム見地で縮退による
継続運転またはシステムの停止等の決定を行う。

【００１０】また、バスエラーが発生した場合には、バ
ス転送エラー検出回路１２０からバスエラー信号が、Ｃ
ＰＵ１０４、μ−ＳＥＱ１０２、ＭＰＣ１０６、及びデ
ータ転送アドレスレジスタ１０８に出力される。このバ
スエラー信号の出力により、ＣＰＵ１０４内の図示して
いないキャッシュメモリへのリードデータの書き込みが
禁止され、データ転送アドレスレジスタ１０８は次マク
ロ命令の転送アドレスの書き込みが禁止され、（アドレ
ス自動インクリメントモード時は、アドレスのインクリ
メント動作を禁止する）さらに、ＭＰＣ１０６のカウン
ト動作が禁止される。またμ−ＳＱＣ１０２は、μ−Ｐ
Ｃのカウント動作を禁止し、更新しない状態のμ−ＰＣ
の値を図示していないμ−スタックに格納すると共に、
マクロプログラムメモリ１０５から出力されるマクロ命
令のＭＡＰアドレスを選択せずにリトライ制御処理を行
うバスエラー割込処理ルーチン用の割込みベクタのアド
レスへ分岐する。そして、μ−ＳＱＣ１０２は、上記バ
スエラー割込処理ルーチンからリターン命令で復帰した
ときには、上記μ−スタックに退避させていた前記バス
転送動作を行うマイクロ命令のマイクロメモリアドレス
を選択する。このことにより、再び同一マイクロプログ
ラムのステップが実行され、バス転送のリトライが行わ
れる。

【００１１】図７に、従来のマイクロプログラム（イン
タプリタ）により行われるシステムバス５００を介する
データリードのバス転送処理のフローチャートを示す。
同図(A) は、32ビットの１ワードデータをバス転送する
32ビットデータリードインタプリタ、同図(B) は16ビッ
トの１ワードデータをバス転送する16ビットデータリー
ドインタプリタの処理を示すフローチャートであり、上
記２つのインタプリタは、どちらもそれぞれのデータ転
送と同時にＭＡＰ処理を行うために、１クロックで上記
データ転送のマクロ命令のインタプリタを終了する。

【００１２】次に、上記図７(A) に示す32ビットデータ
リードインタプリタのバス転送動作においてバスエラー
が発生した場合に、前述したようにして起動される前記
バスエラー割込処理ルーチンの動作フローチャートを図
８に示す。

【００１３】この割込処理ルーチンにおいては、リトライカウンタ等によりリトライの回数を計数
し、その計数されたリトライの回数が所定回数を越えた
か否かを判別することによりリトライ失敗の判定を行い
（ＳＡ１）、まだ失敗でない場合はリターン命令（ＲＥ
Ｔ）の実行後、図７(A) に示す32ビットデータリードの
同一マイクロプログラムステップの実行によるリトライ
を行い、そのリトライによりバスエラーが発生しなかっ
た場合には、リトライ成功となり、同時実行するＭＡＰ
処理により、次のマクロ命令の解読実行の処理を継続し
ていく。一方、上記リトライにより再びバスエラーが発
生した場合には、前記割込処理により、再び上述のの
処理へ移行する。また、上記処理ＳＡ１で、リトライカウンタのオー
バーフロー等によりリトライの回数が所定の回数を越え
リトライが失敗したと判定したときは、システム管理プ
ログラムのＲＡＳ処理を起動させた後（ＳＡ２）、マイ
クロプログラム・オペレーティングシステム（μ−Ｏ
Ｓ）管理下のダミーアドレスをデータ転送アドレスレジ
スタ１０８に格納して（ＳＡ３）、リターン（ＲＥＴ）
することにより、前記32ビットデータリードの同一マイ
クロステップにおいてバスエラーの起きないダミー転送
を行って強制的に処理を終結し、システム管理プログラ
ムの処理へシステムタスクレベルの割り込みにより移行
する。

【００１４】16ビットデータリードインタプリタにおい
ても、図７(B) に示す処理と、図８に示すバスエラー時
のリトライ制御用の割込処理ルーチンとにより同様な処
理が行われる。また、他の各種ビット及び各種転送モー
ドの１ワードデータのリード／ライトにおいても、それ
らのデータのバス転送を実行するインタプリタと図８に
示すバスエラー時のリトライ制御用の割込処理ルーチン
の実行により同様の処理がなされる。

【００１５】次に、図９に従来の複数ワード（１ワード
は16ビット構成）のデータ転送（ブロックデータ転送）
を行うインタプリタの動作フローチャートを示す。この
フローチャートは、図１０に模式的に示すようにＡ番地
から始まるＮワードのメモリＡのデータをＢ番地から始
まるメモリＢにブロック転送するマクロ命令を解読実行
するインタプリタの処理を示している。

【００１６】この場合、前記データ転送レジスタ１０８
として、転送元の１ワードデータ（16ビットデータ）の
格納番地をアドレッシングするアドレスレジスタ１０８
Ａと上記１ワードデータの転送先の番地をアドレッシン
グするアドレスレジスタ１０８Ｂが設けられる。また、
転送ワード数をセットする転送カウンタも新たに設けら
れる。

【００１７】次に、図９のフローチャートの説明を行
う。尚、この場合、アドレスレジスタ１０８Ａにはメモ
リＡのＡ番地が、アドレスレジスタ１０８Ｂにはメモリ
ＢのＢ番地が初期設定されているものとする。

【００１８】次に、動作を説明する。まず、転送ワード数Ｎを転送カウンタに格納する
（ＳＢ１）。アドレスレジスタ１０８Ａによりアドレッシングさ
れているメモリＡの番地に格納されている16ビットデー
タをリードし、システムバス５００上に転送すると同時
にアドレスレジスタ１０８Ａを「１」加算する（ＳＢ
２）。上記でリードした16ビットデータをアドレスレジ
スタ１０８ＢによりアドレッシングされているメモリＢ
の番地へライトし、その転送と同時にアドレスレジスタ
１０８Ｂを「１」増加する（ＳＢ３）。転送カウンタを「１」減算する（ＳＢ４）。転送カウンタの値が「０」であるか否か判別し（Ｓ
Ｂ５）、「０」でなければ上記処理→→→を繰
り返す。一方、転送カウンタの値が「０」であれば、Ｍ
ＡＰ処理により、次のマクロ命令の解読実行へと処理を
継続していく。

【００１９】上記複数ワードのデータ転送処理において
も、上記またはの処理におけるデータ転送時にバス
エラーが発生した場合、上述した図８に示すバスエラー
発生時のリトライ制御用の割込処理により、上述した図
７(A) または図７(B) に示すインタプリタの処理の場合
と同様なリトライ処理が行われる。

【００２０】このため、例えば2000ワードのブロックデ
ータ転送において、バスアクセス時間監視異常（データ
転送において無応答状態となる異常）となった場合、そ
のバスアクセスの異常監視時間が200 μｓのときは、最
大400 ms（200 μｓ×2000）の間、１つのマクロ命令で
プロセッサ１００の処理時間を占有してしまうことにな
る。

【００２１】このように、複数ワードのデータをブロッ
ク転送するマクロ命令のインタプリタによる解読実行に
おいて、バスアクセス時間監視異常のバスエラーが発生
した場合、１ワードデータのリードまたはライトを行う
毎にバスアクセス異常監視時間の間ＣＰＵ１０４の処理
が中断されることになるため、ブロック転送のワード数
が多くなるほど、上記ブロック転送のマクロ命令がプロ
セッサ１００を占有してしまう時間が長くなってしま
う。

【００２２】

【発明が解決しようとする課題】上述したように、１つ
のマクロ命令を解読実行するマイクロプログラムのイン
タプリタにおいて複数ワードのブロックデータ転送を行
う場合に、バスエラーが発生し、その要因がバスアクセ
ス時間監視異常（データ転送において無応答状態）とな
った場合は、１つのマクロ命令でプロセッサ１００の処
理時間を長時間占有してしまう。

【００２３】一般にシステムに組み込まれているプログ
ラムは、複数のマクロ命令により記述され、またオペレ
ーティングシステムにおいてはプログラムの実行はタス
クという単位で管理されている。そして、そのタスクは
起動のタイミングにより、タスク番号順に起動されるサイクリックタスク一定周期で起動される定周期割込タスク外部イベント割込みにより起動される外部割込タス
ク等に分類される。

【００２４】上記のようなタスクの中で、定周期割込タ
スクは、一定周期で起動されるのでその周期が短い場合
には、バスアクセス時間監視異常のバスエラーが発生し
て１つのマクロ命令で処理時間が長時間占有されてしま
うと、そのマクロ命令を含むタスクの終了が長びくため
定周期割込タスクの割込渋滞が起こり、システムに対し
て致命的な異常を引き起こす場合がある。

【００２５】本発明は、複数ワードのブロックデータ転
送を行うマクロ命令をマイクロプログラムのインタプリ
タにより実行している最中にバスアクセス時間監視異常
の要因によるバスエラーが発生し、上記データ転送のリ
トライが失敗となった場合には、上記インタプリタを強
制終了させてそのバスエラーにより処理時間が長時間占
有されないように防止して、バスアクセス時間監視異常
のバスエラーが発生した場合に、定周期割込タスクの渋
滞・停止等のシステムへの悪影響が生ずることを防止で
きるようにすることを目的とする。

【００２６】

【課題を解決するための手段】図１は、本発明の原理説
明図である。本発明は、マクロプログラムが格納される
マクロプログラムメモリ１、該マクロプログラムメモリ
１のアドレスを指定するマクロプログラムカウンタ２、
マイクロプログラムが格納されるマイクロプログラムメ
モリ３、該マイクロプログラムメモリ３のアドレスを指
定するマイクロシーケンサ４、前記マイクロプログラム
メモリ３から読み出されるマイクロ命令に基づいて動作
を行うＣＰＵ５を有するプロセッサにおけるデータ転送
のリトライ制御方式を前提とする。

【００２７】そして、所定のマクロ命令を解読実行する
マイクロプログラムのマイクロ命令の実行によりバス転
送エラーが発生した場合、前記ＣＰＵ５のリードデータ
の取り込み動作、ライトデータの出力動作、及び前記マ
イクロシーケンサ４のマイクロプログラムカウンタ４ａ
の更新等をアボートし、前記バス転送エラーに対応して
行われる割込処理による前記マイクロ命令のリトライが
失敗した場合に前記所定のマクロ命令を解読実行するマ
イクロプログラムを再実行する機能を備え、複数回デー
タ転送する（データのブロック転送を行う）マクロ命令
を解読実行するマイクロプログラムのマイクロ命令の実
行においてデータ転送のリトライが失敗したときは、そ
のリトライ失敗情報を前記マクロ命令を解読実行するマ
イクロプログラムに通知して、そのマイクロプログラム
の以後の解読実行を強制的に終了させる。

【００２８】上記データ転送におけるリトライ情報のマ
イクロプログラムに対する通知は、例えば請求項２記載
のように、上記バス転送エラーに対する割込処理が、フ
ラグ６をオンにすることにより行う。この場合、請求項
３記載のように、上記マイクロプログラムは、フラグ６
がオンとなっていると判定すると、そのフラグ６をオフ
にした後強制終了する。また、このフラグ６は、例え
ば、請求項４記載のようにＣＰＵ５内に設けられる。

【００２９】

【作用】前記マイクロプログラム制御方式のＣＰＵ５に
より複数回データ転送する（データのブロック転送を行
う）マクロ命令を解読実行するマイクロプログラムのマ
イクロ命令が実行された際、バス転送エラーが発生する
と、バスエラー割込みにより上記バス転送エラーの発生
したマイクロ命令をバス転送エラーが解消するまで所定
回数繰り返すリトライ処理を行う。そして、そのリトラ
イ処理においてもバス転送エラーが解消されない、すな
わち上記リトライ処理が失敗した場合には、割込復帰の
際フラグ等を介して、上記リトライが失敗した旨を復帰
元の上記ブロック転送を行うマクロ命令を解読実行する
マイクロプログラム（インタプリタ）に通知する。

【００３０】マイクロプログラム（インタプリタ）は、
上記通知により上記ブロック転送を行うマクロ命令の解
読実行を強制終了する。したがって、データのブロック
転送を行うマクロ命令でバス転送エラーが発生し、リト
ライを試みてもバス転送エラーが解消しない場合には、
そのマクロ命令の実行は直ちに強制終了させられるの
で、バスアクセス時間監視異常の要因によるバスエラー
が発生した場合でも、データのブロック転送を行うマク
ロ命令によりＣＰＵ５の処理時間が長時間占有されるこ
とが防止される。

【００３１】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図２は本発明の一実施例であるプロセッサの
システム構成図である。尚、同図において、前記図６に
示すプロセッサ１００内のブロックと同一のブロックに
は同一番号を付し、詳しい説明は省略する。本実施例の
特徴は、図３において拡大して示す図６中において破線
で囲んで示す部分である。

【００３２】図３に示すように、ＣＰＵ１０４′はバス
転送においてリトライが失敗したか否かを示すリトライ
失敗フラグを記憶するリトライ失敗フラグレジスタを内
蔵している。このリトライ失敗フラグレジスタの内容は
テストコンディション選択回路１０９′に出力され、そ
のテストコンディション選択回路１０９′を介してテス
トコンディション信号としてμ−ＳＱＣ１０２に入力す
る。

【００３３】次に、上記構成のマイクロプロセッサ１０
０′における16ビットデータをＮワードブロック転送す
るインタプリタの動作フローチャートを図４に示し、上
記ブロック転送においてバスエラーが生じたときに割込
により行われるリトライ失敗判定処理の動作フローチャ
ートを図５に示す。

【００３４】図４に示すインタプリタの動作は、前述し
た図に示すインタプリタの動作と基本的な動作は同じで
あり、処理ＳＣ２の16ビットリード転送及び処理ＳＣ３
の16ビットライト転送において、それぞれリトライ失敗
フラグをテストコンディション選択回路１０９′を介し
て判定する処理が付加されている。また、処理ＳＣ６で
上記リトライ失敗フラグをオフにする処理も付加されて
いる。

【００３５】図４に示すＮワードブロック転送のフロー
チャートにおいて、処理ＳＣ２の16ビットリード転送動
作において、バスエラーが発生した場合、図５に示す割
込処理が起動され、前記従来例（図８参照）と同様に以
下に示すリトライ処理を行う。リトライカウンタ等によりリトライ失敗の判定を行
い（ＳＤ１）、失敗でないときは前記従来例と同様の処
理を行う。リトライカウンタのオーバーフロー等によりリトラ
イが失敗したと判定したときは（ＳＤ１）、リトライ失
敗フラグレジスタ５０１をオンに設定する（ＳＤ２）。システム管理プログラムのＲＡＳ処理を起動させた
後（ＳＤ３）、μ−ＯＳ管理下のダミーアドレスをデー
タ転送アドレスレジスタ１０８に格納し（ＳＤ４）、リ
ターン（ＲＥＴ）する。

【００３６】そして、再び図４に示すＮワードのブロッ
ク転送の16ビットリード転送動作を行い（ＳＣ２）、こ
の場合、バスエラーの発生しないダミー転送を行うこと
により強制的に転送動作を終結し、その転送動作と同一
ステップでμ−ＳＱＣ１０２が前記リトライ失敗フラグ
レジスタ５０１のフラグをテストコンディション選択回
路１０９′を介して判定し、リトライ失敗フラグレジス
タ５０１がオンとなっているため、ＭＡＰ処理によりシ
ステムタスクレベルの割り込みを行い、システム管理プ
ログラム処理のマクロ命令の解読実行へ移行する（ＳＣ
６）。また、このＭＰＡ処理において同一ステップで前
記リトライ失敗フラグレベル５０１をオフにして初期化
し（ＳＣ６）、次に実行する図４に示すようなブロック
転送のリトライ処理に備える。

【００３７】図４に示すＮワードブロック転送の処理Ｓ
Ｃ３における16ビットライト転送動作においてバスエラ
ーが発生した場合も、上述した処理ＳＣ２における16ビ
ットリード転送動作と同様な処理が行われる。

【００３８】また上述した図７（A) , (B) に示すよう
な32ビット及び16ビットの１ワードデータ転送のマイク
ロプログラムのインタプリタにおいても、転送動作と同
一ステップでＭＡＰ処理と前記リトライ失敗フラグレジ
スタ５０１をオフして初期化する処理を行うことによ
り、正常終了する１ワードデータ転送におけるマイクロ
プログラムの処理ステップ数を増加させることなく、１
ワードデータ転送においてバスエラーが発生してリトラ
イが失敗したときにリトライ失敗フラグレジスタ５０１
を初期化処理することが可能となる。

【００３９】

【発明の効果】本発明によれば、複数回データ転送する
（複数ワードのブロック転送を行う）マクロ命令を解読
実行するマイクロプログラムのインタプリタにおいて、
バスエラーが発生し、そのバスエラーに対処するための
リトライ処理も失敗した場合には、割込処理から前記マ
クロ命令を解読実行するマイクロプログラムのインタプ
リタにそのリトライ失敗を通知して、そのインタプリタ
の動作を強制終了させるので、バスアクセス時間監視異
常の要因によりバスエラーが発生しても、上記複数ワー
ドのブロック転送を行うマクロ命令によりＣＰＵの処理
時間が長時間占有されてしまう事態を防止できる。この
ため、マクロ命令で構成されるプログラムにおいても、
上記複数ワードのブロック転送を行うタスクが、バスア
クセス時間監視異常の要因により長時間の間タスクの実
行権を占有してしまう事態が防止され、この結果とし
て、バスアクセス時間監視異常によるバスエラーが発生
した場合に、定周期割込タスクの渋滞・停止等によるシ
ステムへの悪影響を防止できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のプロセッサのシステム構成図であ
る。

【図３】上記実施例の発明の要部を示す図である。

【図４】16ビットデータをＮワードブロック転送するイ
ンタプリタの動作を説明するフローチャートである。

【図５】バスエラー割込みによるリトライ失敗判定処理
の動作を説明するフローチャートである。

【図６】従来のプロセッサの一構成例を示す図である。

【図７】従来の32ビットデータ１ワードリードインタプ
リタの転送処理及び16ビットデータ１ワードリードイン
タプリタの転送処理を説明するフローチャートである。

【図８】従来のバス転送エラー発生時に行われる割込処
理を説明するフローチャートである。

【図９】従来の16ビットデータをＮワードブロック転送
するインタプリタの動作を説明するフローチャートであ
る。

【図１０】メモリＡからメモリＢへ16ビットデータをＮ
ワードブロック転送する処理を示す模式図である。

【符号の説明】

１マクロプログラムメモリ２マクロプログラムカウンタ３マイクロプログラムメモリ４マイクロシーケンサ４ａマイクロプログラムカウンタ５ＣＰＵ６フラグ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36 G06F 9/22 G06F 11/00 G06F 11/14 G06F 11/30

Claims

(57)【特許請求の範囲】

【請求項１】マクロプログラムが格納されるマクロプ
ログラムメモリ（１）、該マクロプログラムメモリ
（１）のアドレスを指定するマクロプログラムカウンタ
（２）、マイクロプログラムが格納されるマイクロプロ
グラムメモリ（３）、該マイクロプログラムメモリ
（３）のアドレスを指定するマイクロシーケンサ
（４）、前記マイクロプログラムメモリ（３）から読み
出されるマイクロ命令に基づいて動作を行うＣＰＵ
（５）を有するプロセッサにおけるデータ転送のリトラ
イ制御方式において、所定のマクロ命令を解読実行するマイクロプログラムの
マイクロ命令の実行によりバス転送エラーが発生した場
合、前記ＣＰＵ（５）のリードデータの取り込み動作、
ライトデータの出力動作、及び前記マイクロシーケンサ
（４）のマイクロプログラムカウンタ（４ａ）の更新等
をアボートし、前記バス転送エラーの発生に対応して行
われる割り込み処理による前記マイクロ命令のリトライ
が失敗した場合に前記所定のマクロ命令を解読実行する
マイクロプログラムを再実行する機能を備え、複数回データ転送するマクロ命令を解読実行するマイク
ロプログラムのマイクロ命令の実行において、データ転
送のリトライが失敗したときは、そのリトライ失敗情報
を前記マクロ命令を解読実行するマイクロプログラムに
通知して、そのマイクロプログラムの以後の解読実行を
強制的に終了させることを特徴とするデータ転送のリト
ライ制御方式。
【請求項２】前記データ転送におけるリトライ失敗情
報の前記マイクロプログラムに対する通知は、前記バス
転送エラーに対する割込処理が、フラグ（６）をオンに
することにより行うことを特徴とする請求項１記載のデ
ータ転送のリトライ制御方式。
【請求項３】前記マイクロプログラムは、前記フラグ
（６）がオンとなっているときは、前記フラグ（６）を
オフにして強制終了することを特徴とする請求項２記載
のデータ転送のリトライ制御方式。
【請求項４】前記フラグ（６）は、前記ＣＰＵ（５）
内に設けられることを特徴とする請求項２または３記載
のデータ転送のリトライ制御方式。