JPH01251640A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01251640A JPH01251640A JP63076095A JP7609588A JPH01251640A JP H01251640 A JPH01251640 A JP H01251640A JP 63076095 A JP63076095 A JP 63076095A JP 7609588 A JP7609588 A JP 7609588A JP H01251640 A JPH01251640 A JP H01251640A
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- 239000000758 substrate Substances 0.000 claims abstract description 24
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 2
- 239000010931 gold Substances 0.000 abstract description 2
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- Semiconductor Integrated Circuits (AREA)
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路装置に係わり、特にチップ内
のパッドの配置に関する。
のパッドの配置に関する。
（従来の技術）
半導体集積回路、例えばゲートアレイにおいて、電源や
接地等のパッドの配置あるいは電位供給線のとりまわし
として、従来では数ｌＯｏμ幅の電源線と接地線をゲー
トアレイ領域の全周にわたり、平行に、またパッドを基
板周辺に配置するもＯテアッｔ＝ ｏ （例工Ｇｆ、Ｎ
０ＢＵＹＵＫＩ ＴＯＹＯＤＡ。
接地等のパッドの配置あるいは電位供給線のとりまわし
として、従来では数ｌＯｏμ幅の電源線と接地線をゲー
トアレイ領域の全周にわたり、平行に、またパッドを基
板周辺に配置するもＯテアッｔ＝ ｏ （例工Ｇｆ、Ｎ
０ＢＵＹＵＫＩ ＴＯＹＯＤＡ。
ｅｔ、ａｌ、″人２に−Ｇａ ｔ ｅ Ｇａ Ａｓ
Ｇａ ｔ ｅ Ａｒｒａｙｗｉｔｈ ａ ＷＮ
Ｇａｔｅ Ｓｅｌｆ−ＡｌｉｇｎｍｅｎｔＦＥＴ
Ｐｒｏｃｅｓｓ ” ＩＥＢＢ ＪＯＵＲＮＡＬ
０Ｆ８０ＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵＩＴＳ 、
ＶＯＬ、８Ｃ−２０、・Ｎｏ、 ５．０ＣＴＯＢＥＲ１
９８５）この従来例の平面図を第６図に示す如く、母材
としてＧａＡｓを用いｌ Ｑ ｍｍ角の基板６０上の全
外周にそって幅２００μ厚み１μの接地線６３、幅２０
０μ、厚み１μの電源線６４を配置し、基板６゜上かつ
、両電位供給線の外側に接地パッド６ｋｍ源バッド６２
をとり出し、また、内側にＤＣＦＬ （Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路方式
を用いたゲートアレイ領域６５を配置している。
Ｇａ ｔ ｅ Ａｒｒａｙｗｉｔｈ ａ ＷＮ
Ｇａｔｅ Ｓｅｌｆ−ＡｌｉｇｎｍｅｎｔＦＥＴ
Ｐｒｏｃｅｓｓ ” ＩＥＢＢ ＪＯＵＲＮＡＬ
０Ｆ８０ＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵＩＴＳ 、
ＶＯＬ、８Ｃ−２０、・Ｎｏ、 ５．０ＣＴＯＢＥＲ１
９８５）この従来例の平面図を第６図に示す如く、母材
としてＧａＡｓを用いｌ Ｑ ｍｍ角の基板６０上の全
外周にそって幅２００μ厚み１μの接地線６３、幅２０
０μ、厚み１μの電源線６４を配置し、基板６゜上かつ
、両電位供給線の外側に接地パッド６ｋｍ源バッド６２
をとり出し、また、内側にＤＣＦＬ （Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路方式
を用いたゲートアレイ領域６５を配置している。
以上に示したようなＧａＡｓを母材とするＤＣＦＬ回Ｍ
方式を用いたゲートアレイは、ノイズマージンが高々
ｚｏ□ｍＶ程度であるが、電源線及び接地線をこのよう
な配置にすることにより、ゲートアレイ領域内の大部分
の素子へ均一な電位を供給でき、ゲートアレイ動作時に
おいて電源または接地電位の浮きおよび落ちを５０ｍｖ
以下に抑えることができた。
方式を用いたゲートアレイは、ノイズマージンが高々
ｚｏ□ｍＶ程度であるが、電源線及び接地線をこのよう
な配置にすることにより、ゲートアレイ領域内の大部分
の素子へ均一な電位を供給でき、ゲートアレイ動作時に
おいて電源または接地電位の浮きおよび落ちを５０ｍｖ
以下に抑えることができた。
しかし、電源または接地の浮き及び落ちを抑えたものの
、チップ面積の約２０％がゲートアレイ領域の外側の配
線面積で占められ、半導体集積回路を必要以上に大きく
してしまい、さらに線の厚みにも一定の限界があり厚み
を増してスペースを節約することもできず、集積度向上
への大きな欠点となっていた。
、チップ面積の約２０％がゲートアレイ領域の外側の配
線面積で占められ、半導体集積回路を必要以上に大きく
してしまい、さらに線の厚みにも一定の限界があり厚み
を増してスペースを節約することもできず、集積度向上
への大きな欠点となっていた。
（発明が解決しようとする課題）
以上述べてきたように、上記半導体集積回路装置の電源
線と電源パッド及び接地線と、接地パッドを基板の屑辺
に沿う配置では、素子近傍の電位供給線の浮き及び落ち
を抑えたものの、半導体集積回路装置の面積を必要以上
に大きくしてしまい、集積度向上への大きな問題となっ
ていた。本発明は、素子近傍の電位供給線の電源電位あ
るいは接地電位の浮きあるいは落ちを抑え、かつ半導体
集積回路装置の集積度を向上させることを目的とする。
線と電源パッド及び接地線と、接地パッドを基板の屑辺
に沿う配置では、素子近傍の電位供給線の浮き及び落ち
を抑えたものの、半導体集積回路装置の面積を必要以上
に大きくしてしまい、集積度向上への大きな問題となっ
ていた。本発明は、素子近傍の電位供給線の電源電位あ
るいは接地電位の浮きあるいは落ちを抑え、かつ半導体
集積回路装置の集積度を向上させることを目的とする。
（課題を解決するための手段）
上記目的を達成するために、本発明は半導体基板と、こ
の半導体基板上に設けた２つ以上のゲートアレイ領域と
、このゲートアレイ領域の間にかつ、前記半導体基板上
の中央部に設けた少くとも１つのパッドと、このパッド
と電気的に接続し、並行に設けた２つ以上の電位供給線
とを具備する半導体集積回路装置である。
の半導体基板上に設けた２つ以上のゲートアレイ領域と
、このゲートアレイ領域の間にかつ、前記半導体基板上
の中央部に設けた少くとも１つのパッドと、このパッド
と電気的に接続し、並行に設けた２つ以上の電位供給線
とを具備する半導体集積回路装置である。
（作用）
本発明によれば、パッドを半導体基板の中央部に配置す
るため、パッドから電位供給線の終端までが短くてすむ
。そのため、素子近傍の電位供給線内の電位変動を極力
少さくでき、従って素子に供給する電位の浮き及び落ち
を小さくできる。
るため、パッドから電位供給線の終端までが短くてすむ
。そのため、素子近傍の電位供給線内の電位変動を極力
少さくでき、従って素子に供給する電位の浮き及び落ち
を小さくできる。
あるいは、基板に対する線の面積の割合も小さくするこ
とができる。
とができる。
（実施例）
以下、本発明の詳細を図示の実施例を用いて説明する。
電位供給線とは、電源線や接地線等、素子に供給する電
位を供給する線である。また、ゲートアレイ領域とは、
ゲートを持つ素子とその素子間を結ぶ配線、電位供給線
等を含む領域をいう。以下に示す本発明の各実施例は、
母材をＧａＡｓとし、電位供給線を金属とした場合であ
る。
位を供給する線である。また、ゲートアレイ領域とは、
ゲートを持つ素子とその素子間を結ぶ配線、電位供給線
等を含む領域をいう。以下に示す本発明の各実施例は、
母材をＧａＡｓとし、電位供給線を金属とした場合であ
る。
第１図に本発明の第１の実施例の半導体集積回路装置の
平面図を示す如＜、１０ｍｍ角の基板１１上にかつ、中
央部に電源パッド１２及び接地パッド１３を設け、この
パッドからそれぞれ幅２００μ厚さ１μで金の電源線１
４と、幅２００μ厚み１μの接地線１５を並行に引き出
し、この線の両側に２つのＤＣＦＬ回路方式を用いたゲ
ートアレイ領域１６を配置する。このゲートアレイ領域
内の、電位供給線の配置を第１図のＡ領域を拡大して示
したのが、第２図であり、電源線１３より分かれた電源
線の幹線２１からさらに分岐したアルミの電源線の支線
２３より、基本セル２５に電源電位を供給し、また同様
に接地線１４より分かれた、接地線の幹線２２からさら
に分岐したアルミの接地線の支線２４より、基本セル２
５に接地電位を供給する。
平面図を示す如＜、１０ｍｍ角の基板１１上にかつ、中
央部に電源パッド１２及び接地パッド１３を設け、この
パッドからそれぞれ幅２００μ厚さ１μで金の電源線１
４と、幅２００μ厚み１μの接地線１５を並行に引き出
し、この線の両側に２つのＤＣＦＬ回路方式を用いたゲ
ートアレイ領域１６を配置する。このゲートアレイ領域
内の、電位供給線の配置を第１図のＡ領域を拡大して示
したのが、第２図であり、電源線１３より分かれた電源
線の幹線２１からさらに分岐したアルミの電源線の支線
２３より、基本セル２５に電源電位を供給し、また同様
に接地線１４より分かれた、接地線の幹線２２からさら
に分岐したアルミの接地線の支線２４より、基本セル２
５に接地電位を供給する。
次に、第３図に基本セル２５であるＤＣＦＬ回路方式か
らなる３人力ＮＯＲゲートの平面図を示す如く、第１の
入力ゲート電極３０、第２の入力ゲート電極３１、第３
の入力ゲート電極３２のＯＲ条件による信号により、出
力ゲート電極３３が開閉動作をする。なお、各ゲートの
両側には Ｎ＋型層３４、この上部にオーミック電極３
５が設けられ、オーミック電極３５と第１層配線３６と
は、コンタクトホール３８とで接続され、また人カゲ−
ト数の設計に応じて、第２層配線３７と電源線２３ある
いは、接地線２４はスルーホール３９で接続され、これ
により４つのシッットキバリア電界効果トランジスタ（
ＭＥ８ＦＥ’ｒ）で１つの基本セルを構成する。第４図
は、第３図に示す基本セルの等価回路を示す如く、第４
図に示した第１の入力ゲート電極３０．第２の入力ゲー
ト電極３１、第３の入力ゲート電極３２は、それぞれ入
力ｌＮＩ４０、入力ＩＮ２ ４１、人力ＩＮ３ ４２、
出力０ＵＴ４３にまた、電源線の支線２３、接地線の支
線２４は、電源電位ＶＤＤ４４、接地電位ＧＮＤ４５に
対応する。ここで各入出力ゲートを持つＭＥｓＦｇＴ
Ｇｔ デプレッシ璽ン形４６．！：エンハンスメント形
４７である。
らなる３人力ＮＯＲゲートの平面図を示す如く、第１の
入力ゲート電極３０、第２の入力ゲート電極３１、第３
の入力ゲート電極３２のＯＲ条件による信号により、出
力ゲート電極３３が開閉動作をする。なお、各ゲートの
両側には Ｎ＋型層３４、この上部にオーミック電極３
５が設けられ、オーミック電極３５と第１層配線３６と
は、コンタクトホール３８とで接続され、また人カゲ−
ト数の設計に応じて、第２層配線３７と電源線２３ある
いは、接地線２４はスルーホール３９で接続され、これ
により４つのシッットキバリア電界効果トランジスタ（
ＭＥ８ＦＥ’ｒ）で１つの基本セルを構成する。第４図
は、第３図に示す基本セルの等価回路を示す如く、第４
図に示した第１の入力ゲート電極３０．第２の入力ゲー
ト電極３１、第３の入力ゲート電極３２は、それぞれ入
力ｌＮＩ４０、入力ＩＮ２ ４１、人力ＩＮ３ ４２、
出力０ＵＴ４３にまた、電源線の支線２３、接地線の支
線２４は、電源電位ＶＤＤ４４、接地電位ＧＮＤ４５に
対応する。ここで各入出力ゲートを持つＭＥｓＦｇＴ
Ｇｔ デプレッシ璽ン形４６．！：エンハンスメント形
４７である。
以上は、電源パッド１２と接地パッド１３を基板の中央
に配置することについて述べたが、その他の例えば入力
パッド、出力パッド等も、同様に基板の中央に配置し、
基板上面まで導びいたり一ト°フレームから垂直にボン
ディングワイヤーを伸ばし、各パッドとボンディングし
た後、樹脂で固め、半導体集積回路装置を形成する。
に配置することについて述べたが、その他の例えば入力
パッド、出力パッド等も、同様に基板の中央に配置し、
基板上面まで導びいたり一ト°フレームから垂直にボン
ディングワイヤーを伸ばし、各パッドとボンディングし
た後、樹脂で固め、半導体集積回路装置を形成する。
以上の構成により、電源線と接地線は短くでき、また、
それぞれのパッドを半導体基板の中央部に配置するまた
め、電位供給線の各支線の電源電位及び接地電位の浮き
や落ちを抑えるとともに、電源線と接地線の基板面積に
占める割合は５％と、従来の１／４にでき、集積度向上
を図れる。
それぞれのパッドを半導体基板の中央部に配置するまた
め、電位供給線の各支線の電源電位及び接地電位の浮き
や落ちを抑えるとともに、電源線と接地線の基板面積に
占める割合は５％と、従来の１／４にでき、集積度向上
を図れる。
次に第５図は、本発明の第２の実施例の半導体集積回路
装置の平面図を示す如く、半導体基板１１上に、先の第
１の実施例の場合と同様にゲートアレイ領域５５を設け
るが、電源パッド５１及び接地パッド５２を基板１１の
中央部に設は各パッドから引き出した電源線５３と接地
線５４は、絶縁層をはさんで絶縁され、かつ重ねて設置
されている。以上の構成により、先の第１の実施例と同
一の作用効果を得るが、電源線５３と接地線５４との間
に絶縁膜を設は重ねたことにより電位供給線間に容量が
生じ、電源電位と接地電位の浮き及び落ちをさらに抑え
ることができ従って、基本セル近傍の支線についても供
給電位の浮き及び落ちを抑えさらに基板に占めるゲート
アレイ領域の割合も広く取ることができ、集積度向上が
図れる。
装置の平面図を示す如く、半導体基板１１上に、先の第
１の実施例の場合と同様にゲートアレイ領域５５を設け
るが、電源パッド５１及び接地パッド５２を基板１１の
中央部に設は各パッドから引き出した電源線５３と接地
線５４は、絶縁層をはさんで絶縁され、かつ重ねて設置
されている。以上の構成により、先の第１の実施例と同
一の作用効果を得るが、電源線５３と接地線５４との間
に絶縁膜を設は重ねたことにより電位供給線間に容量が
生じ、電源電位と接地電位の浮き及び落ちをさらに抑え
ることができ従って、基本セル近傍の支線についても供
給電位の浮き及び落ちを抑えさらに基板に占めるゲート
アレイ領域の割合も広く取ることができ、集積度向上が
図れる。
なお、第１図〜第５図まで、同一部分は同一符号で示し
た。
た。
以上に示した各実施例は、母材をＧａＡｓに、電位供給
線を金属にかぎるものではなく、また、本発明がバイポ
ーラ、その他の半導体集積回路装置に適用できることは
言うまでもない。
線を金属にかぎるものではなく、また、本発明がバイポ
ーラ、その他の半導体集積回路装置に適用できることは
言うまでもない。
以上述べたように、本発明によれば、パッドを半導体基
板の中央部に配置するため、電位供給線は短くてすみ電
源あるいは接地の浮きあるいは落ちを抑える効果がある
。また、電位供給線は基板の周辺に沿って配置しないた
め、占める面積が少なくてすみ、集積度の向上を図るこ
とができる。
板の中央部に配置するため、電位供給線は短くてすみ電
源あるいは接地の浮きあるいは落ちを抑える効果がある
。また、電位供給線は基板の周辺に沿って配置しないた
め、占める面積が少なくてすみ、集積度の向上を図るこ
とができる。
第１図は本発明の第１の実施例を示す平面図、第２図は
、第１図のＡ領域を示す平面図、第３図は、基本セルを
示す平面図、第４図は基本セルの等価回路を示す図、第
５図は第２の実施例を示す平面図、第６図は従来の半導
体装置を示す平面図。 １１・・・基板、 １２・・・ゲートアレイ領域、 １３・・・電源線、 １４・・・接地線、 １５・・・電源パッド、 １６・・・接地パッド。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 ＼ ＼１ ＯＮ へ） ｃ、 （、） ） い
、第１図のＡ領域を示す平面図、第３図は、基本セルを
示す平面図、第４図は基本セルの等価回路を示す図、第
５図は第２の実施例を示す平面図、第６図は従来の半導
体装置を示す平面図。 １１・・・基板、 １２・・・ゲートアレイ領域、 １３・・・電源線、 １４・・・接地線、 １５・・・電源パッド、 １６・・・接地パッド。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 ＼ ＼１ ＯＮ へ） ｃ、 （、） ） い
Claims (4)
- （１）半導体基板と、この半導体基板上に設けられた２
つ以上のゲートアレイ領域と、 前記半導体基板上の中央部の前記ゲートアレイ領域の間
に設けられたパッドと、 このパッドと電気的に接続され、平行に設けられた２つ
以上の電位供給線とを具備することを特徴とする半導体
集積回路装置。 - （２）前記電位供給線が電源線であることを特徴とする
請求項１記載の半導体集積回路装置。 - （３）前記電位供給線が接地線であることを特徴とする
請求項１記載の半導体集積回路装置。 - （４）前記電位供給線のうち相異なる電位をもつ、２つ
以上の電位供給線が高抵抗層で絶縁され、かつ重なって
いることを特徴とする請求項１記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076095A JPH01251640A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076095A JPH01251640A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251640A true JPH01251640A (ja) | 1989-10-06 |
Family
ID=13595292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076095A Pending JPH01251640A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253513B2 (en) * | 2002-03-28 | 2007-08-07 | Fujitsu Quantum Devices Limited | High-frequency switch device and electronic device using the same |
| JP2010123846A (ja) * | 2008-11-21 | 2010-06-03 | Oki Semiconductor Co Ltd | 半導体素子及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143550A (ja) * | 1982-02-22 | 1983-08-26 | Nec Corp | 半導体装置 |
| JPS61218155A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-03-31 JP JP63076095A patent/JPH01251640A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143550A (ja) * | 1982-02-22 | 1983-08-26 | Nec Corp | 半導体装置 |
| JPS61218155A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253513B2 (en) * | 2002-03-28 | 2007-08-07 | Fujitsu Quantum Devices Limited | High-frequency switch device and electronic device using the same |
| JP2010123846A (ja) * | 2008-11-21 | 2010-06-03 | Oki Semiconductor Co Ltd | 半導体素子及び半導体装置 |
| US8860204B2 (en) | 2008-11-21 | 2014-10-14 | Oki Semiconductor Co., Ltd. | Semiconductor device and package with bit cells and power supply electrodes |
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