JPS609134A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS609134A JPS609134A JP58115891A JP11589183A JPS609134A JP S609134 A JPS609134 A JP S609134A JP 58115891 A JP58115891 A JP 58115891A JP 11589183 A JP11589183 A JP 11589183A JP S609134 A JPS609134 A JP S609134A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- same function
- pad
- semiconductor device
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置、特に、半導体チップ上の？ンディ
ングパッド（本明細書では、単にパッドとする）の配置
に関する。
ングパッド（本明細書では、単にパッドとする）の配置
に関する。
技術の背景
半導体装置の・母ッケージ形式としては、外形上の相違
から言ってＤＩＰ （デュアルインライン／やッケージ
）、リードレスノ？、ケージ、フラットパッケージ等が
あり、その材質乃至封止形態としても、メタルシール、
サーディズプラスチック等があり、これらのパッケージ
においては、ビンディングポストの位置が異なる。
から言ってＤＩＰ （デュアルインライン／やッケージ
）、リードレスノ？、ケージ、フラットパッケージ等が
あり、その材質乃至封止形態としても、メタルシール、
サーディズプラスチック等があり、これらのパッケージ
においては、ビンディングポストの位置が異なる。
従来技術と問題点
従来の半導体チップにおける同一機能を有する／ｅ ｙ
ドは１つである。従って、半導体チップの・ぐラド配置
を１種類のパッケージのボンディングポスト位置に合わ
せて設計すると、他のパッケージに不適切となシ、つま
り、リード配線が長くなシ、この結果、キャピテイの減
少、配ね容量の増加等の問題点が生じ、しかも、ワイヤ
デンディングにも無理が生じ、延いては製造コストが高
くなるという問題点があった。
ドは１つである。従って、半導体チップの・ぐラド配置
を１種類のパッケージのボンディングポスト位置に合わ
せて設計すると、他のパッケージに不適切となシ、つま
り、リード配線が長くなシ、この結果、キャピテイの減
少、配ね容量の増加等の問題点が生じ、しかも、ワイヤ
デンディングにも無理が生じ、延いては製造コストが高
くなるという問題点があった。
発明の目的
本発明の目的は、上述の従来形の問題点に鑑み、同一機
能を有するパッドを複数個設け、各パッケージに適切な
パッドを選択して接続することにより、リード配線を短
かくシ、キャビティの増加、配線容力士の減少等に貢献
し、しかもワイヤがンディングをし易くして製造コスト
を低減することにある。
能を有するパッドを複数個設け、各パッケージに適切な
パッドを選択して接続することにより、リード配線を短
かくシ、キャビティの増加、配線容力士の減少等に貢献
し、しかもワイヤがンディングをし易くして製造コスト
を低減することにある。
発明の構成
上述の目的を達成するために本発明によれば、同一機能
を有する／ぐラドを複数個配置し、該同一機能を有する
パッド同志を電気的に接続する手段を設け、且つ該同一
機能を有する複数個の・フッドのうちの少なくとも１つ
を除く所望の・やラドのみに選択的にノへツケージのリ
ードへのワイヤデンディングを施したことを特徴とする
半導体装置が提供される。
を有する／ぐラドを複数個配置し、該同一機能を有する
パッド同志を電気的に接続する手段を設け、且つ該同一
機能を有する複数個の・フッドのうちの少なくとも１つ
を除く所望の・やラドのみに選択的にノへツケージのリ
ードへのワイヤデンディングを施したことを特徴とする
半導体装置が提供される。
発明の実施例
第１図は本発明に係る半導体装置の一実施例を示す平面
図である。第１図においては、１６ビンの半導体装置を
示しである。つま９、・ぐラド１〜１６はそれぞれ異種
機能を有する。このような異種機能を有する／、ｏラド
は２辺に沿って配置されている。パッド４’、 ５’、
１２’、 １３’は本発明によって付加されたもので
あって、それぞれ、パッド４゜５．１２，１３と同一機
能を有する。従って、パッケージに実装した場合には、
パッド４，４′のうち１つ、パッド５，５′の１つ、ノ
Ｐツド１２ 、１２’の１つ、パッド１３．１３’の１
つにリード配線を行えばよい。
図である。第１図においては、１６ビンの半導体装置を
示しである。つま９、・ぐラド１〜１６はそれぞれ異種
機能を有する。このような異種機能を有する／、ｏラド
は２辺に沿って配置されている。パッド４’、 ５’、
１２’、 １３’は本発明によって付加されたもので
あって、それぞれ、パッド４゜５．１２，１３と同一機
能を有する。従って、パッケージに実装した場合には、
パッド４，４′のうち１つ、パッド５，５′の１つ、ノ
Ｐツド１２ 、１２’の１つ、パッド１３．１３’の１
つにリード配線を行えばよい。
第２図は第１図の装置をメタルシール型のセラミック製
・ぐツケ〜ジに実装した場合を示す。この場合、ビンデ
ィングポストは左右に配置されているので、パッド４，
５，１２．１３がビンディングポストに接続される。ま
た、メタルシールの場合は、上下の部分にボンディング
ポストを設ける事はキャビディの減少を招き困難でちる
。また、第３図は第１図の装置をサーディフ０やプラス
チック型のパッケージに実装した場合を示す。この場合
、上下にもン」ビンディングポストが存在するので、パ
ッド４’、 ５’、 １２’、 １３’がボンディング
ポストに接続される。即ち、サーディゾやプラスチック
の場合は全ポストを左右両辺に配置することは困難であ
る。さらに、第４図は第１図の装置をリードレステップ
キャリアに実装した場合を示す。この場合、４辺共もほ
ぼ等間隔にビンディングポストが存在し、しかもすべて
のボンディングポストにビンディングを行う必要はない
ので、図示のととぐ、ビンディングが行われる。
・ぐツケ〜ジに実装した場合を示す。この場合、ビンデ
ィングポストは左右に配置されているので、パッド４，
５，１２．１３がビンディングポストに接続される。ま
た、メタルシールの場合は、上下の部分にボンディング
ポストを設ける事はキャビディの減少を招き困難でちる
。また、第３図は第１図の装置をサーディフ０やプラス
チック型のパッケージに実装した場合を示す。この場合
、上下にもン」ビンディングポストが存在するので、パ
ッド４’、 ５’、 １２’、 １３’がボンディング
ポストに接続される。即ち、サーディゾやプラスチック
の場合は全ポストを左右両辺に配置することは困難であ
る。さらに、第４図は第１図の装置をリードレステップ
キャリアに実装した場合を示す。この場合、４辺共もほ
ぼ等間隔にビンディングポストが存在し、しかもすべて
のボンディングポストにビンディングを行う必要はない
ので、図示のととぐ、ビンディングが行われる。
このように同一機能を有するパッドを複数個設けである
ので、パッケージのボンディングポスト配置に適したぎ
ンディングを行うことができる。
ので、パッケージのボンディングポスト配置に適したぎ
ンディングを行うことができる。
上述の同一機能を有するパッドは半導体装置において接
続等が行われていなければならない。これを第５図〜第
８図を参照して説明する。なお、第５図〜第８図におい
ては、例としてパッド１３゜１３′について説明しであ
る。
続等が行われていなければならない。これを第５図〜第
８図を参照して説明する。なお、第５図〜第８図におい
ては、例としてパッド１３゜１３′について説明しであ
る。
第５図においては、ノクツド１３とノクツド１３′とを
直接同一金属層たとえばアルミニウム層で接続し、これ
を内部回路に導いている。なお、この場合には、たとえ
ばパッド４を使用した場合に、使用されていないパッド
４′がパッド４の配線容量として作用し、信号伝播速度
が低下するという不利な点がある。
直接同一金属層たとえばアルミニウム層で接続し、これ
を内部回路に導いている。なお、この場合には、たとえ
ばパッド４を使用した場合に、使用されていないパッド
４′がパッド４の配線容量として作用し、信号伝播速度
が低下するという不利な点がある。
第６図においては、パッド１３．１３’を内部回路で並
列されたグー）Ｇｔ＋Ｇｚにそれぞれ接続しである。従
って、この場合には、第５図における不利な点は解消さ
れているが、使用されてパッドたとえば１３′がフロー
ティング状態となるので、何らかの原因でゲートＧ２が
動作する可能性があるという不利な点がある。
列されたグー）Ｇｔ＋Ｇｚにそれぞれ接続しである。従
って、この場合には、第５図における不利な点は解消さ
れているが、使用されてパッドたとえば１３′がフロー
ティング状態となるので、何らかの原因でゲートＧ２が
動作する可能性があるという不利な点がある。
第７図においては、各パッド１３．１３’にデプレッシ
ョン形トランジスタＧ３＋Ｇ４を接続してあり、これに
よシ、使用されていないパッドはアースされ、従って、
フローティング状態を逸脱できる。もちろん、使用され
ているパッドの電位が適切であることを考慮してグー）
Ｇ３ ｒ ０４の導電率は設計される。なお、グー）Ｇ
３ ＊ Ｇ４は、デプレッション形である必俊はなく、
ドレインーケ゛−ト接続された玉ンハンスメント形トラ
ンジスタでもよい。
ョン形トランジスタＧ３＋Ｇ４を接続してあり、これに
よシ、使用されていないパッドはアースされ、従って、
フローティング状態を逸脱できる。もちろん、使用され
ているパッドの電位が適切であることを考慮してグー）
Ｇ３ ｒ ０４の導電率は設計される。なお、グー）Ｇ
３ ＊ Ｇ４は、デプレッション形である必俊はなく、
ドレインーケ゛−ト接続された玉ンハンスメント形トラ
ンジスタでもよい。
第８図においては−、フローティング逸脱手段として、
エンハンスメント形トランジスタＧ３’。
エンハンスメント形トランジスタＧ３’。
０４′を用い、これをケ” ）Ｇ５ ｒ Ｇｓ ＋ Ｇ
７により構成される選択回路によって制御する。なお、
グー）Ｇ６ 、Ｇ、はインバータＩＮＶを構成する。
７により構成される選択回路によって制御する。なお、
グー）Ｇ６ 、Ｇ、はインバータＩＮＶを構成する。
つまシ、新しく設けられたノぞラドＶｃｃ”ヲオーｆン
にすると、ノードＮ１の電位はアース電位となシ、この
結果、トランジスタ０３′がオフとなってパッド１３は
使用状態にされ、さらに、ノードＮ２の電位はハイレベ
ルとなってトランジスタＱ４／がオンとなるのでパッド
１３′は不使用状態となる。
にすると、ノードＮ１の電位はアース電位となシ、この
結果、トランジスタ０３′がオフとなってパッド１３は
使用状態にされ、さらに、ノードＮ２の電位はハイレベ
ルとなってトランジスタＱ４／がオンとなるのでパッド
１３′は不使用状態となる。
他方、第８図において、パッドｖｃｃ＊を第１図のパッ
ド８（電源７００機能を有する）にダンティングするこ
とにより、ノードＮ１の電位はハイレベルとなシ、この
結果、トランジスタＧ３／はオンとなってノぐット１３
は不使用状態となり、さらに、ノードＮ２の電位はロー
レベルとなシ、この結果、トランジスタ０４′はオフと
なってノやット１３′は使用状態となる。
ド８（電源７００機能を有する）にダンティングするこ
とにより、ノードＮ１の電位はハイレベルとなシ、この
結果、トランジスタＧ３／はオンとなってノぐット１３
は不使用状態となり、さらに、ノードＮ２の電位はロー
レベルとなシ、この結果、トランジスタ０４′はオフと
なってノやット１３′は使用状態となる。
このように第８図において、フローティング状態を逸脱
するパッドを選択できる。
するパッドを選択できる。
発明の詳細
な説明したように本発明によれば、パッケージに適切な
パッドを選択できるので、リード配線を短縮でき、従う
て、キャビティの増加、配線容量の減少に役立ち、また
、ワイヤボンディングをし易くできるので製造コストの
点でも有利である。
パッドを選択できるので、リード配線を短縮でき、従う
て、キャビティの増加、配線容量の減少に役立ち、また
、ワイヤボンディングをし易くできるので製造コストの
点でも有利である。
第１図は本発明に係る半導体装置の一実施例を示す平面
図、第２図は第１図の装置をメタルシール型パッケージ
に実装した場合の平面図、第３図は第１図の装置をサー
ディプ又はプラスチック型・やッケージに実装した場合
の平面図、第４図は第１図の装置１′ｔをリードレスチ
ッゾキャリアに実装した場合の平面図、第５図〜第８図
は第１図における同一機能を治するパッド１３．１３’
の接続を示す回路図である。 １〜１６ ：パッド、４’、 ５’、 １２’、 １３
’：パッド４．５．１２．１３と同一機能を有するパッ
ド、Ｇｌ ｒ Ｇ２ ：リード、Ｇ３ ＋ Ｇ４ ＊
Ｇｓ’ ｒ Ｇ４’ ：フローティング防止手段、Ｇ５
１ｃ６ 、ｃ７ ：選択手段。 第 １図 第５図 亭６図 第７図 第８図 手続補正書（自発） 昭和５９年６月７２日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特許願 第１１５８９１ 号２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 明細書の「発明の詳細な説明」の榴 ６、補正の内容 １）明細書第６頁第１５行および第１６行目「４」を「
１３」と補正する。 ２）明細書第６頁第１６行目 「４′」を１ｒ１３’Ｊｌと補正する。 ３）明ｉ［１書第７頁第２行目 「使用されて」の後に「いない」を挿入する。 ４）明細書第８頁第８行目 「ボンティ」を「ポンディ」と補正する。
図、第２図は第１図の装置をメタルシール型パッケージ
に実装した場合の平面図、第３図は第１図の装置をサー
ディプ又はプラスチック型・やッケージに実装した場合
の平面図、第４図は第１図の装置１′ｔをリードレスチ
ッゾキャリアに実装した場合の平面図、第５図〜第８図
は第１図における同一機能を治するパッド１３．１３’
の接続を示す回路図である。 １〜１６ ：パッド、４’、 ５’、 １２’、 １３
’：パッド４．５．１２．１３と同一機能を有するパッ
ド、Ｇｌ ｒ Ｇ２ ：リード、Ｇ３ ＋ Ｇ４ ＊
Ｇｓ’ ｒ Ｇ４’ ：フローティング防止手段、Ｇ５
１ｃ６ 、ｃ７ ：選択手段。 第 １図 第５図 亭６図 第７図 第８図 手続補正書（自発） 昭和５９年６月７２日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特許願 第１１５８９１ 号２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 明細書の「発明の詳細な説明」の榴 ６、補正の内容 １）明細書第６頁第１５行および第１６行目「４」を「
１３」と補正する。 ２）明細書第６頁第１６行目 「４′」を１ｒ１３’Ｊｌと補正する。 ３）明ｉ［１書第７頁第２行目 「使用されて」の後に「いない」を挿入する。 ４）明細書第８頁第８行目 「ボンティ」を「ポンディ」と補正する。
Claims (1)
- 【特許請求の範囲】 １、同一機能を有するパッドを複数個配置し、該同一機
能を有するｉｅラッド志を電気的に接続する手段を設け
、且つ該同一機能を有する複数個の・ぐラドのうちの少
なくとも１つを除く所望の・フッドのみに選択的にパッ
ケージのリードへのワイヤぎンディングを飾したことを
特徴とする半導体装置。 ２、前記電気的接続手段が、前記同一機能を有するパッ
ド同志を接続するだめの配線を有する特許請求の範囲第
１項に記載の半導体装置。 ３、前記電気的接続手段が、前記同一機能を有する各パ
ッドに接続され且つ並列に内部回路に接続された複数の
ダートを有する特許請求の範囲第１項に記載の半導体装
置。 ４、同一機能を有する・フッドを複数個配置し、前記同
一機能を有する各パッドに接続され且つ並列に内部回路
に接続された複数のダートを設け、前記同一機能を有す
る各・ぐラドに電位フローティング防止手段を接続した
ことを特徴とする半導体装置。 ５、同一機能を有するパッドを複数個配置し、前記同一
機能を有する各パッドに接続され且つ並列に内部回路に
接続された複数のダートを設け、前記同一機能を有する
各パッドに電位フローティング防止手段を接続し、該各
電位フローティング防止手段を選択的に動作させる選択
手段を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115891A JPH0763066B2 (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115891A JPH0763066B2 (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS609134A true JPS609134A (ja) | 1985-01-18 |
| JPH0763066B2 JPH0763066B2 (ja) | 1995-07-05 |
Family
ID=14673749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115891A Expired - Lifetime JPH0763066B2 (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763066B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098645A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 集積回路パツケ−ジの製造方法 |
| JPS6251231A (ja) * | 1985-08-30 | 1987-03-05 | Fujitsu Ltd | 半導体集積回路装置 |
| US4974053A (en) * | 1988-10-06 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for multiple packaging configurations |
| US5287000A (en) * | 1987-10-20 | 1994-02-15 | Hitachi, Ltd. | Resin-encapsulated semiconductor memory device useful for single in-line packages |
| JP2006286688A (ja) * | 2005-03-31 | 2006-10-19 | Elpida Memory Inc | 半導体装置 |
| JP2006339338A (ja) * | 2005-06-01 | 2006-12-14 | Elpida Memory Inc | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192046A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Integrated circuit device |
| JPS59100550A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-06-29 JP JP58115891A patent/JPH0763066B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192046A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Integrated circuit device |
| JPS59100550A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098645A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 集積回路パツケ−ジの製造方法 |
| JPS6251231A (ja) * | 1985-08-30 | 1987-03-05 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0455333B2 (ja) * | 1985-08-30 | 1992-09-03 | Fujitsu Ltd | |
| US5287000A (en) * | 1987-10-20 | 1994-02-15 | Hitachi, Ltd. | Resin-encapsulated semiconductor memory device useful for single in-line packages |
| US4974053A (en) * | 1988-10-06 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for multiple packaging configurations |
| JP2006286688A (ja) * | 2005-03-31 | 2006-10-19 | Elpida Memory Inc | 半導体装置 |
| JP2006339338A (ja) * | 2005-06-01 | 2006-12-14 | Elpida Memory Inc | 半導体装置 |
| JP4618598B2 (ja) * | 2005-06-01 | 2011-01-26 | エルピーダメモリ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763066B2 (ja) | 1995-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030201527A1 (en) | Semiconductor device and method of manufacturing same | |
| US5164817A (en) | Distributed clock tree scheme in semiconductor packages | |
| JPH01107548A (ja) | 半導体装置 | |
| US5451814A (en) | Multi-chip module integrated circuit | |
| JP2560805B2 (ja) | 半導体装置 | |
| JPS609134A (ja) | 半導体装置 | |
| JPS58154254A (ja) | 半導体装置 | |
| JPH08222602A (ja) | 半導体装置 | |
| US5206529A (en) | Semiconductor integrated circuit device | |
| JPS6159860A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07118507B2 (ja) | バンプ実装を用いる半導体集積回路 | |
| JPS60180154A (ja) | 半導体装置 | |
| JPH04349640A (ja) | アナログ・デジタル混在集積回路装置実装体 | |
| JPS59169166A (ja) | 半導体装置 | |
| JPH0697666A (ja) | 電子装置 | |
| JPH0621329A (ja) | 樹脂封止型半導体装置 | |
| JPH04336812A (ja) | デジタル回路装置 | |
| JPS6012751A (ja) | 半導体集積回路 | |
| JP2915319B2 (ja) | 半導体装置 | |
| JP2518253B2 (ja) | 半導体集積回路およびその製造方法 | |
| KR950013050B1 (ko) | 엘오씨(Lead On Chip)용 리드 프레임 | |
| JPS6251231A (ja) | 半導体集積回路装置 | |
| JPH09507000A (ja) | フレックスセルゲートアレイ | |
| JPH06310691A (ja) | 半導体装置 | |
| JPH0982928A (ja) | マスタスライス集積回路 |