JPS63102266A - 半導体基板上の集積回路、集積メモリセルおよびその製造方法 - Google Patents
半導体基板上の集積回路、集積メモリセルおよびその製造方法Info
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- JPS63102266A JPS63102266A JP62206599A JP20659987A JPS63102266A JP S63102266 A JPS63102266 A JP S63102266A JP 62206599 A JP62206599 A JP 62206599A JP 20659987 A JP20659987 A JP 20659987A JP S63102266 A JPS63102266 A JP S63102266A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ集積回路、ならびにその製造方法に関す
る。本発明はとくにＭＯＳまたは０ＭＯ８型の集積メモ
リ回路の製造分野においてかつとくに［ｉ！ＦＲＯＭ、
ＥＥＰＲＯＭおよびＲＯＭ艮の非揮発性メモリに適用さ
れる。
る。本発明はとくにＭＯＳまたは０ＭＯ８型の集積メモ
リ回路の製造分野においてかつとくに［ｉ！ＦＲＯＭ、
ＥＥＰＲＯＭおよびＲＯＭ艮の非揮発性メモリに適用さ
れる。
集積メモリは幾つかの電気的に相互に接続され次メモリ
ポイントおよびこれらのメモリポイントを制御するのに
使用される周辺回路から形成されるメモリセルと呼ばれ
る能動メモリ部を組み込んでいる集積回路である。本発
明は単に能動メモリ部およびその製造に関する。
ポイントおよびこれらのメモリポイントを制御するのに
使用される周辺回路から形成されるメモリセルと呼ばれ
る能動メモリ部を組み込んでいる集積回路である。本発
明は単に能動メモリ部およびその製造に関する。
最新のフローティンググリッドまたはゲートＥＰＲＯＭ
メモリセルは１０６ピツトの記憶を可能にし、それは１
．２μｍ技術、すなわち最小細長片および空間が１．２
μｍである技術において２０〜２５μｖＱ２の表面を有
している。したがって、メモリの表面は基本リソグラフ
ます目（１２００Ｘ１２００ｎｍ２）の表面の約１４〜
１７倍である。
メモリセルは１０６ピツトの記憶を可能にし、それは１
．２μｍ技術、すなわち最小細長片および空間が１．２
μｍである技術において２０〜２５μｖＱ２の表面を有
している。したがって、メモリの表面は基本リソグラフ
ます目（１２００Ｘ１２００ｎｍ２）の表面の約１４〜
１７倍である。
第１図は公知の７０−テイングゲー） ａＰＲＯＭメモ
リセルを略示する斜視図である。第１図に示されるよう
に、メモリポイントは単結晶ケイ素半導体基板８内に製
造されるソース４およびドレイン６を有するトランジス
タから形成される。ソースおよびドレインは基板の導電
率と逆の導電率を有している。
リセルを略示する斜視図である。第１図に示されるよう
に、メモリポイントは単結晶ケイ素半導体基板８内に製
造されるソース４およびドレイン６を有するトランジス
タから形成される。ソースおよびドレインは基板の導電
率と逆の導電率を有している。
ｉた、トランジスタは、一般にリンドーピングされ危単
結晶ケイ素（シリコン〕から作られる第１ゲート１２お
よび第２ゲート１４が積層される二酸化ケイ素からなる
ゲート絶縁体１０からなる。
結晶ケイ素（シリコン〕から作られる第１ゲート１２お
よび第２ゲート１４が積層される二酸化ケイ素からなる
ゲート絶縁体１０からなる。
これら２つのゲートは一般に二酸化ケイ素からなる薄い
絶縁体層１６によって隔離される。第１ゲート１２はフ
ローティングゲートでありかつ第２ゲート１４はメモリ
ポイントの制御ゲートである。
絶縁体層１６によって隔離される。第１ゲート１２はフ
ローティングゲートでありかつ第２ゲート１４はメモリ
ポイントの制御ゲートである。
このメモリポイントは、他のメモリポイント、ならびに
前記メモリポイントの周辺制御回路から、基板の局部表
面酸化によって製造される酸化物区域１８によって電気
的に絶縁される。
前記メモリポイントの周辺制御回路から、基板の局部表
面酸化によって製造される酸化物区域１８によって電気
的に絶縁される。
メモリセル全体は、符号２４のごとくソースおよびドレ
イン用の電気接点ホールが形成される、一般に二酸化ケ
イ素からなる厚い絶縁層２２で被覆される。種々のメモ
リポイントおよび／ｉたは種々の周辺制御回路のこれら
のソースおよびドレイン間の電気的接続は、一般にアル
ミニウムからなりかつ絶縁層２４上に堆積されかつ適宜
な方法でエツチングされる導電層２６によって実現され
る。
イン用の電気接点ホールが形成される、一般に二酸化ケ
イ素からなる厚い絶縁層２２で被覆される。種々のメモ
リポイントおよび／ｉたは種々の周辺制御回路のこれら
のソースおよびドレイン間の電気的接続は、一般にアル
ミニウムからなりかつ絶縁層２４上に堆積されかつ適宜
な方法でエツチングされる導電層２６によって実現され
る。
種々のメモリポイントの制御ゲート間の電気的接続は制
御ゲート１４と同時にかつ同一単結晶シリコン層に画成
される。したがって それらはソース用相互接続およびドレイン用相互接続の
下に配置される。
御ゲート１４と同時にかつ同一単結晶シリコン層に画成
される。したがって それらはソース用相互接続およびドレイン用相互接続の
下に配置される。
集積回路かつとくにメモリの集積密度を増大するために
これらの大きさを減少する試みが増加している。残念な
がら、現在公知のＩｉ！：ＦＲＯＭＲＯＭメモリては２
つの要因がかかるメモリセルの寸法の減少を制限してい
る。
これらの大きさを減少する試みが増加している。残念な
がら、現在公知のＩｉ！：ＦＲＯＭＲＯＭメモリては２
つの要因がかかるメモリセルの寸法の減少を制限してい
る。
第１の要因は酸化物区域１８の上方のフローティングゲ
ート１２の突起２８である。この突起はメモリポイント
ラ構成する種々の層および該種々の１をエツチングする
のに必要なリングラフマスクの重畳の不正確により必要
である。この突起はメモリセルのワード（ゲートの接続
用）のラインの方向Ｘにあり、該方向はメモリポイント
のチャンネルの方向に対して垂直になっている。ＭＩ８
回路において、また、トランジスタの単一ゲートの突起
は酸化物区域の上方に発生する。
ート１２の突起２８である。この突起はメモリポイント
ラ構成する種々の層および該種々の１をエツチングする
のに必要なリングラフマスクの重畳の不正確により必要
である。この突起はメモリセルのワード（ゲートの接続
用）のラインの方向Ｘにあり、該方向はメモリポイント
のチャンネルの方向に対して垂直になっている。ＭＩ８
回路において、また、トランジスタの単一ゲートの突起
は酸化物区域の上方に発生する。
ビットのラインの方向Ｙにありかつメモリポイントのチ
ャンネルの方向に対して平行である第２の要因は、ビッ
トラインの接点ホールのまわりにすなわちメモリポイン
トのドレインの接点ホールのまわりに絶縁ガード６０を
設ける必要がある。
ャンネルの方向に対して平行である第２の要因は、ビッ
トラインの接点ホールのまわりにすなわちメモリポイン
トのドレインの接点ホールのまわりに絶縁ガード６０を
設ける必要がある。
この第２の制限要因はまた、［ＦＲＯＭおよびＲＯＭメ
モリにかつ一般的にあらゆるＭＩＩ３集積回路にも存在
する。
モリにかつ一般的にあらゆるＭＩＩ３集積回路にも存在
する。
とくに、多結晶シリコン制御ゲートを有する集積回路に
おいて、構成要素のドレインおよびソースはマスクとし
てゲートを使用するイオン注入の結果としてゲートに関
連して自動的に位置決めされる。し念がって、多結晶シ
リコン細長片と基板の能動領域またはドーピングされた
領域との交点はＭＩ８）ランジスタを生じる。また、多
結晶シリコンゲートの接続を有するソースおよびドレイ
ン用接続として作用する基板における「拡散」細長片（
ＩＩ＋またはｐ”）を交差することはできない。
おいて、構成要素のドレインおよびソースはマスクとし
てゲートを使用するイオン注入の結果としてゲートに関
連して自動的に位置決めされる。し念がって、多結晶シ
リコン細長片と基板の能動領域またはドーピングされた
領域との交点はＭＩ８）ランジスタを生じる。また、多
結晶シリコンゲートの接続を有するソースおよびドレイ
ン用接続として作用する基板における「拡散」細長片（
ＩＩ＋またはｐ”）を交差することはできない。
かかる交差を行なうために、絶縁層および前記層内に接
点を生ずるための必要による多量の空間を取る前記絶縁
層上の金属導線層を使用することが必要である。さらに
、基板内の「拡散」細長片はそれらの高抵抗率の結果と
してそれら自体相互接続線を構成することができない。
点を生ずるための必要による多量の空間を取る前記絶縁
層上の金属導線層を使用することが必要である。さらに
、基板内の「拡散」細長片はそれらの高抵抗率の結果と
してそれら自体相互接続線を構成することができない。
リングラフイック寸法の低減は一般に、種々のレベル、
とくにリングラフインクマスキングレベルの重畳精度に
おける比較的改善を伴なわず、その結果前述し比制限要
因は、とくに非揮発性メモリの集積密度の増加に関して
大きな不利益となる。
とくにリングラフインクマスキングレベルの重畳精度に
おける比較的改善を伴なわず、その結果前述し比制限要
因は、とくに非揮発性メモリの集積密度の増加に関して
大きな不利益となる。
し念がって、酸化物区域および／または接点ホールのま
わりの絶縁ガードを越えるフローティングゲートの突起
を回避する自動配列または自動位置決めは非揮発性メモ
リの将来の発生のために必要である。
わりの絶縁ガードを越えるフローティングゲートの突起
を回避する自動配列または自動位置決めは非揮発性メモ
リの将来の発生のために必要である。
集積密度問題とは別に、現在公知の非揮発性メモリおよ
びＥＰＲＯＭは、書込みに対応するプログラミングの間
中、フローティングゲートに、ドレインに近接して発生
されるホットエレクトロンを注入するために、約１２．
５”／のメモリポイント制御ゲートへの高電圧の印加を
必要とする。このような高いプログラミング電圧の使用
は、し次がってメモリセルを制御するための周辺回路の
設計のために制約となる。
びＥＰＲＯＭは、書込みに対応するプログラミングの間
中、フローティングゲートに、ドレインに近接して発生
されるホットエレクトロンを注入するために、約１２．
５”／のメモリポイント制御ゲートへの高電圧の印加を
必要とする。このような高いプログラミング電圧の使用
は、し次がってメモリセルを制御するための周辺回路の
設計のために制約となる。
本発明は、とくに上述した種々の欠点の回避を可能にす
るＭＩ８集積回路およびその製造方法に関する。メモリ
セルの特別な用途において、メモリセルは最小リングラ
フ表面の４〜５倍のみを呈するメモリ表面に至るこれら
のメモリポイントのすべての構成要素に関しての全体の
大きさの自動配列または自動位置決めを有する。さらに
、本発明によるメモリセルはミクロン技術に制限されず
かつサブミクロン技術によって製造されることができる
。加えて、それは改善された電気的性能を有する。した
がって、プログラミング中のセルのアクセス時間は減じ
られかつ書込み電圧もまた低減される。書込みおよび読
取りのため同一電圧の使用を考えることができかつこの
電圧は約５ｖである。
るＭＩ８集積回路およびその製造方法に関する。メモリ
セルの特別な用途において、メモリセルは最小リングラ
フ表面の４〜５倍のみを呈するメモリ表面に至るこれら
のメモリポイントのすべての構成要素に関しての全体の
大きさの自動配列または自動位置決めを有する。さらに
、本発明によるメモリセルはミクロン技術に制限されず
かつサブミクロン技術によって製造されることができる
。加えて、それは改善された電気的性能を有する。した
がって、プログラミング中のセルのアクセス時間は減じ
られかつ書込み電圧もまた低減される。書込みおよび読
取りのため同一電圧の使用を考えることができかつこの
電圧は約５ｖである。
したがって、一般に、本発明はｔａ）互いに電気的にか
つ横方向に絶縁された１群のトランジスタで各トランジ
スタが半導体基板と接触する第１絶縁体および該第１８
縁体と接触する少なくとも１つのゲートから形成される
材料の第１積層体、該第１積層体の両側で前記基板に形
成されたソースとドレインおよびその長さが前記ソース
からドレインに通る第１方向に方向付けされる前記積層
体の下で前記基板に配置されるチャンネルとからなり、
（ｂ）前記積層体に第１の電気的信号を印加するため第
２方向に対して平行な第１の長手方向軸線、（ｃ）前記
ドレインに第２の電気的信号を印加するため第３方向に
対して平行な第２の長手方向軸線の導線、および（ｄ）
前記ソースに第３の電気的信号を印加するため前記第３
方向に対して平行な第３の長手方向軸線の導線からなり
、前記第２方向が前記第１方向と一致し、前記第３方向
が前記第１方向に対して垂直であり、そして前記第２お
よび第３導線がそれぞれ前記ドレインおよびソース上に
製造されることｔ−特徴とする半導体基板上の集積回路
に関する。
つ横方向に絶縁された１群のトランジスタで各トランジ
スタが半導体基板と接触する第１絶縁体および該第１８
縁体と接触する少なくとも１つのゲートから形成される
材料の第１積層体、該第１積層体の両側で前記基板に形
成されたソースとドレインおよびその長さが前記ソース
からドレインに通る第１方向に方向付けされる前記積層
体の下で前記基板に配置されるチャンネルとからなり、
（ｂ）前記積層体に第１の電気的信号を印加するため第
２方向に対して平行な第１の長手方向軸線、（ｃ）前記
ドレインに第２の電気的信号を印加するため第３方向に
対して平行な第２の長手方向軸線の導線、および（ｄ）
前記ソースに第３の電気的信号を印加するため前記第３
方向に対して平行な第３の長手方向軸線の導線からなり
、前記第２方向が前記第１方向と一致し、前記第３方向
が前記第１方向に対して垂直であり、そして前記第２お
よび第３導線がそれぞれ前記ドレインおよびソース上に
製造されることｔ−特徴とする半導体基板上の集積回路
に関する。
本発明の回路において、適宜な制御信号を印加するのに
使用さ九るドレインの相互接続線およびソースの相互接
続線はドレインおよびソース上にかつしたがって従来技
術と反対であるゲートの相互接続線の下に直接かつそれ
ぞれ製造される。これはゲートの相互接続線の上方にあ
る絶縁層をエツチングすることによりソースおよびドレ
インに接触するのを回避し、一方能動領域と該能動領域
の相互接続線との間の電気的接触を改善する。
使用さ九るドレインの相互接続線およびソースの相互接
続線はドレインおよびソース上にかつしたがって従来技
術と反対であるゲートの相互接続線の下に直接かつそれ
ぞれ製造される。これはゲートの相互接続線の上方にあ
る絶縁層をエツチングすることによりソースおよびドレ
インに接触するのを回避し、一方能動領域と該能動領域
の相互接続線との間の電気的接触を改善する。
本発明は幾つかのＭＩ８トランジスタを有するすべての
集積回路に適用されるけれども、好ましくは７０−テイ
ングゲートｕｒｓ）ランジスタマトリクスを有する非揮
発性メモリに適合される。
集積回路に適用されるけれども、好ましくは７０−テイ
ングゲートｕｒｓ）ランジスタマトリクスを有する非揮
発性メモリに適合される。
したがって、本発明はまた、（ａ）互いに電気的にかつ
横方向に絶縁された１群のメモリポイントで各メモリポ
イントが半導体基板と接触する第１絶縁体から形成され
る材料の積層体、第２絶縁体により互いに隔離される第
１および第２ゲート、前記第１絶縁体と接触している前
記第１ゲート、前記ゲート積層体の両側で半導体基板に
形成されるソースおよびドレイン、および前記積層体の
下で前記基板に配置されその長さが前記ソースから前記
ドレインに通る第１方向に方向付けられるチャンネルか
らなり、（ｂ）第１の電気的信号を前記積層体に印加す
るため第２方向に対して平行な第１の長手方向軸線の導
線、（ｃ）第２の電気的信号を前記ドレインに印加する
ため前記第２方向に対して垂直な第３方向に対して平行
な第２の長手方向軸線の導線、および（、ｉ）第３の電
気的信号を前記ソースに印加するため前記第３方向に対
して平行な第３の長手方向軸線の導線からなり、前記第
２方向が前記第１方向と一致し、前記第３方向が前記第
１方向に対して垂直でありそして前記第２および第３導
線がそれぞれ前記メモリポイントの前記ドレインおよび
ソース上に製造されることを特徴とする半導体基板上の
集積メモリに関する。
横方向に絶縁された１群のメモリポイントで各メモリポ
イントが半導体基板と接触する第１絶縁体から形成され
る材料の積層体、第２絶縁体により互いに隔離される第
１および第２ゲート、前記第１絶縁体と接触している前
記第１ゲート、前記ゲート積層体の両側で半導体基板に
形成されるソースおよびドレイン、および前記積層体の
下で前記基板に配置されその長さが前記ソースから前記
ドレインに通る第１方向に方向付けられるチャンネルか
らなり、（ｂ）第１の電気的信号を前記積層体に印加す
るため第２方向に対して平行な第１の長手方向軸線の導
線、（ｃ）第２の電気的信号を前記ドレインに印加する
ため前記第２方向に対して垂直な第３方向に対して平行
な第２の長手方向軸線の導線、および（、ｉ）第３の電
気的信号を前記ソースに印加するため前記第３方向に対
して平行な第３の長手方向軸線の導線からなり、前記第
２方向が前記第１方向と一致し、前記第３方向が前記第
１方向に対して垂直でありそして前記第２および第３導
線がそれぞれ前記メモリポイントの前記ドレインおよび
ソース上に製造されることを特徴とする半導体基板上の
集積メモリに関する。
言い換えれば、メモリセル用ワードラインに対応する第
１導線はトランジスタまたはメモリポイントの長さに対
して平行でありそしてメモリセルに関してビットライン
に対応する第２導線はトランジスタチャンネルの長さに
対して垂直である。
１導線はトランジスタまたはメモリポイントの長さに対
して平行でありそしてメモリセルに関してビットライン
に対応する第２導線はトランジスタチャンネルの長さに
対して垂直である。
これはトランジスタまたはメモリポイントのンースおよ
びドレインの電気接点ホールが画成される絶縁層かつし
たがって前記接点ホールのまわりの絶縁ガードを除去す
るのに寄与し、したがって集積回路の寸法をかなり減少
する。
びドレインの電気接点ホールが画成される絶縁層かつし
たがって前記接点ホールのまわりの絶縁ガードを除去す
るのに寄与し、したがって集積回路の寸法をかなり減少
する。
好ましくは、第１導線は金属からかつ制御ゲート（単−
ＭＸＳトランジスタ用単−ゲートまたはフローティング
ゲートを有するトランジスタ用第２ゲート）から独立し
てかつしたがって異なる材料から作られる。とくに、こ
れは焼なましが続くイオン注入かつしたがってアルミニ
ウムのごとき焼なまし中劣化する傾向を有する金属の使
用によるソースおよびドレインの製造に続いてこれらの
第１導線の製造を可能にする。
ＭＸＳトランジスタ用単−ゲートまたはフローティング
ゲートを有するトランジスタ用第２ゲート）から独立し
てかつしたがって異なる材料から作られる。とくに、こ
れは焼なましが続くイオン注入かつしたがってアルミニ
ウムのごとき焼なまし中劣化する傾向を有する金属の使
用によるソースおよびドレインの製造に続いてこれらの
第１導線の製造を可能にする。
制御ゲートの相互接続のためのアルミニウムの使用はそ
の低い抵抗率の結果として大きな利点および耐熱性金属
（Ｉ′ｉ、ｗ、ｒａ）のコストに比して低コストを呈す
る。
の低い抵抗率の結果として大きな利点および耐熱性金属
（Ｉ′ｉ、ｗ、ｒａ）のコストに比して低コストを呈す
る。
第２および第３導線は金属または耐熱性金属のケイ素化
合物から作られる。
合物から作られる。
フローティングゲートトランジスタの特別な場合ニおい
て、前記トランジスタの第１および第２ゲートはトラン
ジスタを互いに電気的に絶縁するのに使用される横方向
絶縁の上方に延びずかつ前記絶縁に関連して自動配列ま
たは自動位置決めされ、それはさらにＭＩ８集積回路の
寸法の減少に寄与する。同じ方法において、単−ＭＩＤ
）ランジスタの単一ゲートはこれらの絶縁の上方に延び
ない。
て、前記トランジスタの第１および第２ゲートはトラン
ジスタを互いに電気的に絶縁するのに使用される横方向
絶縁の上方に延びずかつ前記絶縁に関連して自動配列ま
たは自動位置決めされ、それはさらにＭＩ８集積回路の
寸法の減少に寄与する。同じ方法において、単−ＭＩＤ
）ランジスタの単一ゲートはこれらの絶縁の上方に延び
ない。
フローティングゲートトランジスタからなるメモリセル
の特別な場合において、セルの電気的性能はフローティ
ングゲートとメモリポイントの制御ゲート間の結合キャ
パシタンスの値に依存する。
の特別な場合において、セルの電気的性能はフローティ
ングゲートとメモリポイントの制御ゲート間の結合キャ
パシタンスの値に依存する。
とくに、フローティングゲートと基板との間に画成され
るキャパシタンスに対する前記キャノ（シタンスの比は
一定の制御ゲート電圧に関して）目−ティングゲートに
印加されるはずである電圧を固定する。これはとくに高
書込み電圧を課することによりメモリへの書込みの間中
有害である。
るキャパシタンスに対する前記キャノ（シタンスの比は
一定の制御ゲート電圧に関して）目−ティングゲートに
印加されるはずである電圧を固定する。これはとくに高
書込み電圧を課することによりメモリへの書込みの間中
有害である。
書込み電圧を減少するために、第１ま几はフローティン
グゲートは好都合には第３方向に対してかつしたがって
メモリポイントのドレインの接続線の長手方向軸線に対
して平行な断面に沿ってσ状に形成される。このσ形状
はとくに２つのゲート間の結合面を増加するが、セルの
全体寸法全増大しない。
グゲートは好都合には第３方向に対してかつしたがって
メモリポイントのドレインの接続線の長手方向軸線に対
して平行な断面に沿ってσ状に形成される。このσ形状
はとくに２つのゲート間の結合面を増加するが、セルの
全体寸法全増大しない。
結合はさらに皿状のフローティングゲートを使用するこ
とにより増加されることができるが、その底部はチャン
ネルを画成しかつその側辺は垂直に立ち上がる。言い換
えれば、フローティングゲートは第３方向に対して平行
な断面にしたがってかつ同時に第２方向に対して平行な
断面にしたがってＵ状に形成される。制御ゲート前配器
を充填しかつカバーする。
とにより増加されることができるが、その底部はチャン
ネルを画成しかつその側辺は垂直に立ち上がる。言い換
えれば、フローティングゲートは第３方向に対して平行
な断面にしたがってかつ同時に第２方向に対して平行な
断面にしたがってＵ状に形成される。制御ゲート前配器
を充填しかつカバーする。
本発明はまた、（ａ）横方向絶縁により互いに電気的に
絶縁された１群のトランジスタで、各トランジスタが少
なくとも１つのゲート、該ゲートの両側に配置されたソ
ースおよびドレインおよび前記ゲートの下に配置された
チャンネルからなり、（ｂ）第１の電気的信号を前記ゲ
ートに印加するための第１導線、（Ｃ）第２の電気的信
号を前記ドレインに印加するための第２導線および第３
の電気的信号を前記ソースに印加するための第３の導線
を有し、３つのリングラフマスキングレベルのみ’＆Ｗ
Ｌ、第１のマスクが前記チャンネルの幅および横方向絶
縁の長さを同時に画成し、第２のマスクが横方向絶縁の
幅およびチャンネルの長さを同時に画成し、そして第３
のマスクが前記第１導線を画成してなることを特徴とす
る半導体基板上の集積回路の製造方法に関する。
絶縁された１群のトランジスタで、各トランジスタが少
なくとも１つのゲート、該ゲートの両側に配置されたソ
ースおよびドレインおよび前記ゲートの下に配置された
チャンネルからなり、（ｂ）第１の電気的信号を前記ゲ
ートに印加するための第１導線、（Ｃ）第２の電気的信
号を前記ドレインに印加するための第２導線および第３
の電気的信号を前記ソースに印加するための第３の導線
を有し、３つのリングラフマスキングレベルのみ’＆Ｗ
Ｌ、第１のマスクが前記チャンネルの幅および横方向絶
縁の長さを同時に画成し、第２のマスクが横方向絶縁の
幅およびチャンネルの長さを同時に画成し、そして第３
のマスクが前記第１導線を画成してなることを特徴とす
る半導体基板上の集積回路の製造方法に関する。
上述した利点とは別に、本発明による方法はトランジス
タを製造するのに必要な樹脂から作られるリソグラフマ
スク（例えばフォトリソグラフマスク）の数をとくに減
じることにより公知の方法に比して顕著な簡単化を提供
する。したがって、３つのリングラフマスキングレベル
は６つのレベルの代りにメモリポイントを製造するのに
十分である。
タを製造するのに必要な樹脂から作られるリソグラフマ
スク（例えばフォトリソグラフマスク）の数をとくに減
じることにより公知の方法に比して顕著な簡単化を提供
する。したがって、３つのリングラフマスキングレベル
は６つのレベルの代りにメモリポイントを製造するのに
十分である。
方法の簡単化とは別に、減じられたリングラフマスクの
数はメモリポイント、例えばＥＰＲＯＭの大量生産の効
率に有利である。
数はメモリポイント、例えばＥＰＲＯＭの大量生産の効
率に有利である。
好都合には、第１、第２および第３マスクは各々平行な
直線細長片から形成され、それらは一定の幅を有しかつ
等間隔であり、第１および第３マスクの細長片は第２マ
スクの細長片に対して垂直になっている。
直線細長片から形成され、それらは一定の幅を有しかつ
等間隔であり、第１および第３マスクの細長片は第２マ
スクの細長片に対して垂直になっている。
本発明による方法の第１実施例によれば、ＭＩ８回路の
横方向絶縁はチャンネルの幅かつそれゆえゲートの長さ
を画成した後製造される。
横方向絶縁はチャンネルの幅かつそれゆえゲートの長さ
を画成した後製造される。
この第１実施例において、以下の段階、すなわち、ビ）
第１絶縁材料層および第２導電材料層の基板上への連続
堆積、（ロ）第１マスクの製造、（ハ）前記第１マスク
によってマスクされない第２および多分第１材料の領域
の除去かつし次がって第１方向Ｙに対して平行な第１張
出し細長片の形成、に）前記第１マスクの除去、（ホ）
横方向絶縁を構成する第６絶縁材料によって前記第１細
長片間に画成され友空間の埋込み、（へ）第２マスクの
製造、（ト）前記第２マスクによりマスクされない前記
第３、第２および多分第１材料の領域の除去かつしたが
って前記第１方向に対して垂直な第２方向Ｘに対して平
行な第２張出し細長片の形成、（ト）前記基板の導電率
に対して逆の導電率を有する前記基板の第１ドーピング
によるソースおよびドレインの製造、（す）前記第２マ
スクの除去、（ヌ）前記第２細長片の両側でかつ該第２
細長片に接合される絶縁スペーサの製造、に）前記スペ
ーサ間に画成される空間内の第２導線の製造、前記第２
導線の高さは前記第２細長片および前記スペーサの高さ
から残され、し）前記第２細長片の頂部と同じ高さで第
４の絶縁材料による前記第２導線の被覆、汐）得られた
構造全体にわたる第５の導電材料層の堆積、（６）ｇ３
マスクの製造、（ヨ）前記第３マスクによりマスクされ
ない第５材料の領域の除去、し次がって前記第１導線の
形成、およびい）前記第３マスクの除去、全行なうのが
有利である。
第１絶縁材料層および第２導電材料層の基板上への連続
堆積、（ロ）第１マスクの製造、（ハ）前記第１マスク
によってマスクされない第２および多分第１材料の領域
の除去かつし次がって第１方向Ｙに対して平行な第１張
出し細長片の形成、に）前記第１マスクの除去、（ホ）
横方向絶縁を構成する第６絶縁材料によって前記第１細
長片間に画成され友空間の埋込み、（へ）第２マスクの
製造、（ト）前記第２マスクによりマスクされない前記
第３、第２および多分第１材料の領域の除去かつしたが
って前記第１方向に対して垂直な第２方向Ｘに対して平
行な第２張出し細長片の形成、（ト）前記基板の導電率
に対して逆の導電率を有する前記基板の第１ドーピング
によるソースおよびドレインの製造、（す）前記第２マ
スクの除去、（ヌ）前記第２細長片の両側でかつ該第２
細長片に接合される絶縁スペーサの製造、に）前記スペ
ーサ間に画成される空間内の第２導線の製造、前記第２
導線の高さは前記第２細長片および前記スペーサの高さ
から残され、し）前記第２細長片の頂部と同じ高さで第
４の絶縁材料による前記第２導線の被覆、汐）得られた
構造全体にわたる第５の導電材料層の堆積、（６）ｇ３
マスクの製造、（ヨ）前記第３マスクによりマスクされ
ない第５材料の領域の除去、し次がって前記第１導線の
形成、およびい）前記第３マスクの除去、全行なうのが
有利である。
本発明による方法の他の実施例によれば、横方向絶縁は
チャンネルの幅かつそれゆえゲートの長さを画成する前
に製造される。この実施例はメモリセルを製造するのに
完全に適し、そのメモリポイントは互いに絶縁されるフ
ローティングゲートおよび制御ゲートを有する。この特
別な場合において、本発明による第２の方法は好都合に
は以下の段階、すなわち、（１１横方向絶縁を形成する
ため基板全体上への第１絶縁材料の第１層の堆積、（Ｉ
ｆ）第１マスクの製造、（冊前記第１マスクによりマス
クされない第１材料の領域の除去、したがって第１方向
に対して平行な張出し細長片の形成、（ＩＶ）前記マス
クの除去、（Ｖ）前記第１細長片間の第２絶縁材料の堆
積、（Ｍ）第４絶縁材料および第５導電材料の、第３導
電材料の第２材料の上のみの連続堆積。
チャンネルの幅かつそれゆえゲートの長さを画成する前
に製造される。この実施例はメモリセルを製造するのに
完全に適し、そのメモリポイントは互いに絶縁されるフ
ローティングゲートおよび制御ゲートを有する。この特
別な場合において、本発明による第２の方法は好都合に
は以下の段階、すなわち、（１１横方向絶縁を形成する
ため基板全体上への第１絶縁材料の第１層の堆積、（Ｉ
ｆ）第１マスクの製造、（冊前記第１マスクによりマス
クされない第１材料の領域の除去、したがって第１方向
に対して平行な張出し細長片の形成、（ＩＶ）前記マス
クの除去、（Ｖ）前記第１細長片間の第２絶縁材料の堆
積、（Ｍ）第４絶縁材料および第５導電材料の、第３導
電材料の第２材料の上のみの連続堆積。
第２、第３、第４および第５材料の積層体の高さは前記
第１細長片の高さに近似しており、（４）第２マスクの
製造、帽前記第２マスクによりマスクされない第５、第
４、第３および第２材料の領域の除去、したがって前記
第１方向に対して垂直の第２方向に対向して平行な第２
張出し細長片の形成、■前記基板の導電率に対して逆の
導電率を有する前記基板の第１ドーピングによるソース
およびドレインの製造、（ＸＪ前記第２マスクの除去、
（ＸＩ）前記第２細長片の両側でかつ該第２細長片に接
合される絶縁スペーサの製造、（ＸＩ）前記スペーサと
の間に画成される空間内の第２導線の製造、前記第２導
線の高さは前記第２細長片および前記スペーサの高さよ
り少なく、（ＸＩ［）前記第２ｍ長片の頂部と同じ高さ
の第６絶縁材料による前記第２導線の被覆、（ＸＩＶ）
得られた構造全体にわ之る第７導電材料膚の堆積、（Ｘ
Ｖ）第３マスクの製造、（浩）前記第３マスクによりマ
スクされない第７材料の領域の除去、したがって前記第
１導線の形成、および（潤）前記第３マスクの除去、か
らなる。
第１細長片の高さに近似しており、（４）第２マスクの
製造、帽前記第２マスクによりマスクされない第５、第
４、第３および第２材料の領域の除去、したがって前記
第１方向に対して垂直の第２方向に対向して平行な第２
張出し細長片の形成、■前記基板の導電率に対して逆の
導電率を有する前記基板の第１ドーピングによるソース
およびドレインの製造、（ＸＪ前記第２マスクの除去、
（ＸＩ）前記第２細長片の両側でかつ該第２細長片に接
合される絶縁スペーサの製造、（ＸＩ）前記スペーサと
の間に画成される空間内の第２導線の製造、前記第２導
線の高さは前記第２細長片および前記スペーサの高さよ
り少なく、（ＸＩ［）前記第２ｍ長片の頂部と同じ高さ
の第６絶縁材料による前記第２導線の被覆、（ＸＩＶ）
得られた構造全体にわ之る第７導電材料膚の堆積、（Ｘ
Ｖ）第３マスクの製造、（浩）前記第３マスクによりマ
スクされない第７材料の領域の除去、したがって前記第
１導線の形成、および（潤）前記第３マスクの除去、か
らなる。
この第２実施例は第１実施例より僅かに簡単である。
さらに、制御ゲートとフローティングゲートとの間の容
量結合は改善され、結上表面は大きくなっている。
量結合は改善され、結上表面は大きくなっている。
本発明は非限定的な実施例および添付図面に関連して以
下に詳述される。
下に詳述される。
以下の説明はｐ型巣結晶シリコン基板上に製造されるＮ
チャンネルを有するメモリポイントから形成される［ｉ
ｉＦＲＯＭメモリに関連する。しかしながら、本発明は
また、これが任意の半導体基板上に製造されるいずれの
型のフローティングゲートメモリにも適用されるため、
非常に広い範囲を有している。
チャンネルを有するメモリポイントから形成される［ｉ
ｉＦＲＯＭメモリに関連する。しかしながら、本発明は
また、これが任意の半導体基板上に製造されるいずれの
型のフローティングゲートメモリにも適用されるため、
非常に広い範囲を有している。
第２図に示されるＥＰＲＯＭメモリセルは、従来技術の
メモリセルのように、トランジスタから形成されるメモ
リポイント５０のマトリクスからなり、各トランジスタ
はｐ型巣結晶シリコン基板５６から作られるｎ＋型のソ
ース５２およびドレイン５４を有している。材料の積層
体５８はソースとドレインとの間に設けられる。
メモリセルのように、トランジスタから形成されるメモ
リポイント５０のマトリクスからなり、各トランジスタ
はｐ型巣結晶シリコン基板５６から作られるｎ＋型のソ
ース５２およびドレイン５４を有している。材料の積層
体５８はソースとドレインとの間に設けられる。
基板５６から出発して、これらの積層体５８は第に酸化
ケイ素絶縁体６０、す／でドーピングされた多結晶シリ
コンフローティングゲート６２．３つの槓ｌされた絶縁
材料８ｉ０２．Ｓｉ３Ｎ、および５１０２から形成され
る第２絶縁体６４およびリンでドーピングされ次多結晶
シリコン制御ゲート６６によって形成される。これらの
積層体は、従来技術が６００〜７００ｎｍであるのに反
して、代表的には１０００〜１５００ｎｍの間である。
ケイ素絶縁体６０、す／でドーピングされた多結晶シリ
コンフローティングゲート６２．３つの槓ｌされた絶縁
材料８ｉ０２．Ｓｉ３Ｎ、および５１０２から形成され
る第２絶縁体６４およびリンでドーピングされ次多結晶
シリコン制御ゲート６６によって形成される。これらの
積層体は、従来技術が６００〜７００ｎｍであるのに反
して、代表的には１０００〜１５００ｎｍの間である。
メモリポイント５０を相互に電気的に絶縁するために、
横方向絶縁６８が設けられる。これらの絶縁は基板のｐ
＋ドーピングによって付随されかつ１またはそれ以上の
積み重ねられた絶縁材料、例えばリンでドーピングされ
た二酸化ケイ素（ＳＳＯ２）７２が上方にある基板の局
部酸化７０から作られることができる。加えて、５ｉｎ
２スペーサ７４は前記メモリポイントのソースからドレ
インに通るメモリポイントのチャンネルの長さに対して
垂直な方向Ｘに方向付けられた細長片の形である。
横方向絶縁６８が設けられる。これらの絶縁は基板のｐ
＋ドーピングによって付随されかつ１またはそれ以上の
積み重ねられた絶縁材料、例えばリンでドーピングされ
た二酸化ケイ素（ＳＳＯ２）７２が上方にある基板の局
部酸化７０から作られることができる。加えて、５ｉｎ
２スペーサ７４は前記メモリポイントのソースからドレ
インに通るメモリポイントのチャンネルの長さに対して
垂直な方向Ｘに方向付けられた細長片の形である。
本発明によれば、糧々のメモリポイントの７０−ティン
グゲート６２および制御ゲート６６は同一幅および同一
長さを有している。さらに、これらのゲート６２および
６６は横方向絶縁６８の上方に延出せずかつ前記絶縁に
関連して自動配列ま几は自動位置決めされる。
グゲート６２および制御ゲート６６は同一幅および同一
長さを有している。さらに、これらのゲート６２および
６６は横方向絶縁６８の上方に延出せずかつ前記絶縁に
関連して自動配列ま几は自動位置決めされる。
本発明によれば、ワードのラインに対応する個々の制御
ゲート６６間の接続はメモリポイントの方向Ｙに対して
平行に方向付けられた金属導電細長片７６によって引き
起される。細長片７６はアルミニウム、タングステン、
金等から作られることができる。
ゲート６６間の接続はメモリポイントの方向Ｙに対して
平行に方向付けられた金属導電細長片７６によって引き
起される。細長片７６はアルミニウム、タングステン、
金等から作られることができる。
さらに、ビットラインに対応するメモリポイントのドレ
イン５４の接続は方向Ｘに対して平行な導電性細長片７
８によって引き起され、該方向Ｘはゲートの金属接続線
７６かりしたがってメモリポイントのチャンネルの長さ
に対して垂直である。
イン５４の接続は方向Ｘに対して平行な導電性細長片７
８によって引き起され、該方向Ｘはゲートの金属接続線
７６かりしたがってメモリポイントのチャンネルの長さ
に対して垂直である。
同じ方法において、メモリポイント用供給ラインに対応
するメモリポイントのソース５２の接続はドレインを接
続するための導電性細長片７８に対して平行な導電性細
長片８０によって引き起される。
するメモリポイントのソース５２の接続はドレインを接
続するための導電性細長片７８に対して平行な導電性細
長片８０によって引き起される。
ビットおよび供給ラインは１またはそれ以上の金属ＩＩ
（Ｊ、ｗ、ｒｔｗ、Ｍｏｒａ等〕ま九は、ＴｉＳｉ２
．Ｔａ３１２゜Ｍｏ ３１２またはＷＳｉ２のごとき耐
熱性金属のケイ素化合物から作られる。
（Ｊ、ｗ、ｒｔｗ、Ｍｏｒａ等〕ま九は、ＴｉＳｉ２
．Ｔａ３１２゜Ｍｏ ３１２またはＷＳｉ２のごとき耐
熱性金属のケイ素化合物から作られる。
特定のメモリポイントの内容を読み取るため、対応する
供給ライン８０ｔ−活動させる必要があり、他の供給ラ
インは極性を付与されない。これは同一ビットライン７
８を隔離する２つの隣接メモリポイントが同一ワードラ
イン７６によって活動させられる念めに必要である。ま
九、すべてのワードラインに極性を付与しかつ選択され
念メモリポイント（読取り）のワードラインを接地する
ことができる。
供給ライン８０ｔ−活動させる必要があり、他の供給ラ
インは極性を付与されない。これは同一ビットライン７
８を隔離する２つの隣接メモリポイントが同一ワードラ
イン７６によって活動させられる念めに必要である。ま
九、すべてのワードラインに極性を付与しかつ選択され
念メモリポイント（読取り）のワードラインを接地する
ことができる。
メモリ制御回路の考え得る複雑さならびに該回路に関す
るアクセス時間損失を回避するために、２つの隣接する
メモリポイントのビットライン７８を隔離することがで
きる。このため、本発明によるメモリセルはまた、第３
図に示されるように、メモリポイントと同様にマトリク
ス状方法において分布された材料の第２積層体８２から
なる。
るアクセス時間損失を回避するために、２つの隣接する
メモリポイントのビットライン７８を隔離することがで
きる。このため、本発明によるメモリセルはまた、第３
図に示されるように、メモリポイントと同様にマトリク
ス状方法において分布された材料の第２積層体８２から
なる。
こレラの第２積層体は方向Ｙにおいてセルの２つの隣接
するメモリポイント間に挿入される。あらゆる観点にお
いて、それらは積層体５８と同一でありかつとぐに、基
板５６から出発して、二酸化ケイ素絶縁体８４、リンで
ドーピングされた多結晶シリコン導電材料８６．３層５
ｉＯ２−３１３Ｎ、−３１０２絶縁体８８およびリンで
ドーピングされた多結晶導電材料９０により形成される
。これらの第２積層体は同一フオドリングラフマスク、
同一材料層および同一エツチング段階を使用する第１積
層体と同時に製造される。
するメモリポイント間に挿入される。あらゆる観点にお
いて、それらは積層体５８と同一でありかつとぐに、基
板５６から出発して、二酸化ケイ素絶縁体８４、リンで
ドーピングされた多結晶シリコン導電材料８６．３層５
ｉＯ２−３１３Ｎ、−３１０２絶縁体８８およびリンで
ドーピングされた多結晶導電材料９０により形成される
。これらの第２積層体は同一フオドリングラフマスク、
同一材料層および同一エツチング段階を使用する第１積
層体と同時に製造される。
本発明によれば、絶縁溝９２は各第２積層休８２の下に
設けられる。これらの絶縁溝はメモリポイント、横方向
絶縁および前記メモリポイントの接続のいずれの製造段
階より前に基板に製造される。
設けられる。これらの絶縁溝はメモリポイント、横方向
絶縁および前記メモリポイントの接続のいずれの製造段
階より前に基板に製造される。
これらの絶縁溝９２はまず適宜な感光性樹脂エツチング
マスクを使用する約５０００ｎｍの厚さを越える基板５
６の反応性イオン型の異方性エツチングを実施すること
により公知の方法において得られる。これに６溝の側部
および底部上にかつ二酸化ケイ素から作られる薄膜９４
を形成するために溝の縁部の熱酸化が続く。次いで、溝
は多結晶シリコン９６で充填される。この充填作業は化
学気相成長（ＣＶＯ）によって行なわれる。
マスクを使用する約５０００ｎｍの厚さを越える基板５
６の反応性イオン型の異方性エツチングを実施すること
により公知の方法において得られる。これに６溝の側部
および底部上にかつ二酸化ケイ素から作られる薄膜９４
を形成するために溝の縁部の熱酸化が続く。次いで、溝
は多結晶シリコン９６で充填される。この充填作業は化
学気相成長（ＣＶＯ）によって行なわれる。
とくにイオン反応エツチングによる溝の外部に置かれた
多結晶シリコンの除去に続いて、溝の表面に５ｉｏ２／
１９８ｅ形成するためにシリコン表面の熱酸化がある。
多結晶シリコンの除去に続いて、溝の表面に５ｉｏ２／
１９８ｅ形成するためにシリコン表面の熱酸化がある。
これらの絶縁溝はまた、ＣＭＯ８周辺回路をメモリポイ
ントから絶縁するのに使用されることができる。
ントから絶縁するのに使用されることができる。
これらの絶縁溝とは別に、このメモリセルの製造方法は
溝なしのメモリセルの製造方法に比して変化はない。し
かしながら、メモリセルの表面は５０％まで増加される
が、その増加は通常の方法によって得られるより小さな
寸法を有するメモリセルの獲得を可能にする。
溝なしのメモリセルの製造方法に比して変化はない。し
かしながら、メモリセルの表面は５０％まで増加される
が、その増加は通常の方法によって得られるより小さな
寸法を有するメモリセルの獲得を可能にする。
第４図ないし第１５図を参照して、本発明によるかつ第
２図に示されるような第１のメモリセルの製造方法が説
明される。
２図に示されるような第１のメモリセルの製造方法が説
明される。
第４図に示されるように、この第１の方法はまず、例え
ばｐ型の単結晶シリコン半導体基板５６を二酸化ケイ素
（ｓｉｏ２）層１０２で被覆してなる。
ばｐ型の単結晶シリコン半導体基板５６を二酸化ケイ素
（ｓｉｏ２）層１０２で被覆してなる。
層１０２は約２５ｎｍの厚さを有しかつ９００℃に近い
温度での基板の熱酸化によって得られる。
温度での基板の熱酸化によって得られる。
結果として層１０２は形成されるべきメモリ点の酸化ゲ
ートを形成する。
ートを形成する。
次いで、前記二酸化ケイ素層１０２を介してメモリポイ
ントのしきい値電圧を調整するための基板５６のドーピ
ング１０１が行なわれる。基板と同−型の導電率を有す
るドーピングは１０１２イオン／ｄの注入量でかつ５０
ＫｅＶのエネルギによりｐ型基板に関してホウ素イオ
ンを注入することにより得られることができる。
ントのしきい値電圧を調整するための基板５６のドーピ
ング１０１が行なわれる。基板と同−型の導電率を有す
るドーピングは１０１２イオン／ｄの注入量でかつ５０
ＫｅＶのエネルギによりｐ型基板に関してホウ素イオ
ンを注入することにより得られることができる。
これにＰｏＣｌ３の拡散によるリンでドーピングされた
多結晶シリコン層１０４の堆積が続く。化学気相成長法
（ＣＶＤまたはＬＰＣ’／Ｄ）により堆積された層１０
４は２５０ｎｍの厚さを有している。結果として前記層
１０４にはメモリポイントの第１またはフローティング
ゲートが形成される。
多結晶シリコン層１０４の堆積が続く。化学気相成長法
（ＣＶＤまたはＬＰＣ’／Ｄ）により堆積された層１０
４は２５０ｎｍの厚さを有している。結果として前記層
１０４にはメモリポイントの第１またはフローティング
ゲートが形成される。
次いで層１０４上にはインターゲート絶縁体１０６が形
成され、該絶縁体は２５ｎＩ！ｌの厚さにわたって９０
０℃で層１０４の多結晶シリコンの熱絶縁によりかつ次
いでＣＶＯにより１５ｎｍのチツ化ケイ素層および９０
０℃で熱酸化により５ｎｍの厚さにわたって前記チッ化
物層を酸化する表面を堆積することにより得られること
ができる。
成され、該絶縁体は２５ｎＩ！ｌの厚さにわたって９０
０℃で層１０４の多結晶シリコンの熱絶縁によりかつ次
いでＣＶＯにより１５ｎｍのチツ化ケイ素層および９０
０℃で熱酸化により５ｎｍの厚さにわたって前記チッ化
物層を酸化する表面を堆積することにより得られること
ができる。
この複雑な絶縁を多結晶シリコン層１０４の９００℃で
の熱酸化により得られた単一の二酸化ケイ素層により置
き換えることができる。
の熱酸化により得られた単一の二酸化ケイ素層により置
き換えることができる。
絶縁体１０６上には次いで、ＰｏＣｌ３の拡散によって
リンでドーピングされた個の多結晶シリコン層１０８が
堆積され、結果としてメモリポイントの第２または制御
ゲートが形成される。この層１０８は化学気相成長（Ｃ
ＶＤまたはＬＰＣＶＤ）により得られることができかつ
１１０００ｎの厚さ全有している。
リンでドーピングされた個の多結晶シリコン層１０８が
堆積され、結果としてメモリポイントの第２または制御
ゲートが形成される。この層１０８は化学気相成長（Ｃ
ＶＤまたはＬＰＣＶＤ）により得られることができかつ
１１０００ｎの厚さ全有している。
これに、例えば低圧化学成長（ＬＰＣＶＤ） による
チツ化ケイ素層１１０のｆｆ１１０８上への堆積が続く
。層１１０は約１１００ｎの厚さを有しかつ次に起る段
階の間中多結晶１１０８を保護する。
チツ化ケイ素層１１０のｆｆ１１０８上への堆積が続く
。層１１０は約１１００ｎの厚さを有しかつ次に起る段
階の間中多結晶１１０８を保護する。
通常のフォトリソグラフ法を使用すると、これに、チャ
ンネルの幅かつそれゆえメモリポイントのフローティン
グゲートおよび制御ゲートの長さ、ならびに横方向絶縁
の長さの画成を可能にする樹脂マスク１１２の形成が続
く。
ンネルの幅かつそれゆえメモリポイントのフローティン
グゲートおよび制御ゲートの長さ、ならびに横方向絶縁
の長さの画成を可能にする樹脂マスク１１２の形成が続
く。
基板１００の表面上にマトリクス状方法において分布さ
れた幾つかのメモリポイントラ製造するために、マスク
１１２は直線細長片１１１の形であり、これは互いにか
つ方向Ｙに対して平行でありかつビットラインの方向に
対応する。細長片１１１は一定の幅を有しかつ等間隔で
ある。それらは例えば１１０００ｎで間隔が置かれかつ
１１０００ｆ１の幅を有している。
れた幾つかのメモリポイントラ製造するために、マスク
１１２は直線細長片１１１の形であり、これは互いにか
つ方向Ｙに対して平行でありかつビットラインの方向に
対応する。細長片１１１は一定の幅を有しかつ等間隔で
ある。それらは例えば１１０００ｎで間隔が置かれかつ
１１０００ｆ１の幅を有している。
第５図に示されるように、これに樹脂１１２によって被
覆されない積層された種々の層１１０゜１０８．１０６
および１０４の領域の除去が続きしたがって方向Ｙに対
して平行な材料の細長片１１３を形成する。
覆されない積層された種々の層１１０゜１０８．１０６
および１０４の領域の除去が続きしたがって方向Ｙに対
して平行な材料の細長片１１３を形成する。
この除去はエツチング剤としてチツ化ケイ素層に関して
トリフルオロメタン（ＣＨＦ３）および多結晶シリコン
層に関して六フッ化イオウ（８Ｆ、） ｋ使用する連
続反応性イオン異方性エツチング作業によって実施され
ることができる。
トリフルオロメタン（ＣＨＦ３）および多結晶シリコン
層に関して六フッ化イオウ（８Ｆ、） ｋ使用する連
続反応性イオン異方性エツチング作業によって実施され
ることができる。
層の性質の関数としての種々のエツチング剤の使用はエ
ツチング阻止膚としてエツチングされるその下に配置さ
れる層の使用を可能にし、これはこれらの種々の層の厚
さの不均等性の補償を可能にする。
ツチング阻止膚としてエツチングされるその下に配置さ
れる層の使用を可能にし、これはこれらの種々の層の厚
さの不均等性の補償を可能にする。
ま之任意に、ＣＨＦ３プラズマにより二酸化ケイ素層１
０２および結果として部分的に埋め込まれた酸化物区域
を生じるために基板５６の制限された厚さのエツチング
を可能にする。基板１００のエツチングはエツチング剤
としてＳＦ、を使用する反応性イオンエツチングにより
４００ｎｍの厚さにわたって実施されることができる。
０２および結果として部分的に埋め込まれた酸化物区域
を生じるために基板５６の制限された厚さのエツチング
を可能にする。基板１００のエツチングはエツチング剤
としてＳＦ、を使用する反応性イオンエツチングにより
４００ｎｍの厚さにわたって実施されることができる。
酸素プラズマによる樹脂マスク１１２の除去に続いて、
第６図に示されるように、９００″Ｃの温度でかつ酸素
雰囲気下で約３Ｑｎｍだけ種々の、１１１０〜１０２の
細長片１１３のエツチングされ文縁邪の酸化が任意にあ
る。酸化された縁部は符号１１４である。
第６図に示されるように、９００″Ｃの温度でかつ酸素
雰囲気下で約３Ｑｎｍだけ種々の、１１１０〜１０２の
細長片１１３のエツチングされ文縁邪の酸化が任意にあ
る。酸化された縁部は符号１１４である。
これに低圧化学気相成長を使用する約２Ｑｎ＋ｎチツ化
ケイ素層１１６の構造全体への堆積が続く。
ケイ素層１１６の構造全体への堆積が続く。
これにＣＨＦ３のプラズマｋｍ用しかつ約２Ｑｎｍの厚
さにわ九るＳｉ３Ｎ、層１１６の全エツチング（すなわ
ち、マスクなし）が続く。したがって、チツ化ケイ素は
、第６図に示されるように、エツチングされた積層体１
１３の縁部にかつ前記積層体の頂部にのみ残される。
さにわ九るＳｉ３Ｎ、層１１６の全エツチング（すなわ
ち、マスクなし）が続く。したがって、チツ化ケイ素は
、第６図に示されるように、エツチングされた積層体１
１３の縁部にかつ前記積層体の頂部にのみ残される。
これに基板の導電率と同じ型の導電率を有する基板のド
ーピングが続く。このドーピングはｐｍ基板の場合に、
８０ ｋｅＶのエネルギでかつ１０１２イオン／ｄの注
入量でホウ素イオン注入により実施されることができる
。
ーピングが続く。このドーピングはｐｍ基板の場合に、
８０ ｋｅＶのエネルギでかつ１０１２イオン／ｄの注
入量でホウ素イオン注入により実施されることができる
。
エツチングされｔ層の積層体間で、前記ドーピングがｐ
＋領域１１７の獲得を可能にする。
＋領域１１７の獲得を可能にする。
これに約５００ｎｍの厚さにわたる基板の熱酸化が続き
、したがって個々のメモリポイントの間に横方向絶縁に
使用される局部酸化物区域１１８を構成する。この熱酸
化は必須ではない。しかしながら、その存在はビットラ
インのキャパシタンスまたはドレイン間の接続の低減を
可能にする。
、したがって個々のメモリポイントの間に横方向絶縁に
使用される局部酸化物区域１１８を構成する。この熱酸
化は必須ではない。しかしながら、その存在はビットラ
インのキャパシタンスまたはドレイン間の接続の低減を
可能にする。
次いで、得られ次基板上に、第７図に示されるように、
約５０ｎｍ厚のチツ化ケイ素Ｎ１２０が堆積される。こ
の膚は低圧化学気相成長によって堆積されることができ
る。次いで、構造全体が低圧化学気相成長を使用するリ
ン、例えば６重量％リンでドーピングされた二酸化ケイ
素Ｎ１２２によって被覆される。該層１２２は約１２０
０ｎｍの厚さを有している。
約５０ｎｍ厚のチツ化ケイ素Ｎ１２０が堆積される。こ
の膚は低圧化学気相成長によって堆積されることができ
る。次いで、構造全体が低圧化学気相成長を使用するリ
ン、例えば６重量％リンでドーピングされた二酸化ケイ
素Ｎ１２２によって被覆される。該層１２２は約１２０
０ｎｍの厚さを有している。
次いで、Ｊ１１２２は、該層の流れおよび高密度を引き
起すように、例えば１０５０℃の温度で１５分間熱処理
を受ける。酸化物区域１１８の不存在において、絶縁層
１２２はメモリポイント間の横方向絶縁として使用する
。
起すように、例えば１０５０℃の温度で１５分間熱処理
を受ける。酸化物区域１１８の不存在において、絶縁層
１２２はメモリポイント間の横方向絶縁として使用する
。
公知の方法においては、これに、層１２２の起伏を削除
する感光性樹脂層１２４の堆積が続く。
する感光性樹脂層１２４の堆積が続く。
このブレーナ化樹脂層１２４は約１５０Ｏｎｍの厚さを
有する。その堆積は、前記樹脂層の良好な広がりを得る
ように、例えば約２００℃の温度で３０分間加熱する熱
処理が続く。
有する。その堆積は、前記樹脂層の良好な広がりを得る
ように、例えば約２００℃の温度で３０分間加熱する熱
処理が続く。
これに、両方の場合にエツチングされた層１０４゜１０
６．１０８，１１０および１１６の細長片１１３の表面
が露出されるまでかつ第８図に示されるように、同一エ
ツチング速度で樹脂Ｎ１２４および酸化物ｆｆ１１２２
の同時エツチングが続く。
６．１０８，１１０および１１６の細長片１１３の表面
が露出されるまでかつ第８図に示されるように、同一エ
ツチング速度で樹脂Ｎ１２４および酸化物ｆｆ１１２２
の同時エツチングが続く。
したがって、形成された絶縁細長片１２４の高さは細長
片１１３の高さに近い。
片１１３の高さに近い。
前記エツチングは、例えばトリフルオロメタン、ナト２
フルオロメタンおよび酸素の混合物をエツチング剤とし
て使用する反応性イオンエツチング法により異方性で実
施される。フッ素化合物は二酸化ケイ素のエツチングに
かつ酸素は樹脂のエツチングに使用される。
フルオロメタンおよび酸素の混合物をエツチング剤とし
て使用する反応性イオンエツチング法により異方性で実
施される。フッ素化合物は二酸化ケイ素のエツチングに
かつ酸素は樹脂のエツチングに使用される。
第９図に示されるように、これに基本ポイントのゲート
０幅かつそれゆえチャンネルの長さの画成全可能にする
樹脂マスク１２６の製造が続く。
０幅かつそれゆえチャンネルの長さの画成全可能にする
樹脂マスク１２６の製造が続く。
該マスク１２６は方向Ｘに対して平行な直線細長片１２
７の形である。
７の形である。
細長片１２７の幅は同一幅および長さを有するフローテ
ィングおよび制御ゲートを得るためにマスク１１２の細
長片の幅と任意に等しい。マスク１２６のこれらの細長
片１２７は１０１０００ｎ長さを有しかつ約１５００ｎ
ｍづつ間隔が置かれる。
ィングおよび制御ゲートを得るためにマスク１１２の細
長片の幅と任意に等しい。マスク１２６のこれらの細長
片１２７は１０１０００ｎ長さを有しかつ約１５００ｎ
ｍづつ間隔が置かれる。
第１０図に示されるように、これにマスク１２６により
マスクされない層１１０，１０８，１０６゜１０４およ
び任意に１０２の細長片１１３の領域の除去が続く。
マスクされない層１１０，１０８，１０６゜１０４およ
び任意に１０２の細長片１１３の領域の除去が続く。
この除去は一層の性質の結果として種々のエツチング剤
を使用する反応性イオン歴の連続異方性エツチングによ
り実施されることができる。二酸化ケイ素およびチツ化
ケイ素層はトリフルオロメタンによりエツチングされる
ことができ、一方多結晶シリコン１は六フッ化イオウに
よりエツチングされる。次いでフローティングおよび制
御グリッドの積層体５８（第２図）が完成される。
を使用する反応性イオン歴の連続異方性エツチングによ
り実施されることができる。二酸化ケイ素およびチツ化
ケイ素層はトリフルオロメタンによりエツチングされる
ことができ、一方多結晶シリコン１は六フッ化イオウに
よりエツチングされる。次いでフローティングおよび制
御グリッドの積層体５８（第２図）が完成される。
これに、方向Ｘにおいて２つの連続積層体間にかつ第９
図に示されるように配置される領域１２８にのみ酸化物
を保持するように、酸化物層１２２の第２エツチングが
続く。このエツチングはエツチング剤としてＣＨＦ３ま
九はＣＦ４を便用する反応性イオンエツチングにより異
方性で行なわれる。
図に示されるように配置される領域１２８にのみ酸化物
を保持するように、酸化物層１２２の第２エツチングが
続く。このエツチングはエツチング剤としてＣＨＦ３ま
九はＣＦ４を便用する反応性イオンエツチングにより異
方性で行なわれる。
次いで横方向面絶縁が完成される。最後に、樹脂マスク
１２６は酸素プラズマにより除去される。
１２６は酸素プラズマにより除去される。
第１０図に示されるように、メモリポイントのソース５
２およびドレイン５４は基板と反対の導５を度を有する
基板５６のドーピングを実施することにより製造される
。ｐ型シリコン基板の場合に前記ドーピングは５・１０
１５イオン／−の注入量でかつ１００ ｋｅｙのエネル
ギでヒ素イオンを注入することにより実施されることか
できる。これに、基板５６に注入されたイオン全電気的
に活性化する念めに、例えば８５０℃で３０分間の熱処
理が続く。
２およびドレイン５４は基板と反対の導５を度を有する
基板５６のドーピングを実施することにより製造される
。ｐ型シリコン基板の場合に前記ドーピングは５・１０
１５イオン／−の注入量でかつ１００ ｋｅｙのエネル
ギでヒ素イオンを注入することにより実施されることか
できる。これに、基板５６に注入されたイオン全電気的
に活性化する念めに、例えば８５０℃で３０分間の熱処
理が続く。
これに酸化ケイ素層１３０の堆積が続く。この絶縁層は
、例えば３００ｎｍの厚さ金有しかつ低圧化学気相成長
法により等方性で堆積されることができる。
、例えば３００ｎｍの厚さ金有しかつ低圧化学気相成長
法により等方性で堆積されることができる。
第１１図に示されるよりに、これに、基板のエツチング
されたすべての縁部上に、符号１３１のごとき絶縁細長
片のみ保持するよりに、前記層１３０のエツチングが続
く。これらの絶縁細長片１３１またはスペーサはとくに
メモリポイントのゲート５８の積層体のまわりのすべて
にかつ横方向固結Ｒ１２８の両側に存在する（エツチン
グされた層１２２）。
されたすべての縁部上に、符号１３１のごとき絶縁細長
片のみ保持するよりに、前記層１３０のエツチングが続
く。これらの絶縁細長片１３１またはスペーサはとくに
メモリポイントのゲート５８の積層体のまわりのすべて
にかつ横方向固結Ｒ１２８の両側に存在する（エツチン
グされた層１２２）。
前記細長片またはスペーサ１３１は、その幅が等方性堆
積層１３０の厚さにより画成されるスペーサを得るため
に、とくに反応性イオン型の異方性エツチングにより得
られる。とくに、３００ｎｍの厚さを有する層１５０は
３００ｎｍ幅のスペーサ１３１の獲得金可能にする。
積層１３０の厚さにより画成されるスペーサを得るため
に、とくに反応性イオン型の異方性エツチングにより得
られる。とくに、３００ｎｍの厚さを有する層１５０は
３００ｎｍ幅のスペーサ１３１の獲得金可能にする。
絶Ｒ層１３０のエツチングは例えばトリフルオロメタン
を使用する樹脂マスク（ソリッドプレートエツチング〕
なしに実施される。
を使用する樹脂マスク（ソリッドプレートエツチング〕
なしに実施される。
第１方法の次の段階は構造全体上に１つまたは２つの導
電１を堆積することからなりかつメモリセルのソースお
よびドレインの種々の接続が製造される。これらの層は
集積回路の製造に一般に使用される任意のいずれの材料
からなることもできる（アルミニウム、タングステン、
ケイ素化合物等）。導電性層の積層体は積層体５８お：
びスペーサ１３１の厚さより少ない厚さを有するが、少
なくとも３００ｎｍに等しい。
電１を堆積することからなりかつメモリセルのソースお
よびドレインの種々の接続が製造される。これらの層は
集積回路の製造に一般に使用される任意のいずれの材料
からなることもできる（アルミニウム、タングステン、
ケイ素化合物等）。導電性層の積層体は積層体５８お：
びスペーサ１３１の厚さより少ない厚さを有するが、少
なくとも３００ｎｍに等しい。
留意されるべきことは、ソースおよびドレインの最小寸
法が、導電性積層体の欠のエツチングの間中、ソースお
よびドレインと直接接触する前記積層体の領域のエツチ
ングがないことを保証するために、前記導電性積層体の
厚さのほぼ２倍を越えてはならないということである。
法が、導電性積層体の欠のエツチングの間中、ソースお
よびドレインと直接接触する前記積層体の領域のエツチ
ングがないことを保証するために、前記導電性積層体の
厚さのほぼ２倍を越えてはならないということである。
ソースおよびドレインの最小寸法は本実施例においては
１〜２μｍの間である。
１〜２μｍの間である。
とくに、これらの種々の接続は化学気相成長により堆積
されかつ６００ｎｍの厚さを有する単一タングステン層
において画成されることができる。
されかつ６００ｎｍの厚さを有する単一タングステン層
において画成されることができる。
かかる材料は少なくとも１０の因数によりメモリポイン
トのソースジよびドレインのます目抵抗の減少を可能に
する。第１１図に示されるように、それらはまたチタン
およびタングステン合金（ＴＩＷ）およびアルミニウム
からそれぞれ作られる２つのＮ１３２および１３４から
なる積層体に画成されることができる。
トのソースジよびドレインのます目抵抗の減少を可能に
する。第１１図に示されるように、それらはまたチタン
およびタングステン合金（ＴＩＷ）およびアルミニウム
からそれぞれ作られる２つのＮ１３２および１３４から
なる積層体に画成されることができる。
１１００ｎ厚のＴｉｗ層３層上２グネトロンスパッタリ
ングにより堆積されることができる。この層はとくにシ
リコンの下にある増に拡散するアルミニウムを阻止する
のに役立つ。アルミニウム膚１３４はマグネトロンスパ
ッタリングにより堆積されることができかつ４００ｎｍ
の厚さを有する。
ングにより堆積されることができる。この層はとくにシ
リコンの下にある増に拡散するアルミニウムを阻止する
のに役立つ。アルミニウム膚１３４はマグネトロンスパ
ッタリングにより堆積されることができかつ４００ｎｍ
の厚さを有する。
これに、例えば１８００ｎｍ厚の感光性樹脂層１３６の
１ま九は複数の導電層上への堆積が続く。
１ま九は複数の導電層上への堆積が続く。
任意に、前記樹脂層は、その良好な広がりを引き起すた
めに、例えば約２００℃で１５分間焼成する熱処理を受
ける。
めに、例えば約２００℃で１５分間焼成する熱処理を受
ける。
これに構造の中空にされた起伏部分にのみ樹脂を保持す
るように、樹脂層１３６のエツチングが続く。次いで結
果として生じる構造は、第１１図に示されるように、プ
レーナ表面を有する。
るように、樹脂層１３６のエツチングが続く。次いで結
果として生じる構造は、第１１図に示されるように、プ
レーナ表面を有する。
ＴＩＷ １３２およびアルミニウム１３４Ｎｉからなる
積層体の場合に、これに樹脂１３６によって被覆されな
い層１３４かつ次いで１１３２の領域の除去が続く。こ
の除去はアルミニウム層１３４用のエツチング剤として
四フッ化炭素をかつＴｉＷ層１３２に関して六フッ化イ
オウを使用する反応性イオンエツチング型の異方性エツ
チングによって引き起されることができる。Ｎ１５４お
よび１３２は、続いて、一方で導線７６．７８とかつ他
方で７６．８０との間の短絡を阻止するために、層１１
０．１０８，１０６，１０４および多分１０２のエツチ
ングされ次積層体５８の下に約５００ｎｍの厚さまでエ
ツチングされる。
積層体の場合に、これに樹脂１３６によって被覆されな
い層１３４かつ次いで１１３２の領域の除去が続く。こ
の除去はアルミニウム層１３４用のエツチング剤として
四フッ化炭素をかつＴｉＷ層１３２に関して六フッ化イ
オウを使用する反応性イオンエツチング型の異方性エツ
チングによって引き起されることができる。Ｎ１５４お
よび１３２は、続いて、一方で導線７６．７８とかつ他
方で７６．８０との間の短絡を阻止するために、層１１
０．１０８，１０６，１０４および多分１０２のエツチ
ングされ次積層体５８の下に約５００ｎｍの厚さまでエ
ツチングされる。
単一タングステン導電層の場合に、該層は積層体５８の
下に約５００ｎｍの厚さにわたって前記層を被覆する樹
脂であるように、エツチングされる。
下に約５００ｎｍの厚さにわたって前記層を被覆する樹
脂であるように、エツチングされる。
メモリポイントの一方でソースとかつ他方でドレインと
の間の接続７８．８０が次いで完成される（第２図）。
の間の接続７８．８０が次いで完成される（第２図）。
１または複数の導電１のエツチングに続いて、残りの樹
脂１３６が、例えば酸素プラズマを便用して除去される
。結果として生じる構造は第１２図に示されるようにな
る。
脂１３６が、例えば酸素プラズマを便用して除去される
。結果として生じる構造は第１２図に示されるようにな
る。
前に定義されたような樹脂層１３６の使用は、メモリポ
イントのフローティングゲート６２および制御ゲート６
６に関連して自動位置決めまえは自動整列される種々の
メモリポイントのソースとドレイン間の電気接点および
接続７０．８０（第２図）の製造を可能にする。
イントのフローティングゲート６２および制御ゲート６
６に関連して自動位置決めまえは自動整列される種々の
メモリポイントのソースとドレイン間の電気接点および
接続７０．８０（第２図）の製造を可能にする。
さらに、従来のメモリポイントのソースおよびドレイン
の電気接点ホール２４が形成される二酸化ケイ素層２２
を除去することによりかつそれゆえ絶縁ガード３０を除
去することにより、従来技術に比してＥＰＲＯＭメモリ
の集積密度のかなりの増加を可能にする。
の電気接点ホール２４が形成される二酸化ケイ素層２２
を除去することによりかつそれゆえ絶縁ガード３０を除
去することにより、従来技術に比してＥＰＲＯＭメモリ
の集積密度のかなりの増加を可能にする。
これに、約７００ｎｍの厚さを有するリンでドーピング
されたまたはドーピングされない二酸化ケイ素層１３８
の堆積が続く。層１３８は低圧化学気相成長により堆積
されることができる。次いで層１３８は約１８００ｎｍ
の感光性樹脂層１４０によって被覆される。例えば２０
０℃の温度に３０分間加熱する熱処理は前記樹脂層１４
０の良好な広がりの獲得を可能にする。
されたまたはドーピングされない二酸化ケイ素層１３８
の堆積が続く。層１３８は低圧化学気相成長により堆積
されることができる。次いで層１３８は約１８００ｎｍ
の感光性樹脂層１４０によって被覆される。例えば２０
０℃の温度に３０分間加熱する熱処理は前記樹脂層１４
０の良好な広がりの獲得を可能にする。
これに、積層体５８の頂部が露出されるまで樹脂および
酸化物に関して同一エツチング速度での酸化物層１３８
および樹脂１４０の同時エツチングが続く。得られた構
造は第１３図に示されるようになる。
酸化物に関して同一エツチング速度での酸化物層１３８
および樹脂１４０の同時エツチングが続く。得られた構
造は第１３図に示されるようになる。
前記エツチングはフッ素剤（ＣＨＦ３またはＣＦ、）お
よび酸素による反応性イオンエツチングを使用して異方
性で行なわれる。フッ素化合物は酸化物をエツチングす
るのにかつ酸素は樹脂をエツチングするのに使用される
。
よび酸素による反応性イオンエツチングを使用して異方
性で行なわれる。フッ素化合物は酸化物をエツチングす
るのにかつ酸素は樹脂をエツチングするのに使用される
。
反応性イオンエツチングにより露出されるチツ化物Ｎ１
１０の残部は次いでエツチング剤としてＣＨＦ３を使用
することにより除去される。次いで例えばアルミニウム
の金属層１４２は構造全体上の８００ｎｍの厚さで堆積
される。このアルミニウム層ハマグネトロンスパッタリ
ングにより堆積されることができる。
１０の残部は次いでエツチング剤としてＣＨＦ３を使用
することにより除去される。次いで例えばアルミニウム
の金属層１４２は構造全体上の８００ｎｍの厚さで堆積
される。このアルミニウム層ハマグネトロンスパッタリ
ングにより堆積されることができる。
第１４図に示されるように、次いで、ワードラインに対
応する方向Ｙにおいてゲートの接続ラインを画成する新
たな感光性樹脂マスク１４４が製造される。マスク１４
４は方向Ｙに対して平行な細長片１４５の形でありかつ
マスク１１２と同一である。
応する方向Ｙにおいてゲートの接続ラインを画成する新
たな感光性樹脂マスク１４４が製造される。マスク１４
４は方向Ｙに対して平行な細長片１４５の形でありかつ
マスク１１２と同一である。
次いで鳩１４２のマスクされない領域が除去される。こ
れはエツチング剤として四塩化炭素を使用する反応性イ
オン型の異方性エツチングを伴なう。結果として生ずる
構造は第１５図に示される。
れはエツチング剤として四塩化炭素を使用する反応性イ
オン型の異方性エツチングを伴なう。結果として生ずる
構造は第１５図に示される。
次いでメモリセルゲート７６のワードまたは接続ライン
が完成される。樹脂マスク１４４が次いでｏ２プラズマ
により除去される。
が完成される。樹脂マスク１４４が次いでｏ２プラズマ
により除去される。
本方法の最終段階は完全な構造上の一般に二酸化ケイ素
からなるパッシベーティング層を堆積することからなる
。
からなるパッシベーティング層を堆積することからなる
。
前述されたように本発明による方法は擬似プレーナ構造
の獲得を可能にする。さらに、この方法は３つのマスキ
ングレベル１１２．１２６おヨヒ１４４のみを必要とす
るので、従来方法より非常に簡単であり、一方前述した
段階のいずれも不安定ではない。
の獲得を可能にする。さらに、この方法は３つのマスキ
ングレベル１１２．１２６おヨヒ１４４のみを必要とす
るので、従来方法より非常に簡単であり、一方前述した
段階のいずれも不安定ではない。
第１６図ないし第１８図は前述した方法の変形を略示し
かつケイ素化合物（タングステン、チタン、メンタル、
プラチナ、モリブデンおよび同様なケイ素化合物）から
作られる方向ＸＫおけるビット用導線７８の使用による
。
かつケイ素化合物（タングステン、チタン、メンタル、
プラチナ、モリブデンおよび同様なケイ素化合物）から
作られる方向ＸＫおけるビット用導線７８の使用による
。
この変形例において、細長片１１３（層１０２゜１１０
の積層体）のエツチングされた縁部の酸化１１４の直後
に、その上方に種々のメモリポイントの横方向絶縁が作
られる基板５６と同じ型の導電度を有する基板のドーピ
ングがある。このドーピングはｐ型基板の場合に、８０
ｋｅｖのエネルギおよび１０１２イオン／ｅ４の注入
量でホウ素イオンを注入することにより実施される。し
友がって、細長片１１３間にｐ＋領域１１７が得られる
。
の積層体）のエツチングされた縁部の酸化１１４の直後
に、その上方に種々のメモリポイントの横方向絶縁が作
られる基板５６と同じ型の導電度を有する基板のドーピ
ングがある。このドーピングはｐ型基板の場合に、８０
ｋｅｖのエネルギおよび１０１２イオン／ｅ４の注入
量でホウ素イオンを注入することにより実施される。し
友がって、細長片１１３間にｐ＋領域１１７が得られる
。
前記ドーピングに続いて、リンでドーピングされた３１
０２層１２２は第１６図に示される方法において直接堆
積される。
０２層１２２は第１６図に示される方法において直接堆
積される。
本方法のこの変形例はチツ化物１１１６の堆積、そのエ
ツチング、酸化物区域１０８を形成するためのその熱酸
化およびチツ化ケイ素層１２０の堆積の不存在により第
４図ないし第１５図に関連して説明された方法と異なる
。
ツチング、酸化物区域１０８を形成するためのその熱酸
化およびチツ化ケイ素層１２０の堆積の不存在により第
４図ないし第１５図に関連して説明された方法と異なる
。
樹脂層２４と同時に１１２２の、前述のようなエツチン
グ、メモリポイントのチャンネルの長さの限定、前記ポ
イントのソース５２およびドレイン５４の形成および二
酸化ケイ素スペーサ１３１の形成後、第１７図に示され
る方法において、ケイ素化合物を形成することができる
金属の１ｉｉ１４６が堆積される。この層は例えばマグ
ネトロンスパッタリングによって堆積され友釣３Ｑｎｍ
のチタン層である。
グ、メモリポイントのチャンネルの長さの限定、前記ポ
イントのソース５２およびドレイン５４の形成および二
酸化ケイ素スペーサ１３１の形成後、第１７図に示され
る方法において、ケイ素化合物を形成することができる
金属の１ｉｉ１４６が堆積される。この層は例えばマグ
ネトロンスパッタリングによって堆積され友釣３Ｑｎｍ
のチタン層である。
次いで、構造全体が６００℃の温度で約１５分間そして
チッ素のごとき、中性ガス雰囲気を使用して焼なましを
受ける。この焼なましは基板５６のシリコンと金属（チ
タン〕の反応によるケイ素化合物の形成を可能にする。
チッ素のごとき、中性ガス雰囲気を使用して焼なましを
受ける。この焼なましは基板５６のシリコンと金属（チ
タン〕の反応によるケイ素化合物の形成を可能にする。
明らかなように、この化学反応は酸化物／１１０２がマ
スク１１２（第４図）により以前にエツチングされる場
合のみ可能である。
スク１１２（第４図）により以前にエツチングされる場
合のみ可能である。
これにシリコンと接触せずかつそれゆえケイ素化合物か
ら形成されない層１４６の部分の除去が続く。ケイ化チ
タンに関連するチタンの選択的な除去は硝酸およびフッ
化水素酸（ＨＮＯ３およびＨＰ）■混合物を使用するウ
ェット気相化学方法によって行なわれる。
ら形成されない層１４６の部分の除去が続く。ケイ化チ
タンに関連するチタンの選択的な除去は硝酸およびフッ
化水素酸（ＨＮＯ３およびＨＰ）■混合物を使用するウ
ェット気相化学方法によって行なわれる。
これに第１２図において二酸化ケイ素層と同一作用を実
行する約１１０００ｎのボロフオスホシリケートガラス
も線層１４８の堆積が続く。層１４８のこの堆積は化学
気相成長により行なわれる。これに、例えば８５０℃の
温度で５０分間、その流れおよび高密度を引き起すため
に前記層１４８の熱処理が続く。
行する約１１０００ｎのボロフオスホシリケートガラス
も線層１４８の堆積が続く。層１４８のこの堆積は化学
気相成長により行なわれる。これに、例えば８５０℃の
温度で５０分間、その流れおよび高密度を引き起すため
に前記層１４８の熱処理が続く。
前述のように、ｌ１１１１４８は次いで樹脂層１４０で
被覆されかつ次いで、第１８図に示されるように、エツ
チングされた層の積層体間に絶縁体１４８のみを保持す
る友めに前記樹脂層と同時にエツチングされる。
被覆されかつ次いで、第１８図に示されるように、エツ
チングされた層の積層体間に絶縁体１４８のみを保持す
る友めに前記樹脂層と同時にエツチングされる。
ケイ素化合物ピットの導線７８の形成は樹脂層１３６の
堆積、前記層および下にある導電層の同時エツチングお
よび残りの樹脂１３６の除去の回避を可能にする。した
がって、この変形例は一定数の簡単化を呈し、一方他の
方法工程は不変のままである。この変形例において、１
１０００ｎに代えて６００ｎｍの厚さを有する多結晶シ
リコン１１０８をとくに使用することにより、エツチン
グされた層１０２〜１１０の積層体の厚さの減少を可能
にする。
堆積、前記層および下にある導電層の同時エツチングお
よび残りの樹脂１３６の除去の回避を可能にする。した
がって、この変形例は一定数の簡単化を呈し、一方他の
方法工程は不変のままである。この変形例において、１
１０００ｎに代えて６００ｎｍの厚さを有する多結晶シ
リコン１１０８をとくに使用することにより、エツチン
グされた層１０２〜１１０の積層体の厚さの減少を可能
にする。
第４図ないし第１５図に関連して説明された方法および
第１６図ないし第１８図に関連して説明されたその変形
例において、メモリポイントの相互の絶縁を引き起すた
めの横方向絶縁は前記ポイントのフローティングゲート
および制御ゲートの長さを定義（マスキングおよびエツ
チング）後展造される。
第１６図ないし第１８図に関連して説明されたその変形
例において、メモリポイントの相互の絶縁を引き起すた
めの横方向絶縁は前記ポイントのフローティングゲート
および制御ゲートの長さを定義（マスキングおよびエツ
チング）後展造される。
第１９図ないし第２３図に関連して、横方向絶縁がフロ
ーティングおよび制御ゲートの長さを定義する前に製造
される、本発明によるＥＰＲＯＭメモリの他の製造方法
について説明する。この説明は絶縁溝を持たないメモリ
セル（第３図）に関連する。前記方法の材料層およびマ
スクに比して変りのない材料１およびマスクは同一参照
符号を有する。
ーティングおよび制御ゲートの長さを定義する前に製造
される、本発明によるＥＰＲＯＭメモリの他の製造方法
について説明する。この説明は絶縁溝を持たないメモリ
セル（第３図）に関連する。前記方法の材料層およびマ
スクに比して変りのない材料１およびマスクは同一参照
符号を有する。
ｐａｌ単結晶シリコン基板５６において、まず、基板と
同じ型の導電度を有するそのドーピングが行なわれかつ
それは前記メモリセルの横方向絶縁のドーピングを形成
する。このドーピングは８０ｋｅｙのエネルギおよび１
０ イオン／ｅ４の注入量でホウ素イオンの注入によ
って得られることができる。第１９図に示されるように
、ｐ＋表面層１５１の獲得を可能にする。
同じ型の導電度を有するそのドーピングが行なわれかつ
それは前記メモリセルの横方向絶縁のドーピングを形成
する。このドーピングは８０ｋｅｙのエネルギおよび１
０ イオン／ｅ４の注入量でホウ素イオンの注入によ
って得られることができる。第１９図に示されるように
、ｐ＋表面層１５１の獲得を可能にする。
これに低圧化学気相成長を使用するドーピングされない
二酸化ケイ素層１５２の堆積が続く。層１５２は約２０
００ｎｍの厚さを有する。前記絶縁層にはその後メモリ
ポイント間に横方向面絶縁が画成される。
二酸化ケイ素層１５２の堆積が続く。層１５２は約２０
００ｎｍの厚さを有する。前記絶縁層にはその後メモリ
ポイント間に横方向面絶縁が画成される。
通常のフォトリングラフィ法を使用して、樹脂マスク１
１２が次いで製造され、これはメモリポイントの７０−
ティングゲートおよび制御ゲートの長さ、ならびに横方
向絶縁の長さの画成を可能にする。マスク１１２は互い
にかつメモリセルの方向Ｙに対して平行である直線細長
片１１１の形である。一定幅のこれらの細長片は１１０
００ｎづつ間隔が置かれかつ１１０００ｎの幅を有する
。
１２が次いで製造され、これはメモリポイントの７０−
ティングゲートおよび制御ゲートの長さ、ならびに横方
向絶縁の長さの画成を可能にする。マスク１１２は互い
にかつメモリセルの方向Ｙに対して平行である直線細長
片１１１の形である。一定幅のこれらの細長片は１１０
００ｎづつ間隔が置かれかつ１１０００ｎの幅を有する
。
第２０図に示されるように、これに、樹脂によってマス
クされない層のそれらの領域を除去することからなる絶
縁層１５２のエツチングが続く。
クされない層のそれらの領域を除去することからなる絶
縁層１５２のエツチングが続く。
これはＣＨＦ３プラズマを使用する反応性イオン型の異
方性エツチングによって行なわれる。エツチングは層１
５２の厚さ全体にわたって行なわれる。
方性エツチングによって行なわれる。エツチングは層１
５２の厚さ全体にわたって行なわれる。
したがって、平行絶縁細長片１５３が得られ、これは駿
化物区域の作用に役立つ。次いでマスク１１２はケトン
に溶解させることにより除去される。
化物区域の作用に役立つ。次いでマスク１１２はケトン
に溶解させることにより除去される。
酸化物ゲート１５４は次いで細長片１５３間にかつ第２
０図に示されるように形成される。前記酸化物は露出し
た基板領域の９００℃での熱酸化により形成される。こ
の酸化物ゲート１５４は２０ｎｍの厚さを有する。 酸
化物ゲートの形成に、メモリポイントのしきい値電圧を
調整するための基板のドーピングが続く。基板と同じ盤
の導電度を有するこのドーピングは３・ｎ イオノ／ｄ
の注入量および５０ ｋｅＶのエネルギでホウ素イオン
を注入することにより得られる。
０図に示されるように形成される。前記酸化物は露出し
た基板領域の９００℃での熱酸化により形成される。こ
の酸化物ゲート１５４は２０ｎｍの厚さを有する。 酸
化物ゲートの形成に、メモリポイントのしきい値電圧を
調整するための基板のドーピングが続く。基板と同じ盤
の導電度を有するこのドーピングは３・ｎ イオノ／ｄ
の注入量および５０ ｋｅＶのエネルギでホウ素イオン
を注入することにより得られる。
得られ九構造上には次いでＰＯＣｌ３の拡散によるリン
でドーピングされた多結晶シリコン層１５６が堆積され
る。化学気相成長によって堆積されたこの層１５６は２
５０ｎｍの厚さを有しかつ続いてそれにメモリポイント
のフローティングゲートが形成される。
でドーピングされた多結晶シリコン層１５６が堆積され
る。化学気相成長によって堆積されたこの層１５６は２
５０ｎｍの厚さを有しかつ続いてそれにメモリポイント
のフローティングゲートが形成される。
次いで、公知の方法において、膚１５６の起伏を削除す
る感光性樹脂壜１５８が堆積される。この樹脂層は約１
５００ｎｍの厚さを有する。その堆積に、樹脂の良好な
広がＯｔ−得るために、例えば約２００℃の温度で３０
分間加熱する熱処理が続くことができる。
る感光性樹脂壜１５８が堆積される。この樹脂層は約１
５００ｎｍの厚さを有する。その堆積に、樹脂の良好な
広がＯｔ−得るために、例えば約２００℃の温度で３０
分間加熱する熱処理が続くことができる。
樹脂層１５８は次いで、構造の中壁起伏部にのみ樹脂を
保持するようにエツチングされる。
保持するようにエツチングされる。
残りの樹脂の頂部は単結晶シリコン層１５６の頂部の下
で約７００ｎｍである。結果として生じる構造は第２１
図に示される。
で約７００ｎｍである。結果として生じる構造は第２１
図に示される。
これに、樹脂で被覆されない多結晶シリコン層１５６の
領域の除去が続く。このエツチングは六フッ化イオウプ
ラズマを使用する反応性イオン法により異方性で行なわ
れる。エツチングは７００ｎｍの厚さにわ念って行なわ
れ、その結果細長片１５６の縁部に立ち上がるエツチン
グされ友層１５６０縁部の頂部は細長片１５３の頂部の
下に位置する。これに例えば酸素プラズマを使用するこ
とにより残りの樹脂の除去が続く。結果として生じる構
造は第２２図に示される。
領域の除去が続く。このエツチングは六フッ化イオウプ
ラズマを使用する反応性イオン法により異方性で行なわ
れる。エツチングは７００ｎｍの厚さにわ念って行なわ
れ、その結果細長片１５６の縁部に立ち上がるエツチン
グされ友層１５６０縁部の頂部は細長片１５３の頂部の
下に位置する。これに例えば酸素プラズマを使用するこ
とにより残りの樹脂の除去が続く。結果として生じる構
造は第２２図に示される。
これに９００℃で多結晶シリコン層１５６の熱酸化によ
り得られることができるインターゲート絶縁体１６０の
形成が続き、かつ２５ｎｍの厚さにわたって、構造全体
上Ｖｃ１’：’ＶＤによる１５ｎ！ｌｌＩのチツ化ケイ
素層の堆積が続き、これに５ｎｍの厚さにわ几って前記
チツ化層の表面の９００℃での熱酸化が続く。
り得られることができるインターゲート絶縁体１６０の
形成が続き、かつ２５ｎｍの厚さにわたって、構造全体
上Ｖｃ１’：’ＶＤによる１５ｎ！ｌｌＩのチツ化ケイ
素層の堆積が続き、これに５ｎｍの厚さにわ几って前記
チツ化層の表面の９００℃での熱酸化が続く。
次いで構造全体上に、２つの絶縁細長片１５３間のすべ
ての空間を満たすＰｏＣｌ３拡散によってリンでドーピ
ングされる他の多結晶シリコン層１６２が堆積される。
ての空間を満たすＰｏＣｌ３拡散によってリンでドーピ
ングされる他の多結晶シリコン層１６２が堆積される。
これは、その厚さが少なくとも細長片間（インタースト
リップ）間隔の半分に等しい等方性堆積によって得られ
ることができる（１０００ｎｍだけ間隔が置かれる絶縁
細長片に関しては５００ｎｍのＣＶＯ堆積が適する〕。
リップ）間隔の半分に等しい等方性堆積によって得られ
ることができる（１０００ｎｍだけ間隔が置かれる絶縁
細長片に関しては５００ｎｍのＣＶＯ堆積が適する〕。
この場合に、層１６２は８００ｎｍの厚さを有しかつＬ
Ｐ（’：’／ＤＫよって堆積されることができる。
Ｐ（’：’／ＤＫよって堆積されることができる。
第２５図に示さｈるように、これに、絶縁細長片１５３
の頂部を自由にする穴めに、シリコン層１６２のソリッ
ドプレートエツチング（すなわちマスクなし）が続く。
の頂部を自由にする穴めに、シリコン層１６２のソリッ
ドプレートエツチング（すなわちマスクなし）が続く。
このエツチングは８Ｆ６ プラズマを使用して異方性で
実施される。
実施される。
本方法はメモリポイントのチャンネルの幅を画成する第
２マスクを製造することにより続けられる（第９図）。
２マスクを製造することにより続けられる（第９図）。
その後の段階は第９図ないし第１８図に関連して説明さ
れた段階と同一である。とくに、ドレイン間接続は金属
（第１１図〕またはケイ素化合物（第１７図〕から作ら
れることができる。
れた段階と同一である。とくに、ドレイン間接続は金属
（第１１図〕またはケイ素化合物（第１７図〕から作ら
れることができる。
この方法において、横方向絶縁のドーピングに加えて、
第１段階のような基板のマスクなしドーピング１５１が
メモリポイントのチャンネルをドーピングする。しかし
ながら、これは、長さに関して、チャンネルの高いドー
ピングを要するため１１０００ｎに等しいかまたはそれ
以下の長さを有するチャンネルに関して有害でない。し
かしながら、横方向絶縁が製造される酸化層１５２は基
板の熱酸化により得られるゲート絶縁体１５４の自動ド
ーピングを阻止するためにドーピングされてはならない
。
第１段階のような基板のマスクなしドーピング１５１が
メモリポイントのチャンネルをドーピングする。しかし
ながら、これは、長さに関して、チャンネルの高いドー
ピングを要するため１１０００ｎに等しいかまたはそれ
以下の長さを有するチャンネルに関して有害でない。し
かしながら、横方向絶縁が製造される酸化層１５２は基
板の熱酸化により得られるゲート絶縁体１５４の自動ド
ーピングを阻止するためにドーピングされてはならない
。
この方法は、第２４図に斜視図で示されるように、ＲＰ
ＲＯＭメモリセルの獲得を可能にする。このセルの各メ
モリポイントはその底部がゲート絶縁体１５４と接触し
ておりかつメモリポイントチャンネルの長さを制御する
口形状フローティングゲートからなる。前記ゲートから
立ち上がる縁部１６６は、制御ゲート１６Ｂとフローテ
イングゲ−）１６４との間の容量結合の改善を可能にす
るフローティングゲート１６４と制御ゲート１６８との
間の結合面を増大する。
ＲＯＭメモリセルの獲得を可能にする。このセルの各メ
モリポイントはその底部がゲート絶縁体１５４と接触し
ておりかつメモリポイントチャンネルの長さを制御する
口形状フローティングゲートからなる。前記ゲートから
立ち上がる縁部１６６は、制御ゲート１６Ｂとフローテ
イングゲ−）１６４との間の容量結合の改善を可能にす
るフローティングゲート１６４と制御ゲート１６８との
間の結合面を増大する。
第２図に示されるメモリセルに比して、この結合改善は
読取り中の、しかもとくにセルへの書込み中のメモリセ
ルの効率を高める。明らがなように、このメモリセルは
、第３図に関連して説明されるように、絶縁溝を備える
ことができる。
読取り中の、しかもとくにセルへの書込み中のメモリセ
ルの効率を高める。明らがなように、このメモリセルは
、第３図に関連して説明されるように、絶縁溝を備える
ことができる。
第２５図ないし第３５図に関連して、皿形状フローティ
ングゲートを有する、すなわち２つの垂直方向Ｘおよび
ＹにおりてＵの形状を有する＋ｌＣＰＲＯＭメモリセル
の獲得を可能にする上述した製造方法の変形例を説明す
る。第１９図ないし第２３図に記載された材料層および
マスクに関連して変らないものは同一参照符号を有する
。
ングゲートを有する、すなわち２つの垂直方向Ｘおよび
ＹにおりてＵの形状を有する＋ｌＣＰＲＯＭメモリセル
の獲得を可能にする上述した製造方法の変形例を説明す
る。第１９図ないし第２３図に記載された材料層および
マスクに関連して変らないものは同一参照符号を有する
。
単結晶シリコン基板５６にｐ＋型ドーピング１５１、前
記メモリセルの横方向絶縁および３１０２層１５２の堆
積を実施し念後、樹脂マスク１２６はフォトリソグラフ
ィ（第２５図比較）により製造され、それはメモリポイ
ントのチャンネルの長さ、ならびに横方向絶縁の幅を画
成するのに役立つ。マスク１２６は互いにかつセルの方
向Ｘに対して平行である直線細長片１２７の形である。
記メモリセルの横方向絶縁および３１０２層１５２の堆
積を実施し念後、樹脂マスク１２６はフォトリソグラフ
ィ（第２５図比較）により製造され、それはメモリポイ
ントのチャンネルの長さ、ならびに横方向絶縁の幅を画
成するのに役立つ。マスク１２６は互いにかつセルの方
向Ｘに対して平行である直線細長片１２７の形である。
これらの細長片は１４００ｎｍの＠を有しかり１０００
ａｍだけ間隔が置かれる。
ａｍだけ間隔が置かれる。
これに、樹脂によりマスクされない層１５２の領域を除
去することからなる層１５２の異方性エツチングが続く
。これは層１５２の厚さ全体を覆うＣＨＦ３プラズマを
使用する反応性イオンエツチングにより引き起される。
去することからなる層１５２の異方性エツチングが続く
。これは層１５２の厚さ全体を覆うＣＨＦ３プラズマを
使用する反応性イオンエツチングにより引き起される。
これは、第２６図に示されるように、互いにかつ方向Ｘ
に対して平行である絶縁細長片２０１を付与する。
に対して平行である絶縁細長片２０１を付与する。
０２プラズマによるマスク１２６の除去に続いて、露出
されている基板の領域のソースおよびドレインの熱酸化
がある。酸化層２０２は２５ｎｍの厚さを有する。
されている基板の領域のソースおよびドレインの熱酸化
がある。酸化層２０２は２５ｎｍの厚さを有する。
こｆ′Ｌに、細長片２０１に関連して選択的にエツチン
グされることができる材料層２０４および例えば１００
０ａｍの厚さを有するＣＶＤにより堆積されたドーピン
グされない多結晶シリコン層の堆積が続きそしてそれに
約５００ｎｍの厚さを有するブレーナ化樹脂層２０６の
堆積が続く。この堆積に、樹脂の良好な広がりを得るた
めに、２００℃で３０分間加熱することからなる熱処理
が続くことができる。
グされることができる材料層２０４および例えば１００
０ａｍの厚さを有するＣＶＤにより堆積されたドーピン
グされない多結晶シリコン層の堆積が続きそしてそれに
約５００ｎｍの厚さを有するブレーナ化樹脂層２０６の
堆積が続く。この堆積に、樹脂の良好な広がりを得るた
めに、２００℃で３０分間加熱することからなる熱処理
が続くことができる。
これに、絶縁細長片２０１の頂部が露出さするまで樹脂
およびシリコンに関して同一エツチング速度でシリコン
層２０４および樹脂／ｉ＊２０６の同時エツチングが続
く。得られた構造は第２７図に示されるものである。エ
ツチングはシリコンに関してＳＦ、 および樹脂に関
して酸素のごときフッ素剤を使用する反応性イオンエツ
チングにより異方性で実施される。
およびシリコンに関して同一エツチング速度でシリコン
層２０４および樹脂／ｉ＊２０６の同時エツチングが続
く。得られた構造は第２７図に示されるものである。エ
ツチングはシリコンに関してＳＦ、 および樹脂に関
して酸素のごときフッ素剤を使用する反応性イオンエツ
チングにより異方性で実施される。
これに第２７図に示されかつ横方向絶縁の長さおよびメ
モリポイントのチャンネルの福を画成する樹脂マスク１
１２の通常のフォトリングラフ製造が続く。このマスク
は１１０００ｎだけ間隔が置かれかつ１４［］Ｏｎｍの
幅を有するセルの方向Ｙに対して平行である直線細長片
１１１からなる。
モリポイントのチャンネルの福を画成する樹脂マスク１
１２の通常のフォトリングラフ製造が続く。このマスク
は１１０００ｎだけ間隔が置かれかつ１４［］Ｏｎｍの
幅を有するセルの方向Ｙに対して平行である直線細長片
１１１からなる。
これに樹脂によりマスクされない絶縁細長片２０１の領
域を除去することからなる絶縁細長片２０１のエツチン
グが続く。このエツチングはＣＣＨＦ３プラズマｅ２用
する反応性イオン型の等方性エツチング法でありかつ細
長片２０１の厚さ全体にわたって行なわれる。これは方
向Ｙにおいて２つのドーピングされない多結晶シリコン
帯片２０４間に挿入されかつ第２８図に示されるような
５１０２スポツト２０１ａ ｉｃなる。方向Ｘには、そ
の後メモリポイントの皿形状７０−ティングゲ−トおよ
び制御ゲートが形成されるスボツ） ２０１ａとホール
２０５の交互の配列がある。この製造段階において、ス
ボツ） ２０１ａと細長片２０４は同一高さを有する。
域を除去することからなる絶縁細長片２０１のエツチン
グが続く。このエツチングはＣＣＨＦ３プラズマｅ２用
する反応性イオン型の等方性エツチング法でありかつ細
長片２０１の厚さ全体にわたって行なわれる。これは方
向Ｙにおいて２つのドーピングされない多結晶シリコン
帯片２０４間に挿入されかつ第２８図に示されるような
５１０２スポツト２０１ａ ｉｃなる。方向Ｘには、そ
の後メモリポイントの皿形状７０−ティングゲ−トおよ
び制御ゲートが形成されるスボツ） ２０１ａとホール
２０５の交互の配列がある。この製造段階において、ス
ボツ） ２０１ａと細長片２０４は同一高さを有する。
０２プラズマによる樹脂マスク１１２の除去に続いて、
任意に、露出し念シリコン基板領域５６（ホール２０５
の底部）のおよび約２５ｎｍの厚さにわたって細長片２
０４を形成するシリコンの９００℃での熱酸化がある。
任意に、露出し念シリコン基板領域５６（ホール２０５
の底部）のおよび約２５ｎｍの厚さにわたって細長片２
０４を形成するシリコンの９００℃での熱酸化がある。
この「サクリフイシャル」絶縁１は図面に示してない。
これに、スポット２Ｃ１１ａがシリコン細長片２０４よ
り高い第２８図に示し几構造になる反応性イオンエツチ
ングおよびＣＨＦ３プラズマを使用する前記酸化層のエ
ツチングが続く。高さ変位は約２５ｎｍである。
り高い第２８図に示し几構造になる反応性イオンエツチ
ングおよびＣＨＦ３プラズマを使用する前記酸化層のエ
ツチングが続く。高さ変位は約２５ｎｍである。
これに９００℃でかつ約２０ｎｍの厚さにわたる露出基
板領域およびシリコン細長片２０４の酸化が続く。得ら
れた層は符号２０６を有しかつ基板５６上のメモリポイ
ントの酸化物ゲートヲ構成する。
板領域およびシリコン細長片２０４の酸化が続く。得ら
れた層は符号２０６を有しかつ基板５６上のメモリポイ
ントの酸化物ゲートヲ構成する。
酸化物層２０６の形成に、メモリポイントのチヤンネル
を画成するために、基板の導電度と同じ導電度のイオン
注入が続く。これは３・１ｏ１１イオン／−の注入量お
よび５０ ｋｅｖでホウ素を注入することにより得られ
る。
を画成するために、基板の導電度と同じ導電度のイオン
注入が続く。これは３・１ｏ１１イオン／−の注入量お
よび５０ ｋｅｖでホウ素を注入することにより得られ
る。
第２０図ないし第２３図に関連して前述されたように、
これにｐｏｃ１３の形のリンの拡散によるｎ＋ドーピン
グされた多結晶シリコン層１５６の堆積カ続く。２５０
ａｍの厚さを有するこのｒ’ｖｐ堆積Ｎｊ１５６はメモ
リポイントの７０−ティングゲートのその後の製造に使
用される。
これにｐｏｃ１３の形のリンの拡散によるｎ＋ドーピン
グされた多結晶シリコン層１５６の堆積カ続く。２５０
ａｍの厚さを有するこのｒ’ｖｐ堆積Ｎｊ１５６はメモ
リポイントの７０−ティングゲートのその後の製造に使
用される。
１５００ａｍの厚さを有しかつ任意に焼きなましされる
いわゆるプレーナ化感光性樹脂層１５８の堆積に続いて
、前記樹脂層は、第２９図のＡ部および８部に示される
ように、構造の中空起伏部にのみ樹脂を保持するように
エツチングされる。
いわゆるプレーナ化感光性樹脂層１５８の堆積に続いて
、前記樹脂層は、第２９図のＡ部および８部に示される
ように、構造の中空起伏部にのみ樹脂を保持するように
エツチングされる。
樹脂およびシリコン１５６を隔離する高さｈは約１１０
００ｎである。
００ｎである。
前記と同一条件下で、残りの樹脂１５８の除去が続く、
ＳＦ、 による異方性エツチングを使用する樹脂によ
り被覆されない層１５６の領域の除去がある。結果とし
て生じる構造は第３０図のＡ部およびＢ部に示される。
ＳＦ、 による異方性エツチングを使用する樹脂によ
り被覆されない層１５６の領域の除去がある。結果とし
て生じる構造は第３０図のＡ部およびＢ部に示される。
メモリポイントのフローティ／グゲー） １５６ａが次
いで完成される。
いで完成される。
これに、それぞれ厚さ２５．１５おヨＵ ５ ｎ ｍを
有する３つの層材料５１０２／Ｓｉ３Ｎ、／ＳｉＯ２か
ら形成されるインターゲート絶縁体１６０の製造が続く
。
有する３つの層材料５１０２／Ｓｉ３Ｎ、／ＳｉＯ２か
ら形成されるインターゲート絶縁体１６０の製造が続く
。
これに、ＬＰＧ”／Ｄを使用するＰＯＣｌ３の拡散によ
ってリンにドーピングされる第２多結晶シリコン層１６
２の堆積が続く。この１１０００ｎ厚の層１６２はその
後メモリポイントの制御ゲートの製造に役立つ。
ってリンにドーピングされる第２多結晶シリコン層１６
２の堆積が続く。この１１０００ｎ厚の層１６２はその
後メモリポイントの制御ゲートの製造に役立つ。
次いで５００ａｍ厚の感光性樹脂７１２０８がプレーナ
構造を得るのに堆積される。これに、任意に２００℃で
５０分間の熱処理が続く。
構造を得るのに堆積される。これに、任意に２００℃で
５０分間の熱処理が続く。
これに、 ３１０２スポツ） ２ＣＮａの頂部が現われ
るまでシリコン層１６２および樹脂Ｎ２Ｏ３の同時エツ
チングが続く。このエツチングは多結晶シリコンおよび
樹脂をそれぞれエツチングするのにＳＦ および０２
のプラズマを使用する反応性イオン呈からなる。
るまでシリコン層１６２および樹脂Ｎ２Ｏ３の同時エツ
チングが続く。このエツチングは多結晶シリコンおよび
樹脂をそれぞれエツチングするのにＳＦ および０２
のプラズマを使用する反応性イオン呈からなる。
このエツチングはまたインターゲート絶縁体１６０（細
長片２０４上に置かれる）によって被覆されない３１０
２層２０６の領域の除去、ならびに酸化スポラ）２ＣＮ
ａの頂部の除去全可能にする。
長片２０４上に置かれる）によって被覆されない３１０
２層２０６の領域の除去、ならびに酸化スポラ）２ＣＮ
ａの頂部の除去全可能にする。
これは第５１図に示すようなブレーナ構造に至る。
メモリポイントの制御ゲート１６２ａが次いで完成され
る。
る。
次いでドーピングされた多結晶シリコン１６２とドーピ
ングされない多結晶シリコン２０４の差動熱酸化がある
。この酸化は、第３２図に示されるように、ドーピング
された多結晶シリコン１６２上の約２００ｎｍ＋Ｃ）ｒ
Ｒ化物２１０およびドーピングされない多結晶シリコン
２０４上の５０ ｎ ｍ＋ｃｌみの酸化物２１２の成長
を可能にし、そして８５０℃で１時間水蒸気下で行なわ
れる。ドーピングされたシリコン１６２上のより厚い酸
化物層の獲得はシリコン１６２がドーピングされないシ
リコン２０４より４倍早く竣化することによる。
ングされない多結晶シリコン２０４の差動熱酸化がある
。この酸化は、第３２図に示されるように、ドーピング
された多結晶シリコン１６２上の約２００ｎｍ＋Ｃ）ｒ
Ｒ化物２１０およびドーピングされない多結晶シリコン
２０４上の５０ ｎ ｍ＋ｃｌみの酸化物２１２の成長
を可能にし、そして８５０℃で１時間水蒸気下で行なわ
れる。ドーピングされたシリコン１６２上のより厚い酸
化物層の獲得はシリコン１６２がドーピングされないシ
リコン２０４より４倍早く竣化することによる。
これに、とくにドーピングされないシリコン２０４の上
にある醪化物２１２の除去を引き起すＣＨＦ３による反
応性イオンエツチングによる５０ａｍの厚さにわたって
形成される酸化物のマスクなしエツチングが続く。これ
に例えば１３０Ｐａ（１ｔｏｒｒ）の「高圧」により８
ＩＰ、 のプラズマを使用する選択的な反応性イオン
エツチングによりドーピングされない多結晶シリコン２
０４の除去が続く。得られた構造は第３３図に示される
。
にある醪化物２１２の除去を引き起すＣＨＦ３による反
応性イオンエツチングによる５０ａｍの厚さにわたって
形成される酸化物のマスクなしエツチングが続く。これ
に例えば１３０Ｐａ（１ｔｏｒｒ）の「高圧」により８
ＩＰ、 のプラズマを使用する選択的な反応性イオン
エツチングによりドーピングされない多結晶シリコン２
０４の除去が続く。得られた構造は第３３図に示される
。
この方法は前述のごとくスペーサ１３１（第１１図〕が
形成される酸化物／１ｌ１３０の堆積によＶ継続する。
形成される酸化物／１ｌ１３０の堆積によＶ継続する。
さらに、前記！１３０のエツチングはソースおよびドレ
インの領域に置かれる絶縁体２２の除去を可能にする。
インの領域に置かれる絶縁体２２の除去を可能にする。
その後の段階は第１２図ないし第１８図に関連して説明
した段階と同一である。
した段階と同一である。
この方法はフローティングゲート１５６ａがセルの方向
Ｙおよび方向ＸＫＵ状に形成されＥＰＲＯＭメモリセル
の獲得を可能にする。フローティングゲートの皿形状は
各メモリポイントのフローティングゲート１５６ａおよ
び制御ゲート１６２ａ間の結合をかなり改善し、したが
ってメモリセルの電気的特性を改作する。明らかなよう
に、この皿形状フローティングゲートメモリセルは、第
３図に関連して説明されたと同様な、絶縁溝を備えるこ
とができる。
Ｙおよび方向ＸＫＵ状に形成されＥＰＲＯＭメモリセル
の獲得を可能にする。フローティングゲートの皿形状は
各メモリポイントのフローティングゲート１５６ａおよ
び制御ゲート１６２ａ間の結合をかなり改善し、したが
ってメモリセルの電気的特性を改作する。明らかなよう
に、この皿形状フローティングゲートメモリセルは、第
３図に関連して説明されたと同様な、絶縁溝を備えるこ
とができる。
上記説明はＥＰＲＯＭメモリのメモリセル（または実際
のメモリ）製造にのみ関連し念。明らかなように、メモ
リセルと同一平面に配置されたメモリ用周辺制御セルの
製造は前述されたものとは異なるフォトリソグラフ樹脂
マスクの使用を必要とするが、前記マスクは不町決では
ない。
のメモリ）製造にのみ関連し念。明らかなように、メモ
リセルと同一平面に配置されたメモリ用周辺制御セルの
製造は前述されたものとは異なるフォトリソグラフ樹脂
マスクの使用を必要とするが、前記マスクは不町決では
ない。
上記説明は明らかに簡単化された方法においてのみ付与
されかつ本発明の範囲を越えることなく如何なる変更を
もなすことができる。
されかつ本発明の範囲を越えることなく如何なる変更を
もなすことができる。
とくに、種々の層の厚さを変更し、二酸化ケイ素絶縁ｍ
をチツ化ケイ素層に置き換え、ｎドーピングされた多結
晶シリコン導電層（とくにリンにより）ｋｐ＋ドーピン
グされた多結晶シリコン層（例えばホウ素）に置き換え
るかまたは耐熱性材料またはケイ素化合物のごとき他の
導電材料を使用することができる。
をチツ化ケイ素層に置き換え、ｎドーピングされた多結
晶シリコン導電層（とくにリンにより）ｋｐ＋ドーピン
グされた多結晶シリコン層（例えばホウ素）に置き換え
るかまたは耐熱性材料またはケイ素化合物のごとき他の
導電材料を使用することができる。
同じ方法において、反応性イオンエツチング作業ｅ−ｆ
イクロエレクトロニクスにおいて一般に便用される他の
ウェットまたはドライエツチング法に置き換えることが
できる。例えば、銅ま九は銀による場合であるエツチン
グし難い材料から作られる層に関しては、イオン加工作
業が可能である。
イクロエレクトロニクスにおいて一般に便用される他の
ウェットまたはドライエツチング法に置き換えることが
できる。例えば、銅ま九は銀による場合であるエツチン
グし難い材料から作られる層に関しては、イオン加工作
業が可能である。
また、シリコン以外の半導体基板（例えばＧａＡａまた
は工ｎｐ ）上にＥＰＲＯＭを製造することができ、ま
７ｊｎドーピングされた基板を使用することができる。
は工ｎｐ ）上にＥＰＲＯＭを製造することができ、ま
７ｊｎドーピングされた基板を使用することができる。
ｎドーピングされたシリコン基板の場合において、ホウ
素ドーピング法はヒ素またはリンドーピング法によって
置き換えられねばならなそして逆にヒ素またはリンドー
ピング法はホウ素ドーピング法に置き換えられねばなら
ない。
素ドーピング法はヒ素またはリンドーピング法によって
置き換えられねばならなそして逆にヒ素またはリンドー
ピング法はホウ素ドーピング法に置き換えられねばなら
ない。
さらに、前述のごとく、本発明は必ずしもマトリクス形
状に分布されなくても良くかつそれにより各々制御ゲー
トおよびフローティングゲート、または単に制御ゲート
を有する複数のＭＩ８）ランジスタを有する如何なる集
積回路にも適用される。本発明はとくに、ＥｇＰＲＯＭ
、ＲｇＰＲＯＭおよびＲＯＭのどとく、ＩにＦＲＯＭ以
外の不揮発性メモリに適し、前記メモリは一般にＥＰＲ
ＯＭメモリと同一の構成（アドレッシング）を有してい
る。
状に分布されなくても良くかつそれにより各々制御ゲー
トおよびフローティングゲート、または単に制御ゲート
を有する複数のＭＩ８）ランジスタを有する如何なる集
積回路にも適用される。本発明はとくに、ＥｇＰＲＯＭ
、ＲｇＰＲＯＭおよびＲＯＭのどとく、ＩにＦＲＯＭ以
外の不揮発性メモリに適し、前記メモリは一般にＥＰＲ
ＯＭメモリと同一の構成（アドレッシング）を有してい
る。
このため、第３４図および第３５図はフローティングゲ
ートを持たない本発明によるＭＯＳ）ランジスタ（例え
ばＲＯＭ）を示す。第５４図および第３５図はそれぞれ
第１５図および第２３図に比較できる。
ートを持たない本発明によるＭＯＳ）ランジスタ（例え
ばＲＯＭ）を示す。第５４図および第３５図はそれぞれ
第１５図および第２３図に比較できる。
第３４図は絶縁層１０４の不存在および層１０１０６お
よび１０８の短絡かつそれゆえトランジスタゲートを構
成する単一多結晶シリコン導電層２１８により第１５図
と異なる。これはインターゲート絶縁体およびフローテ
ィングゲートの除去に対応する。
よび１０８の短絡かつそれゆえトランジスタゲートを構
成する単一多結晶シリコン導電層２１８により第１５図
と異なる。これはインターゲート絶縁体およびフローテ
ィングゲートの除去に対応する。
符号２５８はゲート絶縁体１０２およびゲート２１８の
積層体に対応する。
積層体に対応する。
ＭＯＳ）ランジスタの製造は、層１０４，１０６ 。
および１０８の連続堆積およびエツチングに代えて単一
の約１３００ｎｍ厚のリンでドーピングされ念多結晶シ
リコン層２１８の堆積およびエツチングを除いて、ＥＰ
ＲＯＭメモリセル（第４図、？いし第１５図）の製造と
同一である。
の約１３００ｎｍ厚のリンでドーピングされ念多結晶シ
リコン層２１８の堆積およびエツチングを除いて、ＥＰ
ＲＯＭメモリセル（第４図、？いし第１５図）の製造と
同一である。
トランジスタのマトリクスの場合において、各地のトラ
ンジスタは、第３図に関連して説明したように、絶縁溝
を備えることができる。
ンジスタは、第３図に関連して説明したように、絶縁溝
を備えることができる。
同じ方法において、第３５図は絶縁層１６０の不存在お
よびトランジスタゲートを構成する単一多結晶シリコン
層２６２による導電Ｎ１５６および１６２の置換により
第２３図と異なる。ゲートの積層体のエツチングおよび
堆積とは別に、このトランジスタの製造は第１９図ない
し第２３図に関連して説明された製造と同一である。
よびトランジスタゲートを構成する単一多結晶シリコン
層２６２による導電Ｎ１５６および１６２の置換により
第２３図と異なる。ゲートの積層体のエツチングおよび
堆積とは別に、このトランジスタの製造は第１９図ない
し第２３図に関連して説明された製造と同一である。
第１図は従来のＥＣＦＲＯＭメモリセルを略示する斜視
図、 第２図は本発明によるＥＰＲＯＭメモリセルを略示する
斜視図、 第３図は第２図のセルの変形例を略示する斜視図、 第４図ないし第１５図はｇＰＲＯＭメモリポイントの農
遣方法の種々段階を略示し、第４図、第５図、第６図、
第７図、第８図、第１４図および第１５図はセルの方向
Ｘにおける断面、第９図は平面図、第１０図、第１１図
、第１２図および第１３図はセルの方向Ｙにおける断面
図、 第１６図ないし第１８図は本発明による方法の変形例を
示し、第１６図は方向ＸＫおける断面図、第１７図およ
び第１８図はメモリセルの方向Ｙにおける断面図、 第１９図、第２０図、第２１図、第２２図、第２３図は
本発明方法の他の変形例を、セルの方向Ｘにおいて略示
する断面図、 第２５図ないし第２３図は構造的変形例による！ｆｆｌ
ＰＲＯＭメモリセルの製造における種々の段階を略示し
、第２５図、第２６図、第２９図および第３０図のＡ部
はセルの方向ＹＫおける断面図、第２７図、第２８図、
第３１図、第３２図および第３０図の８部はセルの方向
Ｘにおける断面図、第３４図および第３５図は本発明に
よるＭＯ８トランジスタの２つの実施例を略示する断面
図である。 ５０はトランジスタ、５０ａ、５０ｂはメモリポイント
、５２はソース、５４はドレイン、５６は基板、５８，
２５８は積層体、６０，１０２゜１５４は二酸化ケイ素
絶縁体、６２，１６４゜２１８．２６６．１５６ａはフ
ローティングゲート、６４．１６０は第２絶縁体、６６
、１６８ 。 １６２ａは制御ゲート、７６．２７６は導電性細長片、
７８はビットライン、８０は供給ライン、８２は第２積
層体、８６．９０は導電材料、８８は絶縁体、９２は絶
縁溝、１１２，１２６，１４４はマスク、１１１，１２
７，１４５は細長片、１１８．１２２，１４８は層、１
３１はスペーサ、１３６は樹脂である。 代理人 弁理士 佐 々 木 清 隆 （外３名） ゛−′２ ０ ｃＮ豐
−■−４Ｆ ＬＬ ＬＬ二 のぐ で−１１嘴１ ＬＬ、、 −山一り
ふ−
−一一一デーー
で１１（フ ロー Ｃつ 一 こつ こつ ロー ０つ ○
つＬ−１，し−ロー 手続補正田（麗） 昭和６２年１０月／ぐ日
図、 第２図は本発明によるＥＰＲＯＭメモリセルを略示する
斜視図、 第３図は第２図のセルの変形例を略示する斜視図、 第４図ないし第１５図はｇＰＲＯＭメモリポイントの農
遣方法の種々段階を略示し、第４図、第５図、第６図、
第７図、第８図、第１４図および第１５図はセルの方向
Ｘにおける断面、第９図は平面図、第１０図、第１１図
、第１２図および第１３図はセルの方向Ｙにおける断面
図、 第１６図ないし第１８図は本発明による方法の変形例を
示し、第１６図は方向ＸＫおける断面図、第１７図およ
び第１８図はメモリセルの方向Ｙにおける断面図、 第１９図、第２０図、第２１図、第２２図、第２３図は
本発明方法の他の変形例を、セルの方向Ｘにおいて略示
する断面図、 第２５図ないし第２３図は構造的変形例による！ｆｆｌ
ＰＲＯＭメモリセルの製造における種々の段階を略示し
、第２５図、第２６図、第２９図および第３０図のＡ部
はセルの方向ＹＫおける断面図、第２７図、第２８図、
第３１図、第３２図および第３０図の８部はセルの方向
Ｘにおける断面図、第３４図および第３５図は本発明に
よるＭＯ８トランジスタの２つの実施例を略示する断面
図である。 ５０はトランジスタ、５０ａ、５０ｂはメモリポイント
、５２はソース、５４はドレイン、５６は基板、５８，
２５８は積層体、６０，１０２゜１５４は二酸化ケイ素
絶縁体、６２，１６４゜２１８．２６６．１５６ａはフ
ローティングゲート、６４．１６０は第２絶縁体、６６
、１６８ 。 １６２ａは制御ゲート、７６．２７６は導電性細長片、
７８はビットライン、８０は供給ライン、８２は第２積
層体、８６．９０は導電材料、８８は絶縁体、９２は絶
縁溝、１１２，１２６，１４４はマスク、１１１，１２
７，１４５は細長片、１１８．１２２，１４８は層、１
３１はスペーサ、１３６は樹脂である。 代理人 弁理士 佐 々 木 清 隆 （外３名） ゛−′２ ０ ｃＮ豐
−■−４Ｆ ＬＬ ＬＬ二 のぐ で−１１嘴１ ＬＬ、、 −山一り
ふ−
−一一一デーー
で１１（フ ロー Ｃつ 一 こつ こつ ロー ０つ ○
つＬ−１，し−ロー 手続補正田（麗） 昭和６２年１０月／ぐ日
Claims (32)
- （１）（ａ）互いに電気的にかつ横方向に絶縁された１
群のトランジスタで、各トランジスタが半導体基板と接
触する第１絶縁体および該第１絶縁体と接触する少なく
とも１つのゲートから形成される材料の第１積層体、該
第１積層体の両側で前記基板に形成されたソースとドレ
インおよびその長さが前記ソースから前記ドレインに通
る第１方向に方向付けされる前記積層体の下で前記基板
に配置されるチャンネルとからなり、（ｂ）前記積層体
に第１の電気的信号を印加するため第２方向に対して平
行な第１の長手方向軸線の導線、（ｃ）前記ドレインに
第２の電気的信号を印加するため第３方向に対して平行
な第２の長手方向軸線の導線、および（ｄ）前記ソース
に第３の電気的信号を印加するため前記第３方向に対し
て平行な第３の長手方向軸線の導線からなる半導体基板
上の集積回路において、前記第２方向が前記第１方向と
一致し、前記第３方向が前記第１方向に対して垂直であ
り、そして前記第２および第３導線がそれぞれ前記ドレ
インおよびソース上に製造されることを特徴とする半導
体基板上の集積回路。 - （２）前記ゲートおよび第１導線は異なる材料から独立
して製造されることを特徴とする特許請求の範囲第１項
に記載の半導体基板上の集積回路。 - （３）前記第１導線は金属から作られることを特徴とす
る特許請求の範囲第１項に記載の半導体基板上の集積回
路。 - （４）前記第１導線はアルミニウムから作られることを
特徴とする特許請求の範囲第１項に記載の半導体基板上
の集積回路。 - （５）前記第２および第３導線は金属または耐熱性金属
のケイ素化合物から作られることを特徴とする特許請求
の範囲第１項に記載の半導体基板上の集積回路。 - （６）（ａ）互いに電気的にかつ横方向に絶縁された１
群のメモリポイントで、各メモリポイントが半導体基板
と接触する第１絶縁体から形成される材料の第１積層体
、第２絶縁体により互いに隔離される第１および第２ゲ
ート、前記第１絶縁体と接触している前記第１ゲート、
前記ゲート積層体の両側で半導体基板に形成されるソー
スおよびドレイン、および前記積層体の下で前記基板に
配置されその長さが前記ソースから前記ドレインに通る
第１方向に方向付けられるチャンネルからなり、（ｂ）
第１の電気的信号を前記積層体に印加するため第２方向
に対して平行な第１の長手方向軸線の導線、（ｃ）第２
の電気的信号を前記ドレインに印加するため前記第２方
向に対して垂直な第３方向に対して平行な第２の長手方
向軸線の導線、および（ｄ）第３の電気的信号を前記ソ
ースに印加するため前記第３方向に対して平行な第３の
長手方向軸線の導線からなる半導体基板上の集積メモリ
セルにおいて前記第２方向が前記第１方向と一致し、前
記第３方向が前記第１方向に対して垂直でありそして前
記第２および第３導線がそれぞれ前記メモリポイントの
前記ドレインおよびソース上に製造されることを特徴と
する半導体基板上の集積メモリセル。 - （７）前記第１導線はアルミニウムから作られることを
特徴とする特許請求の範囲第６項に記載の半導体基板上
の集積メモリセル。 - （８）前記第２および第３導線は金属または耐熱性金属
のケイ素化合物から作られることを特徴とする特許請求
の範囲第６項に記載の半導体基板上の集積メモリセル。 - （９）前記メモリポイントの第１および第２ゲートは同
一幅および同一長さを有することを特徴とする特許請求
の範囲第６項に記載の半導体基板上の集積メモリセル。 - （１０）前記メモリポイントの前記第１および第２ゲー
トは前記メモリポイントを互いに電気的に絶縁するのに
使用する横方向絶縁の上方に延びないことを特徴とする
特許請求の範囲第６項に記載の半導体基板上の集積メモ
リセル。 - （１１）前記第１ゲートは少なくとも前記第３方向Ｘに
対して平行な断面においてＵ状に形成されることを特徴
とする特許請求の範囲第６項に記載の半導体基板上の集
積メモリセル。 - （１２）前記第１ゲートは前記第３方向Ｘに対して平行
な断面においてかつ前記第２方向Ｙに対して平行な断面
においてＵ状に形成されることを特徴とする特許請求の
範囲第１１項に記載の半導体基板上の集積メモリセル。 - （１３）また、前記基板と接触する第３絶縁体によつて
各々形成される材料の第２積層体、第６絶縁材料により
互いに隔離される第４および第５導電材料からなり、前
記第４材料は前記第３絶縁体に接触し、各第２積層体は
前記第１方向Ｙにおいて２つのメモリポイント間に挿入
され、前記基板に形成された絶縁溝は各第２積層体の下
に設けられることを特徴とする特許請求の範囲第６項に
記載の半導体基板上の集積メモリセル。 - （１４）（ａ）横方向絶縁により互いに電気的に絶縁さ
れた１群のトランジスタで、各トランジスタが少なくと
も１つのゲート、該ゲートの両側に配置されたソースお
よびドレインおよび前記ゲートの下に配置されたチャン
ネルからなり、（ｂ）第１の電気的信号を前記ゲートに
印加するための第１導線、（ｃ）第２の電気的信号を前
記ドレインに印加するための第２導線および第３の電気
的信号を前記ソースに印加するための第３の導線を有す
る半導体基板上の集積回路の製造方法において、３つの
リングラフマスキングレベルのみを有し、第１のマスク
が前記チャンネルの幅および横方向絶縁の長さを同時に
画成し、第２のマスクが横方向絶縁の幅およびチャンネ
ルの長さを同時に画成し、そして第３のマスクが前記第
１導線を画成してなることを特徴とする半導体基板上の
集積回路の製造方法。 - （１５）前記第１、第２および第３マスクは各場合に等
間隔である一定幅を有する直線細長片により形成され、
第１および第３マスクの細長片は前記第２マスクの細長
片に対して垂直であることを特徴とする特許請求の範囲
第１４項に記載の半導体基板上の集積回路の製造方法。 - （１６）（イ）第１絶縁材料層および第２導電材料層の
前記基板上への連続堆積、 （ロ）前記第１マスクの製造、 （ハ）前記第１マスクによつてマスクされない第２およ
び多分第１材料の領域の除去かつしたがつて第１方向Ｙ
に対して平行な第１張出し細長片の形成、 （ニ）前記第１マスクの除去、 （ホ）横方向絶縁を構成する第３絶縁材料によつて前記
第１細長片間に画成された空間の埋込み、（ヘ）前記第
２マスクの製造、 （ト）前記第２マスクによりマスクされない前記第３、
第２および多分第１材料の領域の除去およびしたがつて
前記第１方向に対して垂直な第２方向Ｘに対して平行な
第２張出し細長片の形成、（チ）前記基板の導電率に対
して逆の導電率を有する前記基板の第１ドーピングによ
るソースおよびドレインの製造、 （リ）前記第２マスクの除去、 （ヌ）前記第２細長片の両側でかつ該第２細長片に接合
される絶縁スペーサの製造、 （ル）前記スペーサ間に画成される空間内の第２導線の
製造、前記第２導線の高さは前記第２細長片および前記
スペーサの高さから残され、 （ヲ）前記第２細長片の頂部と同じ高さで第４の絶縁材
料による前記第２導線の被覆、 （ワ）得られた構造全体にわたる第５の導電材料層の堆
積、 （カ）前記第３マスクの製造、 （ヨ）前記第３マスクによりマスクされない第５材料の
領域の除去、したがつて前記第１導線の形成、および （タ）前記第３マスクの除去、の段階からなることを特
徴とする特許請求の範囲１４項に記載の半導体基板上の
集積回路の製造方法。 - （１７）前記第１材料の堆積に続いてかつ前記チャンネ
ルのドーピングを画成するために、前記基板の導電率と
同一の型の導電率での前記基板の第２のドーピングがあ
ることを特徴とする特許請求の範囲第１６項に記載の半
導体基板上の集積回路の製造方法。 - （１８）前記段階（イ）の間中第６の絶縁材料層が前記
第２材料上に堆積されそして前記第６材料層は段階（ハ
）および（ト）の間中エッチングされることを特徴とす
る特許請求の範囲第１６項に記載の半導体基板上の集積
回路の製造方法。 - （１９）段階（ニ）と（ホ）との間で、前記第１細長片
の前記頂部およびエッチングされた縁部が第７の絶縁材
料で被覆されそして前記エッチングされた縁部間に配置
される前記基板は熱酸化され、前記基板はケイ素により
作られることを特徴とする特許請求の範囲第１８項に記
載の半導体基板上の集積回路の製造方法。 - （２０）（ａ）横方向絶縁により互いに電気的に絶縁さ
れる１群のメモリポイントで、各メモリポイントが互い
に絶縁される少なくとも１つの第１および第２積層ゲー
ト、該ゲートの両側に配置されたソースおよびドレイン
および前記ゲートの下に配置されるチャンネルを有し、
（ｂ）第１の電気的信号を前記ゲートに印加するための
第１導線、（ｃ）第２の電気的信号を前記ドレインに印
加するための第２導線および（ｄ）第３の電気的信号を
前記ソースに印加するための第３導線からなる半導体基
板上に集積されるメモリセルの製造に応用され、かつ以
下の段階、すなわち、 （イ）第１絶縁材料層および第２導電材料層、第３絶縁
材料層および第４導電材料層の前記基板上への連続堆積
、 （ロ）前記第１マスクの製造、 （ハ）前記第１マスクによりマスクされない前記第４、
第３、第２および多分第１材料の領域の除去、したがつ
て第１方向Ｙに対して平行な第１張出し細長片の形成、 （ニ）前記第１マスクの除去、 （ホ）前記横方向絶縁を構成する第５絶縁材料により前
記第１細長片間に画成される空間の埋込み、（ヘ）前記
第２マスクの製造、 （ト）前記第２マスクによりマスクされない前記第５、
第４、第３、第２および多分第１材料の領域の除去、し
たがつて前記第１方向に対して垂直な第２方向Ｘに対し
て平行な第２張出し細長片の形成、 （チ）前記基板の導電率と反対である導電率を有する前
記基板の第１ドーピングによるソースおよびドレインの
製造、 （リ）前記第２マスクの製造、 （ヌ）前記第２細長片の両側でかつ前記第２細長片に接
合される絶縁スペーサの製造、 （ル）前記スペーサ間に画成された空間内の第２導線の
製造、該第２導線の高さは前記第２細長片および前記ス
ペーサの高さより小さく、 （ヲ）前記第２細長片の頂部と同じ高さで第６絶縁材料
による前記第２導線の被覆、 （ワ）得られた構造全体上の第５導電材料層の堆積、（
カ）前記第３マスクの製造、 （ヨ）前記第３マスクによりマスクされない第７材料の
領域の除去、 （タ）前記第３マスクの除去、からなることを特徴とす
る特許請求の範囲第１４項に記載の半導体基板上の集積
回路の製造方法。 - （２１）以下の段階、すなわち、 （ I ）横方向絶縁を形成するため完全な基板上の第１
絶縁材料層の堆積、 （II）前記第１マスクの製造、 （III）前記第１マスクによりマスクされない前記第１
材料の領域の除去、したがつて第１方向Ｙに対して平行
な第１張出し細長片の形成、 （IV）前記第１マスクの除去、 （Ｖ）前記第１細長片間の第２絶縁材料の堆積、（VI）
前記前２材料上への第３導電材料の堆積、前記第２およ
び第３材料の積層体の高さは前記第１細長片の高さに近
似しており、 （VII）前記第２マスクの製造、 （VIII）前記第２マスクによりマスクされない前記第３
および多分第２材料の領域の除去、したがつて前記第１
方向に対して垂直な第２方向Ｘに対して平行な第２張出
し細長片の形成、 （IX）前記基板の導電率と逆の導電率を有する前記基板
の第１ドーピングによるソースおよびドレインの製造、 （Ｘ）前記第２マスクの除去、 （Ｘ I ）前記第２細長片の両側上にかつ該第２細長片
に接合された絶縁スペーサの製造、 （ＸII）前記スペーサ間に画成されたスペース内の第２
導線の製造、該第２導線の高さは前記第２細長片および
スペーサの高さより小さく、 （ＸIII）前記第２細長片の頂部と同じ高さの第４絶縁
材料による前記第２導線の被覆、 （ＸIV）得られた構造全体上への第５導電材料層の堆積
、 （ＸＶ）前記第３マスクの製造、 （ＸVI）前記第３マスクによりマスクされない前記第５
材料の領域の除去、したがつて前記第１導線の形成、 （ＸVII）前記第３マスクの除去、からなることを特徴
とする特許請求の範囲第１４項に記載の半導体基板上の
集積回路の製造方法。 - （２２）（ａ）横方向絶縁により互いに電気的に絶縁さ
れた１群のメモリポイントで、各メモリポイントは互い
に積層されかつ絶縁される少なくとも１つのゲートおよ
び第２ゲート、該ゲートの両側に配置されるソースおよ
びドレインおよび前記ゲートの下に位置決めされるチャ
ンネルを組み込んでおり、（ｂ）第１の電気的信号を前
記ゲートに印加するための第１導線、（ｃ）第２の電気
的信号を前記ドレインに印加するための第２導線および
（ｄ）第３の電気的信号を前記ソースに印加するための
第３導線からなる半導体基板上に集積されたメモリセル
の製造に応用され、以下の段階、すなわち、 （ I ）横方向絶縁を形成するため基板全体上への第１
絶縁材料の第１層の堆積、 （II）前記第１マスクの製造、 （III）前記第１マスクによりマスクされない第１材料
の領域の除去、したがつて第１方向に対して平行な第１
張出し細長片の形成、 （IV）前記マスクの除去、 （Ｖ）前記第１細長片間の第２絶縁材料の堆積、（VI）
第４絶縁材料および第５導電材料の、第３導電材料の第
２材料の上のみの連続堆積、第２、第３、第４および第
５材料の積層体の高さは前記第１細長片の高さに近似し
ており、 （VII）前記第２マスクの製造、 （VIII）前記第２マスクによりマスクされない第５、第
４、第３および第２材料の領域の除去、したがつて前記
第１方向に対して垂直の第２方向に対して平行な第２張
出し細長片の形成、 （IX）前記基板の導電率に対して逆の導電率を有する前
記基板の第１ドーピングによるソースおよびドレインの
製造、 （Ｘ）前記第２マスクの除去、 （Ｘ I ）前記第２細長片の両側でかつ該第２細長片に
接合される絶縁スペーサの製造、 （ＸII）前記スペーサとの間に画成される空間内の第２
導線の製造、前記第２導線の高さは前記第２細長片およ
び前記スペーサの高さより少なく、（ＸIII）前記第２
細長片の頂部と同じ高さの第６絶縁材料による前記第２
導線の被覆、 （ＸIV）得られた構造全体にわたる第７導電材料層の堆
積、 （ＸＶ）前記第３マスクの製造、 （ＸVI）前記第３マスクによりマスクされない第７材料
の領域の除去、したがつて前記第１導電線の形成、 （ＸVII）前記第３マスクの除去、からなることを特徴
とする特許請求の範囲第１４項に記載の半導体基板上の
集積回路の製造方法。 - （２３）（ａ）横方向絶縁により互いに電気的に絶縁さ
れた複数のメモリポイントで、各メモリポイントが積層
形状でかつ互いに絶縁された少なくとも１つのゲートお
よび第２ゲート、該ゲートの両側に配置されたソースお
よびドレインおよび前記ゲートの下に位置決めされたチ
ャンネルを有し、（ｂ）第１の電気的信号を前記ゲート
に印加するための第１導線、（ｃ）第２の電気的信号を
前記ドレインに印加するための第２導線および（ｄ）第
３の電気的信号を前記ソースに印加するための第３導線
を有する半導体基板上に集積されるメモリセルの製造に
応用され、かつ以下の段階、すなわち、 （Ａ）横方向絶縁を形成するため前記基板全体上への第
１絶縁材料層の堆積、 （Ｂ）前記第２マスクの製造、 （Ｃ）前記第２マスクによりマスクされない前記第１材
料の領域の除去、したがつて第１方向Ｘに対して平行な
前記第１張出し細長片の形成、 （Ｄ）前記第２マスクの除去 （Ｅ）前記第１材料に関連して選択的にエッチングされ
ることができる前記第１細長片間の中間材料の堆積、 （Ｆ）前記第１マスクの製造、 （Ｇ）前記第１マスクによりマスクされない前記第１材
料の領域の除去、したがつて第２方向Ｙに対して平行な
第２張出し細長片の形成、 （Ｈ）前記第１マスクの除去、 （Ｉ）前記第２細長片間の第２絶縁材料の堆積、（Ｊ）
第３導電材料、第４絶縁材料および第５導電材料の前記
第２細長片間の連続堆積、前記第２、第３、第４および
第５材料の積層体の高さは前記第２細長片の高さに近似
しており、 （Ｋ）前記中間材料の除去、 （Ｌ）前記基板の導電率に対して逆の導電率を有する前
記基板の第１ドーピングによるソースおよびドレインの
製造、 （Ｍ）前記第２細長片の両側でかつ該第２細長片に接合
された絶縁スペーサの製造、 （Ｎ）前記スペーサ間に画成される空間内の第２導線の
製造、前記第２導線の高さは前記第２細長片およびスペ
ーサの高さより小さく、 （Ｏ）前記第２細長片の頂部と同じ高さの第６絶縁材料
による第２導線の被覆、 （Ｐ）得られた構造全体上への第７導電材料層の堆積、 （Ｑ）前記第３マスクの製造、 （Ｒ）前記第３マスクによりマスクされない前記第７材
料の領域の除去、 （Ｓ）前記第３マスクの除去、からなることを特徴とす
る特許請求の範囲第１４項に記載の半導体基板上の集積
回路の製造方法。 - （２４）前記第２および第３材料間に前記基板の導電率
と同じ型の導電率を有する第２の基板があることを特徴
とする特許請求の範囲第２１項に記載の半導体基板上の
集積回路の製造方法。 - （２５）前記基板がケイ素で作られるとき、前記第２材
料は前記基板の熱酸化により堆積されることを特徴とす
る特許請求の範囲第２１項に記載の半導体基板上の集積
回路の製造方法。 - （２６）前記第３導電材料がケイ素であるとき、前記第
４絶縁材料は前記第３材料の熱酸化により全部または部
分的に得られることを特徴とする特許請求の範囲第２２
項に記載の半導体基板上の集積回路の製造方法。 - （２７）前記構造全体上には第５材料層が堆積されかつ
前記層は前記第１細長片の頂部が露出されるまでエッチ
ングされ、その結果前記第５導電材料は前記第２導電材
料の上方にのみ得られることを特徴とする特許請求の範
囲第２２項に記載の半導体基板上の集積回路の製造方法
。 - （２８）前記基板がケイ素で作られかつ露出領域を有す
るとき、前記第２導電線を製造する段階は以下の作業、
すなわち、 ケイ素化含物を形成することができる第１０材料層の前
記基板全体への堆積、 前記ケイ素化合物を局部的に形成するために前記露出基
板領域と直接接触して前記第１０材料を反応させるため
に前記構体の熱的焼きなまし、および、 前記基板と反応しなかつた前記第１０材料の除去、から
なることを特徴とする特許請求の範囲第１４項に記載の
半導体基板上の集積回路の製造方法。 - （２９）前記第２導線を製造するための段階が以下の作
業、すなわち、 前記基板全体上への少なくとも１つの第１１導電材料層
の堆積、 前記第１１材料の起伏を除去する第３樹脂層の第１１材
料全体上への堆積、 前記第３樹脂層の任意な熱処理、 前記第１１材料の中空起伏部にのみ樹脂を残すように前
記第５樹脂層のエッチング、 樹脂で被覆されない前記第１１材料の領域の除去、およ
び 前記残留第３樹脂層の除去、からなることを特徴とする
特許請求の範囲第１４項に記載の半導体基板上の集積回
路の製造方法。 - （３０）前記第１１材料層はアルミニウム層で被覆され
たＴｉＷにより形成されることを特徴とする特許請求の
範囲第２９項に記載の半導体基板上の集積回路の製造方
法。 - （３１）前記第１１材料層はチタン層によつて形成され
ることを特徴とする特許請求の範囲第２９項に記載の半
導体基板上の集積回路の製造方法。 - （３２）前記横方向絶縁の下には前記基板と同じ型の導
電率を有する前記基板の第３ドーピングが行なわれるこ
とを特徴とする特許請求の範囲第１４項に記載の半導体
基板上の集積回路の製造方法。
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