JPS58141025A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPS58141025A JPS58141025A JP2420782A JP2420782A JPS58141025A JP S58141025 A JPS58141025 A JP S58141025A JP 2420782 A JP2420782 A JP 2420782A JP 2420782 A JP2420782 A JP 2420782A JP S58141025 A JPS58141025 A JP S58141025A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、信号処理回路に関し、特にたとえばある標
本化周波数で標本化されたディジタル信号をその標本化
周波数とは興なる標本化周波数で標本化されるディジタ
ル信号に変換するための信号処理回路に関する。
本化周波数で標本化されたディジタル信号をその標本化
周波数とは興なる標本化周波数で標本化されるディジタ
ル信号に変換するための信号処理回路に関する。
文 “Ａ ｄｌｇｌｔａｌ ｓｉｇｎａｌ
ｐｒｏｃｓｓｓｌｎｇａｐｐｒｏａｃｈ ｔｏ
Ｉｎｔｅｒｐｏｌａｔｉｏｎ″ （Ｐｒｏｃ、ＨＦ２
゜ｖｏｌ 、６１．Ｐ、６９２−７０２．Ｊｕｎｅ
、１９７３）に示されているように原理的にはディジタ
ルローパスフィルタで実現される。
ｐｒｏｃｓｓｓｌｎｇａｐｐｒｏａｃｈ ｔｏ
Ｉｎｔｅｒｐｏｌａｔｉｏｎ″ （Ｐｒｏｃ、ＨＦ２
゜ｖｏｌ 、６１．Ｐ、６９２−７０２．Ｊｕｎｅ
、１９７３）に示されているように原理的にはディジタ
ルローパスフィルタで実現される。
第１図は標本化周波数変換器の概念を示すブロック図で
ある。図において、入力端子２には、ｔｌなる周波数で
標本化されたディジタル信号Ｘ（ｎ＞が入力される。こ
のディジタル信号ｘ（ｎ）は標本化周波数変換器１に与
えられる。この標本化周波数変換器１はインパルス応答
ｈ（ｎ）を有するディジタルローパスフィルタを含む。
ある。図において、入力端子２には、ｔｌなる周波数で
標本化されたディジタル信号Ｘ（ｎ＞が入力される。こ
のディジタル信号ｘ（ｎ）は標本化周波数変換器１に与
えられる。この標本化周波数変換器１はインパルス応答
ｈ（ｎ）を有するディジタルローパスフィルタを含む。
標本化周波数変換１１は入力されたディジタル信号Ｘ（
ｎ ）の標本化周波数を変換し、周波数ｆ２（−ｆｌ）
なる周波数で標本化されたディジタル信号Ｖ（ｎ）を出
力し出力端子３に与える。ここで、ｆｌ：ｆ２−Ｍ：Ｌ
（Ｍ、Ｌは自然数）とすると、上述のような標本化周波
数の変換を与えるインパルス応答ｈ（ｎ）の実現法の１
つとしてＦＩＲ（Ｆ １ｎｌｔｅ Ｉ ｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ ）フィルタと呼ばれるものが
ある。これは、 で表わされる有限点のインパルス応答で表現される。な
お、ｈｎの値の求め方は種々のものが公知であるが、−
例として次式（１）のものがある。
ｎ ）の標本化周波数を変換し、周波数ｆ２（−ｆｌ）
なる周波数で標本化されたディジタル信号Ｖ（ｎ）を出
力し出力端子３に与える。ここで、ｆｌ：ｆ２−Ｍ：Ｌ
（Ｍ、Ｌは自然数）とすると、上述のような標本化周波
数の変換を与えるインパルス応答ｈ（ｎ）の実現法の１
つとしてＦＩＲ（Ｆ １ｎｌｔｅ Ｉ ｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ ）フィルタと呼ばれるものが
ある。これは、 で表わされる有限点のインパルス応答で表現される。な
お、ｈｎの値の求め方は種々のものが公知であるが、−
例として次式（１）のものがある。
なお、（１）式においてＦＣはフィルタのカットオフ周
波数をフィルタのインパルス応答ｈ（ｎ）の標本化周波
数（−Ｌ ｆｌ−Ｍ ｆ２＞で正規化した値である。
波数をフィルタのインパルス応答ｈ（ｎ）の標本化周波
数（−Ｌ ｆｌ−Ｍ ｆ２＞で正規化した値である。
上述のようなインパルス応答ｈ（ｎ）に対して、第１図
の出力ディジタル信号Ｙ（ｎ）と入力ディジタル信号ｘ
（ｎ）との関係は次式（２）で示さ・・・ （２） ここで、上述の（２）式におけるＮ、！５よび−２は、
それぞれ、次式（３）および（４）で表わされる。
の出力ディジタル信号Ｙ（ｎ）と入力ディジタル信号ｘ
（ｎ）との関係は次式（２）で示さ・・・ （２） ここで、上述の（２）式におけるＮ、！５よび−２は、
それぞれ、次式（３）および（４）で表わされる。
・・・（３）
ただし、
また、［］υはかっこ内の数値を切上げることを示す記
号であり、［］Ｔは切捨てを示す記号である。
号であり、［］Ｔは切捨てを示す記号である。
上述の（１）式から明らかなように、標本、化周波数の
変換は乗綽と加算の繰り返しによって実現できる。
変換は乗綽と加算の繰り返しによって実現できる。
第２図は標本化周波数変換器をハード的に実現した場合
の概略を示すブロック図である。図において、入力端子
２からはｆｌなる周波数で標本化されたディジタル信号
ｘ（ｎ）が入力される。このディジタル信号ｘ（ｎ）は
ＲＡＭ４に与えられる。ＲＡＭ４には、アドレスコント
ローラ５が接続され、その書込および読出が制御される
。すなわち、アドレスコントローラ５は入力端子２から
入力されるディジタル信号× （ｎ）をリアルタイムで
書込むとともに、ＲＡＭ４に記憶された複数個のデータ
を高速で読出す。したがって、ＲＡＭ４の読出出力はデ
ィジタル信号ｘ（ｎ）が時間軸方向に圧縮されたものと
なる。ＲＡＭ４の出力は累積器８の一方入力に与えられ
る。
の概略を示すブロック図である。図において、入力端子
２からはｆｌなる周波数で標本化されたディジタル信号
ｘ（ｎ）が入力される。このディジタル信号ｘ（ｎ）は
ＲＡＭ４に与えられる。ＲＡＭ４には、アドレスコント
ローラ５が接続され、その書込および読出が制御される
。すなわち、アドレスコントローラ５は入力端子２から
入力されるディジタル信号× （ｎ）をリアルタイムで
書込むとともに、ＲＡＭ４に記憶された複数個のデータ
を高速で読出す。したがって、ＲＡＭ４の読出出力はデ
ィジタル信号ｘ（ｎ）が時間軸方向に圧縮されたものと
なる。ＲＡＭ４の出力は累積器８の一方入力に与えられ
る。
一方、ＲＯＭ６には、前述した有限点のインパルス応答
データｈ（ｎ）が予め設定される。ＲＯＭ６には、アド
レスコントローラ７が接続され、その読出が制御される
。ＲＯＭ６の続出出力は、累積！Ｉ８の他方入力に与え
られる。この累積器８は前述の（２）式の演算を行ない
、ｆ２なる周波数で標本化されたディジタル信号ｙ（ｎ
）を出力し出力端４３に与える。
データｈ（ｎ）が予め設定される。ＲＯＭ６には、アド
レスコントローラ７が接続され、その読出が制御される
。ＲＯＭ６の続出出力は、累積！Ｉ８の他方入力に与え
られる。この累積器８は前述の（２）式の演算を行ない
、ｆ２なる周波数で標本化されたディジタル信号ｙ（ｎ
）を出力し出力端４３に与える。
第３図はこの発明の背景となる従来の標本化周波数変換
器の一例を示すブロック図である。なお、この第３図の
標本化周波数変換器では、ｆｌなる周波数で標本化され
たディジタル信号× （ｎ）をｆ２なる周波数で標本化
されたディジタル信号ｙ（ｎ）に変換（以下正変換と称
す）できるとともに、ｆ２なる周波数で標本化されたデ
ィジタル信号ｙ（ｎ）をｆｌなる周波数で標本化された
ディジタル信号× （ｎ）に変換（以下逆変換と称す）
することができる。
器の一例を示すブロック図である。なお、この第３図の
標本化周波数変換器では、ｆｌなる周波数で標本化され
たディジタル信号× （ｎ）をｆ２なる周波数で標本化
されたディジタル信号ｙ（ｎ）に変換（以下正変換と称
す）できるとともに、ｆ２なる周波数で標本化されたデ
ィジタル信号ｙ（ｎ）をｆｌなる周波数で標本化された
ディジタル信号× （ｎ）に変換（以下逆変換と称す）
することができる。
構成において、ＲＡ〜１４は正変換用のＷＥ（Ｗｒｌｔ
ｅ Ｅｎａｂｌｅ ） ：）ントローラ９ａと逆変換
用のＷＥシコンローラ９ｂとによってその書込および読
出のタイミングが制御される。また、ＲＡＭ４は正変換
用のアドレスコントローラ５ａと逆変換用のアドレスコ
ントローラ５ｂとによってその書込あるいは読出のアド
レス指定が行なわれる。
ｅ Ｅｎａｂｌｅ ） ：）ントローラ９ａと逆変換
用のＷＥシコンローラ９ｂとによってその書込および読
出のタイミングが制御される。また、ＲＡＭ４は正変換
用のアドレスコントローラ５ａと逆変換用のアドレスコ
ントローラ５ｂとによってその書込あるいは読出のアド
レス指定が行なわれる。
ＷＥコントローラ９ａおよび９ｂとＲＡＭ４との間には
セレクタ１１が介挿される。同様に、アドレスコントロ
ーラ５ａおよび５ｂとＲＡＭ４との闇にはセレクタ１０
が介挿される。これらセレクタ１０および１１には、切
替信号入力端子１３から切替信号が与えられる。すなわ
ち、第３図に示す標本化周波数変換器が正変換を行なう
場合、ＲＡＭ４はＷＥコントローラ９ａおよびアドレス
コントローラ５ａによってそのアクセスが制御される。
セレクタ１１が介挿される。同様に、アドレスコントロ
ーラ５ａおよび５ｂとＲＡＭ４との闇にはセレクタ１０
が介挿される。これらセレクタ１０および１１には、切
替信号入力端子１３から切替信号が与えられる。すなわ
ち、第３図に示す標本化周波数変換器が正変換を行なう
場合、ＲＡＭ４はＷＥコントローラ９ａおよびアドレス
コントローラ５ａによってそのアクセスが制御される。
しかし、逆変換を行なう場合、ＲＡＭ４はＷＥシコンロ
ーラ９ｂおよびアドレスコント０−５５ｂによってその
アクセスが制御される。ＲＡＭ４の続出出力は累積器８
に与えられる。
ーラ９ｂおよびアドレスコント０−５５ｂによってその
アクセスが制御される。ＲＡＭ４の続出出力は累積器８
に与えられる。
一方、正変換および逆変換を行なう目的で、２つのＲＯ
Ｍ６ａおよび６ｂが設けられる。ＲＯＭ６ａは正変換用
のＲＯＭであり、たとえば第４図（ａ ）に示すような
正変換用のインパルス応答データが予め設定される。ま
た、ＲＯＭ６ｂは逆変換用のＲＯＭであり、たとえば第
４図（ｂ）に示すような逆変換用のインパルス応答デー
タが予め設定される。ＲＯＭ６ａには、アドレスコント
ローラ７ａが接続され、その読出がＩＩＩＩＩｌされる
。また、ＲＯＭ６ｂには、アドレスコントローラ７ｂが
接続され、その読出が制御される。ＲＯＭ ６ａおよび
６ｂの出力はセレクタ１２に与えられる。
Ｍ６ａおよび６ｂが設けられる。ＲＯＭ６ａは正変換用
のＲＯＭであり、たとえば第４図（ａ ）に示すような
正変換用のインパルス応答データが予め設定される。ま
た、ＲＯＭ６ｂは逆変換用のＲＯＭであり、たとえば第
４図（ｂ）に示すような逆変換用のインパルス応答デー
タが予め設定される。ＲＯＭ６ａには、アドレスコント
ローラ７ａが接続され、その読出がＩＩＩＩＩｌされる
。また、ＲＯＭ６ｂには、アドレスコントローラ７ｂが
接続され、その読出が制御される。ＲＯＭ ６ａおよび
６ｂの出力はセレクタ１２に与えられる。
このセレクタ１２には、上述の切替信号入力端子１３か
ら切替信号が与えられる。すなわち、正変換を行なう場
合ＲＯＭ６ａの読出出力が累積８８に与えられる。しか
し、逆変換を行なう場合はＲＯＭ６ｂの読出出力が累積
器８に与えられる。
ら切替信号が与えられる。すなわち、正変換を行なう場
合ＲＯＭ６ａの読出出力が累積８８に与えられる。しか
し、逆変換を行なう場合はＲＯＭ６ｂの読出出力が累積
器８に与えられる。
第４図（ａ ）および（ｂ）は、それぞれ、第３図に示
すＲＯＭ６ａおよび６ｂの記憶領域を示す図解図である
。図において、ＲＯＭ６ａには、Ｎ個の正変換用のイン
パルス応答データが予め設定される。また、ＲＯＭ６ｂ
には、逆変換用のＮ個のインパルス応答データが予め設
定される。
すＲＯＭ６ａおよび６ｂの記憶領域を示す図解図である
。図において、ＲＯＭ６ａには、Ｎ個の正変換用のイン
パルス応答データが予め設定される。また、ＲＯＭ６ｂ
には、逆変換用のＮ個のインパルス応答データが予め設
定される。
第５図は第３図に示す標本化周波数変換器の動作を説゛
明するためのタイムチャートである。以下、第３図ない
し第５図を参照して従来の一標本化周波数変換器の動作
について説明する。
明するためのタイムチャートである。以下、第３図ない
し第５図を参照して従来の一標本化周波数変換器の動作
について説明する。
まず、累積器８は標本化周波数の１周期の間に１サンプ
ルの累積演算を行なわなければならない。
ルの累積演算を行なわなければならない。
そして、その１サンプルの変換に必要なデータの個数猛
前述の第（２）ないし第（４）式からΔ−−１２−１１
個となる。したがって、標本化周波数の１周期の間にＲ
ＡＭ４からは６１個のデータが読出される。また、ＲＯ
Ｍ６ａあるいは６ｂがら６１個のインパルス応答データ
が読出される。
前述の第（２）ないし第（４）式からΔ−−１２−１１
個となる。したがって、標本化周波数の１周期の間にＲ
ＡＭ４からは６１個のデータが読出される。また、ＲＯ
Ｍ６ａあるいは６ｂがら６１個のインパルス応答データ
が読出される。
そのために、アドレスコントローラ５ａあるいは５ｂは
ＲＡＭ４に対し、ＡＡｏないしＡ Ａ、、、のアドレス
を順次指定する。ここで、ＷＥコントローラ９ａあるい
は９ｂから出力されるＷＥ信号はハイレベルのときにＲ
ＡＭ４を読出モードとし、ローレベルのときにＲＡＭ４
をライトモードととする。したがって、第５図に示すよ
うに、ＡＡ。
ＲＡＭ４に対し、ＡＡｏないしＡ Ａ、、、のアドレス
を順次指定する。ここで、ＷＥコントローラ９ａあるい
は９ｂから出力されるＷＥ信号はハイレベルのときにＲ
ＡＭ４を読出モードとし、ローレベルのときにＲＡＭ４
をライトモードととする。したがって、第５図に示すよ
うに、ＡＡ。
ないしＡＡ、ニー、のアドレスが指定されているときＷ
Ｅｍ号はハイレベルとなっている。
Ｅｍ号はハイレベルとなっている。
一方、上述のＲＡＭ４の読出のためのアドレス指定に同
期してＲＯＭ６ａあるいは６ｂの読出のためのアドレス
指定が行なわれる。すなわち、アドレスコントローラ７
ａあるいは７ｂはＲＯＭ６ａあるいは６ｂから６１個の
データを出力させるために、ＯＡｏないしＯＡ
のアドレスを指Ａ抗／１ 定する。
期してＲＯＭ６ａあるいは６ｂの読出のためのアドレス
指定が行なわれる。すなわち、アドレスコントローラ７
ａあるいは７ｂはＲＯＭ６ａあるいは６ｂから６１個の
データを出力させるために、ＯＡｏないしＯＡ
のアドレスを指Ａ抗／１ 定する。
累積器８はＲＡＭ４から読出される原データとＲＯＭ６
ａあるいは６ｂから読出されるインパルス応答データと
を順次乗算しさらに累積する。そして、６１個のデータ
の累積が終了すると、その結果を出力端子３に出力する
。これで、１サンプル分の変換が終了する。
ａあるいは６ｂから読出されるインパルス応答データと
を順次乗算しさらに累積する。そして、６１個のデータ
の累積が終了すると、その結果を出力端子３に出力する
。これで、１サンプル分の変換が終了する。
続いて、第５図に示すようにＷＥ信号がローレベルとな
り、ＲＡＭ４のアドレスＡＡ が指定１４ される。そして、この指定されたアドレスに入力端子２
からのディジタル信号の１サンプル分のデータが書込ま
れる。以後、標本化周波数の１周期が続いている場合は
、たとえば累積器８の演算機能が停止され、標本化周波
数変換のための演算は何ら行なわれない。以後、標本化
周波数の１周期ごとに上述の動作が練り返して行なわれ
出力端子３からは標本化周波数の変換されたディジタル
信号が連続して出力される。
り、ＲＡＭ４のアドレスＡＡ が指定１４ される。そして、この指定されたアドレスに入力端子２
からのディジタル信号の１サンプル分のデータが書込ま
れる。以後、標本化周波数の１周期が続いている場合は
、たとえば累積器８の演算機能が停止され、標本化周波
数変換のための演算は何ら行なわれない。以後、標本化
周波数の１周期ごとに上述の動作が練り返して行なわれ
出力端子３からは標本化周波数の変換されたディジタル
信号が連続して出力される。
次に、第３図に示す標本化周波数変換器の欠点ないし問
題点について説明する。第３図の標本化周波数変換器で
は、標本化周波数の正変換および逆変換が行なえるが、
そのために正変換用のアクセス制御回路と逆変換用のア
クセス制御回路とが必要になる。具体的には、ＲＡＭ４
のアクセス制御のために正変換用と逆変換用との２つの
ＷＥコントローラ９ａおよび９ｂと、２つのアドレスコ
ントローラ５ａおよび５ｂとが必要になる。また、ＲＯ
Ｍ６ａおよび６ｂのそれぞれのアクセス制御のために２
つのアドレスコントローラ７ａおよび７ｂが必要になる
。このように、正変換と逆変換とのアクセス制御が共通
化できないのは、ＲＯＭ６ａおよび６ｂに設定されるデ
ータの個数およびその設定順序に起因している。このこ
とを具体的な数値を例にあげて説明する。まず、Ｆｌ：
Ｆ２−Ｍ ： Ｌの関係において、Ｍ−８，Ｌ−７とす
る。
題点について説明する。第３図の標本化周波数変換器で
は、標本化周波数の正変換および逆変換が行なえるが、
そのために正変換用のアクセス制御回路と逆変換用のア
クセス制御回路とが必要になる。具体的には、ＲＡＭ４
のアクセス制御のために正変換用と逆変換用との２つの
ＷＥコントローラ９ａおよび９ｂと、２つのアドレスコ
ントローラ５ａおよび５ｂとが必要になる。また、ＲＯ
Ｍ６ａおよび６ｂのそれぞれのアクセス制御のために２
つのアドレスコントローラ７ａおよび７ｂが必要になる
。このように、正変換と逆変換とのアクセス制御が共通
化できないのは、ＲＯＭ６ａおよび６ｂに設定されるデ
ータの個数およびその設定順序に起因している。このこ
とを具体的な数値を例にあげて説明する。まず、Ｆｌ：
Ｆ２−Ｍ ： Ｌの関係において、Ｍ−８，Ｌ−７とす
る。
また、ＲＯＭ６ａおよび６ｂに設定されるインパルス応
答データの個数Ｎ個を１０２４個とする。
答データの個数Ｎ個を１０２４個とする。
ここで、１回の累積演算のために必要なデータ個数Δ−
は、正変換の場合Δｍ−Ｎ／Ｌとなり、逆変換の場合Δ
ｒ＊−Ｎ／Ｍとなる。このことから明らかなように、正
変換と逆変換とではΔ−の数が明らかに異なる。したが
って、１サンプルの累積演算のためにＲＡＭ４から読出
すべきデータの数が正変換と逆変換とで異なり、２系統
のアクセス制御が必要となる。また、逆変換の場合はΔ
鋤−１０２４／８−１２８と割り切れるが、正変換の場
合はΔ−−１０２４／７−１４６．・・・と割り切れな
い。したがって、正変換の場合Δ−は１４６あるいは１
４７の２通りの値をとる。このことが、さらにアクセス
制御の共通化の妨げとなる。
は、正変換の場合Δｍ−Ｎ／Ｌとなり、逆変換の場合Δ
ｒ＊−Ｎ／Ｍとなる。このことから明らかなように、正
変換と逆変換とではΔ−の数が明らかに異なる。したが
って、１サンプルの累積演算のためにＲＡＭ４から読出
すべきデータの数が正変換と逆変換とで異なり、２系統
のアクセス制御が必要となる。また、逆変換の場合はΔ
鋤−１０２４／８−１２８と割り切れるが、正変換の場
合はΔ−−１０２４／７−１４６．・・・と割り切れな
い。したがって、正変換の場合Δ−は１４６あるいは１
４７の２通りの値をとる。このことが、さらにアクセス
制御の共通化の妨げとなる。
一方、第５図に示されるＲＯＭ６ａあるいは６ｂのアド
レス指定において、 ΔＡ−ＯＡｔ −０Ａｏ −””−ＯＡ、−１−ＯＡ、
ｍ−１’とすると、前述の（２）式より１ΔＡｌ−Ｌと
なり、正変換では１ΔＡ１−７となり、逆変換では１Δ
Ａ１−８となる。すなわち、正変換の場合第４図（ａ）
に示すインパルス応答データを７個ごとに読出制御し、
逆変換の場合第４図（ｂ）に示すインパルス応答データ
を８個ごとに続出制御しなければならない。したがうて
、ＲＯＭ６ａおよび６ｂのアクセス制御を個別に行なう
必要がある。
レス指定において、 ΔＡ−ＯＡｔ −０Ａｏ −””−ＯＡ、−１−ＯＡ、
ｍ−１’とすると、前述の（２）式より１ΔＡｌ−Ｌと
なり、正変換では１ΔＡ１−７となり、逆変換では１Δ
Ａ１−８となる。すなわち、正変換の場合第４図（ａ）
に示すインパルス応答データを７個ごとに読出制御し、
逆変換の場合第４図（ｂ）に示すインパルス応答データ
を８個ごとに続出制御しなければならない。したがうて
、ＲＯＭ６ａおよび６ｂのアクセス制御を個別に行なう
必要がある。
上述のように、従来の標本化周波数変換器では、正変換
と逆変換とでアクセス制御の共通化を図ることができず
、回路が大形になりてしまうとともに、高価になってし
まうという欠点があった。
と逆変換とでアクセス制御の共通化を図ることができず
、回路が大形になりてしまうとともに、高価になってし
まうという欠点があった。
それゆえに、この発明の主たる目的は、上述のような欠
点を解消し得る信号処理回路を提供することである。
点を解消し得る信号処理回路を提供することである。
この発明は、要約すれば、第１の標本化周波数あるいは
第１の標本化周波数とは興なる第２の標本化周波数で標
本化された第１あるいは第２のディジタル信号を第２あ
るいは第１のディジタル信号に変換するための信号処理
回路であって、第１のディジタル信号を第２のディジタ
ル信号に変換するための第１の演算手段の１回の積和演
算に用いられるデータ個数と、第２のディジタル信号を
第１のディジタル信号に変換するための第２の演算手段
の１回の積和演算に用いられるデータ個数とを等しくす
るために、第１の標本化周波数と第２の標本化周波数と
の比率に応じて第１の記憶手段の設定データ数と第２の
記憶手段の設定データ数とを異ならせ、積和演算のため
のデータの読出あるいは書込制御を簡略化できるように
したものである。
第１の標本化周波数とは興なる第２の標本化周波数で標
本化された第１あるいは第２のディジタル信号を第２あ
るいは第１のディジタル信号に変換するための信号処理
回路であって、第１のディジタル信号を第２のディジタ
ル信号に変換するための第１の演算手段の１回の積和演
算に用いられるデータ個数と、第２のディジタル信号を
第１のディジタル信号に変換するための第２の演算手段
の１回の積和演算に用いられるデータ個数とを等しくす
るために、第１の標本化周波数と第２の標本化周波数と
の比率に応じて第１の記憶手段の設定データ数と第２の
記憶手段の設定データ数とを異ならせ、積和演算のため
のデータの読出あるいは書込制御を簡略化できるように
したものである。
この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。
第６図はこの発明の一実施例を示すブロック図である。
構成において、第６図の実施例は以下の点を除いて第３
図の実施例と同様であり、相当する部分には同様の参照
番号を付しその説明を省略する。第６図の実施例の特徴
の１つは、正変換あるいは逆変換にかかわらず、１つの
アドレスコントローラ５および１つのＷＥシコンローラ
９でＲＡＭ４のアクセス制御を行なうようにしたことで
ある。また、第６図の実施例の他の特徴は、正変換用の
インパルス応答データが設定さるＲＯＭ６０ａと逆変換
用のインパルス応答データが設定されるＲＯＭ６０ｂと
を設け、正変換あるいは逆変換にかかわらず、これらＲ
ＯＭ６０ａおよび６０ｂのアクセス制御を１つのアドレ
スコントローラ７で行なうようにしたことである。
図の実施例と同様であり、相当する部分には同様の参照
番号を付しその説明を省略する。第６図の実施例の特徴
の１つは、正変換あるいは逆変換にかかわらず、１つの
アドレスコントローラ５および１つのＷＥシコンローラ
９でＲＡＭ４のアクセス制御を行なうようにしたことで
ある。また、第６図の実施例の他の特徴は、正変換用の
インパルス応答データが設定さるＲＯＭ６０ａと逆変換
用のインパルス応答データが設定されるＲＯＭ６０ｂと
を設け、正変換あるいは逆変換にかかわらず、これらＲ
ＯＭ６０ａおよび６０ｂのアクセス制御を１つのアドレ
スコントローラ７で行なうようにしたことである。
第７図（ａ）は第６図に示すＲＯＭ６０ａの記憶領域を
示す図解図であり、第７図（ｂ）は第６図に示すＲＯＭ
６０ｂの記憶領域を示す図解図である。なお、これら第
７図（ａ ）および（ｂ）では、ｆｌ ： ｆ２−８
： ７の場合のデータ設定例を示している。
示す図解図であり、第７図（ｂ）は第６図に示すＲＯＭ
６０ｂの記憶領域を示す図解図である。なお、これら第
７図（ａ ）および（ｂ）では、ｆｌ ： ｆ２−８
： ７の場合のデータ設定例を示している。
図において、ＲＯＭ６０ａには７００個のインパルス応
答データが設定される。また、ＲＯＭ６０ｂには８００
個のインパルス応答データが設定される。すなわち、Ｒ
ＯＭ６０ａおよび６０ｂには、従来とは興なり、標本化
周波数の変換比率に応じた異なった個数のインパルス応
答データが設定される。これによって、累積−８が１回
の積和演算（１サンプルに対する積和演算）のために用
いるインパルス応答データの個数Δ■は、正変換あるい
は逆変換にかかわらずΔ■−１００と等しくなる。これ
によって、１回の積和演算のためにＲＡＭ４から読出さ
れるデータの個数は、正変換あるいは逆変換にかかわら
ず毎回１００個となる。
答データが設定される。また、ＲＯＭ６０ｂには８００
個のインパルス応答データが設定される。すなわち、Ｒ
ＯＭ６０ａおよび６０ｂには、従来とは興なり、標本化
周波数の変換比率に応じた異なった個数のインパルス応
答データが設定される。これによって、累積−８が１回
の積和演算（１サンプルに対する積和演算）のために用
いるインパルス応答データの個数Δ■は、正変換あるい
は逆変換にかかわらずΔ■−１００と等しくなる。これ
によって、１回の積和演算のためにＲＡＭ４から読出さ
れるデータの個数は、正変換あるいは逆変換にかかわら
ず毎回１００個となる。
したがって、ＲＡＭ４のアクセス制御を正変換時と逆変
換時とで共通化することができ、１つ・のアドレスコン
トローラ５および１つのＷＥシコンローラ９でＲＡＭ４
のアクセス制御が行なえる。
換時とで共通化することができ、１つ・のアドレスコン
トローラ５および１つのＷＥシコンローラ９でＲＡＭ４
のアクセス制御が行なえる。
次に、ＲＯＭ６０ａには、１回の積和演算のために用い
られるインパルス応答データ（たとえばｈ＋ （ｏ）
、 ｈ、 （７）、・・・、ｈ、（６Ｅｌ）。
られるインパルス応答データ（たとえばｈ＋ （ｏ）
、 ｈ、 （７）、・・・、ｈ、（６Ｅｌ）。
ｈ＋（６９３））が各行ごとにまとめられて設定されて
いる。さらに、各行のインパルス応答データは読出すべ
き順番に配列されて設定されている。
いる。さらに、各行のインパルス応答データは読出すべ
き順番に配列されて設定されている。
同様に、ＲＯＭ６０ｂには、１回の積和演算に用いられ
るインパルス応答データが各行ごとにまとめられて設定
されている。そして、各行のインパルス応答データは読
出すべき順番に配列されて設定されている。このように
ＲＯＭ６０ａ ８よび６０ｂのインパルス応答データの
設定順序を選ぶことによって、ＲＯＭ６０ａおよび６０
ｂのアクセス制−を１つのアドレスコントローラ７で行
なうことができる。すなわち、アドレスコントローラ７
は全く同じタイミングでＲＯＭ６０ａおよび６ｏｂの列
方向のアドレスを更新するとともに、行方向のアドレス
を更新する。なお、列方向および行方向のアドレスはそ
れぞれの最終のアドレスが指定されると、次は先頭のア
ドレスにＩ［帰する。
るインパルス応答データが各行ごとにまとめられて設定
されている。そして、各行のインパルス応答データは読
出すべき順番に配列されて設定されている。このように
ＲＯＭ６０ａ ８よび６０ｂのインパルス応答データの
設定順序を選ぶことによって、ＲＯＭ６０ａおよび６０
ｂのアクセス制−を１つのアドレスコントローラ７で行
なうことができる。すなわち、アドレスコントローラ７
は全く同じタイミングでＲＯＭ６０ａおよび６ｏｂの列
方向のアドレスを更新するとともに、行方向のアドレス
を更新する。なお、列方向および行方向のアドレスはそ
れぞれの最終のアドレスが指定されると、次は先頭のア
ドレスにＩ［帰する。
このような目的で、列方向および行方向の最終のアドレ
スには先頭アドレスへの＊＊を指令する信号が含まれて
もよい。
スには先頭アドレスへの＊＊を指令する信号が含まれて
もよい。
なお、上述した動作以外の他の基本的な動作は第５図に
示すタイムチャートとほぼ同様であり、容易に理解され
るであろうからその説明を省略する。
示すタイムチャートとほぼ同様であり、容易に理解され
るであろうからその説明を省略する。
以上のように、この発明によれば、第１記憶手段の設定
データ数と第２記一手段の設定データ数とを異ならせ第
１の演算手段の１回の積和演算に用いられるデータ個数
と第２の演算手段の１回の積和演算に用いられるデータ
個数とを等しくするようにしたので、積和演算のための
データの読出あるいは書込制御が従来に比べて非常に簡
単になる。そのため、第１の標本化周波数から第２の標
本化周波数への変換と、第２の標本化周波数から第１の
標本化周波数への変換とでデータの書込あるいは読出制
御のための手段を共通化することができ、装置を簡単か
つ安価にすることができる。
データ数と第２記一手段の設定データ数とを異ならせ第
１の演算手段の１回の積和演算に用いられるデータ個数
と第２の演算手段の１回の積和演算に用いられるデータ
個数とを等しくするようにしたので、積和演算のための
データの読出あるいは書込制御が従来に比べて非常に簡
単になる。そのため、第１の標本化周波数から第２の標
本化周波数への変換と、第２の標本化周波数から第１の
標本化周波数への変換とでデータの書込あるいは読出制
御のための手段を共通化することができ、装置を簡単か
つ安価にすることができる。
第１図はディジタルローパスフィルタを用いて標本化周
波数の変換を行なう場合の概念的な構成を示すブロック
図である。第２図は第１図に示すような標本化周波数変
換器をハード的に構成した一場合の一例を示すブロック
図である。第３図はこの発明の背景となる従来の標本化
周波数−換器の一例を示すブロック図である。第４図（
ａ ）および（ｂ）は、それぞれ、第３図に示すＲＯＭ
６ａおよび６ｂの記憶領域を示す図解図である。第５図
は第３図の装置の動作を説明するためのタイムチャート
である。第６図はこの発明の一実施例を示すブロック図
である。第７図（ａ）および（ｂ）は、それぞれ、第６
図に示すＲＯＭ６０ａおよび６０ｂの記憶領域を示す図
解図である。 図において、２は入力端子、４はＲＡＭ、５および７は
アドレスコントローラ、８は累積器、９はＷＥコントロ
ーラ、１２はセレクタ、６０ａおよびＢｏｂはＲＯＭを
示す。 代理人 葛 野 信 −（外１名）
波数の変換を行なう場合の概念的な構成を示すブロック
図である。第２図は第１図に示すような標本化周波数変
換器をハード的に構成した一場合の一例を示すブロック
図である。第３図はこの発明の背景となる従来の標本化
周波数−換器の一例を示すブロック図である。第４図（
ａ ）および（ｂ）は、それぞれ、第３図に示すＲＯＭ
６ａおよび６ｂの記憶領域を示す図解図である。第５図
は第３図の装置の動作を説明するためのタイムチャート
である。第６図はこの発明の一実施例を示すブロック図
である。第７図（ａ）および（ｂ）は、それぞれ、第６
図に示すＲＯＭ６０ａおよび６０ｂの記憶領域を示す図
解図である。 図において、２は入力端子、４はＲＡＭ、５および７は
アドレスコントローラ、８は累積器、９はＷＥコントロ
ーラ、１２はセレクタ、６０ａおよびＢｏｂはＲＯＭを
示す。 代理人 葛 野 信 −（外１名）
Claims (1)
- 【特許請求の範囲】 （１） 第１の標本化周波数あるいは前記第１の標本化
周波数とは興なる第２の標本化周波数で標本化された第
１あるいは第２のディジタル信号を前記第２あるいは第
１のディジタル信号に変換するための信号処理回路であ
って、 前記Ｗ４１あるい第２のディジタル信号を入力するため
の入力手段、 前記入力手段から入力される第１あるいは第２のディジ
タル信号が順次的に書込まれ、かつその書込速度よりも
速い速度で読出される記憶圧縮手段、 前記第１のディジタル信号を前記第２のディジタル信号
に変換するための複数のデータが予め設定される第１の
記憶手段、 前記第２のディジタル信号を前記第１のディジタル信号
に変換するための複数のデータが予め設定される第２の
記憶手段、 前記記憶圧縮手段から読出される第１のディジタル信号
と前記第１の記憶手段から読出されるデータとの積和を
演算して前記第１のディジタル信号を前記第２のディジ
タル信号に変換するための第１の演算手段、および 前記記憶圧縮手段から読出される第２のディジタル信号
と前記第２の記憶手段から読出されるデータとの積和を
演算して前記第２のディジタル信号を前記第１のディジ
タル信号に変換するための第２の演算手段を備え、 前記第１の演算手段の１回の積和演算に用いられるデー
タ個数と前記第２の演算手段の１回の積和演算に用いら
れるデータ個数とを等しくするために、前記第１の標本
化周波数と前記第２の標本化周波数との比率に応じて前
記第１の記憶手段の設定データ数と前記第２の記憶手段
の設定データ数とを異ならせたことを特徴とする、信号
処理回路。 （２′） 前記第１の演算手段による演算および前記
第２の演算手段による演算にかかわらず、前記記憶圧縮
手段からのデータの読出を一定のタイミングで行なう手
段を含む、特許請求の範囲第１墳記載の信号処理回路。 （３） 前記第１あるいは第２の記憶手段からのデータ
の読出のためのアドレス指定がアドレス順次に行なえる
ように前記第１あるいは第２の記憶手段の前記データの
設定順序を選び、前記第１の演算手段による演算および
前記第２の演算手段による演算にかかわらず、前記第１
の記憶一手段および前記第２の記憶手段からのデータの
続出を一定のタイミングで行なう手段を含む、特許請求
の範囲第１項または第２項記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2420782A JPS58141025A (ja) | 1982-02-16 | 1982-02-16 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2420782A JPS58141025A (ja) | 1982-02-16 | 1982-02-16 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58141025A true JPS58141025A (ja) | 1983-08-22 |
Family
ID=12131857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2420782A Pending JPS58141025A (ja) | 1982-02-16 | 1982-02-16 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991012664A1 (en) * | 1990-02-16 | 1991-08-22 | Sony Corporation | Sampling rate conversion apparatus |
-
1982
- 1982-02-16 JP JP2420782A patent/JPS58141025A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991012664A1 (en) * | 1990-02-16 | 1991-08-22 | Sony Corporation | Sampling rate conversion apparatus |
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