JP3243831B2 - Ｆｉｒ型フィルタ - Google Patents
Ｆｉｒ型フィルタInfo
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- JP3243831B2 JP3243831B2 JP10881392A JP10881392A JP3243831B2 JP 3243831 B2 JP3243831 B2 JP 3243831B2 JP 10881392 A JP10881392 A JP 10881392A JP 10881392 A JP10881392 A JP 10881392A JP 3243831 B2 JP3243831 B2 JP 3243831B2
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Description
【０００１】
【産業上の利用分野】この発明は、ＦＩＲ型フィルタに
関し、特に、必要なメモリ量が低減されたＦＩＲ型フィ
ルタに関する。
関し、特に、必要なメモリ量が低減されたＦＩＲ型フィ
ルタに関する。
【０００２】
【従来の技術】ＦＩＲ型フィルタとして、図１に示す非
巡回型のものが知られている。図において、三角形のブ
ロックが乗算器を表し、四角形のブロックがＤの遅延量
のメモリを表し、丸のブロックが加算器を表す。これら
のブロックの表記は、以下の説明でも同様である。この
図１のＦＩＲ型フィルタが下記の式で表される出力ｙk
を発生することは良く知られている。
巡回型のものが知られている。図において、三角形のブ
ロックが乗算器を表し、四角形のブロックがＤの遅延量
のメモリを表し、丸のブロックが加算器を表す。これら
のブロックの表記は、以下の説明でも同様である。この
図１のＦＩＲ型フィルタが下記の式で表される出力ｙk
を発生することは良く知られている。
【０００３】
【数１】
【０００４】このように、従来の非巡回型の構成のｎ次
のＦＩＲ型フィルタでは、ｎ個のメモリが必要であっ
た。これに対してコンボリューションの途中結果だけを
記憶する巡回型の構成を用いることによって、ｍ：１の
間引きを行う時に、メモリをｎ／ｍに節減できる方法が
提案されている。この巡回型の構成は、下記の数式で表
される出力を発生する。
のＦＩＲ型フィルタでは、ｎ個のメモリが必要であっ
た。これに対してコンボリューションの途中結果だけを
記憶する巡回型の構成を用いることによって、ｍ：１の
間引きを行う時に、メモリをｎ／ｍに節減できる方法が
提案されている。この巡回型の構成は、下記の数式で表
される出力を発生する。
【０００５】
【数２】
【０００６】ｗk は、図２に示すような時変係数の巡回
型回路で構成できる。すなわち、時刻ｋ−ｎでメモリを
リセット（クリア）し、且つ乗算器係数αをα＝ａn と
し、乗算結果ａn ｘk-n をメモリに取り込む。以下、時
刻ｋ迄、αを下記のように変化させながら、巡回演算を
行う。
型回路で構成できる。すなわち、時刻ｋ−ｎでメモリを
リセット（クリア）し、且つ乗算器係数αをα＝ａn と
し、乗算結果ａn ｘk-n をメモリに取り込む。以下、時
刻ｋ迄、αを下記のように変化させながら、巡回演算を
行う。
【０００７】ｋ＋１の時刻から再び上述と同様に、αを
ａn からａ0 迄変えながら演算すると、 ｗk+n ＝ａ0 ｘk+n ＋ａ1 ｘk+n-1 ＋ａ2 ｘk+n-2 ＋・・・・＋ａn ｘk+1 が得られる。
ａn からａ0 迄変えながら演算すると、 ｗk+n ＝ａ0 ｘk+n ＋ａ1 ｘk+n-1 ＋ａ2 ｘk+n-2 ＋・・・・＋ａn ｘk+1 が得られる。
【０００８】一方、出力は、 ｙk ＝ｗk ｙk+n ＝ｗk+n ｙk+2n＝ｗk+2n ・・・・・ のように、ｎ個おきの出力が１組の巡回型構成で得られ
る。
る。
【０００９】また、ＦＩＲ型フィルタとして係数が対称
のものが知られている。非巡回型の従来の構成では、図
３に示す非巡回型構成を図４に示す構成に変形すること
によって、乗算器の数を減少できる。
のものが知られている。非巡回型の従来の構成では、図
３に示す非巡回型構成を図４に示す構成に変形すること
によって、乗算器の数を減少できる。
【００１０】
【発明が解決しようとする課題】先に提案されている巡
回型の構成によりメモリを節減するものは、コンボリュ
ーションの数式を変更しており、二つの乗算器を必要と
し、乗算回数が増える問題があった。
回型の構成によりメモリを節減するものは、コンボリュ
ーションの数式を変更しており、二つの乗算器を必要と
し、乗算回数が増える問題があった。
【００１１】従って、この発明の目的は、巡回型の構成
でメモリを節減することができるとともに、乗算器およ
び乗算回数を従来と同等とできるＦＩＲ型フィルタを提
供することにある。
でメモリを節減することができるとともに、乗算器およ
び乗算回数を従来と同等とできるＦＩＲ型フィルタを提
供することにある。
【００１２】
【課題を解決するための手段】請求項１の発明は、複数
の係数が循環的にシフトされるシフトレジスタと、入力
ディジタル信号とシフトレジスタからの係数とを乗算す
る複数のＩＩＲセクションと、ＩＩＲセクションの出力
を順次選択するロータリ・セレクタとを有し、ＩＩＲセ
クションは、入力ディジタル信号とシフトレジスタから
の係数とを乗算する乗算器と、遅延用のメモリと、メモ
リの出力を乗算器の出力に加算する加算器と、 加算器か
らの出力と乗算器からの出力とを、メモリに選択的に供
給するスイッチとを有すること を特徴とするＦＩＲ型フ
ィルタである。
の係数が循環的にシフトされるシフトレジスタと、入力
ディジタル信号とシフトレジスタからの係数とを乗算す
る複数のＩＩＲセクションと、ＩＩＲセクションの出力
を順次選択するロータリ・セレクタとを有し、ＩＩＲセ
クションは、入力ディジタル信号とシフトレジスタから
の係数とを乗算する乗算器と、遅延用のメモリと、メモ
リの出力を乗算器の出力に加算する加算器と、 加算器か
らの出力と乗算器からの出力とを、メモリに選択的に供
給するスイッチとを有すること を特徴とするＦＩＲ型フ
ィルタである。
【００１３】請求項２の発明は、シフトレジスタは複数
のＩＩＲセクションに対応する複数のシフトレジスタか
らなり、各ＩＩＲセクションに対して、対応する係数を
循環的に供給するＦＩＲ型フィルタである。
のＩＩＲセクションに対応する複数のシフトレジスタか
らなり、各ＩＩＲセクションに対して、対応する係数を
循環的に供給するＦＩＲ型フィルタである。
【００１４】請求項３の発明は、ＩＩＲセクションの少
なくとも一つは、入力ディジタル信号とシフトレジスタ
からの係数とを乗算する乗算器と、乗算器の出力を遅延
するメモリと、メモリの出力を乗算器の出力に加算する
加算器と、加算器からの出力と乗算器からの出力とを、
メモリに選択的に供給するスイッチとからなり、他のＩ
ＩＲセクションは、入力ディジタル信号とシフトレジス
タからの係数とを乗算する乗算器と、乗算器の出力を遅
延するメモリと、メモリの出力を乗算器の出力に加算す
る加算器とからなるＦＩＲ型フィルタである。
なくとも一つは、入力ディジタル信号とシフトレジスタ
からの係数とを乗算する乗算器と、乗算器の出力を遅延
するメモリと、メモリの出力を乗算器の出力に加算する
加算器と、加算器からの出力と乗算器からの出力とを、
メモリに選択的に供給するスイッチとからなり、他のＩ
ＩＲセクションは、入力ディジタル信号とシフトレジス
タからの係数とを乗算する乗算器と、乗算器の出力を遅
延するメモリと、メモリの出力を乗算器の出力に加算す
る加算器とからなるＦＩＲ型フィルタである。
【００１５】
【作用】間引あるいはレート変換を行う時に、必要とす
るメモリ量を節減でき、時間方向の処理の際のフレーム
メモリあるいは垂直方向の処理の際のラインメモリを節
減できる。また、ＩＩＲセクションには、一つの乗算器
を設ければ良く、ハードウエアを簡単にできる。
るメモリ量を節減でき、時間方向の処理の際のフレーム
メモリあるいは垂直方向の処理の際のラインメモリを節
減できる。また、ＩＩＲセクションには、一つの乗算器
を設ければ良く、ハードウエアを簡単にできる。
【００１６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。先に提案されている図２に示す巡回型
構成によって、ｎ個おきの出力が得られる。図５に示す
ｎ次のフィルタの例は、上述の演算を実現し、さらに、
これらの間の出力を含む出力ｙk を得ることができる。
照して説明する。先に提案されている図２に示す巡回型
構成によって、ｎ個おきの出力が得られる。図５に示す
ｎ次のフィルタの例は、上述の演算を実現し、さらに、
これらの間の出力を含む出力ｙk を得ることができる。
【００１７】図５において、１は、係数を循環的に乗算
器に対して与えるためのシフトレジスタである。この係
数がｎ組のＩＩＲセクションにそれぞれ含まれる乗算器
に供給される。このｎ組のＩＩＲセクションの出力がロ
ータリセレクタ（あるいはマルチプレクサ）Ｓの入力端
子ｓ０、ｓ１、・・・、ｓｎにそれぞれ供給される。ロ
ータリセレクタＳから出力ｙk が取り出される。この図
５の構成では、シフトレジスタ１に格納されている係数
を１クロック毎にシフトし、ロータリセレクタＳの選択
を１クロック毎にシフトし、ロータリセレクタＳで選択
された回路のメモリをリセットすることにより、出力ｙ
k が得られる。
器に対して与えるためのシフトレジスタである。この係
数がｎ組のＩＩＲセクションにそれぞれ含まれる乗算器
に供給される。このｎ組のＩＩＲセクションの出力がロ
ータリセレクタ（あるいはマルチプレクサ）Ｓの入力端
子ｓ０、ｓ１、・・・、ｓｎにそれぞれ供給される。ロ
ータリセレクタＳから出力ｙk が取り出される。この図
５の構成では、シフトレジスタ１に格納されている係数
を１クロック毎にシフトし、ロータリセレクタＳの選択
を１クロック毎にシフトし、ロータリセレクタＳで選択
された回路のメモリをリセットすることにより、出力ｙ
k が得られる。
【００１８】ここで、（ｎ＝４）のＦＩＲ型フィルタの
場合の出力は、 ｙk ＝ａ0 ｘk ＋ａ1 ｘk-1 ＋ａ2 ｘk-2 ＋ａ3 ｘk-3
＋ａ4 ｘk-4 である。この例では、５組のＩＩＲセクションのメモリ
の内容ｗ0 〜ｗ4 が図６に示すように変化する。すなわ
ち、ｗ 0 を例に説明すると、ｗ 0 は入力データ系列がｘ 0
のときはａ 4 ｘ 0 、入力データ系列がｘ 1 のときはａ 3
ｘ 1 がメモリに加えられ、入力データ系列がｘ 2 のと
きはａ 2 ｘ 2 がメモリに加えられ、入力データ系列がｘ
3 のときａ 0 ｘ 4 がメモリに加えられる。メモリの内容
ｗ0 〜ｗ4 は、出力が取り出されるタイミングでリセッ
トされる。
場合の出力は、 ｙk ＝ａ0 ｘk ＋ａ1 ｘk-1 ＋ａ2 ｘk-2 ＋ａ3 ｘk-3
＋ａ4 ｘk-4 である。この例では、５組のＩＩＲセクションのメモリ
の内容ｗ0 〜ｗ4 が図６に示すように変化する。すなわ
ち、ｗ 0 を例に説明すると、ｗ 0 は入力データ系列がｘ 0
のときはａ 4 ｘ 0 、入力データ系列がｘ 1 のときはａ 3
ｘ 1 がメモリに加えられ、入力データ系列がｘ 2 のと
きはａ 2 ｘ 2 がメモリに加えられ、入力データ系列がｘ
3 のときａ 0 ｘ 4 がメモリに加えられる。メモリの内容
ｗ0 〜ｗ4 は、出力が取り出されるタイミングでリセッ
トされる。
【００１９】図５で示すように、入力データｘ k のとき
の５組のＩＩＲセクションのメモリの内容ｗ 0 〜ｗ 4 を
ｗ 0 , k 〜ｗ 4 , k とすると、出力データｙ 4 は次のように
なる。 出力データｙ 4 のタイミングでは、ロータリーセ
レクタＳは図５でＳ0に接続されるから、５組のＩＩＲ
セクションの内、最初のＩＩＲセクションｗ 0 に接続さ
れる。そのためｙ 4 はそのときのｗ 0 の出力となる。そ
れは新係数に新入力データを乗じたものに前回のメモリ
の内容を加えたものである。新係数に新入力データを乗
じたものはａ 0 ｘ 4 であり、前回のメモリの内容はｗ 0 ,
3 であるから、 ｙ 4 ＝ｗ 0,3 ＋ａ 0 ｘ 4 となる。 その後、メモリの内容ｗ 0 は、出力が取り出さ
れるタイミングでリセットされるから、 ｗ 0 , 4 ＝０ となる。 次のタイミングでは、新係数に新入力データを
乗じたものはａ 4 ｘ 5 であり、前回のメモリの内容はｗ
0 , 4 であるから、 となる。出力系列ｙ 5 〜ｙ 8 は同様に下記のようにな
る。 ｙ5 ＝ｗ1,4 ＋ａ0 ｘ5 ， ｗ1,5 ＝０， ｗ1,6 ＝ａ4 ｘ6 ｙ6 ＝ｗ2,5 ＋ａ0 ｘ6 ， ｗ2,6 ＝０， ｗ2,7 ＝ａ4 ｘ7 ｙ7 ＝ｗ3,6 ＋ａ0 ｘ7 ， ｗ3,7 ＝０， ｗ3,8 ＝ａ4 ｘ8 ｙ8 ＝ｗ4,7 ＋ａ0 ｘ8 ， ｗ4,8 ＝０， ｗ4,9 ＝ａ4 ｘ9 出力ｙ9 は、ｗ0 が格納されていたメモリがリセットさ
れた後に、このメモリに格納されていたデータを用い
て、 ｙ9 ＝ｗ0,3 ＋ａ0 ｘ9 ・・・以下同様・・・ で与えられる。
の５組のＩＩＲセクションのメモリの内容ｗ 0 〜ｗ 4 を
ｗ 0 , k 〜ｗ 4 , k とすると、出力データｙ 4 は次のように
なる。 出力データｙ 4 のタイミングでは、ロータリーセ
レクタＳは図５でＳ0に接続されるから、５組のＩＩＲ
セクションの内、最初のＩＩＲセクションｗ 0 に接続さ
れる。そのためｙ 4 はそのときのｗ 0 の出力となる。そ
れは新係数に新入力データを乗じたものに前回のメモリ
の内容を加えたものである。新係数に新入力データを乗
じたものはａ 0 ｘ 4 であり、前回のメモリの内容はｗ 0 ,
3 であるから、 ｙ 4 ＝ｗ 0,3 ＋ａ 0 ｘ 4 となる。 その後、メモリの内容ｗ 0 は、出力が取り出さ
れるタイミングでリセットされるから、 ｗ 0 , 4 ＝０ となる。 次のタイミングでは、新係数に新入力データを
乗じたものはａ 4 ｘ 5 であり、前回のメモリの内容はｗ
0 , 4 であるから、 となる。出力系列ｙ 5 〜ｙ 8 は同様に下記のようにな
る。 ｙ5 ＝ｗ1,4 ＋ａ0 ｘ5 ， ｗ1,5 ＝０， ｗ1,6 ＝ａ4 ｘ6 ｙ6 ＝ｗ2,5 ＋ａ0 ｘ6 ， ｗ2,6 ＝０， ｗ2,7 ＝ａ4 ｘ7 ｙ7 ＝ｗ3,6 ＋ａ0 ｘ7 ， ｗ3,7 ＝０， ｗ3,8 ＝ａ4 ｘ8 ｙ8 ＝ｗ4,7 ＋ａ0 ｘ8 ， ｗ4,8 ＝０， ｗ4,9 ＝ａ4 ｘ9 出力ｙ9 は、ｗ0 が格納されていたメモリがリセットさ
れた後に、このメモリに格納されていたデータを用い
て、 ｙ9 ＝ｗ0,3 ＋ａ0 ｘ9 ・・・以下同様・・・ で与えられる。
【００２０】さらに、この発明によって対称係数フィル
タを構成する場合、タイミング制御を工夫して、巡回ル
ープを減らすことができる。図７は、図６において（ａ
0 ＝ａ4 、ａ1 ＝ａ3 ）としたものである。すなわち、
出力ｙ4 は、時刻ｔ4 におけるメモリの内容ｗ0 とａ0
ｘ4 の和として与えられる。この時にｗ4 に記憶される
値もａ0 ｘ4 であるから、ｗ0 の出力を読み出した後に
ａ0 ｘ4 を加えるようにすれば、メモリｗ4 が不要とな
り、ＩＩＲセクションの一組を省くことができる。但
し、時刻ｔ4 においてｔ3 迄に記憶されていた値の読み
出しとａ0 ｘ4 の書き込みを行う必要があるので、回路
には２倍程度の高速動作が要求される。
タを構成する場合、タイミング制御を工夫して、巡回ル
ープを減らすことができる。図７は、図６において（ａ
0 ＝ａ4 、ａ1 ＝ａ3 ）としたものである。すなわち、
出力ｙ4 は、時刻ｔ4 におけるメモリの内容ｗ0 とａ0
ｘ4 の和として与えられる。この時にｗ4 に記憶される
値もａ0 ｘ4 であるから、ｗ0 の出力を読み出した後に
ａ0 ｘ4 を加えるようにすれば、メモリｗ4 が不要とな
り、ＩＩＲセクションの一組を省くことができる。但
し、時刻ｔ4 においてｔ3 迄に記憶されていた値の読み
出しとａ0 ｘ4 の書き込みを行う必要があるので、回路
には２倍程度の高速動作が要求される。
【００２１】より具体的には、ｔ4 の間にｗ0 をリセッ
トし、その後ａ0 ｘ4 の値が確定してからロードする
か、あるいは図８に示すように、スイッチＳＷ0 〜ＳＷ
3 を設け、ｔ4 の区間の後半でａ0 ｘ4 をメモリにロー
ドするようになされる。図８および以下に説明するブロ
ック図では、メモリに対するリセット信号供給路が省略
されている。
トし、その後ａ0 ｘ4 の値が確定してからロードする
か、あるいは図８に示すように、スイッチＳＷ0 〜ＳＷ
3 を設け、ｔ4 の区間の後半でａ0 ｘ4 をメモリにロー
ドするようになされる。図８および以下に説明するブロ
ック図では、メモリに対するリセット信号供給路が省略
されている。
【００２２】図９は、（ｎ＝１２、１３タップ）で入力
データ系列ｘk を４：１に間引く時の計算処理を示す。
入力データ系列中のｘ0 、ｘ4 、ｘ8 、ｘ 12 、ｘ16、ｘ
20、・・・のタイミングで出力データ系列ｙk の値を形
成する。すなわち、出力データ系列ｙk は、 ｙk ＝ａ0 ｘk ＋ａ1 ｘk-1 ＋・・・＋ａ12 ｘk-12
データ系列ｘk を４：１に間引く時の計算処理を示す。
入力データ系列中のｘ0 、ｘ4 、ｘ8 、ｘ 12 、ｘ16、ｘ
20、・・・のタイミングで出力データ系列ｙk の値を形
成する。すなわち、出力データ系列ｙk は、 ｙk ＝ａ0 ｘk ＋ａ1 ｘk-1 ＋・・・＋ａ12 ｘk-12
【００２３】一例として、ｘ12の時の計算は、 ｙk ＝ｗ0 ＋ａ0 ｘ12 ｗ1 ＝ｗ1 ＋ａ4 ｘ12 ｗ2 ＝ｗ2 ＋ａ8 ｘ12 ｗ0 ＝ ａ12ｘ12
【００２４】ｘ13の時の計算は、 ｗ1 ＝ｗ1 ＋ａ3 ｘ13 ｗ2 ＝ｗ2 ＋ａ7 ｘ13 ｗ0 ＝ｗ0 ＋ａ11ｘ13
【００２５】ｘ14の時の計算は、 ｗ1 ＝ｗ1 ＋ａ2 ｘ14 ｗ2 ＝ｗ2 ＋ａ6 ｘ14 ｗ0 ＝ｗ0 ＋ａ10ｘ14
【００２６】ｘ15の時の計算は、 ｗ1 ＝ｗ1 ＋ａ1 ｘ15 ｗ2 ＝ｗ2 ＋ａ5 ｘ15 ｗ0 ＝ｗ0 ＋ａ9 ｘ15
【００２７】ｘ16の時の計算は、 ｙk+1 ＝ｗ1 ＋ａ0 ｘ16 ｗ2 ＝ｗ2 ＋ａ 4 ｘ16 ｗ0 ＝ｗ 0 ＋ａ8 ｘ16 ｗ1 ＝ ａ12ｘ16
【００２８】この図９に示す演算を実現する構成を図１
０に示す。これは、基本的に図８に構成と同様のもので
あるが、間引きフィルタであるため、係数が格納された
シフトレジスタ１に対して、４個のタップ毎に演算回路
が接続される。
０に示す。これは、基本的に図８に構成と同様のもので
あるが、間引きフィルタであるため、係数が格納された
シフトレジスタ１に対して、４個のタップ毎に演算回路
が接続される。
【００２９】また、係数対称の場合、すなわち、（ａ0
＝ａ12、ａ1 ＝ａ11、ａ2 ＝ａ10、ａ3 ＝ａ9 、ａ4 ＝
ａ8 、ａ5 ＝ａ7 ）の場合では、下記のような動作がな
される。
＝ａ12、ａ1 ＝ａ11、ａ2 ＝ａ10、ａ3 ＝ａ9 、ａ4 ＝
ａ8 、ａ5 ＝ａ7 ）の場合では、下記のような動作がな
される。
【００３０】以上のように、間引きフィルタでは、非巡
回型構成よりも巡回型構成の方が回路構成が簡単にな
り、また、ｎ次のＦＩＲフィルタでｍ：１に間引くとき
は、フィルタの出力をｍ個おきに取り出せば良い。さら
に、巡回型構成による場合にも種々の形があるが、いず
れにしても、対称係数フィルタで、〔ｎ／２〕＋１個の
乗算器と、ｎ個の加算器と、ｎ個のメモリが必要とされ
る。巡回型構成によれば、ｍ個おきに出力を取り出せば
良いので、〔ｎ／ｍ〕＋１組の巡回型回路で実現でき
る。
回型構成よりも巡回型構成の方が回路構成が簡単にな
り、また、ｎ次のＦＩＲフィルタでｍ：１に間引くとき
は、フィルタの出力をｍ個おきに取り出せば良い。さら
に、巡回型構成による場合にも種々の形があるが、いず
れにしても、対称係数フィルタで、〔ｎ／２〕＋１個の
乗算器と、ｎ個の加算器と、ｎ個のメモリが必要とされ
る。巡回型構成によれば、ｍ個おきに出力を取り出せば
良いので、〔ｎ／ｍ〕＋１組の巡回型回路で実現でき
る。
【００３１】次に、この発明をサンプリングレートの変
換に対して適用した幾つかの例について説明する。以下
に述べるものは、サンプリングレートをｍ：ｐに変換す
るもので、（ｍ＞ｐ）のみならず、（ｍ＜ｐ）（但し、
ｍ≠１）の場合でも、レート変換を行うことができる。
換に対して適用した幾つかの例について説明する。以下
に述べるものは、サンプリングレートをｍ：ｐに変換す
るもので、（ｍ＞ｐ）のみならず、（ｍ＜ｐ）（但し、
ｍ≠１）の場合でも、レート変換を行うことができる。
【００３２】ｍ：ｐのサンプリングレート変換を行うに
は、まず、レートをｐ倍に補間し、その後にｍ個おきの
出力を取り出す間引きを行う。その結果、サンプリング
レートは、元のレートのｐ／ｍ倍になる。今、ｎ次（ｎ
＋１タップ）のフィルタによってｐ／ｍのレート変換を
行う際の計算順序について考える。但し、係数対称フィ
ルタを想定する。
は、まず、レートをｐ倍に補間し、その後にｍ個おきの
出力を取り出す間引きを行う。その結果、サンプリング
レートは、元のレートのｐ／ｍ倍になる。今、ｎ次（ｎ
＋１タップ）のフィルタによってｐ／ｍのレート変換を
行う際の計算順序について考える。但し、係数対称フィ
ルタを想定する。
【００３３】より具体的に、１５（＝ｎ）次フィルタに
より３（＝ｍ）：４（＝ｐ）のレート変換を行う場合に
ついて説明する。この例では、図１１に示す計算のよう
に、入力データ系列を４倍のレートに変換し、３個おき
に値を取り出す処理がなされ、これは、図１２の構成で
実現できる。ＩＩＲセクションの数は、図１２のシフト
レジスタ１のたて方向にいくつ行くとメモリがあくかを
考えて定められる。一般的にＩＩＲセクション（ストア
するためのメモリの数）は、ｎとｍとを用いて下記の式
で表される。
より３（＝ｍ）：４（＝ｐ）のレート変換を行う場合に
ついて説明する。この例では、図１１に示す計算のよう
に、入力データ系列を４倍のレートに変換し、３個おき
に値を取り出す処理がなされ、これは、図１２の構成で
実現できる。ＩＩＲセクションの数は、図１２のシフト
レジスタ１のたて方向にいくつ行くとメモリがあくかを
考えて定められる。一般的にＩＩＲセクション（ストア
するためのメモリの数）は、ｎとｍとを用いて下記の式
で表される。
【００３４】ｍs ＝〔（ｎ−１）／ｍ＋１〕 〔 〕は、ガウスのかっこ式で、その数を超えない最大
の整数を表す。
の整数を表す。
【００３５】この図１１の例では、（ｎ＝１５）であ
り、（ｎ＝１３、１４、１５）の時には、 〔（ｎ−１）／３＋１〕＝５ である。
り、（ｎ＝１３、１４、１５）の時には、 〔（ｎ−１）／３＋１〕＝５ である。
【００３６】各ＩＩＲセクションの係数ａi の番号ｉ
は、ｘk のｋが１つ増える毎に、４（＝ｐ）づつ小さく
なっている。また、各ＩＩＲセクションのｗj のｊが一
つ増えるごとに、３（＝ｍ）ずつ大きくなっている。
は、ｘk のｋが１つ増える毎に、４（＝ｐ）づつ小さく
なっている。また、各ＩＩＲセクションのｗj のｊが一
つ増えるごとに、３（＝ｍ）ずつ大きくなっている。
【００３７】次に、フィルタの次数をｎ1 にする。 ｎ1 ＝ｍ×ｍs ｎ1 がｎより大きいときは、ａn+1 〜ａn1の値を０にす
る。ｎがｍで割り切れるときは、ｎ1 とｎとが等しくな
る。
る。ｎがｍで割り切れるときは、ｎ1 とｎとが等しくな
る。
【００３８】ここで、０〜ｍs-1 までのＩＩＲセクショ
ンで使われる係数αj について考えてみる。０番目のＩ
ＩＲセクションの係数ａi は、ｘ0 、ｘ1 、ｘ2 、・・
・、ｘk に対して、ａ0 、ａn1-p、ａn1-2p 、・・・・
・、ａn1-kp の値をとる。但し、ｎ1 −ｋｐが０になっ
たとき、スイッチＳを介して出力し、新しくデータにａ
n1を乗じた値をスイッチＳＷを横に倒してメモリに貯え
る。ｎ1 ＞ｎのときは、メモリをリセットするだけで良
い。
ンで使われる係数αj について考えてみる。０番目のＩ
ＩＲセクションの係数ａi は、ｘ0 、ｘ1 、ｘ2 、・・
・、ｘk に対して、ａ0 、ａn1-p、ａn1-2p 、・・・・
・、ａn1-kp の値をとる。但し、ｎ1 −ｋｐが０になっ
たとき、スイッチＳを介して出力し、新しくデータにａ
n1を乗じた値をスイッチＳＷを横に倒してメモリに貯え
る。ｎ1 ＞ｎのときは、メモリをリセットするだけで良
い。
【００３９】０でないｊ番目のＩＩＲセクションの係数
について考える。ｊ番目のＩＩＲセクションの係数は、
ｘ0 、ｘ1 、ｘ2 、・・・に対して、ａjm、ａjm-p、ａ
jm-2p 、・・・・・の値をとる。但し、ｊｍ−ｋｐがｐ
より小さくなったなら、スイッチＳを介して出力し、メ
モリをリセットする。その後、ｊｍ−ｋｐにｎ1 を加え
てｐを引く。
について考える。ｊ番目のＩＩＲセクションの係数は、
ｘ0 、ｘ1 、ｘ2 、・・・に対して、ａjm、ａjm-p、ａ
jm-2p 、・・・・・の値をとる。但し、ｊｍ−ｋｐがｐ
より小さくなったなら、スイッチＳを介して出力し、メ
モリをリセットする。その後、ｊｍ−ｋｐにｎ1 を加え
てｐを引く。
【００４０】係数のシフトレジスタ１は、ｎ1 がｐで割
り切れるときはそれぞれのＩＩＲセクションにａi の一
部分が循環する形で設定される。また、図１１の例のよ
うに、ｎ1 がｐで割り切れないときは、ａi の順序を図
１２のように設定し、１本のシフトレジスタとして循環
する。そして、各ＩＩＲセクションは、このシフトレジ
スタ１の途中から係数を取り出すようにする。
り切れるときはそれぞれのＩＩＲセクションにａi の一
部分が循環する形で設定される。また、図１１の例のよ
うに、ｎ1 がｐで割り切れないときは、ａi の順序を図
１２のように設定し、１本のシフトレジスタとして循環
する。そして、各ＩＩＲセクションは、このシフトレジ
スタ１の途中から係数を取り出すようにする。
【００４１】図１２の構成では、各乗算器αj にａ0 、
ａ1 、ａ2 、ａ3 が来たときに出力し、ａ0 のときに
は、スイッチＳＷj を横に倒して、ａ0 とｘk k 積をメ
モリにストアし、その他のａ1 、ａ2 、ａ3 のときは、
出力した後にメモリをリセットする。
ａ1 、ａ2 、ａ3 が来たときに出力し、ａ0 のときに
は、スイッチＳＷj を横に倒して、ａ0 とｘk k 積をメ
モリにストアし、その他のａ1 、ａ2 、ａ3 のときは、
出力した後にメモリをリセットする。
【００４２】ｎ次のＦＩＲフィルタの伝達関数を次の式
で表す。
で表す。
【００４３】
【数３】
【００４４】図１１でも分かるように、上式のプロトタ
イプフィルタに対して、０でない実際のデータ（矢印で
示す）とのコンボリューションが行われるフィルタは、
ポリフェーズフィルタと呼ばれる。ｍ個に間引くとき
は、上式は、ｍ個のポリフェーズフィルタに分けられ
る。すなわち、下記の式でその伝達関数が表される。
イプフィルタに対して、０でない実際のデータ（矢印で
示す）とのコンボリューションが行われるフィルタは、
ポリフェーズフィルタと呼ばれる。ｍ個に間引くとき
は、上式は、ｍ個のポリフェーズフィルタに分けられ
る。すなわち、下記の式でその伝達関数が表される。
【００４５】
【数４】
【００４６】このポリフェーズフィルタに分解された係
数ａim+jが各ＩＩＲセクションの係数として用いられ
る。
数ａim+jが各ＩＩＲセクションの係数として用いられ
る。
【００４７】ｎがｍで割り切れるときは、例えば（ｎ＝
１２）次フィルタによって、（４：３）のレート変換を
行うときは、図１３の処理がされ、その実現は、図１４
の回路でなされる。ＩＩＲセクションの個数は、４であ
る。各ＩＩＲセクションの係数ａi の番号ｉは、ｘk の
ｋが一つ増えるごとに４（＝Ｐ）ずつ小さくなってい
る。（ｎ＝１２）の場合、４で割り切れるからそれぞれ
のＩＩＲセクションでａi が別れて循環することができ
る。従って図１４で示す回路は、各ＩＩＲセクションの
係数は対応するそれぞれのシフトレジスタ１ａ、１ｂ、
１ｃ、１ｄに格納され、複数の各ＩＩＲセクションに対
応する複数のシフトレジスタからなる。 シフトレジスタ
１ａに格納された係数を演算する最初のＩＩＲセクショ
ンでは、入力ディジタル信号ｘ k とシフトレジスタ１ａ
に格納された係数とを乗算器α 0 、乗算器α 0 の出力を
遅延するメモリＤ、メモリＤの出力を乗算器α 0 の出力
に加算する加算器、加算器からの出力と乗算器α 0 から
の出力とをメモリＤに選択的に供給するスイッチＳＷ０
で構成されている。 シフトレジスタ１ｂに格納された係
数を演算するＩＩＲセクションでは、入力ディジタル信
号ｘ k とシフトレジスタ１ｂに格納された係数とを乗算
器α 1 、乗算器α 1 の出力を遅延するメモリＤ、メモリ
Ｄの出力を乗算器α 1 の出力に加算する加算器で構成さ
れている。 シフトレジスタ１ｃ、１ｄに格納された係数
を演算するＩＩＲセクションの構成はシフトレジスタ１
ｂに格納された係数を演算するＩＩＲセクションと同様
に構成されている。図１４から分かるように、各ＩＩＲ
セクションには、常に同じ決まったポリフェーズフィル
タの係数が使用される。しかしながら、ｎがｍで割り切
れないときは、図１２で示すように、出力した後に前と
違うポリフェーズフィルタの係数が使用される。なお、
図１５は、図１４におけるスイッチＳＷ０およびＳの動
作を表している。このスイッチＳは、ｘk のレートの４
／３で動作する。
１２）次フィルタによって、（４：３）のレート変換を
行うときは、図１３の処理がされ、その実現は、図１４
の回路でなされる。ＩＩＲセクションの個数は、４であ
る。各ＩＩＲセクションの係数ａi の番号ｉは、ｘk の
ｋが一つ増えるごとに４（＝Ｐ）ずつ小さくなってい
る。（ｎ＝１２）の場合、４で割り切れるからそれぞれ
のＩＩＲセクションでａi が別れて循環することができ
る。従って図１４で示す回路は、各ＩＩＲセクションの
係数は対応するそれぞれのシフトレジスタ１ａ、１ｂ、
１ｃ、１ｄに格納され、複数の各ＩＩＲセクションに対
応する複数のシフトレジスタからなる。 シフトレジスタ
１ａに格納された係数を演算する最初のＩＩＲセクショ
ンでは、入力ディジタル信号ｘ k とシフトレジスタ１ａ
に格納された係数とを乗算器α 0 、乗算器α 0 の出力を
遅延するメモリＤ、メモリＤの出力を乗算器α 0 の出力
に加算する加算器、加算器からの出力と乗算器α 0 から
の出力とをメモリＤに選択的に供給するスイッチＳＷ０
で構成されている。 シフトレジスタ１ｂに格納された係
数を演算するＩＩＲセクションでは、入力ディジタル信
号ｘ k とシフトレジスタ１ｂに格納された係数とを乗算
器α 1 、乗算器α 1 の出力を遅延するメモリＤ、メモリ
Ｄの出力を乗算器α 1 の出力に加算する加算器で構成さ
れている。 シフトレジスタ１ｃ、１ｄに格納された係数
を演算するＩＩＲセクションの構成はシフトレジスタ１
ｂに格納された係数を演算するＩＩＲセクションと同様
に構成されている。図１４から分かるように、各ＩＩＲ
セクションには、常に同じ決まったポリフェーズフィル
タの係数が使用される。しかしながら、ｎがｍで割り切
れないときは、図１２で示すように、出力した後に前と
違うポリフェーズフィルタの係数が使用される。なお、
図１５は、図１４におけるスイッチＳＷ０およびＳの動
作を表している。このスイッチＳは、ｘk のレートの４
／３で動作する。
【００４８】一般のｍ：ｐのレート変換のときの回路を
図１６に示す。この回路でＩＩＲセクションの数は、次
式で表される。 ｍs ＝〔（ｎ−１）／ｍ＋１〕
図１６に示す。この回路でＩＩＲセクションの数は、次
式で表される。 ｍs ＝〔（ｎ−１）／ｍ＋１〕
【００４９】各ＩＩＲセクションの係数は、図示のよう
に変化する。ここで、０番目のポリフェーズフィルタの
係数が使われたときは、出力の後のスイッチＳＷj を横
にたおしてｘk とａ0 （＝ａn ）の積をメモリにストア
する。その他のポリフェーズフィルタの係数が使用され
たときは出力した後にメモリにリセットをかけ、次のポ
リフェーズフィルタによるコンボリューションにそなえ
る。
に変化する。ここで、０番目のポリフェーズフィルタの
係数が使われたときは、出力の後のスイッチＳＷj を横
にたおしてｘk とａ0 （＝ａn ）の積をメモリにストア
する。その他のポリフェーズフィルタの係数が使用され
たときは出力した後にメモリにリセットをかけ、次のポ
リフェーズフィルタによるコンボリューションにそなえ
る。
【００５０】
【発明の効果】この発明は、間引きあるいはレート変換
を行う時に、巡回型の構成（ＩＩＲセクション）を使用
することによって、メモリ数を節減できる。特に、時間
方向の処理では、メモリがフレームメモリであり、ま
た、縦方向の処理では、メモリがラインメモリであり、
これらの個数を節減できる効果が大きく、次数の高いフ
ィルタを構成する時に、ハードウエアの規模を小さくで
きる。さらに、巡回型の構成において、必要な乗算器が
一つであり、構成が簡略な利点がある。
を行う時に、巡回型の構成（ＩＩＲセクション）を使用
することによって、メモリ数を節減できる。特に、時間
方向の処理では、メモリがフレームメモリであり、ま
た、縦方向の処理では、メモリがラインメモリであり、
これらの個数を節減できる効果が大きく、次数の高いフ
ィルタを構成する時に、ハードウエアの規模を小さくで
きる。さらに、巡回型の構成において、必要な乗算器が
一つであり、構成が簡略な利点がある。
【図１】この発明を適用できるＦＩＲ型フィルタの一例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】先に提案されているＩＩＲセクションのブロッ
ク図である。
ク図である。
【図３】係数対称型のＦＩＲ型フィルタの一例のブロッ
ク図である。
ク図である。
【図４】係数対称型のＦＩＲ型フィルタの一例のブロッ
ク図である。
ク図である。
【図５】この発明によるＦＩＲフィルタの一例のブロッ
ク図である。
ク図である。
【図６】図５の構成の処理を示す略線図である。
【図７】係数対称型のフィルタの処理を示す略線図であ
る。
る。
【図８】係数対称型フィルタの一例のブロック図であ
る。
る。
【図９】この発明による間引きフィルタの処理を示す略
線図である。
線図である。
【図１０】この発明による間引きフィルタの構成を示す
ブロック図である。
ブロック図である。
【図１１】この発明によるレート変換フィルタの一例の
処理を示す略線図である。
処理を示す略線図である。
【図１２】この発明によるレート変換フィルタの一例の
ブロック図である。
ブロック図である。
【図１３】この発明によるレート変換フィルタの他の例
の処理を示す略線図である。
の処理を示す略線図である。
【図１４】この発明によるレート変換フィルタの他の例
のブロック図である。
のブロック図である。
【図１５】この発明によるレート変換フィルタの他の例
の処理の説明のための略線図である。
の処理の説明のための略線図である。
【図１６】この発明によるレート変換フィルタの一般的
構成を示すブロック図である。
構成を示すブロック図である。
１ 係数が格納されたシフトレジスタ
フロントページの続き (56)参考文献 特開 平２−79615（ＪＰ，Ａ) 特開 昭61−28221（ＪＰ，Ａ) 特開 昭53−77438（ＪＰ，Ａ) 特開 平４−311159（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/06 671 H03H 17/06 655 H03H 17/04 613
Claims (3)
- 【請求項１】 複数の係数が循環的にシフトされるシフ
トレジスタと、 入力ディジタル信号と上記シフトレジスタからの係数と
を乗算する複数のＩＩＲセクションと、 上記ＩＩＲセクションの出力を順次選択するロータリ・
セレクタとを有し、 上記ＩＩＲセクションは、 上記入力ディジタル信号と上記シフトレジスタからの係
数とを乗算する乗算器と、遅延用の メモリと、 上記メモリの出力を上記乗算器の出力に加算する加算器
と、 上記加算器からの出力と上記乗算器からの出力とを、上
記メモリに選択的に供給するスイッチとを有することを
特徴とするＦＩＲ型フィルタ。 - 【請求項２】 請求項１記載のＦＩＲ型フィルタであっ
て、 上記シフトレジスタは上記複数のＩＩＲセクションに対
応する複数のシフトレジスタからなり、 各ＩＩＲセクションに対して、対応する係数を循環的に
供給するＦＩＲ型フィルタ。 - 【請求項３】 請求項２記載のＦＩＲ型フィルタであっ
て、 上記ＩＩＲセクションの少なくとも一つは、 入力ディジタル信号と上記シフトレジスタからの係数と
を乗算する乗算器と、 上記乗算器の出力を遅延するメモリと、 上記メモリの出力を上記乗算器の出力に加算する加算器
と、 上記加算器からの出力と乗算器からの出力とを、上記メ
モリに選択的に供給するスイッチとからなり、 他の上記ＩＩＲセクションは、 入力ディジタル信号と上記シフトレジスタからの係数と
を乗算する乗算器と、 上記乗算器の出力を遅延するメモリと、 上記メモリの出力を上記乗算器の出力に加算する加算器
とからなるＦＩＲ型フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10881392A JP3243831B2 (ja) | 1992-03-31 | 1992-03-31 | Ｆｉｒ型フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10881392A JP3243831B2 (ja) | 1992-03-31 | 1992-03-31 | Ｆｉｒ型フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283979A JPH05283979A (ja) | 1993-10-29 |
| JP3243831B2 true JP3243831B2 (ja) | 2002-01-07 |
Family
ID=14494155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10881392A Expired - Fee Related JP3243831B2 (ja) | 1992-03-31 | 1992-03-31 | Ｆｉｒ型フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243831B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4957194B2 (ja) | 2006-11-09 | 2012-06-20 | 横河電機株式会社 | デシメーションフィルタ |
| JP7333423B2 (ja) * | 2022-01-12 | 2023-08-24 | Ｎｔｔイノベーティブデバイス株式会社 | サンプリングレート変換器、サンプリングレート変換方法及び通信システム |
-
1992
- 1992-03-31 JP JP10881392A patent/JP3243831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05283979A (ja) | 1993-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |