JP3097599B2 - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JP3097599B2 JP3097599B2 JP09131092A JP13109297A JP3097599B2 JP 3097599 B2 JP3097599 B2 JP 3097599B2 JP 09131092 A JP09131092 A JP 09131092A JP 13109297 A JP13109297 A JP 13109297A JP 3097599 B2 JP3097599 B2 JP 3097599B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルフィル
タに関し、特に入力データを一定の割合で間引いて出力
するディジタルフィルタに関する。
タに関し、特に入力データを一定の割合で間引いて出力
するディジタルフィルタに関する。
【０００２】
【従来の技術】近年、ディジタル回路の高集積化及びオ
ーバサンプリングＡ／Ｄ変換技術の発展にともない、デ
ィジタルフィルタを用いて信号処理を行うＡ／Ｄ変換技
術が主流となってきている。オーバサンプリングＡ／Ｄ
変換器は、最終的な変換周波数よりも、高いサンプリン
グ周波数でＡ／Ｄ変換を行い、ディジタルフィルタを用
いて、ローパスフィルタ処理を行うことで、折り返し雑
音を低減した後、データを間引くことを繰り返し、最終
的な変換周波数のデータを得る。このことは例えば、
「オーバサンプリングＡ−Ｄ変換技術」 湯川彰著 日
経ＢＰ社 １９９０年 ９７頁〜１２７頁などに詳し
い。
ーバサンプリングＡ／Ｄ変換技術の発展にともない、デ
ィジタルフィルタを用いて信号処理を行うＡ／Ｄ変換技
術が主流となってきている。オーバサンプリングＡ／Ｄ
変換器は、最終的な変換周波数よりも、高いサンプリン
グ周波数でＡ／Ｄ変換を行い、ディジタルフィルタを用
いて、ローパスフィルタ処理を行うことで、折り返し雑
音を低減した後、データを間引くことを繰り返し、最終
的な変換周波数のデータを得る。このことは例えば、
「オーバサンプリングＡ−Ｄ変換技術」 湯川彰著 日
経ＢＰ社 １９９０年 ９７頁〜１２７頁などに詳し
い。
【０００３】オーバサンプリングＡ−Ｄ変換器用ディジ
タルフィルタとしては、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐ
ｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ、ＩＩＲ（Ｉｎ
ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フ
ィルタが、目的によって使い分けられている。その中
で、入出力の波形の位相の相互関係が変化しないもの、
すなわち群遅延歪みのないディジタルフィルタとして
は、完全直線位相ＦＩＲフィルタがある。
タルフィルタとしては、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐ
ｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ、ＩＩＲ（Ｉｎ
ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フ
ィルタが、目的によって使い分けられている。その中
で、入出力の波形の位相の相互関係が変化しないもの、
すなわち群遅延歪みのないディジタルフィルタとして
は、完全直線位相ＦＩＲフィルタがある。
【０００４】次に、２Ｎ（Ｎは整数）タップを有する完
全直線位相ＦＩＲフィルタの第１の従来例について、図
４に示すブロック図を参照して説明すると、この完全直
線位相ＦＩＲフィルタは、入力データ１を順次遅延する
遅延回路２と、加算器３と、係数ａ0〜ａN-1を加算器３
の出力と乗算する乗算器１０〜１（Ｎ−１）と、累積加
算器４とから構成される。
全直線位相ＦＩＲフィルタの第１の従来例について、図
４に示すブロック図を参照して説明すると、この完全直
線位相ＦＩＲフィルタは、入力データ１を順次遅延する
遅延回路２と、加算器３と、係数ａ0〜ａN-1を加算器３
の出力と乗算する乗算器１０〜１（Ｎ−１）と、累積加
算器４とから構成される。
【０００５】以上のように構成された完全直線位相ＦＩ
Ｒフィルタの動作について説明する。ある時刻の入力デ
ータ１はｘ（ｎ）で表され、これより遅延回路２により
１サンプル分遅れたデータはｘ（ｎ−１）で表される。
同様に、遅延回路２により入力データ１を順次遅延し、
遅延したデータｘ（ｎ−１）〜ｘ（ｎ−Ｎ＋１）〜ｘ
（ｎ−２Ｎ＋１）と入力データｘ（ｎ）をそれぞれ加算
器３に入力する。
Ｒフィルタの動作について説明する。ある時刻の入力デ
ータ１はｘ（ｎ）で表され、これより遅延回路２により
１サンプル分遅れたデータはｘ（ｎ−１）で表される。
同様に、遅延回路２により入力データ１を順次遅延し、
遅延したデータｘ（ｎ−１）〜ｘ（ｎ−Ｎ＋１）〜ｘ
（ｎ−２Ｎ＋１）と入力データｘ（ｎ）をそれぞれ加算
器３に入力する。
【０００６】２組のデータｘ（ｎ−ｋ），ｘ（ｎ＋ｋ−
（２Ｎ−１））（ここで、ｋ＝０〜Ｎ−１）は、加算器
３によりそれぞれ加算された後、乗算器１０〜１（Ｎ−
１）により係数ａ0〜ａN-1と乗算され、累積加算器４に
より全て加算される。従って、出力データｙ（ｎ）は次
の（１）式により計算される。
（２Ｎ−１））（ここで、ｋ＝０〜Ｎ−１）は、加算器
３によりそれぞれ加算された後、乗算器１０〜１（Ｎ−
１）により係数ａ0〜ａN-1と乗算され、累積加算器４に
より全て加算される。従って、出力データｙ（ｎ）は次
の（１）式により計算される。
【０００７】
【０００８】ここで、２組のデータｘ（ｎ−ｋ），ｘ
（ｎ＋ｋ−（２Ｎ−１））に乗算される係数は互いに等
しいから（１）式は次の（２）式のように変形できる。
（ｎ＋ｋ−（２Ｎ−１））に乗算される係数は互いに等
しいから（１）式は次の（２）式のように変形できる。
【０００９】
【００１０】また、上述した完全直線位相ＦＩＲフィル
タを改良したディジタルフィルタの例が特開昭６１−６
０００５に記載されている。図５に示すブロック図及び
図６に示すタップ数を４としデータ遅延にシフトレジス
タを用いて構成した場合のブロック図を参照して、完全
直線位相ＦＩＲフィルタの第２の従来例を説明すると、
図５において、５はアドレス発生回路でＲＯＭ７および
ＲＡＭ６１，６２のアドレスを発生する。７は乗算係数
を記憶しておくためのＲＯＭ、３は加算器、８は乗算
器、４は加算器３とレジスタ９からなる累積加算器であ
る。さらに、６１，６２はデータ遅延用のＲＡＭであ
る。
タを改良したディジタルフィルタの例が特開昭６１−６
０００５に記載されている。図５に示すブロック図及び
図６に示すタップ数を４としデータ遅延にシフトレジス
タを用いて構成した場合のブロック図を参照して、完全
直線位相ＦＩＲフィルタの第２の従来例を説明すると、
図５において、５はアドレス発生回路でＲＯＭ７および
ＲＡＭ６１，６２のアドレスを発生する。７は乗算係数
を記憶しておくためのＲＯＭ、３は加算器、８は乗算
器、４は加算器３とレジスタ９からなる累積加算器であ
る。さらに、６１，６２はデータ遅延用のＲＡＭであ
る。
【００１１】また、図６において２０は１サンプル時間
の遅延を行うシフトレジスタ、３１，３２は対称の位置
のデータの加算を行う加算器、８１，８２は係数をかけ
る乗算器、４は累積加算器である。
の遅延を行うシフトレジスタ、３１，３２は対称の位置
のデータの加算を行う加算器、８１，８２は係数をかけ
る乗算器、４は累積加算器である。
【００１２】対称の位置の係数が等しいことにより、あ
らかじめ加算器３１，３２により対称の位置のデータを
加算し、このデータに乗算器８１，８２を用いてそれぞ
れ係数ａ1’，ａ2’をかけこの結果を累積加算器４で総
和をとることによりフィルタリングを行う。図５，６を
参照して具体的な処理手順を説明すると、最初にＲＡＭ
６１からデータｘn-1を読み出し、同時にＲＡＭ６２か
らデータｘn-4を読み出し、データｘn-1とデータｘn-4
を加算した後に係数ａ1’をかけ、この値を累積加算器
４に記憶する。
らかじめ加算器３１，３２により対称の位置のデータを
加算し、このデータに乗算器８１，８２を用いてそれぞ
れ係数ａ1’，ａ2’をかけこの結果を累積加算器４で総
和をとることによりフィルタリングを行う。図５，６を
参照して具体的な処理手順を説明すると、最初にＲＡＭ
６１からデータｘn-1を読み出し、同時にＲＡＭ６２か
らデータｘn-4を読み出し、データｘn-1とデータｘn-4
を加算した後に係数ａ1’をかけ、この値を累積加算器
４に記憶する。
【００１３】次に、ＲＡＭ６１からデータｘn-2を読み
出し、同時にＲＡＭ６２からデータｘn-3を読み出し、
データｘn-2とデータｘn-3を加算した後に係数ａ2’を
かけ、この値を累積加算器４により前回までの累積加算
値に加えることにより一つの出力サンプル値ｙ（ｎ−
１）を得る。
出し、同時にＲＡＭ６２からデータｘn-3を読み出し、
データｘn-2とデータｘn-3を加算した後に係数ａ2’を
かけ、この値を累積加算器４により前回までの累積加算
値に加えることにより一つの出力サンプル値ｙ（ｎ−
１）を得る。
【００１４】この後、ＲＡＭ６１の一番古いデータは図
５の１０１を通りＲＡＭ６２に書き込まれ、ＲＡＭ６１
には新しいデータが書き込まれ、前回の出力サンプル値
を計算したときと同様な操作を行い、次の出力サンプル
値を求める。
５の１０１を通りＲＡＭ６２に書き込まれ、ＲＡＭ６１
には新しいデータが書き込まれ、前回の出力サンプル値
を計算したときと同様な操作を行い、次の出力サンプル
値を求める。
【００１５】このとき、上述したディジタルフィルタが
オーバサンプリングＡ／Ｄ変換器で使用されるデータを
間引くためのローパスフィルタであるときには、間引く
比率に応じて、演算量を削減することができる。例え
ば、１／３にデータを間引くとすると、上述した動作
は、ｙ（ｎ−１）を求める演算の次は、ｙ（ｎ＋２）を
求めればよく、このときには、時刻ｔｎと時刻ｔ（ｎ＋
１）では、ＲＡＭ６１からＲＡＭ６２へのデータの転
送、及び入力データの書き込みのみを行えばよい。
オーバサンプリングＡ／Ｄ変換器で使用されるデータを
間引くためのローパスフィルタであるときには、間引く
比率に応じて、演算量を削減することができる。例え
ば、１／３にデータを間引くとすると、上述した動作
は、ｙ（ｎ−１）を求める演算の次は、ｙ（ｎ＋２）を
求めればよく、このときには、時刻ｔｎと時刻ｔ（ｎ＋
１）では、ＲＡＭ６１からＲＡＭ６２へのデータの転
送、及び入力データの書き込みのみを行えばよい。
【００１６】
【発明が解決しようとする課題】上述した従来のディジ
タルフィルタは、同一係数を乗算器により乗算する２つ
のデータを、２つのデータをそれぞれ記憶している第１
のデータメモリと第２のデータメモリから読み出すため
には、第１のデータメモリから第２のデータメモリへの
データ転送が必要となり、このデータ転送の期間は乗算
処理ができないため高速化できないという問題がある。
タルフィルタは、同一係数を乗算器により乗算する２つ
のデータを、２つのデータをそれぞれ記憶している第１
のデータメモリと第２のデータメモリから読み出すため
には、第１のデータメモリから第２のデータメモリへの
データ転送が必要となり、このデータ転送の期間は乗算
処理ができないため高速化できないという問題がある。
【００１７】また高速化しようとすると、第１のデータ
メモリから第２のデータメモリへの転送時間を除外した
時間内に変換処理を行わなければならず、必然的にディ
ジタルフィルタのタップ数が制限されるという問題があ
る。
メモリから第２のデータメモリへの転送時間を除外した
時間内に変換処理を行わなければならず、必然的にディ
ジタルフィルタのタップ数が制限されるという問題があ
る。
【００１８】このため、本発明の目的は、第１のデータ
メモリから第２のデータメモリへのデータ転送を不要と
し、ディジタルフィルタのタップ数を多くした高精度で
かつ高速のディジタルフィルタを提供することにある。
メモリから第２のデータメモリへのデータ転送を不要と
し、ディジタルフィルタのタップ数を多くした高精度で
かつ高速のディジタルフィルタを提供することにある。
【００１９】また、本発明のほかの目的は、第１のデー
タメモリ及び第２のデータメモリのアドレス生成が容易
なディジタルフィルタを提供することにある。
タメモリ及び第２のデータメモリのアドレス生成が容易
なディジタルフィルタを提供することにある。
【００２０】さらに、本発明のほかの目的は、アドレス
構成を簡素化しかつ回路遅延を１乗算期間のみとして高
速化したディジタルフィルタを提供することにある。
構成を簡素化しかつ回路遅延を１乗算期間のみとして高
速化したディジタルフィルタを提供することにある。
【００２１】
【課題を解決するための手段】そのため、本発明による
ディジタルフィルタは、入力データを記憶する第１及び
第２のデータメモリと、ディジタルフィルタの係数値を
発生する係数発生器と、前記第１及び前記第２のデータ
メモリと前記係数発生器のアドレス信号を発生するアド
レス発生器と、前記第１のデータメモリと前記第２のデ
ータメモリに記憶されている各データを加算する加算器
と、前記加算器の出力と前記係数発生器の出力とを乗算
する乗算器と、前記乗算器の乗算結果を累積加算する累
積加算器とを備え、入力データを１／Ｎ（Ｎ＝２，３，
・・・）に間引くディジタルフィルタにおいて、前記ア
ドレス発生器は、第１の番号と第２の番号を生成する順
番１発生回路と、第３の番号を生成する順番２発生回路
と、前記第１及び第２の番号と前記第３の番号を参照し
て、前記第１及び第２のデータメモリに対する前記アド
レス信号を生成するアドレス演算回路とを備え、前記入
力データはＮ個のデータからなるブロックに分割される
とともに、前記第１の番号及び第２の番号により前記ブ
ロックの順番を表すブロック番号が決定され、前記アド
レス信号に基づき前記入力データは、前記ブロック番号
を参照して、第１のサンプリング周波数で前記第１及び
第２のデータメモリに交互に書き込まれ、前記第１のサ
ンプリング周波数の１／Ｎの第２のサンプリング周波数
で前記累積加算器の出力から出力データとして取り出さ
れることを特徴としている。
ディジタルフィルタは、入力データを記憶する第１及び
第２のデータメモリと、ディジタルフィルタの係数値を
発生する係数発生器と、前記第１及び前記第２のデータ
メモリと前記係数発生器のアドレス信号を発生するアド
レス発生器と、前記第１のデータメモリと前記第２のデ
ータメモリに記憶されている各データを加算する加算器
と、前記加算器の出力と前記係数発生器の出力とを乗算
する乗算器と、前記乗算器の乗算結果を累積加算する累
積加算器とを備え、入力データを１／Ｎ（Ｎ＝２，３，
・・・）に間引くディジタルフィルタにおいて、前記ア
ドレス発生器は、第１の番号と第２の番号を生成する順
番１発生回路と、第３の番号を生成する順番２発生回路
と、前記第１及び第２の番号と前記第３の番号を参照し
て、前記第１及び第２のデータメモリに対する前記アド
レス信号を生成するアドレス演算回路とを備え、前記入
力データはＮ個のデータからなるブロックに分割される
とともに、前記第１の番号及び第２の番号により前記ブ
ロックの順番を表すブロック番号が決定され、前記アド
レス信号に基づき前記入力データは、前記ブロック番号
を参照して、第１のサンプリング周波数で前記第１及び
第２のデータメモリに交互に書き込まれ、前記第１のサ
ンプリング周波数の１／Ｎの第２のサンプリング周波数
で前記累積加算器の出力から出力データとして取り出さ
れることを特徴としている。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面および表を参照して説明する。
て図面および表を参照して説明する。
【００２３】図１は、本発明のディジタルフィルタの実
施の形態を示すブロック図である。本発明の実施の形態
によるディジタルフィルタは、入力データ１を遅延する
ＲＡＭ６３，６４と、ＲＡＭ６３，６４に記憶されてい
るデータを加算する加算器３０と、係数を記憶するＲＯ
Ｍ７１と、加算器３０に記憶されているデータとＲＯＭ
７１に記憶されている係数を乗算する乗算器８と、加算
器３とレジスタ９からなる累積加算器４と、ＲＡＭ６
３，６４およびＲＯＭ７１にアドレス信号を供給するア
ドレス発生器５１とを備える。
施の形態を示すブロック図である。本発明の実施の形態
によるディジタルフィルタは、入力データ１を遅延する
ＲＡＭ６３，６４と、ＲＡＭ６３，６４に記憶されてい
るデータを加算する加算器３０と、係数を記憶するＲＯ
Ｍ７１と、加算器３０に記憶されているデータとＲＯＭ
７１に記憶されている係数を乗算する乗算器８と、加算
器３とレジスタ９からなる累積加算器４と、ＲＡＭ６
３，６４およびＲＯＭ７１にアドレス信号を供給するア
ドレス発生器５１とを備える。
【００２４】なお、図１には明示していないが本実施の
形態によるディジタルフィルタは、４８タップを有する
完全直線位相ＦＩＲローパスフィルタであり、入力デー
タを１／３に間引くとして説明を進める。すなわち、入
力データをサンプリングする周波数である入力サンプリ
ング周波数をＦｓ１、出力データをサンプリングする周
波数である出力サンプリング周波数をＦｓ２とすると、
Ｆｓ１：Ｆｓ２＝３：１であり、入力データは１／Ｆｓ
１毎に入力され、出力データは１／Ｆｓ２毎に出力され
る。
形態によるディジタルフィルタは、４８タップを有する
完全直線位相ＦＩＲローパスフィルタであり、入力デー
タを１／３に間引くとして説明を進める。すなわち、入
力データをサンプリングする周波数である入力サンプリ
ング周波数をＦｓ１、出力データをサンプリングする周
波数である出力サンプリング周波数をＦｓ２とすると、
Ｆｓ１：Ｆｓ２＝３：１であり、入力データは１／Ｆｓ
１毎に入力され、出力データは１／Ｆｓ２毎に出力され
る。
【００２５】次に、図１を参照して本発明の実施の形態
によるディジタルフィルタの基本動作について説明す
る。
によるディジタルフィルタの基本動作について説明す
る。
【００２６】入力データ１は、アドレス発生器５１から
供給されるアドレス信号に従ってＲＡＭ６３又はＲＡＭ
６４に記憶される。次に、ＲＡＭ６３とＲＡＭ６４から
読み出されたデータは加算器３０で加算される。この加
算データは、アドレス発生器５１から供給されるアドレ
ス信号に基づきＲＯＭ７１に記憶されている加算データ
に対応する係数とともに読み出され、乗算器８により乗
算される。
供給されるアドレス信号に従ってＲＡＭ６３又はＲＡＭ
６４に記憶される。次に、ＲＡＭ６３とＲＡＭ６４から
読み出されたデータは加算器３０で加算される。この加
算データは、アドレス発生器５１から供給されるアドレ
ス信号に基づきＲＯＭ７１に記憶されている加算データ
に対応する係数とともに読み出され、乗算器８により乗
算される。
【００２７】乗算器８の出力データは、レジスタ９に保
持されているデータと加算器３により累算され、再びレ
ジスタ９に保持される。これを繰り返し、フィルタ演算
終了後、出力データを累積加算器から出力し、レジスタ
９がリセットされる。
持されているデータと加算器３により累算され、再びレ
ジスタ９に保持される。これを繰り返し、フィルタ演算
終了後、出力データを累積加算器から出力し、レジスタ
９がリセットされる。
【００２８】次に、表１に示すＲＡＭ６３，６４のアド
レス信号の遷移表をもとに、図１に示す本発明の実施の
形態によるディジタルフィルタの動作について説明す
る。
レス信号の遷移表をもとに、図１に示す本発明の実施の
形態によるディジタルフィルタの動作について説明す
る。
【００２９】
【００３０】表１の左端に示す０〜１５の数字は、ＲＡ
Ｍ６３，６４が保持している全データの１６の状態を表
している。ＲＡＭ６３，６４のアドレスＡ６３，Ａ６４
は、順番ａ１，ａ２，ｂを用いてそれぞれＡ６３＝ａ１
＋８ｂ、Ａ６４＝ａ２＋８ｂで表すことができ、順番ａ
１，ａ２はそれぞれ０〜７、順番ｂは０，１，２の値を
とるので、Ａ６３，Ａ６４はそれぞれ０〜２３までの値
をとる。
Ｍ６３，６４が保持している全データの１６の状態を表
している。ＲＡＭ６３，６４のアドレスＡ６３，Ａ６４
は、順番ａ１，ａ２，ｂを用いてそれぞれＡ６３＝ａ１
＋８ｂ、Ａ６４＝ａ２＋８ｂで表すことができ、順番ａ
１，ａ２はそれぞれ０〜７、順番ｂは０，１，２の値を
とるので、Ａ６３，Ａ６４はそれぞれ０〜２３までの値
をとる。
【００３１】はじめに、入力データは図２に示すよう
に、間引きの比率に対応する３個の連続したデータから
なるブロックに分けられており、順番ａ１，ａ２はこの
ブロック番号を表している。また、順番ｂはブロック内
の順番を示しており、順番ａ１もしくは順番ａ２と組み
合わせることで、特定の状態において、ＲＡＭ６３，６
４に記憶されているデータが何サンプル分の遅延データ
に当たるかを示している。
に、間引きの比率に対応する３個の連続したデータから
なるブロックに分けられており、順番ａ１，ａ２はこの
ブロック番号を表している。また、順番ｂはブロック内
の順番を示しており、順番ａ１もしくは順番ａ２と組み
合わせることで、特定の状態において、ＲＡＭ６３，６
４に記憶されているデータが何サンプル分の遅延データ
に当たるかを示している。
【００３２】例えば、状態０において順番ｂは２→１→
０の順に変化するが、ｂ＝２，ａ１＝７のときのＲＡＭ
６３のアドレスＡ６３は、Ａ６３＝７＋８・２＝２３で
あり、このアドレスには表１の矢印で示すようにデータ
ｘ（ｎ−４４）が記憶されている。ここで４４は、タッ
プ番号を示している。すなわち、表１の太線内の数字
は、順番ａ１，ａ２，ｂで指定されるＲＡＭ６３，６４
のアドレスにどのタップ番号のデータが対応するかを表
している。上記の場合、ＲＡＭ６４にはアドレスＡ６４
＝０＋８・２＝１６に、表１の矢印で示すようにデータ
ｘ（ｎ−３）が記憶されている。
０の順に変化するが、ｂ＝２，ａ１＝７のときのＲＡＭ
６３のアドレスＡ６３は、Ａ６３＝７＋８・２＝２３で
あり、このアドレスには表１の矢印で示すようにデータ
ｘ（ｎ−４４）が記憶されている。ここで４４は、タッ
プ番号を示している。すなわち、表１の太線内の数字
は、順番ａ１，ａ２，ｂで指定されるＲＡＭ６３，６４
のアドレスにどのタップ番号のデータが対応するかを表
している。上記の場合、ＲＡＭ６４にはアドレスＡ６４
＝０＋８・２＝１６に、表１の矢印で示すようにデータ
ｘ（ｎ−３）が記憶されている。
【００３３】次に、順番ｂが２を保持しつつ、順番ａ１
が７から６に変化し、これとともに順番ａ２が０から１
に変化すると、アドレスＡ６３はＡ６３＝６＋８・２＝
２２に、アドレスＡ６４はＡ６４＝１＋８・２＝１７に
変化し、アドレスＡ６３にはデータｘ（ｎ−３８）が、
アドレスＡ６４にはデータｘ（ｎ−９）が記憶される。
が７から６に変化し、これとともに順番ａ２が０から１
に変化すると、アドレスＡ６３はＡ６３＝６＋８・２＝
２２に、アドレスＡ６４はＡ６４＝１＋８・２＝１７に
変化し、アドレスＡ６３にはデータｘ（ｎ−３８）が、
アドレスＡ６４にはデータｘ（ｎ−９）が記憶される。
【００３４】さらに、順番ｂが２を保持しつつ、順番ａ
１が６から５に変化し、順番ａ２が１から２に変化する
と、アドレスＡ６３はＡ６３＝５＋８・２＝２１に、ア
ドレスＡ６４はＡ６４＝２＋８・２＝１８に変化し、ア
ドレスＡ６３にはデータｘ（ｎ−３２）が、アドレスＡ
６４にはデータｘ（ｎ−１５）が記憶される。
１が６から５に変化し、順番ａ２が１から２に変化する
と、アドレスＡ６３はＡ６３＝５＋８・２＝２１に、ア
ドレスＡ６４はＡ６４＝２＋８・２＝１８に変化し、ア
ドレスＡ６３にはデータｘ（ｎ−３２）が、アドレスＡ
６４にはデータｘ（ｎ−１５）が記憶される。
【００３５】同様に、順番ｂが２を保持したまま、順番
ａ１，ａ２がそれぞれ０，７まで進むとアドレスＡ６３
はＡ６３＝０＋８・２＝１６に、アドレスＡ６４はＡ６
３＝７＋８・２＝２３に変化し、このときアドレスＡ６
３にはドレスＡ６３にはデータｘ（ｎ−２）が、アドレ
スＡ６４にはデータｘ（ｎ−４５）が記憶される次に、
順番ｂが２から１に変化すると、順番ａ１は７→６→５
・・・０に変化し、順番ａ２は順番ａ２の変化と連動し
て０→１→２・・・７のように変化する。このような動
作を順番ｂが０に、順番ａ１およびａ２がそれぞれ０及
び７になるまで繰り返して状態０が終了する。
ａ１，ａ２がそれぞれ０，７まで進むとアドレスＡ６３
はＡ６３＝０＋８・２＝１６に、アドレスＡ６４はＡ６
３＝７＋８・２＝２３に変化し、このときアドレスＡ６
３にはドレスＡ６３にはデータｘ（ｎ−２）が、アドレ
スＡ６４にはデータｘ（ｎ−４５）が記憶される次に、
順番ｂが２から１に変化すると、順番ａ１は７→６→５
・・・０に変化し、順番ａ２は順番ａ２の変化と連動し
て０→１→２・・・７のように変化する。このような動
作を順番ｂが０に、順番ａ１およびａ２がそれぞれ０及
び７になるまで繰り返して状態０が終了する。
【００３６】以上説明したように、状態０の期間、ＲＡ
Ｍ６３にはデータが３個入力され、入力データが入力し
た順に、順番ｂが２→１→０の順に指定するアドレスに
書き込まれる。また、ＲＡＭ６４では状態０では書き込
みが行われない。
Ｍ６３にはデータが３個入力され、入力データが入力し
た順に、順番ｂが２→１→０の順に指定するアドレスに
書き込まれる。また、ＲＡＭ６４では状態０では書き込
みが行われない。
【００３７】ＲＡＭ６３，６４のアドレスは、表１の順
番ａ１，ａ２，ｂに示した順、すなわち、ｂ：２→１→
０，ａ１：７→６→５・・・０（ａ２：０→１→２・・
・７）の順に読み出される。
番ａ１，ａ２，ｂに示した順、すなわち、ｂ：２→１→
０，ａ１：７→６→５・・・０（ａ２：０→１→２・・
・７）の順に読み出される。
【００３８】上述した結果より、状態０のとき次の表２
の順にアドレスが変化し、図１に示す累積加算器４から
出力データを出力する。
の順にアドレスが変化し、図１に示す累積加算器４から
出力データを出力する。
【００３９】
【００４０】表２からわかるように、アドレスの変化は
１づつ増加又は減少するので入力データを等間隔で取り
込むことができる。また、最後に読み込むデータは、ｂ
＝０，ａ１＝０の場合であり、このとき表１からわかる
ように入力端子（タップ番号０）にデータｘ（ｎ）が入
力する。すなわち、最後のデータｘ（ｎ）が入力して、
すぐフィルタ演算結果が得られるという特徴がある。
１づつ増加又は減少するので入力データを等間隔で取り
込むことができる。また、最後に読み込むデータは、ｂ
＝０，ａ１＝０の場合であり、このとき表１からわかる
ように入力端子（タップ番号０）にデータｘ（ｎ）が入
力する。すなわち、最後のデータｘ（ｎ）が入力して、
すぐフィルタ演算結果が得られるという特徴がある。
【００４１】上述した理由により、回路遅延が小さくな
り高速のディジタルフィルタを実現することが可能であ
る。
り高速のディジタルフィルタを実現することが可能であ
る。
【００４２】次に、係数が記憶されているＲＯＭ７１を
読み出す際のアドレスについて説明する。
読み出す際のアドレスについて説明する。
【００４３】表１からわかるように、状態０においてｂ
＝０，ａ１＝０のタップ番号は０となる。順番ｂを０と
したまま、ａ１が０→１・・・５→６→７と変化する
と、タップ番号は表３のタップ番号１のように変化す
る。ここで、タップ番号１に記憶されているデータｘ
（ｎ−タップ番号１）とタップ番号２に記憶されている
データｘ（ｎ−タップ番号２）には等しい係数が乗算さ
れる。ただし、タップ番号２＝４７−タップ番号１であ
る。
＝０，ａ１＝０のタップ番号は０となる。順番ｂを０と
したまま、ａ１が０→１・・・５→６→７と変化する
と、タップ番号は表３のタップ番号１のように変化す
る。ここで、タップ番号１に記憶されているデータｘ
（ｎ−タップ番号１）とタップ番号２に記憶されている
データｘ（ｎ−タップ番号２）には等しい係数が乗算さ
れる。ただし、タップ番号２＝４７−タップ番号１であ
る。
【００４４】
【００４５】従って、ＲＯＭ７１に記憶されている係数
のアドレスは、タップ番号１が０→・・・→１７→１１
→５→１→・・・→１０→４→２→・・・→９→３のよ
うに変化するのに連動し、係数のアドレスにより指定さ
れた係数と各タップに記憶されているデータｘ（ｎ−
ｋ）を乗算し、図１に示す累積加算器４により累積する
ことにより、入力データを１／３に間引いた状態０にお
ける出力データを得る。
のアドレスは、タップ番号１が０→・・・→１７→１１
→５→１→・・・→１０→４→２→・・・→９→３のよ
うに変化するのに連動し、係数のアドレスにより指定さ
れた係数と各タップに記憶されているデータｘ（ｎ−
ｋ）を乗算し、図１に示す累積加算器４により累積する
ことにより、入力データを１／３に間引いた状態０にお
ける出力データを得る。
【００４６】次に、表１に示す状態１の動作について説
明する。
明する。
【００４７】状態１で行われる演算は、状態０の出力デ
ータの次の状態である状態１の出力データを得るために
行われ、状態０の演算と違う点は、第１にＲＡＭ６３，
６４のアドレスが異なることと、第２に入力データの書
き込み先が状態０ではＲＡＭ６３だったのに対し、状態
１ではＲＡＭ６４に書き込むことである。ほかの動作、
すなわちＲＯＭ７１、加算器３０、乗算器８、累積加算
器４の動作については状態０の場合と同様である。
ータの次の状態である状態１の出力データを得るために
行われ、状態０の演算と違う点は、第１にＲＡＭ６３，
６４のアドレスが異なることと、第２に入力データの書
き込み先が状態０ではＲＡＭ６３だったのに対し、状態
１ではＲＡＭ６４に書き込むことである。ほかの動作、
すなわちＲＯＭ７１、加算器３０、乗算器８、累積加算
器４の動作については状態０の場合と同様である。
【００４８】表１からわかるように、状態１のときのＲ
ＡＭ６３，６４のアドレス遷移及び入力信号の書き込み
は表４のようになる。
ＡＭ６３，６４のアドレス遷移及び入力信号の書き込み
は表４のようになる。
【００４９】
【００５０】このように、表４の各アドレスの演算をＲ
ＡＭ６３，６４の各アドレスＡ６３＝０，Ａ６４＝６か
らＡ６３＝２３，Ａ６４＝２３まで２４回繰り返すこと
で、状態１における累積加算器４からの出力データを得
る。
ＡＭ６３，６４の各アドレスＡ６３＝０，Ａ６４＝６か
らＡ６３＝２３，Ａ６４＝２３まで２４回繰り返すこと
で、状態１における累積加算器４からの出力データを得
る。
【００５１】同様な処理を表１に示すように状態１５ま
で繰り返し、４８個の入力データに対し１６個の出力デ
ータを得る。すなわち、状態が偶数のときはＲＡＭ６３
に入力データを書き込み、状態が奇数のときはＲＡＭ６
４に入力データを書き込む。
で繰り返し、４８個の入力データに対し１６個の出力デ
ータを得る。すなわち、状態が偶数のときはＲＡＭ６３
に入力データを書き込み、状態が奇数のときはＲＡＭ６
４に入力データを書き込む。
【００５２】状態１５まで進んだ後、再び状態０に戻り
上述した同様の演算を繰り返すことで、連続した入力デ
ータに対してローパスフィルタの演算処理を行い、１／
３に間引かれた連続した出力データを得ることができ
る。
上述した同様の演算を繰り返すことで、連続した入力デ
ータに対してローパスフィルタの演算処理を行い、１／
３に間引かれた連続した出力データを得ることができ
る。
【００５３】なお、本実施の形態では、１／３に間引く
場合について述べたが、本発明は、１／Ｍ（Ｍ＝２，
３，・・・）に間引くすべてのフィルタについて適用で
き、当然、１／２に間引くハーフバンドフィルタに対し
ても適用可能である。
場合について述べたが、本発明は、１／Ｍ（Ｍ＝２，
３，・・・）に間引くすべてのフィルタについて適用で
き、当然、１／２に間引くハーフバンドフィルタに対し
ても適用可能である。
【００５４】次に、本発明のディジタルフィルタを構成
するアドレス発生器５１について、図３に示すブロック
図を参照して説明する。
するアドレス発生器５１について、図３に示すブロック
図を参照して説明する。
【００５５】アドレス発生器５１は、クロック１によっ
てカウント値を１ずつ増加する３ビットのアップカウン
タ１０１と、クロック２によってカウント値を１ずつ減
少する３ビットのダウンカウンタ１０２と、２対１スイ
ッチ１０３，１０４と、順番ｂの値０，１，２を発生す
る順番ｂ発生回路２００と、順番ａ１，ａ２，ｂからＲ
ＡＭ６３，６４のアドレスを生成し、出力端Ｏ１からＲ
ＡＭ６３のアドレスＡ６３を、出力端Ｏ２からＲＡＭ６
４のアドレスＡ６４を出力するアドレス演算回路３００
とを備えている。
てカウント値を１ずつ増加する３ビットのアップカウン
タ１０１と、クロック２によってカウント値を１ずつ減
少する３ビットのダウンカウンタ１０２と、２対１スイ
ッチ１０３，１０４と、順番ｂの値０，１，２を発生す
る順番ｂ発生回路２００と、順番ａ１，ａ２，ｂからＲ
ＡＭ６３，６４のアドレスを生成し、出力端Ｏ１からＲ
ＡＭ６３のアドレスＡ６３を、出力端Ｏ２からＲＡＭ６
４のアドレスＡ６４を出力するアドレス演算回路３００
とを備えている。
【００５６】次に、アドレス発生器５１の動作について
説明する。
説明する。
【００５７】表１の状態０において、２対１スイッチ１
０３の出力端はダウンカウンタ１０２と接続し、２対１
スイッチ１０４の出力端はアップカウンタ１０１と接続
する。順番ｂ発生回路２００が、アドレス演算回路３０
０に２を出力している間、アップカウンタ１０１はスイ
ッチ１０４を介して、アドレス演算回路３００に０から
７までの順番ａ２の値を出力し、ダウンカウンタ１０２
はスイッチ１０３を介して、アドレス演算回路３００に
７から０までの順番ａ１の値を出力する。
０３の出力端はダウンカウンタ１０２と接続し、２対１
スイッチ１０４の出力端はアップカウンタ１０１と接続
する。順番ｂ発生回路２００が、アドレス演算回路３０
０に２を出力している間、アップカウンタ１０１はスイ
ッチ１０４を介して、アドレス演算回路３００に０から
７までの順番ａ２の値を出力し、ダウンカウンタ１０２
はスイッチ１０３を介して、アドレス演算回路３００に
７から０までの順番ａ１の値を出力する。
【００５８】アドレス演算回路３００は、順番ａ１ａ
２，ｂの値から、ＲＡＭ６３のアドレスＡ６３＝ａ１＋
８・ｂおよびＲＡＭ６４のアドレスＡ６４＝ａ２＋８・
ｂの値を計算し、それぞれ出力端Ｏ１，Ｏ２に出力す
る。順番ｂが１，０の場合についても順番ａ発生回路は
同様な動作を行い、表１に示す順番ａ１，ａ２をアドレ
ス演算回路３００に出力する。
２，ｂの値から、ＲＡＭ６３のアドレスＡ６３＝ａ１＋
８・ｂおよびＲＡＭ６４のアドレスＡ６４＝ａ２＋８・
ｂの値を計算し、それぞれ出力端Ｏ１，Ｏ２に出力す
る。順番ｂが１，０の場合についても順番ａ発生回路は
同様な動作を行い、表１に示す順番ａ１，ａ２をアドレ
ス演算回路３００に出力する。
【００５９】一方、表１の状態が奇数の場合、スイッチ
１０３の出力端はアップカウンタ１０１と接続し、スイ
ッチ１０４の出力端はダウンカウンタ１０２と接続する
ことで、順番ａ１、順番ａ２は降順となり表１に示す順
番ａ１，ａ２を発生することができる。
１０３の出力端はアップカウンタ１０１と接続し、スイ
ッチ１０４の出力端はダウンカウンタ１０２と接続する
ことで、順番ａ１、順番ａ２は降順となり表１に示す順
番ａ１，ａ２を発生することができる。
【００６０】また、表１からわかるように順番ａ１，ａ
２の初期値は各状態（０〜１５）によって異なるが、ア
ップカウンタ１０１の状態が奇数から偶数に切り替わる
ときは、クロック１を供給せずに１回分カウントアップ
しないようにし、ダウンカウンタ１０２の状態が偶数か
ら奇数に切り替わるときは、クロック２を余分に供給す
ることで１回分余計にカウントダウンさせることで、順
番ａ１，ａ２の初期値を変更することができる。
２の初期値は各状態（０〜１５）によって異なるが、ア
ップカウンタ１０１の状態が奇数から偶数に切り替わる
ときは、クロック１を供給せずに１回分カウントアップ
しないようにし、ダウンカウンタ１０２の状態が偶数か
ら奇数に切り替わるときは、クロック２を余分に供給す
ることで１回分余計にカウントダウンさせることで、順
番ａ１，ａ２の初期値を変更することができる。
【００６１】また、アップカウンタ１０１及びダウンカ
ウンタ１０２の初期値を変更する方法として、各状態
（０〜１５）に応じて初期値がセットされるように、ア
ップカウンタ１０１及びダウンカウンタ１０２を構成し
ても良い。さらに、図３においては１０３，１０４を２
対１スイッチとして説明したが、マルチプレクサ、セレ
クタなど任意の選択手段を用いることができる。
ウンタ１０２の初期値を変更する方法として、各状態
（０〜１５）に応じて初期値がセットされるように、ア
ップカウンタ１０１及びダウンカウンタ１０２を構成し
ても良い。さらに、図３においては１０３，１０４を２
対１スイッチとして説明したが、マルチプレクサ、セレ
クタなど任意の選択手段を用いることができる。
【００６２】
【発明の効果】以上説明したように、本発明によるディ
ジタルフィルタは、２個のＲＡＭ間のデータ転送が必要
無いため、その分の時間を確保する必要が無くなり、演
算速度を低下することなくフィルタ演算のタップ数を増
やすことができる。また、ＲＡＭのアドレスの演算を除
いては、短い周期での繰り返し動作が多く、各回路ブロ
ックの制御が容易である。また、アドレスが単純に昇順
又は降順に変化するので、ＲＡＭのアドレス生成を容易
に行うことができる。
ジタルフィルタは、２個のＲＡＭ間のデータ転送が必要
無いため、その分の時間を確保する必要が無くなり、演
算速度を低下することなくフィルタ演算のタップ数を増
やすことができる。また、ＲＡＭのアドレスの演算を除
いては、短い周期での繰り返し動作が多く、各回路ブロ
ックの制御が容易である。また、アドレスが単純に昇順
又は降順に変化するので、ＲＡＭのアドレス生成を容易
に行うことができる。
【００６３】さらに、アドレス構成を簡素化したにもか
かわらず、回路遅延は１乗算分であり、回路規模を最小
に構成することができるだけでなく、ディジタルフィル
タの演算速度を高速化することができる。
かわらず、回路遅延は１乗算分であり、回路規模を最小
に構成することができるだけでなく、ディジタルフィル
タの演算速度を高速化することができる。
【図１】本発明のディジタルフィルタの実施の形態を示
すブロック図である。
すブロック図である。
【図２】図１に示すディジタルフィルタの入力データの
構造を表す説明図である。
構造を表す説明図である。
【図３】本発明のディジタルフィルタを構成するアドレ
ス発生器を示すブロック図である。
ス発生器を示すブロック図である。
【図４】完全直線位相ＦＩＲフィルタの第１の従来例を
示すブロックである。
示すブロックである。
【図５】完全直線位相ＦＩＲフィルタの第２の従来例を
示すブロックである。
示すブロックである。
【図６】図５に示す従来の完全直線位相ＦＩＲフィルタ
において、データ遅延にシフトレジスタを用いて表した
ブロック図である。
において、データ遅延にシフトレジスタを用いて表した
ブロック図である。
１ 入力データ ２ 遅延回路 ３，３０，３１，３２ 加算器 ４ 累積加算器 ５，５１ アドレス発生器 ６１，６２，６３，６４ ＲＡＭ ７，７１ ＲＯＭ ８，８１，８２，１０〜１０（Ｎ−１） 乗算器 ９，２０ レジスタ １００ 順番ａ発生回路 １０１ アップカウンタ １０２ ダウンカウンタ １０３，１０４ スイッチ ２００ 順番ｂ発生回路 ３００ アドレス演算回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 621 H03H 17/06 653 H03H 17/06 655
Claims (3)
- 【請求項１】 入力データを記憶する第１及び第２のデ
ータメモリと、 ディジタルフィルタの係数値を発生する係数発生器と、 前記第１及び前記第２のデータメモリと前記係数発生器
のアドレス信号を発生するアドレス発生器と、 前記第１のデータメモリと前記第２のデータメモリに記
憶されている各データを加算する加算器と、 前記加算器の出力と前記係数発生器の出力とを乗算する
乗算器と、 前記乗算器の乗算結果を累積加算する累積加算器とを備
え、入力データを１／Ｎ（Ｎ＝２，３，・・・）に間引
くディジタルフィルタにおいて、 前記アドレス発生器は、第１の番号と第２の番号を生成
する順番１発生回路と、第３の番号を生成する順番２発
生回路と、前記第１及び第２の番号と前記第３の番号を
参照して、前記第１及び第２のデータメモリに対する前
記アドレス信号を生成するアドレス演算回路とを備え、 前記入力データはＮ個のデータからなるブロックに分割
されるとともに、前記第１の番号及び第２の番号により
前記ブロックの順番を表すブロック番号が決定され、前
記アドレス信号に基づき前記入力データは、前記ブロッ
ク番号を参照して、第１のサンプリング周波数で前記第
１及び第２のデータメモリに交互に書き込まれ、前記第
１のサンプリング周波数の１／Ｎの第２のサンプリング
周波数で前記累積加算器の出力から出力データとして取
り出され ることを特徴とするディジタルフィルタ。 - 【請求項２】 前記第１のデータメモリのアドレス信号
は、前記第１の番号＋（２の３乗）×（前記第３の番
号）により生成され、前記第２のデータメモリのアドレ
ス信号は、前記第２の番号＋（２の３乗）×（前記第３
の番号）により生成されることを特徴とする請求項１記
載のディジタルフィルタ。 - 【請求項３】 前記順番１発生回路は、第１の入力端が
アップカウンタの出力端に接続し出力端が前記第１及び
第２のデータメモリのアドレス信号を発生するアドレス
演算回路の第１の入力端に接続する第１の選択手段と、 第１の入力端がダウンカウンタの出力端に接続し出力端
が前記アドレス演算回路の第２の入力端に接続する第２
の選択手段とを備え、 前記順番２発生回路の出力は、前記アドレス演算回路の
第３の入力端に接続し、前記アップカウンタの出力端
は、前記第２の選択手段の第２の入力端に接続し、前記
ダウンカウンタの出力端は、前記第１の選択手段の第２
の入力端に接続し、前記アップカウンタ又は前記ダウン
カウンタの動作が一巡するごとに、前記各選択手段の第
１の入力端又は前記各選択手段の第２の入力端に入力す
る信号を、前記第１の選択手段の出力端及び前記第２の
選択手段の出力端に交互に切り替えて出力することを特
徴とする請求項１記載のディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09131092A JP3097599B2 (ja) | 1997-05-21 | 1997-05-21 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09131092A JP3097599B2 (ja) | 1997-05-21 | 1997-05-21 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10322164A JPH10322164A (ja) | 1998-12-04 |
| JP3097599B2 true JP3097599B2 (ja) | 2000-10-10 |
Family
ID=15049797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09131092A Expired - Fee Related JP3097599B2 (ja) | 1997-05-21 | 1997-05-21 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097599B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958697B (zh) * | 2010-09-30 | 2012-11-14 | 电子科技大学 | 一种多相滤波结构的实现方法及装置 |
| CN110212889B (zh) * | 2019-05-29 | 2020-11-13 | 北京机电工程研究所 | 一种数字信号采样装置及方法 |
| CN116599496A (zh) * | 2023-07-17 | 2023-08-15 | 上海芯炽科技集团有限公司 | 一种半带fir滤波器电路结构 |
-
1997
- 1997-05-21 JP JP09131092A patent/JP3097599B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10322164A (ja) | 1998-12-04 |
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