JP2005318582A - パイプラインａｄｃ較正方法およびその装置 - Google Patents

Abstract

【課題】外部アナログ／デジタル変換モジュールを利用するデジタル自己較正・パイプライン・アナログ／デジタル変換器（ＡＤＣ）と、それに関連する方法とを提供する。
【解決手段】パイプラインＡＤＣが、直列にカスケード接続されてパイプラインを形成する複数のアナログ／デジタル変換ユニットを有している。このパイプラインＡＤＣのための誤差補正方法は、第１モードであるときに、外部アナログ／デジタル変換モジュールを用いて前記複数のアナログ／デジタル変換ユニットを評価するステップと、前記評価ステップにおける前記外部アナログ／デジタル変換モジュールのデジタル出力値に基づいて複数の補正係数の組を計算するステップと、第２モードであるときに、前記補正係数の組に基づいて前記複数のアナログ／デジタル変換ユニットの出力信号を補正するステップとを含む。
【選択図】図１

Description

発明の分野

本発明は、アナログ／デジタル変換器（ＡＤＣ）較正方法およびその装置に関し、特には、パイプラインＡＤＣのためのデジタル較正方法およびその装置に関する。

従来技術の説明

パイプライン・アナログ／デジタル変換器（ＡＤＣ）は、高速・高分解能なアナログ／デジタル変換のためのＡＤＣの典型的なものである。アナログ較正またはデジタル較正のようなトリミングや較正の技術を用いなければ、パイプラインＡＤＣの分解能は、製造時に引き起こされるコンデンサの不整合、またはオペアンプの限定されたゲイン値のような制限要因のために、１０〜１２ビット程度にしか達しない。さらなる回路または較正技術が、より大きなビット数を有する高分解能のＡＤＣを実現するのに必要とされる。

米国特許第５４９９０２７号および米国特許第６３６９７４４号（これらの内容を本明細書に参照により援用する）を参照して頂きたい。上記の２つの特許においては、デジタル自己較正機能およびそれに関連する回路を含むパイプラインＡＤＣが開示されている。上記特許によれば、ＡＤＣはパイプライン構造を含んでいる。このパイプライン構造は、入力段および複数の後段を含む複数段のアナログ／デジタル変換ユニットを含んでいる。このアナログ／デジタル変換ユニットの特定の段の較正により、上記の制限要因に起因する誤差を除去することができる。したがって、ＡＤＣはまた、アナログ／デジタル変換ユニットの特定の段に対応する較正装置をも含んでいる。このＡＤＣは、アナログ／デジタル変換ユニットの特定の段を較正するために、アナログ／デジタル変換ユニットのうちの後方段の変換ユニット、較正装置、および、アナログ／デジタル変換ユニットの特定の段に対応する一組の較正パラメーターを利用する。

較正セットアップモードにおいて、アナログ／デジタル変換ユニットの特定の段の入力信号を所定の値に設定し、後方段の出力値を記録して、適切な計算を行なうことにより、較正パラメーターの組が導き出される。この設計によって、較正パラメーターの組が、ＡＤＣ回路に起因して存在する誤差を正確に表すように、ランモードと同じ条件下で評価される。

上記の自己較正方法は、アナログ／デジタル変換ユニットの特定の段を較正するために、パイプライン構造のアナログ／デジタル変換ユニットのうちの後方段の変換ユニットを利用している。したがって、較正プロセスを実行するために、後方段の変換ユニットの精度は一定程度に達していることが必要である。この目的を達するためには、パイプライン構造の回路は、より消費電力が大きく、すなわちより大きな面積を占めるようになり（より良いコンデンサの整合は、換言すればコンデンサの面積がより大きいということであるため）、あるいは、回路がはるかに複雑になるか、または、誤差の評価または較正に非常に時間がかかる。

発明の概要

したがって、本発明の目的は、外部アナログ／デジタル変換モジュールを利用するデジタル自己較正・パイプライン・アナログ／デジタル変換器（ＡＤＣ）と、それに関連する方法とを提供することにある。

本発明の代表的な一実施形態によれば、パイプラインＡＤＣのための誤差補正方法が開示されている。パイプラインＡＤＣは、直列にカスケード接続されてパイプラインを形成する複数のアナログ／デジタル変換ユニットを有している。本方法は以下のステップ、すなわち、第１モードであるときに、外部アナログ／デジタル変換モジュールを用いて前記複数のアナログ／デジタル変換ユニットを評価するステップと、前記評価ステップにおける前記外部アナログ／デジタル変換モジュールのデジタル出力値に基づいて複数の補正係数の組を計算するステップと、第２モードであるときに、前記補正係数の組に基づいて前記複数のアナログ／デジタル変換ユニットの出力信号を補正するステップとを含んでいる。

本発明の他の代表的な実施形態によれば、アナログ入力信号をデジタル出力信号に変換するためのデジタル較正・パイプラインＡＤＣが開示されている。本パイプラインＡＤＣは、直列にカスケード接続されてパイプラインを形成し、複数のデジタル出力端を含む複数のアナログ／デジタル変換ユニットと、第１モードであるときに、前記複数のアナログ／デジタル変換ユニットを評価するための、前記パイプラインに結合された外部アナログ／デジタル変換モジュールと、前記アナログ／デジタル変換ユニットおよび前記外部アナログ／デジタル変換モジュールに結合された補正装置とを備えている。補正装置は、第２モードであるときに、前記デジタル出力信号を生成するために、前記外部アナログ／デジタル変換モジュールにより実行された評価の結果に基づいて、前記デジタル出力端で信号を補正する。

本発明のこれらおよび他の目的は、さまざまな図面に示す好ましい実施形態の以下の詳細な説明が読まれた後には、当業者には明らかとなるであろう。

詳細な説明

図１を参照する。これは、本発明の一実施形態によるデジタル較正・パイプライン・アナログ／デジタル変換器（ＡＤＣ）２００の図である。パイプラインＡＤＣ２００は、パイプライン構造２１０（「パイプライン」と呼ぶことができる）を含んでいる。パイプライン構造２１０は、図１に示すように直列にカスケード接続されている、入力段２１２と、複数の後段２１４−１、２１４−２、……、２１４−Ｎとを含んでいる。パイプラインＡＤＣ２００はさらに、複数の補正係数の組に基づいてパイプライン構造２１０のデジタル出力値（すなわちデジタル出力信号）を補正するための補正装置２２０を含んでいる。本実施形態の以下の説明においては、パイプラインＡＤＣ２００は、１．５ビット／段の構造を用いて示しているが、その回路構成および動作原理は当技術分野において周知であり、したがって本明細書中では説明しない。１．５ビット／段の他にも、本発明の方法および装置は、本発明の他の実施形態に従って、１ビット／段または複数ビット／段のアーキテクチャで用いることもできるということを当業者は理解できるはずであるということに留意されたい。

上記の構成要素に加えて、パイプラインＡＤＣ２００はさらに、マルチプレクサ２３０ｍによって後段２１４−１、２１４−２、……、２１４−（Ｎ−１）のうちの一つの後段２１４−Ｉのアナログ出力端に選択的に結合される、後段２１４−Ｉの較正を行うための外部アナログ／デジタル変換モジュール２３０を含んでいる（ここで、Ｉ＝１，２，……，またはＮ−１）。パイプラインＡＤＣ２００はさらに演算装置２４０を含んでおり、この演算装置２４０は、外部アナログ／デジタル変換モジュール２３０のデジタル出力値に対して適切な計算を行って、補正係数（すなわち、上記の複数の補正係数の組）を生成するために、外部アナログ／デジタル変換モジュール２３０のデジタル出力端に結合されている。本実施形態においては、外部アナログ／デジタル変換モジュール２３０は、高分解能や小さな回路面積といった利点を有するシグマ・デルタＡＤＣを用いて実現されているということに留意して頂きたい。しかし、当業者には、これが本発明を限定するものではないということが理解されるはずである。本発明の実現が妨げられないかぎり、他の種類のＡＤＣを、本発明の他の実施形態に従う他のパイプラインＡＤＣに適用することができる。

デジタル較正パイプラインＡＤＣ２００の動作は、較正セットアップモードおよびランモードに密接に関連する。較正セットアップモードの間、パイプラインＡＤＣ２００は、スイッチ１１６−Ｉおよび１１８−Ｉを用いて、基準電圧＋Ｖｒｅｆ／４や基準電圧−Ｖｒｅｆ／４のような所定の値に較正される後段２１４−Ｉ（ここで、Ｉ＝１，２，……，またはＮ−１）の入力端、および、後段２１４−Ｉの制御装置によって生成される制御信号Ｃ（Ｉ）をそれぞれ接続する。加えて、パイプラインＡＤＣ２００は、マルチプレクサ２３０ｍを用いて、後段２１４−Ｉのアナログ出力端を、外部アナログ／デジタル変換モジュール２３０の入力端に結合する。結果として、パイプラインＡＤＣ２００は、演算装置２４０を用いて、外部アナログ／デジタル変換モジュール２３０のデジタル出力値ΣΔＯＵＴに基づいて、それぞれの後段２１４−Ｉに対応する補正係数を計算することができる。一方、ランモードの間、パイプラインＡＤＣ２００は、補正装置２２０を用いて、較正セットアップモードから得られた補正係数に基づいて、パイプライン構造２１０により出力されたデジタル出力値を補正する。結果として、パイプラインＡＤＣ２００の回路に起因する誤差の影響を、減少または除去することができる。

図２は、上記の較正セットアップモードであるときに用いられる外部アナログ／デジタル変換モジュール２３０と、較正される後段２１４−Ｉとの図を示している。図２に示すように、複数のスイッチを制御するための信号φ１およびφ２は交互にアクティブとなり、これらの信号（φ１およびφ２）および対応するスイッチの動作原理は、当技術分野において周知である。以下において、図１に示す演算装置２４０の動作原理を、一実施例に基づいて、図２を用いて詳細に説明する。まず、本実施形態においては、パイプライン構造２１０は１４の段（すなわち１つの入力段および１３の後段）を含んでおり、また、誤差が他の後段のそれらに比べて重要でないため、後段２１４−４、２１４−５、……、２１４−１３の出力値の影響は無視しうると仮定する。この場合、それらの後方段の出力値を較正する必要はなく、後段２１４−１、２１４−２、２１４−３、および２１４−４の補正係数の計算は以下のように説明される。

後段２１４−Ｉに対応する補正係数［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を計算しているとき、図３に示す評価条件を図２に示す回路に適用するのが望ましい。図３に示すように、評価条件には、アナログ入力端に入力される電圧Ｖ_ＩＰと、デジタル入力端に入力される制御信号Ｃ（Ｉ）により制御される固定バイアスＶ_ＢＩＡＳと、上記のセットアップから導かれる、アナログ出力端から出力される電圧Ｖ_ＯＮとが含まれる。図３に各列で示す評価条件テーブルを参照して頂きたい。外部アナログ／デジタル変換モジュール２３０のデジタル出力端ΣΔＯＵＴからそれぞれの値Ｓ１（Ｉ）、Ｓ２（Ｉ）、Ｓ３（Ｉ）、およびＳ４（Ｉ）を読み込んだ後、演算装置２４０は、複数のパラメーターＥＲＡ（Ｉ）およびＥＲＢ（Ｉ）を、以下の式に従って計算する。

上記の評価条件、ならびにパラメーターＥＲＡ（Ｉ）およびＥＲＢ（Ｉ）の意味は、当技術分野において周知であるので、本明細書中で説明する必要はない。

図４を参照して頂きたいが、これは、パイプライン構造２１０の後段２１４−Ｉの伝達曲線４１０（段２１４−Ｉが評価されている）と、外部アナログ／デジタル変換モジュール２３０の伝達曲線４２０とを同時に示している。伝達曲線４１０には理想伝達曲線が含まれており、これは破線で描かれていて、誤差が生じていないものを示している。図４に示すように、伝達曲線４１０にはさらに実際の伝達曲線が含まれており、これは太線で描かれていて、後段２１４−Ｉにおけるコンデンサの不整合のようなある原因に起因する誤差の影響が考慮されたものを示している。さらに、伝達曲線４２０には理想伝達曲線が含まれており、これは細線で描かれていて、誤差が生じていないものを示している。図４に示すように、伝達曲線４２０にはさらに実際の伝達曲線が含まれており、これは太線で描かれていて、外部アナログ／デジタル変換モジュール２３０と、パイプライン構造２１０における低い段との間のゲイン誤差およびオフセット誤差の影響を示している。図４に示す伝達曲線の意味は、当技術分野において周知であり、米国特許第５４９９０２７号および米国特許第６３６９７４４号に示されているようなものである。

ゲイン誤差およびオフセット誤差を十分に記述するために、２つのパラメーターＫ０およびＫを以下において導入する。伝達曲線４２０における実際の伝達曲線の伝達関数は、以下の式を用いて記述することができる。

この式（１）において、Ｄｏｕｔは外部アナログ／デジタル変換モジュール２３０のデジタル出力値、Ｖｉｎは外部アナログ／デジタル変換モジュール２３０の入力信号、そしてＮはパイプライン構造２１０の段数である。本実施形態においては、段数は１４である。

伝達曲線４１０によって示されるように、後段２１４−Ｉの回路に起因する誤差の影響を記述するために、誤差パラメーターδを以下において導入する。値Ｓ１およびＳ２に対応して、外部アナログ／デジタル変換モジュール２３０の入力信号Ｖｉｎは、以下の式に従って記述することができる。

上記の２つの式を式（１）に代入することによって、以下の式が導き出される。

ＥＲＡ＝Ｄｏｕｔ_Ｓ１−Ｄｏｕｔ_Ｓ２であるので、式（２）が以下のように導き出される。

演算装置２４０を用いて補正係数［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を導き出すために、伝達曲線４１０および伝達曲線４２０に示される誤差（すなわちＫ０およびＫ）を、計算を利用して除去することが望ましい。本実施形態においては、伝達曲線４２０によって示される誤差が最初に処理される。理想的な場合について、式（２）における２つのパラメーターＫ０およびＫ、ならびにパラメーターＥＲＡの各値は以下のように列挙される。

較正する最初の４段、すなわち２１４−１、２１４−２、２１４−３、および２１４−４を考えると、以下の式が得られる。

ここでδ_１、δ_２、δ_３、δ_４は、それぞれパイプライン構造２１０の１段、２段、３段、および４段の誤差である。しかし、実際の場合には、パラメーターＫ０およびＫは無視できない。最初の４段をふたたび考えると、以下の式が得られる。

後段２１４−４、２１４−５、……、２１４−１３の出力値の影響は無視できるという前述の仮定に基づいて、誤差δ_４はゼロとすることができる。演算装置２４０の計算を利用して、式（４）に示されるように実際の測定値に基づく誤差によって影響されることのない理想値を得るために、本実施形態の演算装置２４０は、以下の式に従って計算を実行することができる。

上記ＥＲＡ_Ｃａｌ（Ｉ）は、伝達曲線４２０により示される誤差を除去した後に導き出される中間係数を表しており、Ｒｏｕｎｄ（）は、四捨五入の作用をする関数を示している。同様にして、以下の式が得られる。

上記の計算を用いて外部アナログ／デジタル変換モジュール２３０とパイプライン２１０の後方段との間のゲイン誤差およびオフセット誤差を除去した後、演算装置はさらに、パイプライン構造２１０の後方段の誤差に起因する影響を補償するための計算を実行する。本実施形態においては、演算装置２４０は、パイプライン構造２１０の後方段の誤差に起因する影響を補償するための複数の中間係数ＥＲＡ_Ｃａｌ_Ａｄｄ（Ｉ）およびＥＲＢ_Ｃａｌ_Ａｄｄ（Ｉ）を計算することができる。これらの計算は、以下の式を用いて記述することができる。

中間係数ＥＲＡ_Ｃａｌ_Ａｄｄ（Ｉ）およびＥＲＢ_Ｃａｌ_Ａｄｄ（Ｉ）を計算した後、演算装置２４０は、以下に記述される伝達方程式を用いて、補正係数の組ＣＡＬＡ（Ｉ）およびＣＡＬＢ（Ｉ）（ここで、後方段の値は無視することができるので、ここではＩ＝１，２，３，４）を生成することができる。

最後に、ランモードであるときの補正装置２２０の動作原理を以下において説明する。補正装置２２０は、ランモードであるときに、補正係数ＣＡＬＡ（Ｉ）およびＣＡＬＢ（Ｉ）に基づいて、パイプライン構造２１０のデジタル出力端で信号（すなわち出力値Ｄｏｕｔ（Ｉ））を補正し、パイプラインＡＤＣ２００のデジタル出力信号Ｄｏｕｔ_ｗｉＣａｌの補正されたデジタル値Ｄｏｕｔ_ｗｉＣａｌ（０）〜Ｄｏｕｔ_ｗｉＣａｌ（Ｎ）を生成することができる。演算装置２４０が較正セットアップモードであるときに補正係数ＣＡＬＡ（Ｉ）およびＣＡＬＢ（Ｉ）を導き出した後、補正装置２２０は、ランモードであるときに、以下のように、デジタル出力信号Ｄｏｕｔ_ｗｉＣａｌの全てのビットＤｏｕｔ_ｗｉＣａｌ（Ｉ）（Ｉ＝１，２，……，Ｎ）を生成することができる。

上記の演算装置２４０および補正装置２２０の動作は、本発明の単なる一実施形態に基づいて説明されていることに留意して頂きたい。当業者には、本発明の実現が妨げられないかぎり、本発明のさまざまな種類のアーキテクチャや方法を本発明の他の実施形態に適用することができるということが理解されるはずである。

当業者にはまた、本発明の教示を保ちながら、本装置および方法の多くの変形および変更をなしうるということも容易に認められるであろう。したがって、上記の開示は、添付の特許請求の範囲の境界・限界によってのみ制限されるものとして解釈されるべきである。

本発明の一実施形態によるデジタル較正・パイプライン・アナログ／デジタル変換器（ＡＤＣ）の図である。 図１に示すパイプライン構造における１つの後段と、本発明の一実施形態に従って用いられる外部アナログ／デジタル変換モジュールとの図である。 図２に示す装置により用いられる評価条件テーブルである。 図１に示すパイプライン構造と外部アナログ／デジタル変換モジュールとの伝達曲線の図である。

符号の説明

１１６…スイッチ、２１０…パイプライン、２１２…入力段、２１４…後段、２２０…補正装置、２３０…デジタル変換モジュール。

Claims (10)

1. 直列にカスケード接続されてパイプラインを形成する複数のアナログ／デジタル変換ユニットを有するパイプライン・アナログ／デジタル変換器（ＡＤＣ）のための誤差補正方法であって、
   第１モードであるときに、外部アナログ／デジタル変換モジュールを用いて前記複数のアナログ／デジタル変換ユニットを評価するステップと、
   前記評価ステップにおける前記外部アナログ／デジタル変換モジュールのデジタル出力値に基づいて複数の補正係数の組を計算するステップと、
   第２モードであるときに、前記補正係数の組に基づいて前記複数のアナログ／デジタル変換ユニットの出力信号を補正するステップと
   を含む方法。
2. 前記外部アナログ／デジタル変換モジュールがシグマ・デルタＡＤＣを備える、請求項１に記載の方法。
3. 前記複数の補正係数の組を計算するステップが、前記外部アナログ／デジタル変換モジュールと前記パイプラインとの間の誤差を除去するための計算を実行するステップをさらに含む、請求項１に記載の方法。
4. 前記複数の補正係数の組を計算するステップが、それぞれのアナログ／デジタル変換ユニットに対応して、前記パイプラインにおける後方段の誤差の影響を補償するための計算を実行するステップをさらに含む、請求項１に記載の方法。
5. アナログ入力信号をデジタル出力信号に変換するためのデジタル較正・パイプライン・アナログ／デジタル変換器（ＡＤＣ）であって、
   直列にカスケード接続されてパイプラインを形成し、複数のデジタル出力端を含む複数のアナログ／デジタル変換ユニットと、
   第１モードであるときに、前記複数のアナログ／デジタル変換ユニットを評価するための、前記パイプラインに結合された外部アナログ／デジタル変換モジュールと、
   第２モードであるときに、前記デジタル出力信号を生成するために、前記外部アナログ／デジタル変換モジュールにより実行された評価の結果に基づいて、前記デジタル出力端で信号を補正するための、前記アナログ／デジタル変換ユニットおよび前記外部アナログ／デジタル変換モジュールに結合された補正装置と
   を備えるパイプラインＡＤＣ。
6. 前記外部アナログ／デジタル変換モジュールがシグマ・デルタＡＤＣを備える、請求項５に記載のパイプラインＡＤＣ。
7. 前記パイプラインと前記外部アナログ／デジタル変換モジュールとの間に結合されたマルチプレクサをさらに備える、請求項５に記載のパイプラインＡＤＣ。
8. 前記外部アナログ／デジタル変換モジュールにより実行された評価の結果に基づいて、複数の補正係数の組を計算するための、前記外部アナログ／デジタル変換モジュールに結合された演算装置をさらに備える、請求項５に記載のパイプラインＡＤＣ。
9. 前記演算装置が、前記外部アナログ／デジタル変換モジュールと前記パイプラインとの間の誤差を除去するための計算を実行する、請求項８に記載のパイプラインＡＤＣ。
10. 前記演算装置が、それぞれのアナログ／デジタル変換ユニットについて、前記パイプラインにおける後方段の誤差の影響を補償するための計算を実行する、請求項５に記載のパイプラインＡＤＣ。

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