JPS58124269A - 相補型絶縁ゲート電界効果半導体装置の製造方法 - Google Patents
相補型絶縁ゲート電界効果半導体装置の製造方法Info
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- JPS58124269A JPS58124269A JP57008152A JP815282A JPS58124269A JP S58124269 A JPS58124269 A JP S58124269A JP 57008152 A JP57008152 A JP 57008152A JP 815282 A JP815282 A JP 815282A JP S58124269 A JPS58124269 A JP S58124269A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は萬速で高集積度化が可能な相補型絶縁ゲート電
界効果手導体装置のウェル構造に関するものである。
界効果手導体装置のウェル構造に関するものである。
ＮチャンネルおよびＰチャンネルの絶縁ゲート電界効果
（以下、ＭＯＳと呼ぶ）トランジスタにより構成される
相補型ＭＯ８半導体装ｔは、従来第１図の構造を有して
いた。つまり、Ｎ型シ１１コン基板１円にＰチャンネル
ＭＯ８）ランジスタ２が形成され、ＮチャンネルＭＯ８
）ランジスタ３は、前記Ｎ型シリコン基板１内に形成さ
れたＰウェル４門に形成されていた。集積度の向上とと
も＆ｌＳＪ＆らは各トランジスタの周囲のフィールド酸
化膜のシリコン基板界面附近には、寄生ＭＯ８効果を防
ぐため、ＮチャンネルＭＯ８）ランジスタなら、高濃度
Ｐ型領域５，６、ＰチャンｕＭＯ８トランジスタなら高
濃度Ｎ型領域７．８が形成されていた。しかしさらに高
密度の相補型ＭＯ８半導体装Ｉｉ管実現するためには、
相補型ＭＯ８半導体装置特有の現象であるラッチアップ
會防がなければならない。従来より、ラッチアップを防
ぐためには、シ１」コン基板不純物濃度及びウェルの不
純物濃度を高くして拡散層抵抗金小さくすることが効果
の大きいことは知られているが、トランジスタの高性能
化のためにシリコン基板不純物濃度及びウェルの不純物
濃度を低くシヨうとすることに相反している。
（以下、ＭＯＳと呼ぶ）トランジスタにより構成される
相補型ＭＯ８半導体装ｔは、従来第１図の構造を有して
いた。つまり、Ｎ型シ１１コン基板１円にＰチャンネル
ＭＯ８）ランジスタ２が形成され、ＮチャンネルＭＯ８
）ランジスタ３は、前記Ｎ型シリコン基板１内に形成さ
れたＰウェル４門に形成されていた。集積度の向上とと
も＆ｌＳＪ＆らは各トランジスタの周囲のフィールド酸
化膜のシリコン基板界面附近には、寄生ＭＯ８効果を防
ぐため、ＮチャンネルＭＯ８）ランジスタなら、高濃度
Ｐ型領域５，６、ＰチャンｕＭＯ８トランジスタなら高
濃度Ｎ型領域７．８が形成されていた。しかしさらに高
密度の相補型ＭＯ８半導体装Ｉｉ管実現するためには、
相補型ＭＯ８半導体装置特有の現象であるラッチアップ
會防がなければならない。従来より、ラッチアップを防
ぐためには、シ１」コン基板不純物濃度及びウェルの不
純物濃度を高くして拡散層抵抗金小さくすることが効果
の大きいことは知られているが、トランジスタの高性能
化のためにシリコン基板不純物濃度及びウェルの不純物
濃度を低くシヨうとすることに相反している。
本発明の目的は、上記従来技術の問題点を解決し、高速
で高密度かつ、ラッチアップがおこりにくい相補型ＭＯ
８半導体装置を提供するものである。
で高密度かつ、ラッチアップがおこりにくい相補型ＭＯ
８半導体装置を提供するものである。
本発明の特徴は、−導電型の半導体基板内に該基板と反
対導電型の第１のウェルを選択的に形成した半導体基体
と、該半導体基体の半導体基板および第１のウェル上に
おのおのゲート絶縁膜を介して設けられたゲート電極と
、上記半導体基板及び第１のウェルにおのおの形成され
た該基板及び° 第１のウェルとそれぞれ反対導電型
のソース、ドレイン領域とを具備した相補型ＭＯ８半導
体装置において、前記第１のウェルの側面部及び底面部
の不純物ａ度が前記第１のウェル中のＭＯＳ）ランジス
タが形成されている部分の不純物濃度よりも高い相補型
ＭＯ８半導体装置にある。
対導電型の第１のウェルを選択的に形成した半導体基体
と、該半導体基体の半導体基板および第１のウェル上に
おのおのゲート絶縁膜を介して設けられたゲート電極と
、上記半導体基板及び第１のウェルにおのおの形成され
た該基板及び° 第１のウェルとそれぞれ反対導電型
のソース、ドレイン領域とを具備した相補型ＭＯ８半導
体装置において、前記第１のウェルの側面部及び底面部
の不純物ａ度が前記第１のウェル中のＭＯＳ）ランジス
タが形成されている部分の不純物濃度よりも高い相補型
ＭＯ８半導体装置にある。
本発明の他の特徴は、−導電型の半導体基板内に該基板
と反対導電型の第１のウェルと、該基板と同一導電型の
第２のウェルとを選択的に形成した半導体基体と該半導
体基体の第１のウェル及び！２のウェル上におのおのゲ
ート絶縁膜を介して設けられたゲート電極と、前記第１
のウェル及び第２のウェルにおのおの形成された第１の
ウェル及び第２のウェルと、それぞれ反対導電型のソー
ス・ドレイン領域を具備した相補型ＭＯ８Ｏ８半導体装
Ｃおいて、前記第２のウェルの側面部及び底面部の不純
物濃度が、前記第２のウェル中のＭＯ８トランジスタが
形成されている部分の不純物濃度よりも高い相補型へ１
Ｏ８半導体装１にある。
と反対導電型の第１のウェルと、該基板と同一導電型の
第２のウェルとを選択的に形成した半導体基体と該半導
体基体の第１のウェル及び！２のウェル上におのおのゲ
ート絶縁膜を介して設けられたゲート電極と、前記第１
のウェル及び第２のウェルにおのおの形成された第１の
ウェル及び第２のウェルと、それぞれ反対導電型のソー
ス・ドレイン領域を具備した相補型ＭＯ８Ｏ８半導体装
Ｃおいて、前記第２のウェルの側面部及び底面部の不純
物濃度が、前記第２のウェル中のＭＯ８トランジスタが
形成されている部分の不純物濃度よりも高い相補型へ１
Ｏ８半導体装１にある。
以下、本発明會実施例により詳しく説明する。
第２図は本発明の第１の実施例である。Ｎ型シ１】コン
基板２１内に、Ｐウェル領域２２．２３を形成するが、
Ｐウェル２２は、Ｐウェル２３よりもＰｆｉ不純物濃度
金低くおさえることにより、ＮチャンネルＭＯ８）ラン
ジスタ２４の特性を劣下させること一＆＜、Ｐチャンネ
ルＭＯ８）ランジメタ２５０周辺の寄生ＭＯ８効果會防
クチャンネルストッパーとかり、かつまたＰウェルの拡
散層抵抗を小さくできることからラッチアップもおこり
５ − ニ＜くなる。一方、ＰチャンネルＭＯ８）ランジスタ２
５は寄生ＭＯ８効果を防ぐために必をならチャンネルス
ト、パーを入れてもよいが、Ｎ型シリコン基板２１の不
純物濃度が高い場合には不要である。第１の実施例は、
Ｎ型シリコン基板２１内にＰウェル２２，２３を形成す
る場合だが、Ｐ型シリコン基板内１ｃＮウェル全形成す
る場合でもまったく同様である。
基板２１内に、Ｐウェル領域２２．２３を形成するが、
Ｐウェル２２は、Ｐウェル２３よりもＰｆｉ不純物濃度
金低くおさえることにより、ＮチャンネルＭＯ８）ラン
ジスタ２４の特性を劣下させること一＆＜、Ｐチャンネ
ルＭＯ８）ランジメタ２５０周辺の寄生ＭＯ８効果會防
クチャンネルストッパーとかり、かつまたＰウェルの拡
散層抵抗を小さくできることからラッチアップもおこり
５ − ニ＜くなる。一方、ＰチャンネルＭＯ８）ランジスタ２
５は寄生ＭＯ８効果を防ぐために必をならチャンネルス
ト、パーを入れてもよいが、Ｎ型シリコン基板２１の不
純物濃度が高い場合には不要である。第１の実施例は、
Ｎ型シリコン基板２１内にＰウェル２２，２３を形成す
る場合だが、Ｐ型シリコン基板内１ｃＮウェル全形成す
る場合でもまったく同様である。
第３図は本発明の第２の実施例である。第１の実施例で
は、Ｐウェルのみについて本発明全適用したものである
が、第２の実施例では、Ｎ型シリコン基板３１として非
常に不純物濃度の低いものを用い、ＰチャンネルＭＯ８
）ランジスタ３２はＮウェル３３，３４内に形成し、Ｎ
チャンネル厭トランジスタ３５は、Ｐウェル３６，３７
内に形成する場合である。本実施例では、本発明の目的
とするところを最も効果的に笑現しようとするものであ
フ、それぞれのチャンネルのＭＯＳ）ランジスタは不純
物濃度の低いウェル３３，３６の中に形成されかつ、Ｐ
チャンネルＭＯ８）ランジス ６− タ３２とＮチャンネルＭＯ８）ランジスタ３５との拡散
層最小間隔は、それぞれのウェルの側面部及び底面部３
４．３７の不純物濃度を高くすることにより、自動的に
チャンネルストッパーが形成され非常に小さくなってい
る。またラッチアップＶＣ対してもウェルの低面部濃度
が高いことは効果が大きい。
は、Ｐウェルのみについて本発明全適用したものである
が、第２の実施例では、Ｎ型シリコン基板３１として非
常に不純物濃度の低いものを用い、ＰチャンネルＭＯ８
）ランジスタ３２はＮウェル３３，３４内に形成し、Ｎ
チャンネル厭トランジスタ３５は、Ｐウェル３６，３７
内に形成する場合である。本実施例では、本発明の目的
とするところを最も効果的に笑現しようとするものであ
フ、それぞれのチャンネルのＭＯＳ）ランジスタは不純
物濃度の低いウェル３３，３６の中に形成されかつ、Ｐ
チャンネルＭＯ８）ランジス ６− タ３２とＮチャンネルＭＯ８）ランジスタ３５との拡散
層最小間隔は、それぞれのウェルの側面部及び底面部３
４．３７の不純物濃度を高くすることにより、自動的に
チャンネルストッパーが形成され非常に小さくなってい
る。またラッチアップＶＣ対してもウェルの低面部濃度
が高いことは効果が大きい。
以上の実施例に共通しているのは、ＰチャンネルＭＯ８
）ランジスタとＮチャンネルＭＯ８）ランジスメの形成
されているところのシリコン基板不純物濃度をあげるこ
となしに、チャンネルストッパーの効果と、ラッチ了ツ
ブ防止のための対策がなされていることである。
）ランジスタとＮチャンネルＭＯ８）ランジスメの形成
されているところのシリコン基板不純物濃度をあげるこ
となしに、チャンネルストッパーの効果と、ラッチ了ツ
ブ防止のための対策がなされていることである。
次に、本発明の各実施例の製造方法を説明する。
第４図（ａｌ〜（ｅｌは第２図に示した第１の実施例の
製造工程を工程順に示す図である。
製造工程を工程順に示す図である。
第４図（ａ）：まずＮ型低濃度シリコン基板１０１を熱
酸化して厚いシリコン酸化膜１０２’を形成し、シリコ
ン基板１０１上の所望の領域１０３をフォトエツチング
技術を用いてエツチング除去し、開孔さ第１．７を穴１
０３から、高濃度にＢ＋のイオン注。
酸化して厚いシリコン酸化膜１０２’を形成し、シリコ
ン基板１０１上の所望の領域１０３をフォトエツチング
技術を用いてエツチング除去し、開孔さ第１．７を穴１
０３から、高濃度にＢ＋のイオン注。
入１０４を行なう。
第４図（ｂ）：さらにシリコン基板１０１を熱酸化する
。新らしいシリコン酸化膜１０５は、前記フォトエツチ
ング技術にょクエッチング除去された領域１０３に含ま
れる領域で再び、フォトエツチング技術によシ、エツチ
ングされる。開孔された部分１０６より、すてにＢがイ
オン注入されＰ型にかわっているＰウェル１０７の中に
、リンの原子１０８をイオン注入することにょフ、Ｐ型
不純物濃度の低い領域１０９が形成される。Ｎチャンネ
ルＭＯ８）ランジスタ１３０が形成されるのはこのＰ型
不純物濃度の低い領域１０９内である。
。新らしいシリコン酸化膜１０５は、前記フォトエツチ
ング技術にょクエッチング除去された領域１０３に含ま
れる領域で再び、フォトエツチング技術によシ、エツチ
ングされる。開孔された部分１０６より、すてにＢがイ
オン注入されＰ型にかわっているＰウェル１０７の中に
、リンの原子１０８をイオン注入することにょフ、Ｐ型
不純物濃度の低い領域１０９が形成される。Ｎチャンネ
ルＭＯ８）ランジスタ１３０が形成されるのはこのＰ型
不純物濃度の低い領域１０９内である。
第４図（Ｃ）：前記シリコン基板１０１上のシリコン酸
化膜全除去したのち、基板１０１に従来通シの製法によ
シシリコン窒化膜１１０，１１１全うｊ いシリコン酸
化膜１１２の上にパターニングし、ＰチャンネルＭＯ８
）ランジスタＢ１のためのチャンネルストッパー１１３
，１１４’（ｊ導入する。
化膜全除去したのち、基板１０１に従来通シの製法によ
シシリコン窒化膜１１０，１１１全うｊ いシリコン酸
化膜１１２の上にパターニングし、ＰチャンネルＭＯ８
）ランジスタＢ１のためのチャンネルストッパー１１３
，１１４’（ｊ導入する。
第４ 図（ｄｉ ： シリコン窒化膜１１０，１１１’
ｋＹスクとして選択酸化しフィールド酸化膜１１５゜１
１６を形成する。その後薄いゲート酸化膜１１７゜１１
８を形成し、さらにその上にゲート電極である多結晶シ
リコン１１９，１２（ｌ被着しパターニングする。次に
フォトレジストをマスクトシてリンやひ素などのＮ型不
純物を高濃度添加し、ＮチャンネルＭＯ８）ランジスタ
１３０のソース。
ｋＹスクとして選択酸化しフィールド酸化膜１１５゜１
１６を形成する。その後薄いゲート酸化膜１１７゜１１
８を形成し、さらにその上にゲート電極である多結晶シ
リコン１１９，１２（ｌ被着しパターニングする。次に
フォトレジストをマスクトシてリンやひ素などのＮ型不
純物を高濃度添加し、ＮチャンネルＭＯ８）ランジスタ
１３０のソース。
ドレイン１２１，１２２に形成する。次にフォトレジス
）１マスクとしてほう素などのＰ型不純物を高濃度添加
し、ＰチャンネルＭＯ８）ランジスタ１３１のリース、
ドレイン１２３，１２４を形成する。
）１マスクとしてほう素などのＰ型不純物を高濃度添加
し、ＰチャンネルＭＯ８）ランジスタ１３１のリース、
ドレイン１２３，１２４を形成する。
第４図（ｅ）：従来技術により酸化膜１２８，１２９が
設けられ、さらにアルミニウム配線１２５゜１２６．１
２７が形成されて相補型ＭＯ８半導体装置が構成される
。
設けられ、さらにアルミニウム配線１２５゜１２６．１
２７が形成されて相補型ＭＯ８半導体装置が構成される
。
第５図（ａ）、 （ｂｌは、第２図に示した第１の実施
例の第２の製造方法である。従来通りの製法によシＰウ
ェル５２を形成（−、フィールド酸化を終了したのが第
５図（ａ）である。次に第５図（ｂ）のようにフ９− オドレジスト５４により、Ｐウェル領域５２以外全すべ
ておおい、Ｐウェル領域５２内のフィールビシ１１コン
酸化膜５３のうすい領域にリンｉ子イオン注入５５を行
なうことにより、Ｐ１７エル５２の基板表面部分５６の
みのＰ型不純物濃度が低くなカ、低濃度Ｐウェル５６が
形成される。その後は、駆１の製造方法と同じである。
例の第２の製造方法である。従来通りの製法によシＰウ
ェル５２を形成（−、フィールド酸化を終了したのが第
５図（ａ）である。次に第５図（ｂ）のようにフ９− オドレジスト５４により、Ｐウェル領域５２以外全すべ
ておおい、Ｐウェル領域５２内のフィールビシ１１コン
酸化膜５３のうすい領域にリンｉ子イオン注入５５を行
なうことにより、Ｐ１７エル５２の基板表面部分５６の
みのＰ型不純物濃度が低くなカ、低濃度Ｐウェル５６が
形成される。その後は、駆１の製造方法と同じである。
第１の実施例では、特にＰウェル型の相補型ＭＯ８半導
体装ｆ’（ｒ示したが、Ｎウェル型でも、第１の製法お
よび第２の製造方法が適用できることは当然である。第
２の実施例ではＮ型基板３１’Ｔｈ用い、Ｐチャンネル
ＭＯ８）ランジスタはＮウェル中に、ＮチャンネルＭＯ
８）ランジスタはＰウェル中に形成したが、基板はＮ型
でもＰ型でもかまわない。
体装ｆ’（ｒ示したが、Ｎウェル型でも、第１の製法お
よび第２の製造方法が適用できることは当然である。第
２の実施例ではＮ型基板３１’Ｔｈ用い、Ｐチャンネル
ＭＯ８）ランジスタはＮウェル中に、ＮチャンネルＭＯ
８）ランジスタはＰウェル中に形成したが、基板はＮ型
でもＰ型でもかまわない。
それぞれのウェルの形成方法は、第１の実施例の中で示
し′ｆＣ，第１の製法又は第２の製法を、適当な不純物
音用いて片方のウェルずつ行なえばよいことはあきらか
である。
し′ｆＣ，第１の製法又は第２の製法を、適当な不純物
音用いて片方のウェルずつ行なえばよいことはあきらか
である。
以上説明した製造方法では、目的とする構造を形成する
のに、フィールド醸化前にすでに形成しまう方法と、従
来どうりのＰウェル形成、フィールド酸化膜成長後に、
フィールド酸化膜の窓からレジストヲマスクとしてウェ
ルと反対導電型不純物をイオン注入する２つの方法全提
示した。
のに、フィールド醸化前にすでに形成しまう方法と、従
来どうりのＰウェル形成、フィールド酸化膜成長後に、
フィールド酸化膜の窓からレジストヲマスクとしてウェ
ルと反対導電型不純物をイオン注入する２つの方法全提
示した。
本発明により形成された相補型ＭＯ８半導体装置におい
ては、高速かつ高密度しかもラッチアップがおこりにく
い。
ては、高速かつ高密度しかもラッチアップがおこりにく
い。
第１図は従来の相補型ＭＯ８半導体装置の断面図であり
、第２図、第３図は各々本発明実施例による相補型ＭＯ
８半導体装置の断面図であり、第４図（ａｌ 〜（ｅｌ
、第５図（ａ）、 （ｂｌｆｌ各々本発明実施例による
相補型ＭＯ８半導体装置の製造方法を段階を追って示し
た断面図である。 なお図において、 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐチ
ャンネルＭＯＳトランジスタ、３・・・・・・Ｎチャン
ネルＭＯＳトランジスタ、４・・・・・・Ｐウェル、５
，６・・・・・・Ｉｌｌ高濃度領域で、Ｎチャンネル側
のチャンネルストッパー、７，８・・・・・・Ｎ型高濃
度領域でＰチャンネル側のチャンネルストッパー、９・
・・・・・層間絶縁シリコン酸化膜、１０・・・・・ア
ルミニウム配線、２１・・・・・・Ｎ型シリコン基板、
２２・・・・・・低濃度Ｐウェル、２３・・・・・・高
濃度Ｐウェル、２４・・・・・ＮチャンネルＭＯ８）ラ
ンジスタ、２５１１１１１．ＰチャンネルＭＯＳトラン
ジスタ、３１・・・・・・Ｎ型シリコン基板、３２・・
・・・・ＰチャンネルＭＯ８）ランジスタ、３３０８．
。 低濃＋ｆＮウェル、３４・・・・・・高濃度Ｎウェル、
３５・・・・・・ＮチャンネルＭＯＳトランジスタ、３
６・・・・・・低Ｓ度Ｐウェル、３７・・・・・・高＃
度Ｐウェル、３８・・・・・・層間シリコン絶縁酸化膜
、３９．４０・・・・・・アルミニウム配線、１０１・
・・・・・Ｎ型シリコン基板、１０２・・・・・・シリ
コン酸化膜、１０３・・・・・・シリコン酸化膜１０２
が除去されている領域、１０４・・・・・・ボロン原子
のイオン注入、１０７・・・・・・高濃度Ｐウェル、１
０６・・・・・・領域１０３の内側に開孔された酸化膜
除去領域、１０８・・・・・・リン原子のイオン注入、
１０９・・・・・・低濃ＵＰウェル領域、１１０ 。 １１１・・・・・シリコン窒化膜、１１２・・・・・・
薄いシリコン酸化１１ｉ、１１３，１１４・・・・・・
ＰチャンネルＭＯ８）ランジスタのチャンネルストッパ
ー、１１５．１１６・・・・・・フィールド酸化膜、１
１７゜１１８・・・・・・ゲート酸化膜、１１９，１２
０・・印・ゲート電極ｓ １２１． １２２・・・・・
・ＮチャンネルＭＯＳトランジスタのソース、ドレイン
ａ域、１２３ 。 １２４・・・・・・ＰチャンネルＭＯ８）ランジスタの
ソース、ドレイン領域、１２５，１２６，１２７・・・
・・・アルミニウム配線％ １２８，１２９・・・・・
・層間絶［’ｌｌコン酸化膜、１３０・・・・・・Ｎチ
ャンネルＭＯＳトランジスタ、１３１・・・・・・Ｐチ
ャンネルＭＯ８）ランジスタ、５１・・・・・・Ｎ型シ
リコン基板、５２・・・・・・高濃度Ｐウェル、５３・
・・・・・フィールド酸化膜、５４・・・・・・フォト
レジスト膜、５５・・・・・・リン原子のイオン注入、
５６・・・・・・低濃度Ｐウェル領域、である。 １３−
、第２図、第３図は各々本発明実施例による相補型ＭＯ
８半導体装置の断面図であり、第４図（ａｌ 〜（ｅｌ
、第５図（ａ）、 （ｂｌｆｌ各々本発明実施例による
相補型ＭＯ８半導体装置の製造方法を段階を追って示し
た断面図である。 なお図において、 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐチ
ャンネルＭＯＳトランジスタ、３・・・・・・Ｎチャン
ネルＭＯＳトランジスタ、４・・・・・・Ｐウェル、５
，６・・・・・・Ｉｌｌ高濃度領域で、Ｎチャンネル側
のチャンネルストッパー、７，８・・・・・・Ｎ型高濃
度領域でＰチャンネル側のチャンネルストッパー、９・
・・・・・層間絶縁シリコン酸化膜、１０・・・・・ア
ルミニウム配線、２１・・・・・・Ｎ型シリコン基板、
２２・・・・・・低濃度Ｐウェル、２３・・・・・・高
濃度Ｐウェル、２４・・・・・ＮチャンネルＭＯ８）ラ
ンジスタ、２５１１１１１．ＰチャンネルＭＯＳトラン
ジスタ、３１・・・・・・Ｎ型シリコン基板、３２・・
・・・・ＰチャンネルＭＯ８）ランジスタ、３３０８．
。 低濃＋ｆＮウェル、３４・・・・・・高濃度Ｎウェル、
３５・・・・・・ＮチャンネルＭＯＳトランジスタ、３
６・・・・・・低Ｓ度Ｐウェル、３７・・・・・・高＃
度Ｐウェル、３８・・・・・・層間シリコン絶縁酸化膜
、３９．４０・・・・・・アルミニウム配線、１０１・
・・・・・Ｎ型シリコン基板、１０２・・・・・・シリ
コン酸化膜、１０３・・・・・・シリコン酸化膜１０２
が除去されている領域、１０４・・・・・・ボロン原子
のイオン注入、１０７・・・・・・高濃度Ｐウェル、１
０６・・・・・・領域１０３の内側に開孔された酸化膜
除去領域、１０８・・・・・・リン原子のイオン注入、
１０９・・・・・・低濃ＵＰウェル領域、１１０ 。 １１１・・・・・シリコン窒化膜、１１２・・・・・・
薄いシリコン酸化１１ｉ、１１３，１１４・・・・・・
ＰチャンネルＭＯ８）ランジスタのチャンネルストッパ
ー、１１５．１１６・・・・・・フィールド酸化膜、１
１７゜１１８・・・・・・ゲート酸化膜、１１９，１２
０・・印・ゲート電極ｓ １２１． １２２・・・・・
・ＮチャンネルＭＯＳトランジスタのソース、ドレイン
ａ域、１２３ 。 １２４・・・・・・ＰチャンネルＭＯ８）ランジスタの
ソース、ドレイン領域、１２５，１２６，１２７・・・
・・・アルミニウム配線％ １２８，１２９・・・・・
・層間絶［’ｌｌコン酸化膜、１３０・・・・・・Ｎチ
ャンネルＭＯＳトランジスタ、１３１・・・・・・Ｐチ
ャンネルＭＯ８）ランジスタ、５１・・・・・・Ｎ型シ
リコン基板、５２・・・・・・高濃度Ｐウェル、５３・
・・・・・フィールド酸化膜、５４・・・・・・フォト
レジスト膜、５５・・・・・・リン原子のイオン注入、
５６・・・・・・低濃度Ｐウェル領域、である。 １３−
Claims (2)
- （１）−導電型の半導体基板内に逆導電型の第１のウェ
ル全選択的に形成した半導体基体と、該半導体基体の半
導体基板および第１のウェル上におのおのゲー）ｅ縁膜
を介して設けられたゲート電極と、前記半導体基板及び
第１のつ三ルにおのおの形成された逆導電型及び−導電
型のソース、ドレイン領域とを具備した相補型絶縁ゲー
ト電界効果半導体装置において、前記第１のウェルの側
面部及び底面部の不純物濃度が、前記第１のウェル中の
絶縁ゲート型電界効果トランジスタが形成されている部
分の不純物濃度よりも高いことを特徴とする相補型絶縁
ゲート電界効果半導体装置。 - （２）−導電型の半導体基板（ハ）に逆導電型の第１の
ウェルと、−導電型のＷｃ２のウェルとを選択的に形成
した半導体基体と、該半導体基体の第１のウェル及び第
２のウェル上におのおのゲート絶縁膜を介して設けられ
たゲート電極と、前記第１のウェル及び第２のウェルに
おのおの形成された一導電型及び逆導電型のソース、ド
レイン領域とを具備した相補型絶縁ゲート電界効果半導
体装置において、前記第２のウェルの側面部及び底面部
の不純物濃度が、前記第２のウェル中の絶縁ゲート型電
界効果トランジスタが形成されている部分の不純物濃度
よりも高いこと全特徴とする相補型絶縁ゲート電界効果
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008152A JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008152A JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58124269A true JPS58124269A (ja) | 1983-07-23 |
| JPH021377B2 JPH021377B2 (ja) | 1990-01-11 |
Family
ID=11685340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008152A Granted JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124269A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254460A (ja) * | 1985-09-03 | 1987-03-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0443673A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
-
1982
- 1982-01-21 JP JP57008152A patent/JPS58124269A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254460A (ja) * | 1985-09-03 | 1987-03-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0443673A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021377B2 (ja) | 1990-01-11 |
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