JPS58119670A - 半導体装置 - Google Patents
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- JPS58119670A JPS58119670A JP57001717A JP171782A JPS58119670A JP S58119670 A JPS58119670 A JP S58119670A JP 57001717 A JP57001717 A JP 57001717A JP 171782 A JP171782 A JP 171782A JP S58119670 A JPS58119670 A JP S58119670A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
ングパッドを介して入力する為周波サージによる回路の
誤動作を防止した半導体集積回路のゲ−ト保峡回路を備
えた半導体装皺に関する。
誤動作を防止した半導体集積回路のゲ−ト保峡回路を備
えた半導体装皺に関する。
絶縁ゲート型半導体集積回路は絶縁展に酸化シリコン(
8402 )などを用い,そのゲート構造が金41l
(八Ietal )一酸化@ ( Oxide )一半
導体( Semiconductor )の組合せであ
ることからMOa型牛型体導体集積回路呼はれており%
面密度集積化が可能であることから広く用いられている
。このMOa型半導体集積回路のゲート酸化膜は比較的
薄いために外部からのサージなどにより絶縁破壊するお
それがあるためゲート保護回路が設けられている。第1
図は従来のC−MOS型牛型体導体集積回路く用いられ
るゲート保験回路の一例を示しており、ここに示したゲ
ート保論回路は,N形シリコン基板l中にP領域2と,
P十領域3およびN十 領域4を形成するとともに,P
領域2の中にさらにP十領域5とN十領域6とを形成し
,シリコン基板1の主面上にはシリコン酸化層( SL
Os ) 7を形成し.その上に電流制限用の多結晶シ
リコン抵抗8を形成し,この多結晶シリコン抵抗8の一
端は外部への接続用ボンディングパッド9に他端は保験
すべ1il9縁ゲート型トランジスタのゲートに接続す
るとともにクランプ用ダイオードを構成するP+憤職域
3N十領域6とに接続したものである。10.11%1
2は電極で、電極lOにはVDDが印加され、11極1
1からは出力信号か取出され、11極12は接地されて
いる・このような構造のゲート保農回路の等価回路は第
2図番こ示すよう番こなる。すなわちダイオード13.
14はそれぞれP十慟1.N十領域6をその一部として
形成され、15はシリコン基板1のバルク抵抗、16は
ポンディングパッド9とシリコン基板1との間の結合容
量である・いま、このような入力保−回路を有する半導
体集積回路において入力保−回路のポンディングパッド
9に外部から大電圧のサージSが印加された場合、電源
ラインのインピーダンスを下げてダイオードへ流れ込む
サージ電流を十分番こ吸収しても、ポンディングパッド
9とシリコン基板1とかシリコン酸化膜7を介して容量
結合されて(すなわち容量16を介して)しまい高周波
サージはシリコン基板1を通して矢印人で示すように他
の回路へリークし、シリコン基板1上に形成された回路
の一動作を起こすおそれがある。
8402 )などを用い,そのゲート構造が金41l
(八Ietal )一酸化@ ( Oxide )一半
導体( Semiconductor )の組合せであ
ることからMOa型牛型体導体集積回路呼はれており%
面密度集積化が可能であることから広く用いられている
。このMOa型半導体集積回路のゲート酸化膜は比較的
薄いために外部からのサージなどにより絶縁破壊するお
それがあるためゲート保護回路が設けられている。第1
図は従来のC−MOS型牛型体導体集積回路く用いられ
るゲート保験回路の一例を示しており、ここに示したゲ
ート保論回路は,N形シリコン基板l中にP領域2と,
P十領域3およびN十 領域4を形成するとともに,P
領域2の中にさらにP十領域5とN十領域6とを形成し
,シリコン基板1の主面上にはシリコン酸化層( SL
Os ) 7を形成し.その上に電流制限用の多結晶シ
リコン抵抗8を形成し,この多結晶シリコン抵抗8の一
端は外部への接続用ボンディングパッド9に他端は保験
すべ1il9縁ゲート型トランジスタのゲートに接続す
るとともにクランプ用ダイオードを構成するP+憤職域
3N十領域6とに接続したものである。10.11%1
2は電極で、電極lOにはVDDが印加され、11極1
1からは出力信号か取出され、11極12は接地されて
いる・このような構造のゲート保農回路の等価回路は第
2図番こ示すよう番こなる。すなわちダイオード13.
14はそれぞれP十慟1.N十領域6をその一部として
形成され、15はシリコン基板1のバルク抵抗、16は
ポンディングパッド9とシリコン基板1との間の結合容
量である・いま、このような入力保−回路を有する半導
体集積回路において入力保−回路のポンディングパッド
9に外部から大電圧のサージSが印加された場合、電源
ラインのインピーダンスを下げてダイオードへ流れ込む
サージ電流を十分番こ吸収しても、ポンディングパッド
9とシリコン基板1とかシリコン酸化膜7を介して容量
結合されて(すなわち容量16を介して)しまい高周波
サージはシリコン基板1を通して矢印人で示すように他
の回路へリークし、シリコン基板1上に形成された回路
の一動作を起こすおそれがある。
本発明は上記の点にかんがみてなされたもので、半導体
基板上に入力端子となるポンディングパッドを有する半
導体集積回路のゲート保諌回路を備えた半導体装置にお
いて、外部からホンディングパッドを介して入力する高
周波サージ化よる回路の誤動作を防止するため、半導体
基板中のポンディングパッドに対応する位置に高濃度不
純物領域を設け、その領域を電源ラインまたはアースラ
インに接続するよう番こしたものである。
基板上に入力端子となるポンディングパッドを有する半
導体集積回路のゲート保諌回路を備えた半導体装置にお
いて、外部からホンディングパッドを介して入力する高
周波サージ化よる回路の誤動作を防止するため、半導体
基板中のポンディングパッドに対応する位置に高濃度不
純物領域を設け、その領域を電源ラインまたはアースラ
インに接続するよう番こしたものである。
以下本発明に基づいて説明する。
第3図は本発明による半導体装置のゲート保論回路部分
の一実施例の構造を示す図であり。
の一実施例の構造を示す図であり。
基本構成は第1図に示した従来例と同じである。
この実施例が構造上従来例と異なる点は、N形シリコン
基板1にバイアスを与えるためのN+領域17がホンデ
ィングパッド9の下味で延長されている点である。
基板1にバイアスを与えるためのN+領域17がホンデ
ィングパッド9の下味で延長されている点である。
このような構成にするとホンディングパッド9に入力さ
れた高周波サージは、多結晶シリコン抵抗8により電流
制限されてクランプダイオードを通して電源配線へ流れ
込む一方、ポンディングパッド9の下でシリコン酸化膜
7を通した容量結合によりN十領域17へ流れ込む・こ
のサージ電流は高抵抗のシリコン基板lを流れることな
く電源配線へ流れるので他の回路へリークしない。
れた高周波サージは、多結晶シリコン抵抗8により電流
制限されてクランプダイオードを通して電源配線へ流れ
込む一方、ポンディングパッド9の下でシリコン酸化膜
7を通した容量結合によりN十領域17へ流れ込む・こ
のサージ電流は高抵抗のシリコン基板lを流れることな
く電源配線へ流れるので他の回路へリークしない。
第4図は本発明による半導体装置の他の実施例の構造を
示す・ この実施例の基本構成も第1図に示した従来例と同じで
あり、ポンディングパッド9の下に接地されたP十形領
域18が設けられている・機能は第3図と同じでポンデ
ィングパッド9に印加された高周波サージをシリコン酸
化膜7の容量を通してこのP十形領域18から電極19
を介してGNDへ流し田す・ なお、半導体集積回路のゲート電極としてのM配線パタ
ーンの都合により高周波サージをバイパスさせる電源配
−としてVDDを使う場合とGNDを使う場合があるが
、上記2つの実施例はそれぞれの場合に対応している。
示す・ この実施例の基本構成も第1図に示した従来例と同じで
あり、ポンディングパッド9の下に接地されたP十形領
域18が設けられている・機能は第3図と同じでポンデ
ィングパッド9に印加された高周波サージをシリコン酸
化膜7の容量を通してこのP十形領域18から電極19
を介してGNDへ流し田す・ なお、半導体集積回路のゲート電極としてのM配線パタ
ーンの都合により高周波サージをバイパスさせる電源配
−としてVDDを使う場合とGNDを使う場合があるが
、上記2つの実施例はそれぞれの場合に対応している。
以上説明したよう番こ1本発明においては、半導体基板
上に形成したゲート保−回路の入力端子としてのポンデ
ィングパッドの下に高濃度不純物領域を設け、この領域
を電源ラインまたはアースラインに接続した構造とした
ので、ポンディングパッドを介して印加された高庵波サ
ージがシリコン酸化膜による容量結合を介して基板へリ
ークするのを防止することができるので。
上に形成したゲート保−回路の入力端子としてのポンデ
ィングパッドの下に高濃度不純物領域を設け、この領域
を電源ラインまたはアースラインに接続した構造とした
ので、ポンディングパッドを介して印加された高庵波サ
ージがシリコン酸化膜による容量結合を介して基板へリ
ークするのを防止することができるので。
高周波サージによる回路の誤動作を確実に防止すること
ができる。
ができる。
第1図は従来の絶縁ゲート型半導体集積回路のゲート保
験回路の構造を示す図、第2因は第1図に示したデー1
411回路の等価回路、第3図aよび第4図は本発明に
よる半導体装置のゲート保W1回゛路の異なる実施例の
構造を示す図である。 l・・・N形シリコン基板、2・・・P領域。 3.5.18・・・P十領域、 4.6.17・・・N十領域。 7・・・シリコン酸化膜。 8・・・多結晶シリコン抵抗。 9・・・ポンディングパッド。 10.11.12.19・・・電極。 13.14・・・ダイオード、15・・・バルク抵抗。 16・・・結合容量 特許出願人 日産自動車株式金社 代理人弁理土鈴木弘男 第1Bi!1 第2図 七
験回路の構造を示す図、第2因は第1図に示したデー1
411回路の等価回路、第3図aよび第4図は本発明に
よる半導体装置のゲート保W1回゛路の異なる実施例の
構造を示す図である。 l・・・N形シリコン基板、2・・・P領域。 3.5.18・・・P十領域、 4.6.17・・・N十領域。 7・・・シリコン酸化膜。 8・・・多結晶シリコン抵抗。 9・・・ポンディングパッド。 10.11.12.19・・・電極。 13.14・・・ダイオード、15・・・バルク抵抗。 16・・・結合容量 特許出願人 日産自動車株式金社 代理人弁理土鈴木弘男 第1Bi!1 第2図 七
Claims (1)
- 入力端子となるポンディングパッドと、電流制限用保護
抵抗と、クランプダイオードとを半導体基板上に設けて
成る集積回路のゲート保護回路を伽えた半導体装置にお
いて、前記半導体基板中の前記ポンディングパッドの下
方に高議度不純物領域を設け、該領域を電源ラインまた
はアースライン番こ接続したことを特徴とする半導体装
置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57001717A JPS58119670A (ja) | 1982-01-11 | 1982-01-11 | 半導体装置 |
DE3243276A DE3243276C2 (de) | 1982-01-11 | 1982-11-23 | Integrierte Halbleitereinrichtung mit einer Gate-Elektroden-Schutzschaltung |
GB08300539A GB2113468B (en) | 1982-01-11 | 1983-01-10 | Integrated gate protection arrangement |
US07/040,722 US4777518A (en) | 1982-01-11 | 1987-04-20 | Semiconductor device including gate protection circuit with capacitor under input pad |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57001717A JPS58119670A (ja) | 1982-01-11 | 1982-01-11 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58119670A true JPS58119670A (ja) | 1983-07-16 |
Family
ID=11509310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57001717A Pending JPS58119670A (ja) | 1982-01-11 | 1982-01-11 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4777518A (ja) |
JP (1) | JPS58119670A (ja) |
DE (1) | DE3243276C2 (ja) |
GB (1) | GB2113468B (ja) |
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JPH0832091A (ja) * | 1995-05-25 | 1996-02-02 | Rohm Co Ltd | 個別ダイオード装置 |
JPH0832092A (ja) * | 1995-05-25 | 1996-02-02 | Rohm Co Ltd | 個別ダイオード装置 |
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