JPS58114444A - 半導体装置 - Google Patents

半導体装置

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JPS58114444A
JPS58114444A JP56213989A JP21398981A JPS58114444A JP S58114444 A JPS58114444 A JP S58114444A JP 56213989 A JP56213989 A JP 56213989A JP 21398981 A JP21398981 A JP 21398981A JP S58114444 A JPS58114444 A JP S58114444A
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JP
Japan
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package
semiconductor device
pads
short circuit
chip
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JP56213989A
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JPS649734B2 (ja
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Hidehiko Akasaki
赤崎　英彦
Takehisa Tsujimura
辻村　剛久
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はセラミックパッケージを有する半導体装置の改
良に関する。
（２）　　技術の背景 半導体装置は通常第１図に示すように半導体チップをセ
ラミックパッケージ内に気密封止する構成となっている
。図においてｌａ、ｌｂ、ｌｃは半導体チップ、２ａ、
２ｂ、２６はベース部材２１とふた部材２２とが接着層
を介して気密に固着されたセラミックパッケージ、３は
一端がセラミックパッケージ２内に固着され、但端がセ
ラミックパッケージ外に引き出された複数個のリード片
（第１図（ａ）のみ図示、他は省略）、４は半導体チッ
プユのポンディングパッドとリード片３とを電気的に接
続するボンディングワイヤである。
このような半導体装置は、半導体チップｌａ。
ｌｂ、ｌｃのサイズが異るとそれに適合する第１図（ａ
）（ｂ）（ｃ）に示すような各種形状のセラミックパッ
ケージ２ａ％２１）、ｚｃが用いられている。しかし最
近の半導体チップサイズの多様化に対処するためにセラ
ミックパッケージを改良し、半導体のチップサイズが異
っても搭載可能で高信頼性なセラミックパッケージの実
現が要望されている。
（３）　　従来技術と問題点・ 従来のセラミックパッケージ２ａ％２ｂ、２０では、チ
ップサイズの小さな半導体チップ１ａを大きなセラミッ
クパッケ、−ジ２ｃＪＩＣ搭載するとボンディングワイ
ヤ４の空間に張られる長さが長くな９．ワイヤ間の接触
やワイヤのたれ下シによるショート事故が発生し易くな
る欠点があった。
（４）発明の目的 本発明は上記従来の欠点を解消し、標準化された一種類
のパッケージにより、多種類の半導体チップの搭載を可
能とすることを目的とする。
（５）考案の構成 そしてこの目的は本発明によればパッケージ内凹部に配
置した半導体チップ上の複数の電極を前記パッケージ端
部の対応する導電部材のパッドにワイヤボンディングし
て成る半導体装置において。
前記パッケージ内の凹部の大きさを最大搭載半導体チッ
プに適合する様に形成すると共に前記パッケージ端部の
パッドに石って列状に複数個の補助パッド金配設して成
ることｔ−特徴とする半導体装置を提供することによっ
て達成される。
（６）　　発明の実施例 以下本発明の実施例を図面によって詳述する。
第２図は本発明によるパッケージのペース部材２１と搭
載した半導体チップ１とを示す断面図であシ、第３図は
そのベース部材２１の上面図である０ 第２図は最大テップサイズに適合する凹部２１１を有す
るパッケージのペース部材２１を示している。チップサ
イズが小さい場合を示す第２図（ａ）では、半導体チッ
プ二のポンディングパッドからリード片へのボンディン
グワイヤ４はベース部材２１の凹部罠配設されたワイヤ
ボンディング補助パッド６を最短距離１結びながら配線
されている。補助パッド６を使用−ｆるため空間に張ら
れる１本当ｐのワイヤの長さを短くすることができワイ
ヤ間やワイヤのたれ下りによるショート事故を無くする
ことが可能となる。
第３図に示した妄施例はワイヤボンディング補助ハツト
６ｔ−各辺に２列配設したものである。
図において３１はパッケージに固着されたＩＪ−ド片の
ポンディングパッドであシ、５拡牛導体チッフユをパッ
ケージに固着するダイアタッチ部を示している。各辺に
２列配設した補助パッド６はリード片のポンディングパ
ッド３１の数と同数であるが、これに制限されるもので
はない。また第２図（１））のような半導体チップ１の
場合には補助パすることが可能である。
なお本発明はパッケージの実装方法、例えばＤ工Ｐ（Ｄ
ｕａｌ　ｉｎ　ｐａｃｋａｇｅ　）、Ｆ　Ｐ　（Ｆ：Ｌ
ａｔ　ｐａｃｋａｇｅ　）、Ｐ　Ａ　Ｐ　（Ｐｉｎ　ａ
ｒｒａｙ　ｐａｃｋａｇｅ　）、１００（Ｌｅａｄｌｅ
ｓｓ　ｃｈｉｐ　ｃａｒｒｉｅｒ　）などの方法のいづ
れにも適用可能である。
（））発明の効果 本発明により従来１種類のパッケージにより搭載可能な
半導体チップサイズの許容幅は最大約２Ｕ程度であった
が、これｔ３倍以上に拡大することができパッケージ種
類の標準化による統一が可能となシ、またショート事故
が無くなるため高い信頼性が得られる効果を有する。
【図面の簡単な説明】
第３図は本発明によるパッケージペース部の上面図を示
している。 図において、１、ｌａ、ｌｂ、ｌｃは半導体チップ、２
．２ａ％　２ｂ、２（！はパッケージ、２１はパッケー
ジベース部材、２２は）（ツケージふた部材、２１１は
パッケージ凹部、３はリード片、３１はリード片の・ポ
ンディングパッド、４はボンディングワイヤ、５はダイ
アタッチ部、６，６１．６２は補助パッドを示している
。

Claims (1)

    【特許請求の範囲】
  1. パッケージ内凹部に配置し死生導体チップ上の複数の電
    極を前記パッケージ端部の対応する導電部材のパッドに
    ワイヤボンディングして成る半導体装置において、前記
    パッケージ内の凹部の大きさを最大搭載半導体チップに
    適合する様に形成すると共に前記パッケージ端部のパッ
    ドに沿って列状に複数個の補助パッドを配設して成るこ
    とｔ−特徴とする半導体装置っ
JP56213989A 1981-12-26 1981-12-26 半導体装置 Granted JPS58114444A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56213989A JPS58114444A (ja) 1981-12-26 1981-12-26 半導体装置

Applications Claiming Priority (1)

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JP56213989A JPS58114444A (ja) 1981-12-26 1981-12-26 半導体装置

Publications (2)

Publication Number Publication Date
JPS58114444A true JPS58114444A (ja) 1983-07-07
JPS649734B2 JPS649734B2 (ja) 1989-02-20

Family

ID=16648405

Family Applications (1)

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JP56213989A Granted JPS58114444A (ja) 1981-12-26 1981-12-26 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02196448A (ja) * 1989-01-25 1990-08-03 Nec Corp 半導体装置
US5504373A (en) * 1993-05-14 1996-04-02 Samsung Electronics Co., Ltd. Semiconductor memory module

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108369A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Electronic components

Patent Citations (1)

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US5504373A (en) * 1993-05-14 1996-04-02 Samsung Electronics Co., Ltd. Semiconductor memory module

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