JPS649734B2 - - Google Patents
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- JPS649734B2 JPS649734B2 JP56213989A JP21398981A JPS649734B2 JP S649734 B2 JPS649734 B2 JP S649734B2 JP 56213989 A JP56213989 A JP 56213989A JP 21398981 A JP21398981 A JP 21398981A JP S649734 B2 JPS649734 B2 JP S649734B2
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- 239000004065 semiconductor Substances 0.000 claims description 29
- 239000000919 ceramic Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はセラミツクパツケージを有する半導体
装置の改良に関する。
装置の改良に関する。
(2) 技術の背景
半導体装置は通常第1図に示すように半導体チ
ツプをセラミツクパツケージ内に気密封止する構
成となつている。図において1a,1b,1cは
半導体チツプ、2a,2b,2cはベース部材2
1とふた部材22とが接着層を介して気密に固着
されたセラミツクパツケージ、3は一端がセラミ
ツクパツケージ2内に固着され、但端がセラミツ
クパツケージ外に引き出された複数個のリード片
(第1図aのみ図示、他は省略)、4は半導体チツ
プ1のボンデイングパツドとリード片3とを電気
的に接続するボンデイングワイヤである。
ツプをセラミツクパツケージ内に気密封止する構
成となつている。図において1a,1b,1cは
半導体チツプ、2a,2b,2cはベース部材2
1とふた部材22とが接着層を介して気密に固着
されたセラミツクパツケージ、3は一端がセラミ
ツクパツケージ2内に固着され、但端がセラミツ
クパツケージ外に引き出された複数個のリード片
(第1図aのみ図示、他は省略)、4は半導体チツ
プ1のボンデイングパツドとリード片3とを電気
的に接続するボンデイングワイヤである。
このような半導体装置は、半導体チツプ1a,
1b,1cのサイズが異るとそれに適合する第1
図a,b,cに示すような各種形状のセラミツク
パツケージ2a,2b,2cが用いられている。
しかし最近の半導体チツプサイズの多様化に対処
するためにセラミツクパツケージを改良し、半導
体のチツプサイズが異つても搭載可能で高信頼性
なセラミツクパツケージの実現が要望されてい
る。
1b,1cのサイズが異るとそれに適合する第1
図a,b,cに示すような各種形状のセラミツク
パツケージ2a,2b,2cが用いられている。
しかし最近の半導体チツプサイズの多様化に対処
するためにセラミツクパツケージを改良し、半導
体のチツプサイズが異つても搭載可能で高信頼性
なセラミツクパツケージの実現が要望されてい
る。
(3) 従来技術と問題点
従来のセラミツクパツケージ2a,2b,2c
では、チツプサイズの小さな半導体チツプ1aを
大きなセラミツクパツケージ2cに搭載するとボ
ンデイングワイヤ4の空間に張られる長さが長く
なり、ワイヤ間の接触やワイヤのたれ下りによる
シヨート事故が発生し易くなる欠点があつた。
では、チツプサイズの小さな半導体チツプ1aを
大きなセラミツクパツケージ2cに搭載するとボ
ンデイングワイヤ4の空間に張られる長さが長く
なり、ワイヤ間の接触やワイヤのたれ下りによる
シヨート事故が発生し易くなる欠点があつた。
(4) 発明の目的
本発明は上記従来の欠点を解消し、標準化され
た一種類のパツケージにより、多種類の半導体チ
ツプの搭載を可能とすることを目的とする。
た一種類のパツケージにより、多種類の半導体チ
ツプの搭載を可能とすることを目的とする。
(5) 考案の構成
そしてこの目的は、本発明によればパツケージ
内凹部に配置した半導体チツプ上の複数の電極を
前記パツケージ端部の対応する導電部材のパツド
にワイヤボンデイングして成る半導体装置におい
て、前記凹部内の中央部分に配設され前記半導体
チツプが固着されるダイアタツチ部と、前記ダイ
アタツチ部と前記パツケージ端部のパツドとの間
の前記凹部内に、前記パツケージ端部のパツドに
沿つて複数列状に複数個配列された補助パツドと
を有し、前記半導体チツプが前記複数列状に複数
個配列された補助パツドの内側の列状に複数個配
列された補助パツド上に配設でき、且つ前記半導
体チツプ上の複数の電極と前記パツケージ端部の
対応する導電部材のパツドとがそれぞれ外側の列
状に複数個配列された補助パツドを介してワイヤ
ボンデイングできるように構成されて成ることを
特徴とする半導体装置を提供することによつて達
成される。
内凹部に配置した半導体チツプ上の複数の電極を
前記パツケージ端部の対応する導電部材のパツド
にワイヤボンデイングして成る半導体装置におい
て、前記凹部内の中央部分に配設され前記半導体
チツプが固着されるダイアタツチ部と、前記ダイ
アタツチ部と前記パツケージ端部のパツドとの間
の前記凹部内に、前記パツケージ端部のパツドに
沿つて複数列状に複数個配列された補助パツドと
を有し、前記半導体チツプが前記複数列状に複数
個配列された補助パツドの内側の列状に複数個配
列された補助パツド上に配設でき、且つ前記半導
体チツプ上の複数の電極と前記パツケージ端部の
対応する導電部材のパツドとがそれぞれ外側の列
状に複数個配列された補助パツドを介してワイヤ
ボンデイングできるように構成されて成ることを
特徴とする半導体装置を提供することによつて達
成される。
(6) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第2図は本発明によるパツケージのベース部材
21と搭載した半導体チツプ1とを示す断面図で
あり、第3図はそのベース部材21の上面図であ
る。
21と搭載した半導体チツプ1とを示す断面図で
あり、第3図はそのベース部材21の上面図であ
る。
第2図は最大チツプサイズに適合する凹部21
1を有するパツケージのベース部材21を示して
いる。チツプサイズが小さい場合を示す第2図a
では、半導体チツプ1のボンデイングパツドから
リード片へのボンデイングワイヤ4はベース部材
21の凹部に配設されたワイヤボンデイング補助
パツド6を最短距離で結びながら配線されてい
る。補助パツド6を使用するため空間に張られる
1本当りのワイヤの長さを短くすることができワ
イヤ間やワイヤのたれ下りによるシヨート事故を
無くすることが可能となる。
1を有するパツケージのベース部材21を示して
いる。チツプサイズが小さい場合を示す第2図a
では、半導体チツプ1のボンデイングパツドから
リード片へのボンデイングワイヤ4はベース部材
21の凹部に配設されたワイヤボンデイング補助
パツド6を最短距離で結びながら配線されてい
る。補助パツド6を使用するため空間に張られる
1本当りのワイヤの長さを短くすることができワ
イヤ間やワイヤのたれ下りによるシヨート事故を
無くすることが可能となる。
第3図に示した実施例はワイヤボンデイング補
助パツド6を各辺に2列配設したものである。
助パツド6を各辺に2列配設したものである。
図において31はパツケージに固着されたリー
ド片のボンデイングパツドであり、5は半導体チ
ツプ1をパツケージに固着するダイアタツチ部を
示している。各辺に2列配設した補助パツド6は
リード片のボンデイングパツド31の数と同数で
あるが、これに制限されるものではない。また第
2図bのような半導体チツプ1の場合には補助パ
ツド61はパツケージ凹部211の中央部に配設
されたダイアタツチ部5と同様にダイアタツチと
することが可能である。
ド片のボンデイングパツドであり、5は半導体チ
ツプ1をパツケージに固着するダイアタツチ部を
示している。各辺に2列配設した補助パツド6は
リード片のボンデイングパツド31の数と同数で
あるが、これに制限されるものではない。また第
2図bのような半導体チツプ1の場合には補助パ
ツド61はパツケージ凹部211の中央部に配設
されたダイアタツチ部5と同様にダイアタツチと
することが可能である。
なお本発明はパツケージの実装方法、例えば
DIP(Dual in package)、FP(Flat Package)、
PAP(Pin array package)、LCC(Leadless
chip carrier)などの方法のいづれにも適用可能
である。
DIP(Dual in package)、FP(Flat Package)、
PAP(Pin array package)、LCC(Leadless
chip carrier)などの方法のいづれにも適用可能
である。
(7) 発明の効果
本発明により従来1種類のパツケージにより搭
載可能な半導体チツプサイズの許容幅は最大約2
mm程度であつたが、これを3倍以上に拡大するこ
とができパツケージ種類の標準化による統一が可
能となり、またシヨート事故が無くなるため高い
信頼性が得られる効果を有する。
載可能な半導体チツプサイズの許容幅は最大約2
mm程度であつたが、これを3倍以上に拡大するこ
とができパツケージ種類の標準化による統一が可
能となり、またシヨート事故が無くなるため高い
信頼性が得られる効果を有する。
第1図は従来技術を説明するためのパツケージ
断面図、第2図は本発明によるパツケージ断面
図、第3図は本発明によるパツケージベース部の
上面図を示している。 図において、1,1a,1b,1cは半導体チ
ツプ、2,2a,2b,2cはパツケージ、21
はパツケージベース部材、22はパツケージふた
部材、211はパツケージ凹部、3はリード片、
31はリード片のボンデイングパツド、4はボン
デイングワイヤ、5はダイアタツチ部、6,6
1,62は補助パツドを示している。
断面図、第2図は本発明によるパツケージ断面
図、第3図は本発明によるパツケージベース部の
上面図を示している。 図において、1,1a,1b,1cは半導体チ
ツプ、2,2a,2b,2cはパツケージ、21
はパツケージベース部材、22はパツケージふた
部材、211はパツケージ凹部、3はリード片、
31はリード片のボンデイングパツド、4はボン
デイングワイヤ、5はダイアタツチ部、6,6
1,62は補助パツドを示している。
Claims (1)
- 【特許請求の範囲】 1 パツケージ内凹部に配置した半導体チツプ上
の複数の電極を前記パツケージ端部の対応する導
電部材のパツドにワイヤボンデイングして成る半
導体装置において、 前記凹部内の中央部分に配設され前記半導体チ
ツプが固着されるダイアタツチ部と、 前記ダイアタツチ部と前記パツケージ端部のパ
ツドとの間の前記凹部内に、前記パツケージ端部
のパツドに沿つて複数列状に複数個配列された補
助パツドとを有し、 前記半導体チツプが前記複数列状に複数個配列
された補助パツドの内側の列状に複数個配列され
た補助パツド上に配設でき、且つ前記半導体チツ
プ上の複数の電極と前記パツケージ端部の対応す
る導電部材のパツドとがそれぞれ外側の列状に複
数個配列された補助パツドを介してワイヤボンデ
イングできるように構成されて成ることを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56213989A JPS58114444A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56213989A JPS58114444A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58114444A JPS58114444A (ja) | 1983-07-07 |
JPS649734B2 true JPS649734B2 (ja) | 1989-02-20 |
Family
ID=16648405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56213989A Granted JPS58114444A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58114444A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02196448A (ja) * | 1989-01-25 | 1990-08-03 | Nec Corp | 半導体装置 |
KR950012290B1 (ko) * | 1993-05-14 | 1995-10-16 | 삼성전자주식회사 | 메모리 모듈 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53108369A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Electronic components |
-
1981
- 1981-12-26 JP JP56213989A patent/JPS58114444A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58114444A (ja) | 1983-07-07 |
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