JPS6339754U - - Google Patents

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JPS6339754U
JPS6339754U JP13113986U JP13113986U JPS6339754U JP S6339754 U JPS6339754 U JP S6339754U JP 13113986 U JP13113986 U JP 13113986U JP 13113986 U JP13113986 U JP 13113986U JP S6339754 U JPS6339754 U JP S6339754U
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JP
Japan
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output
enable signal
memory
data
chip enable
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JP13113986U
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Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Computer And Data Communications (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例の回路構成図、第2
図は要部の詳細回路図、第3図はタイムチヤート
である。 1……CPU、2……メモリ、4……データバ
ス、5……アンドゲート、8……クロツクドイン
バータ、11……データ入出力ライン。

Claims (1)

  1. 【実用新案登録請求の範囲】 データ読出し指令の出力下において、アウトイ
    ネーブル信号が出力され、且つチツプイネーブル
    信号が出力されるときデータの読出しが行われる
    メモリと、 前記アウトイネーブル信号が出力されてから前
    記チツプイネーブル信号が出力されるまでの間、
    メモリのデータ入出力ライン上に特定信号を強制
    的に与える手段と を有することを特徴とするメモリ接続回路。
JP13113986U 1986-08-29 1986-08-29 Pending JPS6339754U (ja)

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JP13113986U JPS6339754U (ja) 1986-08-29 1986-08-29

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JP13113986U JPS6339754U (ja) 1986-08-29 1986-08-29

Publications (1)

Publication Number Publication Date
JPS6339754U true JPS6339754U (ja) 1988-03-15

Family

ID=31029304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13113986U Pending JPS6339754U (ja) 1986-08-29 1986-08-29

Country Status (1)

Country Link
JP (1) JPS6339754U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0673794U (ja) * 1993-03-19 1994-10-18 星野楽器株式会社 ドラムペダルのビータ調節構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0673794U (ja) * 1993-03-19 1994-10-18 星野楽器株式会社 ドラムペダルのビータ調節構造

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