JPS58107936A - 複合バス回路 - Google Patents
複合バス回路Info
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- JPS58107936A JPS58107936A JP20787881A JP20787881A JPS58107936A JP S58107936 A JPS58107936 A JP S58107936A JP 20787881 A JP20787881 A JP 20787881A JP 20787881 A JP20787881 A JP 20787881A JP S58107936 A JPS58107936 A JP S58107936A
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- memory
- bus
- buffer circuit
- buses
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は高速度のデータ転送を行う装置と低速度のデー
タ転送を行う装置とが混在する情報処理装置システムに
おいて、適用されて好適な複合バス回路に関する。
タ転送を行う装置とが混在する情報処理装置システムに
おいて、適用されて好適な複合バス回路に関する。
近年、情報処理装置システムは処理速度の高速化と、低
価格化が益々強く要望されてきている。
価格化が益々強く要望されてきている。
同時に、単一の情報処理装置システムに接続さ扛得る入
出力装置の数忙９種類も増加の一途をたどっている。
出力装置の数忙９種類も増加の一途をたどっている。
この結果、情報処理装置システムの中枢部分、すなわち
プロセッサとメインメモリ間におけるデータ転送速度は
非常に大きくなり、両者を電気的に接続している信号線
（バス）のインピーダンスがデータ転送速度の上限を支
配するようになってきている。とくに、信号線路長は信
号伝達の遅延時間（立上シ、立下＃）％性に関連してい
る）Ｋ大きな影響を及ぼす。
プロセッサとメインメモリ間におけるデータ転送速度は
非常に大きくなり、両者を電気的に接続している信号線
（バス）のインピーダンスがデータ転送速度の上限を支
配するようになってきている。とくに、信号線路長は信
号伝達の遅延時間（立上シ、立下＃）％性に関連してい
る）Ｋ大きな影響を及ぼす。
一方、情報処理装置システムに含まれる入出力装置の増
加は、より長大な信号線路長を有するバスの使用を余議
なくさせている。
加は、より長大な信号線路長を有するバスの使用を余議
なくさせている。
（１） 従来技術と問題点
従来、このような状況に対して次の２つの手段が構じら
扛ている。
扛ている。
犬ナバスにプロセッサ、メインメモリ、多数の入出力装
置を共通接続した形態をしている。この場合、高速度の
データ転送を可能とするプロセッサ。
置を共通接続した形態をしている。この場合、高速度の
データ転送を可能とするプロセッサ。
メインメモリが開発されても、接続数に比例して長大と
なったＩ１０ライン（バスの一部分）によって生じるデ
ータ転送遅延時間のため、前記プロセッサやメインメモ
リの性能を生かせない欠点があった。
なったＩ１０ライン（バスの一部分）によって生じるデ
ータ転送遅延時間のため、前記プロセッサやメインメモ
リの性能を生かせない欠点があった。
第２は性能を優先させたものであり、プロセッサ、メイ
ンメモリ、ノ、出力装置間を共通接続する長大な主バス
とは別に、プロセッサ、メインメモリ間のみを接続する
副バスを設けたものである。
ンメモリ、ノ、出力装置間を共通接続する長大な主バス
とは別に、プロセッサ、メインメモリ間のみを接続する
副バスを設けたものである。
この場合、主バスと副バスの使用権の制御を行う回路が
複雑なものとなり、また、メモリおよびプロセッサは２
種の接続部をもつため、回路構成が犬となる欠点がある
。
複雑なものとなり、また、メモリおよびプロセッサは２
種の接続部をもつため、回路構成が犬となる欠点がある
。
■ 発明の目的
本発明は前記従来の欠点に鑑み、低価格でかつプロセッ
サ、メインメモリの高速度データ転送性能を発揮させ得
る複付バス回路を提供することをＭ 発明の構成 そして、この目的は本発明によれば、複数のバスと、こ
れらのバスを直列に接続する双方向バッファ回路と、こ
の双方向バッファ回路の切替えを前記バスの利用を支配
している装置の接続位置に応じて制御する手段とよシ構
成されることを特徴とする複合バス回路によって達成さ
れる。更に好ましくは、前記複数のバスの線路長は、単
一のバスに接続される装置の情報転送速度に応じて異な
るようにされているのがよい。
サ、メインメモリの高速度データ転送性能を発揮させ得
る複付バス回路を提供することをＭ 発明の構成 そして、この目的は本発明によれば、複数のバスと、こ
れらのバスを直列に接続する双方向バッファ回路と、こ
の双方向バッファ回路の切替えを前記バスの利用を支配
している装置の接続位置に応じて制御する手段とよシ構
成されることを特徴とする複合バス回路によって達成さ
れる。更に好ましくは、前記複数のバスの線路長は、単
一のバスに接続される装置の情報転送速度に応じて異な
るようにされているのがよい。
（％’Ｄ 発明の実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明に係る複合パス回路が適用された情報処
理装置システムを例示するブロックダイヤグラムである
。第２図は第１図に示す双方向バッファ回路の詳細な構
成を示す図である。
理装置システムを例示するブロックダイヤグラムである
。第２図は第１図に示す双方向バッファ回路の詳細な構
成を示す図である。
図中、ＭＰＵはプロセッサ、ＢＵＦＦｌ、ＢＵＦ’Ｆ２
およびＢＵＦＦ３は双方向バッファ回路、ＯＲｘ、ＯＲ
２はオアゲート回路、ＣＮｔｄコ２ｔらプ ３− ロセッサＭＰＵ、双方向バッファ回路ＢＵＦＦＩ。
およびＢＵＦＦ３は双方向バッファ回路、ＯＲｘ、ＯＲ
２はオアゲート回路、ＣＮｔｄコ２ｔらプ ３− ロセッサＭＰＵ、双方向バッファ回路ＢＵＦＦＩ。
ＢＵＦＦ ２ 、 ＢＵＦＦ ３ 、 オフ ケ−）
１１ｉ１路ＯＲ１、ＯＲ２および後述の図示しないバッ
ファ制御部を含む制御中枢ブロックである。また、ＭＡ
はメモリアドレスバス、ＩＯＡはアイオーアドレスバス
、ＭＤはメモリデータバス、■ＯＤはアイオーデータノ
くスであり、夫々メモリＭＥＭに対するアドレス信号の
転送、入出力装置Ｉ１０ （＋ １ ）・・・・・・ｌ
１０（豐ｎ）が発生するアドレス信号の転送、メモリＭ
ＥＭに対する読出／書込データの転送、および入出力装
置ｌ１０（＋１）・・−・・ｌ１０（＋ｎ）に対する入
出力データの転送を行っている。
１１ｉ１路ＯＲ１、ＯＲ２および後述の図示しないバッ
ファ制御部を含む制御中枢ブロックである。また、ＭＡ
はメモリアドレスバス、ＩＯＡはアイオーアドレスバス
、ＭＤはメモリデータバス、■ＯＤはアイオーデータノ
くスであり、夫々メモリＭＥＭに対するアドレス信号の
転送、入出力装置Ｉ１０ （＋ １ ）・・・・・・ｌ
１０（豐ｎ）が発生するアドレス信号の転送、メモリＭ
ＥＭに対する読出／書込データの転送、および入出力装
置ｌ１０（＋１）・・−・・ｌ１０（＋ｎ）に対する入
出力データの転送を行っている。
更に、ＭＲＷはメ七りＭＥＭに対して読出／書込の種別
を与えるリードライト信号を転送するメモリリードライ
ト信号線、ＤＭＡはプロセンサＭＰＵの出力信号が不活
性状態（トライステート・オフ）である期間中に入出力
装置ｌ１０（＋１）・・・ｌ１０（÷ｎ）がメモリＭＥ
Ｍをアクセスしている状態、いわゆるダイレクト・メモ
リ・アクセス状 ４− 送するディ・エム・ニー信号線、Ｍ′ｆＬおよびＭＷは
このダイレクト・メモリ・アクセス状態あるときにメモ
リＭＥＭに対するそれぞｒｔ、＊出および書込のタイミ
ングを与えるメモリリード信号およびメモリライト信号
を転送するメモリリード信号線およびメモリライト信号
線、ｌ０ＲＷはプロセッサＭＰＵが入出力装置ｌ１０（
４１）−・・ｌ１０（＋ｎ）に対して読出／書込を指示
していることを示すアイオー・リードライト信号を転送
するアイオー・リードライト信号線、几ＥはメモリＭＩ
ＢＭからの応答信号を転送する応答信号線、ＴＩＭはタ
イミング切替回路である。
を与えるリードライト信号を転送するメモリリードライ
ト信号線、ＤＭＡはプロセンサＭＰＵの出力信号が不活
性状態（トライステート・オフ）である期間中に入出力
装置ｌ１０（＋１）・・・ｌ１０（÷ｎ）がメモリＭＥ
Ｍをアクセスしている状態、いわゆるダイレクト・メモ
リ・アクセス状 ４− 送するディ・エム・ニー信号線、Ｍ′ｆＬおよびＭＷは
このダイレクト・メモリ・アクセス状態あるときにメモ
リＭＥＭに対するそれぞｒｔ、＊出および書込のタイミ
ングを与えるメモリリード信号およびメモリライト信号
を転送するメモリリード信号線およびメモリライト信号
線、ｌ０ＲＷはプロセッサＭＰＵが入出力装置ｌ１０（
４１）−・・ｌ１０（＋ｎ）に対して読出／書込を指示
していることを示すアイオー・リードライト信号を転送
するアイオー・リードライト信号線、几ＥはメモリＭＩ
ＢＭからの応答信号を転送する応答信号線、ＴＩＭはタ
イミング切替回路である。
さて、本実施例においては、アドレスバスＭＡ。
ＩＯＡおよびデータ・バスＭＤ、ＩＯＤはメモリ用と入
出力装置用とに分離されており、メモリ用のものＭＡ、
ＭＤは短い線路長となっている。
出力装置用とに分離されており、メモリ用のものＭＡ、
ＭＤは短い線路長となっている。
しかも、メモリ用のバスＭＡ、ＭＤと入出力装置用のバ
スＩＯＡ、ＩＯＤとは双方向バッファ回路ＢＵＦＦＩ、
ＢＵＦＦ２．ＢＵＦＦ３を介して直列が高く、高速デー
タ転送を必要とするプロセッサーメモリ間において、ア
ドレスバス上の転送時間の遅延はメモリ用のアドレスバ
スＭＡによるものが主であり、アイオーアドレスバスＩ
ＯＡ側についての影響は双方向バッファ回路ＢＵＦＦ１
の入力までとなる。すなわち、長大な線路長を持つアイ
オーアドレスバスＩＯＡの転送時間遅延に対する悪影響
はなくなる。同様に、プロセッサーメモリ間のデータ転
送時におけるデータバスについても、双方向バッファ回
路ＢＵＦＦ３のために、長大な線路長のアイオーデータ
バスＩＯＤの影響を受けることがなくなる。この結果、
プロセッサーメモリ間の高速アクセスが実現される。
スＩＯＡ、ＩＯＤとは双方向バッファ回路ＢＵＦＦＩ、
ＢＵＦＦ２．ＢＵＦＦ３を介して直列が高く、高速デー
タ転送を必要とするプロセッサーメモリ間において、ア
ドレスバス上の転送時間の遅延はメモリ用のアドレスバ
スＭＡによるものが主であり、アイオーアドレスバスＩ
ＯＡ側についての影響は双方向バッファ回路ＢＵＦＦ１
の入力までとなる。すなわち、長大な線路長を持つアイ
オーアドレスバスＩＯＡの転送時間遅延に対する悪影響
はなくなる。同様に、プロセッサーメモリ間のデータ転
送時におけるデータバスについても、双方向バッファ回
路ＢＵＦＦ３のために、長大な線路長のアイオーデータ
バスＩＯＤの影響を受けることがなくなる。この結果、
プロセッサーメモリ間の高速アクセスが実現される。
一方、入出力装置ｌ１０（＋１）・・・・・・ｌ１０（
＋ｎ）は比較的低速度のデータ転送で十分なので、単一
のバスに一括接続されており、従ってその線路長は犬で
ある。このバスを使ったデータ転送は、プロセッサＭＰ
Ｕと入出力装置ｌ１０（＋１）・・・・・・ｌ１０（＋
ｎ）間におけるものと、メモリＭＥＭと入出力装置■１
０（＋１）・・・・・・ｌ１０（４ｎ）間におけるもの
との２つの場合が考えられるが、最も転送時間がかかる
のは後者の方であるから、これについて次に説明する。
＋ｎ）は比較的低速度のデータ転送で十分なので、単一
のバスに一括接続されており、従ってその線路長は犬で
ある。このバスを使ったデータ転送は、プロセッサＭＰ
Ｕと入出力装置ｌ１０（＋１）・・・・・・ｌ１０（＋
ｎ）間におけるものと、メモリＭＥＭと入出力装置■１
０（＋１）・・・・・・ｌ１０（４ｎ）間におけるもの
との２つの場合が考えられるが、最も転送時間がかかる
のは後者の方であるから、これについて次に説明する。
メモリー人出力装置間のデータ転送、すなわちダイレク
ト・メモリ・アクセス時におけるデータ転送は、以下の
ように行われる。
ト・メモリ・アクセス時におけるデータ転送は、以下の
ように行われる。
まず、いずれかの入出力装置ｌ１０（＋１）・・・・・
・・・・ｌ１０（４ｎ）からのアドレス信号は、アイオ
ーアドレス・バスＩＯＡから双方向バッファ回路ＢＵＦ
ＦＩを経由しメモリＭＥＭに送出される。熱論このとき
プロセッサＭＰＵの信号出力端子はトライステートオフ
状態なので、プロセッサＭ Ｐ Ｕ カらのアドレス信
号が干渉することはない。そして、ライト動作であれば
入出力装置ｌ１０（す１）・・・・・・・・・ｌ１０（
≠ｎ）からのデータ信号はアイオーデータバスＩＯＤか
ら双方向バッファ回路ＢＵＦＦ３を通シ、次いで双方向
バッファ回路ＢＵＦＦ２を通ってメモリ・データバスへ
送出される。この場合も、プロセッサの出力はトライス
テート・オフとなっている。またリード動作であれば、
メモリＭＥＭ ７− からのデータ信号はメモリ・データバスＭＤから双方向
バッファ回路ＢＵＦＦ２を通り、次いで双方向バッファ
回路ＢＵＦＦ３を通ってアイオーデータバスＩＯＤに送
出される。
・・・・ｌ１０（４ｎ）からのアドレス信号は、アイオ
ーアドレス・バスＩＯＡから双方向バッファ回路ＢＵＦ
ＦＩを経由しメモリＭＥＭに送出される。熱論このとき
プロセッサＭＰＵの信号出力端子はトライステートオフ
状態なので、プロセッサＭ Ｐ Ｕ カらのアドレス信
号が干渉することはない。そして、ライト動作であれば
入出力装置ｌ１０（す１）・・・・・・・・・ｌ１０（
≠ｎ）からのデータ信号はアイオーデータバスＩＯＤか
ら双方向バッファ回路ＢＵＦＦ３を通シ、次いで双方向
バッファ回路ＢＵＦＦ２を通ってメモリ・データバスへ
送出される。この場合も、プロセッサの出力はトライス
テート・オフとなっている。またリード動作であれば、
メモリＭＥＭ ７− からのデータ信号はメモリ・データバスＭＤから双方向
バッファ回路ＢＵＦＦ２を通り、次いで双方向バッファ
回路ＢＵＦＦ３を通ってアイオーデータバスＩＯＤに送
出される。
ところで、以上述べた高速転送時と低速転送時とではメ
モリＭＦｉＭの動作サイクルが異なってとなければなら
ない。そこで、本実施の場合、オアゲート回路ＯＲＩ
、ＯＲ２およびタイミング切替回路ＴＩＭＥ用いてこの
制御を行っている。すなわち、プロセッサＭＰＵかメモ
リＭＥＭｉアクセスする場合には、オアゲートＯＲＩを
通ってメモリリード２イト信号がプロセッサＭＰＵから
メモリＭＢＭへ通知されるのみで、オアゲート回路ＯＲ
２からの信号は出力されない。他方、ダイレクト・メモ
リ・アクセス時においては、入出力装置工１０（＋１）
・・・・・・ｌ１０（＋ｎ）が送出したリードライト信
号はオアゲート回路０１’Ｌ１とＯＲ２の両方に入力さ
れる。なお、プロセッサからの信号はトライステートオ
フのため干渉しない。このため、メモリ８− リードライト信号に加えて、オアゲート回路ＯＲ２から
ディー・エム・ニー信号が通知される。これによって、
メモリＭＥＭに内蔵されているタイミング切替回路ＴＩ
Ｍは、ディー・エム・ニー信号が通知されないとき、短
い時間でデータ転送終了を示す応答信号ＲＥを発生し、
逆にディー・エム・ニー信号が通知されたときには、ア
イオー側のバス上の信号が安定するに十分な長い時間を
経過させて応答信号ＲＥを発生する。
モリＭＦｉＭの動作サイクルが異なってとなければなら
ない。そこで、本実施の場合、オアゲート回路ＯＲＩ
、ＯＲ２およびタイミング切替回路ＴＩＭＥ用いてこの
制御を行っている。すなわち、プロセッサＭＰＵかメモ
リＭＥＭｉアクセスする場合には、オアゲートＯＲＩを
通ってメモリリード２イト信号がプロセッサＭＰＵから
メモリＭＢＭへ通知されるのみで、オアゲート回路ＯＲ
２からの信号は出力されない。他方、ダイレクト・メモ
リ・アクセス時においては、入出力装置工１０（＋１）
・・・・・・ｌ１０（＋ｎ）が送出したリードライト信
号はオアゲート回路０１’Ｌ１とＯＲ２の両方に入力さ
れる。なお、プロセッサからの信号はトライステートオ
フのため干渉しない。このため、メモリ８− リードライト信号に加えて、オアゲート回路ＯＲ２から
ディー・エム・ニー信号が通知される。これによって、
メモリＭＥＭに内蔵されているタイミング切替回路ＴＩ
Ｍは、ディー・エム・ニー信号が通知されないとき、短
い時間でデータ転送終了を示す応答信号ＲＥを発生し、
逆にディー・エム・ニー信号が通知されたときには、ア
イオー側のバス上の信号が安定するに十分な長い時間を
経過させて応答信号ＲＥを発生する。
なお、プロセッサＭＰ Ｕ 、メモリＭｈｆＭ、入出力
装置ｌ１０（＋１）・・・・・・ｌ１０（≠ｎ）のすべ
てを単一バスで接続した場合と本実施例とを比較したな
らば、ダイレクト・メモリ・アクセス時に若干の遅延の
増加がみられる。だが、この遅れ分は、双方向バッファ
回路ＢＵＦＦ１．ＢＵＦＦ２．ＢＵＦＦ３によるものだ
けであり、この双方向バッファ回路ＢＵＦＦＩ、ＢＵＦ
Ｆ２．ＢＵＦＦ３は第２図に示すような単純な構造のゲ
ート回路なので、ゲート遅延時間による転送能力への形
容は殆んど無視さ扛る。
装置ｌ１０（＋１）・・・・・・ｌ１０（≠ｎ）のすべ
てを単一バスで接続した場合と本実施例とを比較したな
らば、ダイレクト・メモリ・アクセス時に若干の遅延の
増加がみられる。だが、この遅れ分は、双方向バッファ
回路ＢＵＦＦ１．ＢＵＦＦ２．ＢＵＦＦ３によるものだ
けであり、この双方向バッファ回路ＢＵＦＦＩ、ＢＵＦ
Ｆ２．ＢＵＦＦ３は第２図に示すような単純な構造のゲ
ート回路なので、ゲート遅延時間による転送能力への形
容は殆んど無視さ扛る。
ＢＵＦＦ３の制御は前述の説明に照せば自ずと明らかに
なるように簡単なものであり、通常の論理ゲートや読出
専用メモリ（ＲＯＭ）を利用して実現することは容易で
ある。その場合の各回路ＢＵＦＦ ＩＢＵＦＦ２．ＢＵ
ＦＦ３の動作の真理値（ＯＮ、ＯＦＦによってゲートの
通過、非通過を示す）は次の表の通りである。
なるように簡単なものであり、通常の論理ゲートや読出
専用メモリ（ＲＯＭ）を利用して実現することは容易で
ある。その場合の各回路ＢＵＦＦ ＩＢＵＦＦ２．ＢＵ
ＦＦ３の動作の真理値（ＯＮ、ＯＦＦによってゲートの
通過、非通過を示す）は次の表の通りである。
■ 発明の詳細
な説明したように、本発明の複合バス回路は簡単な構成
で低価格、かつ高速のプロセッサ等の性能を入出力装置
の接続数にか＼わらず十分に発揮させることができると
いった効果がある。
で低価格、かつ高速のプロセッサ等の性能を入出力装置
の接続数にか＼わらず十分に発揮させることができると
いった効果がある。
第１図は本発明による複合バス回路を適用した情報処理
装置システムを例示するブロックダイアグラム、第２図
は第１図に示す双方向バッファ回路の詳細な構成を示す
図である。 図中、ＭＡ・・・メモリ・アドレス・バス、ＩＯＡ・・
・アイオー・アドレス・バス、ＭＤ・・・メモリ・デー
タ・バス、工ＯＤ・・・アイオー・データ・バス、Ｂｔ
ＪＦＦｌ 、ＢＵＦＦ２．ＢＵＦＦ３・・・双方向バッ
ファ回路、ＭＰＵ・・・プロセッサ、ＭＥＭ・・・メモ
リ、■１０（≠１）〜工１０（すｎ）・・・入出力装置
、ＯＲ１，０ＴＬ２・・・オアゲート回路、ＴＩＭ・・
・タイミング切替回路、ＭＲＷ・・・メモリ・リード・
ライト信号線、ＤＭＡ・・・ディー・エム・ニー信号線
、ＭＲ・・・メモリ・リード信号線、ＭＷ・・・メモリ
・ライト信号線。
装置システムを例示するブロックダイアグラム、第２図
は第１図に示す双方向バッファ回路の詳細な構成を示す
図である。 図中、ＭＡ・・・メモリ・アドレス・バス、ＩＯＡ・・
・アイオー・アドレス・バス、ＭＤ・・・メモリ・デー
タ・バス、工ＯＤ・・・アイオー・データ・バス、Ｂｔ
ＪＦＦｌ 、ＢＵＦＦ２．ＢＵＦＦ３・・・双方向バッ
ファ回路、ＭＰＵ・・・プロセッサ、ＭＥＭ・・・メモ
リ、■１０（≠１）〜工１０（すｎ）・・・入出力装置
、ＯＲ１，０ＴＬ２・・・オアゲート回路、ＴＩＭ・・
・タイミング切替回路、ＭＲＷ・・・メモリ・リード・
ライト信号線、ＤＭＡ・・・ディー・エム・ニー信号線
、ＭＲ・・・メモリ・リード信号線、ＭＷ・・・メモリ
・ライト信号線。
Claims (1)
- 【特許請求の範囲】 １）複数のバスと、これらのバスヲ１汀列に接続する双
方向バッファ回路と、この双方向バッファ回路の切替え
を前記バスの利用を支配している装置の接続位置に応じ
て制御する手段とより構成されることを特徴とする複合
バス回路。 ２）前記複数のバスの線路長は、単一のバスに接続さ扛
る装置の情報信号転送速度に応じて異なることを特徴と
する特許請求の範囲第１項記載の複合バス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20787881A JPS6040063B2 (ja) | 1981-12-22 | 1981-12-22 | 複合バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20787881A JPS6040063B2 (ja) | 1981-12-22 | 1981-12-22 | 複合バス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107936A true JPS58107936A (ja) | 1983-06-27 |
| JPS6040063B2 JPS6040063B2 (ja) | 1985-09-09 |
Family
ID=16547049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20787881A Expired JPS6040063B2 (ja) | 1981-12-22 | 1981-12-22 | 複合バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040063B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273361A (ja) * | 1991-02-28 | 1992-09-29 | Nec Eng Ltd | 伝送路制御装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6176511U (ja) * | 1984-10-20 | 1986-05-23 |
-
1981
- 1981-12-22 JP JP20787881A patent/JPS6040063B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273361A (ja) * | 1991-02-28 | 1992-09-29 | Nec Eng Ltd | 伝送路制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6040063B2 (ja) | 1985-09-09 |
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