JP2000099449A - Cpuデータバス用インターフェース回路およびそれを備えたメモリ制御システム - Google Patents
Cpuデータバス用インターフェース回路およびそれを備えたメモリ制御システムInfo
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- JP2000099449A JP2000099449A JP10263437A JP26343798A JP2000099449A JP 2000099449 A JP2000099449 A JP 2000099449A JP 10263437 A JP10263437 A JP 10263437A JP 26343798 A JP26343798 A JP 26343798A JP 2000099449 A JP2000099449 A JP 2000099449A
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Abstract
(57)【要約】
【課題】 高速CPUの低速デバイスに対するアクセス
においてリードアクセスの後にライトアクセスが続く場
合のアクセス速度の低下および両アクセス間でのデータ
の衝突を防止する。 【解決手段】 リードアクセスにおいて、フラッシュR
OM2のCE* 端子の論理レベルがLレベルになると、
低速デバイスとしてのフラッシュROM2は、しばらく
してからリードデータを出力する。バッファ6は、CE
* 端子の論理レベルがHレベルになる前にラッチ制御信
号BLTCHがHレベルである間にリードデータを取り
込み、直ぐに出力をハイインピーダンスにしてフラッシ
ュROM2とのアクセスを終了する。CE* 端子の論理
レベルがHレベルに戻った後、出力制御信号BCON*
がLレベルになると、バッファ6はリードデータをCP
Uバス5に出力する。CPU1は、READY* 端子の
論理レベルがLレベルの間にそのリードデータを取り込
む。
においてリードアクセスの後にライトアクセスが続く場
合のアクセス速度の低下および両アクセス間でのデータ
の衝突を防止する。 【解決手段】 リードアクセスにおいて、フラッシュR
OM2のCE* 端子の論理レベルがLレベルになると、
低速デバイスとしてのフラッシュROM2は、しばらく
してからリードデータを出力する。バッファ6は、CE
* 端子の論理レベルがHレベルになる前にラッチ制御信
号BLTCHがHレベルである間にリードデータを取り
込み、直ぐに出力をハイインピーダンスにしてフラッシ
ュROM2とのアクセスを終了する。CE* 端子の論理
レベルがHレベルに戻った後、出力制御信号BCON*
がLレベルになると、バッファ6はリードデータをCP
Uバス5に出力する。CPU1は、READY* 端子の
論理レベルがLレベルの間にそのリードデータを取り込
む。
Description
【0001】
【発明の属する技術分野】本発明は、高速CPUの低速
デバイスに対するアクセスに好適なCPUデータバス用
インターフェース回路およびそれを備えたメモリ制御シ
ステムに関するものである。
デバイスに対するアクセスに好適なCPUデータバス用
インターフェース回路およびそれを備えたメモリ制御シ
ステムに関するものである。
【0002】
【従来の技術】CPU(Central Processing Unit) の周
辺回路としては、一般に、I/O、メモリ等の回路が設
けられ、これらとCPUとの間でデータの授受が行われ
る。近年のCPUの高速化に伴って、周辺回路も高速動
作が望まれるが、CPUの周辺回路として使用するIC
の動作速度が、そのCPUの動作速度に対応しない場合
がある。例えば、I/Oの場合、高速動作するICが一
般にはほとんど市販されていないので、所望のICを得
ようとすると、ASIC(Application SpecificIntegra
ted Circuit) 等によって開発したり、高速対応のI/
Oボードを用いたりする必要があり、コストや開発時間
がかさむという不都合がある。
辺回路としては、一般に、I/O、メモリ等の回路が設
けられ、これらとCPUとの間でデータの授受が行われ
る。近年のCPUの高速化に伴って、周辺回路も高速動
作が望まれるが、CPUの周辺回路として使用するIC
の動作速度が、そのCPUの動作速度に対応しない場合
がある。例えば、I/Oの場合、高速動作するICが一
般にはほとんど市販されていないので、所望のICを得
ようとすると、ASIC(Application SpecificIntegra
ted Circuit) 等によって開発したり、高速対応のI/
Oボードを用いたりする必要があり、コストや開発時間
がかさむという不都合がある。
【0003】他に、メモリICにもフラッシュROMの
ように動作速度が遅いものがある。EEPROM(Elect
rically Erasable and Programable ROM) の一種である
フラッシュROMは、データを電気的に一括してまたは
数10Kバイトを1単位として消去することができる
が、一般にSRAMやDRAMに比べて動作速度が遅
い。
ように動作速度が遅いものがある。EEPROM(Elect
rically Erasable and Programable ROM) の一種である
フラッシュROMは、データを電気的に一括してまたは
数10Kバイトを1単位として消去することができる
が、一般にSRAMやDRAMに比べて動作速度が遅
い。
【0004】ここで、図5に示すように、高速のCPU
51に上記のI/OやフラッシュROMのような低速デ
バイス52を直接接続した構成の動作について説明す
る。
51に上記のI/OやフラッシュROMのような低速デ
バイス52を直接接続した構成の動作について説明す
る。
【0005】図6に示すように、リードアクセスにおい
ては、CE* (チップイネーブル)端子(* はローアク
ティブであることを表す)および出力イネーブル端子O
E*(出力イネーブル)端子(図示せず)がともにLレ
ベルである間に低速デバイス52へのアクセスが可能で
ある。そして、アドレス信号が出力されてからCE*端
子およびOE* 端子がともにHレベルになるまでの間が
アクセス期間tACN となる。
ては、CE* (チップイネーブル)端子(* はローアク
ティブであることを表す)および出力イネーブル端子O
E*(出力イネーブル)端子(図示せず)がともにLレ
ベルである間に低速デバイス52へのアクセスが可能で
ある。そして、アドレス信号が出力されてからCE*端
子およびOE* 端子がともにHレベルになるまでの間が
アクセス期間tACN となる。
【0006】低速デバイス52は、応答が遅いので、C
E* 端子およびOE* 端子がともにLレベルになってし
ばらくしてからCPUバス(データバス)53にデータ
を出力し、CE* 端子およびOE* 端子がともにHレベ
ルになってから出力ディセーブル期間tOZの最後に出力
をハイインピーダンスにする。したがって、READY
* 端子の論理レベルを図示するようなタイミングでLレ
ベルに変化させることによってCPU51のリード処理
を遅らせる必要がある。そして、CPU51は、アクセ
ス期間tACN におけるリードデータが有効である期間
に、CPUバス53におけるデータを取り込む。
E* 端子およびOE* 端子がともにLレベルになってし
ばらくしてからCPUバス(データバス)53にデータ
を出力し、CE* 端子およびOE* 端子がともにHレベ
ルになってから出力ディセーブル期間tOZの最後に出力
をハイインピーダンスにする。したがって、READY
* 端子の論理レベルを図示するようなタイミングでLレ
ベルに変化させることによってCPU51のリード処理
を遅らせる必要がある。そして、CPU51は、アクセ
ス期間tACN におけるリードデータが有効である期間
に、CPUバス53におけるデータを取り込む。
【0007】ところが、その後にライトアクセスが続く
場合、出力ディセーブル期間tOZが長引くと、CPUバ
ス53にリードデータが存在しているにも関わらず、ラ
イトデータがCPU51からCPUバス53に出力され
る。このため、CPUバス53において両データが衝突
し、さらに、両データの極性が異なる場合は、ショート
状態となってCPU51がダメージを受けることにな
る。
場合、出力ディセーブル期間tOZが長引くと、CPUバ
ス53にリードデータが存在しているにも関わらず、ラ
イトデータがCPU51からCPUバス53に出力され
る。このため、CPUバス53において両データが衝突
し、さらに、両データの極性が異なる場合は、ショート
状態となってCPU51がダメージを受けることにな
る。
【0008】このように、高速のCPU51に低速デバ
イス52を直接接続することは困難であるため、従来、
次のようなインターフェース回路を用いてCPU51の
アクセスを制御していた。
イス52を直接接続することは困難であるため、従来、
次のようなインターフェース回路を用いてCPU51の
アクセスを制御していた。
【0009】この例では、図7に示すように、上記の低
速デバイス52としてフラッシュROM54を用いてい
る。フラッシュROM54は、前述のように、データを
電気的にチップで一括して、または数10Kバイトを1
単位として消去することができる。
速デバイス52としてフラッシュROM54を用いてい
る。フラッシュROM54は、前述のように、データを
電気的にチップで一括して、または数10Kバイトを1
単位として消去することができる。
【0010】CPU51とフラッシュROM54との間
には、双方向でデータ転送を行うバッファ55が設けら
れている。バッファ55は、CPUバス53を介してC
PU51と接続され、低速バス56を介してフラッシュ
ROM54と接続されている。このバッファ55は、C
PU51によってデータ転送の方向が切り替えられ、制
御回路57によって出力が制御される。また、バッファ
55の出力がハイインピーダンスになるまでの時間がフ
ラッシュROM54のそれに比べて十分短い。
には、双方向でデータ転送を行うバッファ55が設けら
れている。バッファ55は、CPUバス53を介してC
PU51と接続され、低速バス56を介してフラッシュ
ROM54と接続されている。このバッファ55は、C
PU51によってデータ転送の方向が切り替えられ、制
御回路57によって出力が制御される。また、バッファ
55の出力がハイインピーダンスになるまでの時間がフ
ラッシュROM54のそれに比べて十分短い。
【0011】制御回路57は、CPU51のウェイト制
御、フラッシュROM54の動作制御等を行う。また、
CPU51は、CPUバス53を介してSRAM等の高
速メモリ58と直接接続されている。
御、フラッシュROM54の動作制御等を行う。また、
CPU51は、CPUバス53を介してSRAM等の高
速メモリ58と直接接続されている。
【0012】このように構成されるシステムの動作を説
明する。
明する。
【0013】図8に示すように、リードアクセス時に
は、フラッシュROM54は、CE*端子およびOE*
端子がともにLレベルになってしばらくしてから低速バ
ス56にリードデータを出力する。バッファ55は、制
御回路57から出力される出力制御信号BCON* がL
レベルのとき、上記のリードデータをCPUバス53に
転送する。このリードデータは、バッファ55を通過す
るため、やや遅れてCPUバス53に転送される。そし
て、CPU51は、アクセス期間tACN にバッファ55
による遅延時間tBFが加算されたアクセス期間tACNNに
おけるリードデータが有効である期間に、CPUバス5
3におけるデータを取り込む。
は、フラッシュROM54は、CE*端子およびOE*
端子がともにLレベルになってしばらくしてから低速バ
ス56にリードデータを出力する。バッファ55は、制
御回路57から出力される出力制御信号BCON* がL
レベルのとき、上記のリードデータをCPUバス53に
転送する。このリードデータは、バッファ55を通過す
るため、やや遅れてCPUバス53に転送される。そし
て、CPU51は、アクセス期間tACN にバッファ55
による遅延時間tBFが加算されたアクセス期間tACNNに
おけるリードデータが有効である期間に、CPUバス5
3におけるデータを取り込む。
【0014】リードアクセスに続くライトアクセス時の
初期段階においては、まだ、フラッシュROM54の出
力がハイインピーダンスになっていないので、不確定で
はあるがリードデータが低速バス56に出力されてい
る。そして、CPU51がライトデータをCPUバス5
3に出力するが、このとき、出力制御信号BCON* が
Hレベルであるので、バッファ55によるデータ転送は
停止している。その後、出力制御信号BCON* がLレ
ベルに変わると、バッファ55がCPUバス53からの
ライトデータを低速バス56に転送する。このときのア
クセス期間tACNNは、アクセス期間tACN にバッファに
よる遅延時間tBFとライトアドレスの出力開始からフラ
ッシュROM54の出力がハイインピーダンスになるま
での期間tOZN とが加算された値になる。
初期段階においては、まだ、フラッシュROM54の出
力がハイインピーダンスになっていないので、不確定で
はあるがリードデータが低速バス56に出力されてい
る。そして、CPU51がライトデータをCPUバス5
3に出力するが、このとき、出力制御信号BCON* が
Hレベルであるので、バッファ55によるデータ転送は
停止している。その後、出力制御信号BCON* がLレ
ベルに変わると、バッファ55がCPUバス53からの
ライトデータを低速バス56に転送する。このときのア
クセス期間tACNNは、アクセス期間tACN にバッファに
よる遅延時間tBFとライトアドレスの出力開始からフラ
ッシュROM54の出力がハイインピーダンスになるま
での期間tOZN とが加算された値になる。
【0015】このように、バッファ55を介してフラッ
シュROM54に対するリードアクセスおよびライトア
クセスを制御することによって、バスにおける両データ
の衝突を防止することができる。
シュROM54に対するリードアクセスおよびライトア
クセスを制御することによって、バスにおける両データ
の衝突を防止することができる。
【0016】
【発明が解決しようとする課題】ところが、上記の構成
では、リードデータおよびライトデータがバッファ55
を通過することによって、データ転送に遅延(遅延時間
tBF)が生じるので、アクセスが遅くなるという不都合
がある。しかも、フラッシュROM54を連続的にアク
セスするページモードでリードアクセスを行う場合、各
リードアクセス毎にバッファ55による遅延が生じるの
で、その遅延が累積してアクセスが非常に遅くなる。
では、リードデータおよびライトデータがバッファ55
を通過することによって、データ転送に遅延(遅延時間
tBF)が生じるので、アクセスが遅くなるという不都合
がある。しかも、フラッシュROM54を連続的にアク
セスするページモードでリードアクセスを行う場合、各
リードアクセス毎にバッファ55による遅延が生じるの
で、その遅延が累積してアクセスが非常に遅くなる。
【0017】また、低速デバイス(フラッシュROM)
が複数設けられる場合、低速デバイス毎にバッファ55
を設ける必要があり、回路構成が複雑にならざるをえな
い。
が複数設けられる場合、低速デバイス毎にバッファ55
を設ける必要があり、回路構成が複雑にならざるをえな
い。
【0018】さらに、バッファ55および制御回路57
からなるインターフェース回路(破線で囲まれた部分)
をASIC等によって集積化する場合、集積化されたイ
ンターフェース回路には、CPU53が接続されるピン
と、低速バス56が接続されるピンとを設ける必要があ
る。このように、多数のピン数を有するインターフェー
スICを用いると、コストの上昇および同ICの実装面
積の増大を招来する。
からなるインターフェース回路(破線で囲まれた部分)
をASIC等によって集積化する場合、集積化されたイ
ンターフェース回路には、CPU53が接続されるピン
と、低速バス56が接続されるピンとを設ける必要があ
る。このように、多数のピン数を有するインターフェー
スICを用いると、コストの上昇および同ICの実装面
積の増大を招来する。
【0019】本発明は、上記の事情に鑑みてなされたも
のであって、データの衝突およびアクセス速度の低下を
生じさせることなくCPUに低速デバイスを直結するこ
とができ、かつ簡素な構成で集積化することができるイ
ンターフェース回路を提供することを目的としている。
のであって、データの衝突およびアクセス速度の低下を
生じさせることなくCPUに低速デバイスを直結するこ
とができ、かつ簡素な構成で集積化することができるイ
ンターフェース回路を提供することを目的としている。
【0020】
【課題を解決するための手段】本発明のCPUデータバ
ス用インターフェース回路は、上記の課題を解決するた
めに、CPUに接続されたデータバスに介在し、該CP
Uに該データバスを介して接続される低速デバイスから
の上記CPUへのデータの取り込み時に一時的にデータ
を格納するバッファと、このバッファへのデータの格納
のタイミングを制御するとともに、データの格納の直後
に上記データバスにデータを出力するように上記バッフ
ァを制御する制御回路とを備えていることを特徴として
いる。
ス用インターフェース回路は、上記の課題を解決するた
めに、CPUに接続されたデータバスに介在し、該CP
Uに該データバスを介して接続される低速デバイスから
の上記CPUへのデータの取り込み時に一時的にデータ
を格納するバッファと、このバッファへのデータの格納
のタイミングを制御するとともに、データの格納の直後
に上記データバスにデータを出力するように上記バッフ
ァを制御する制御回路とを備えていることを特徴として
いる。
【0021】上記の構成では、バッファが、データの格
納の直後にデータバスにデータを出力するので、データ
転送による遅延時間を短縮することができる。それゆ
え、直結されたCPUと低速デバイスとの間でのデータ
を受け渡しにおいて、リードアクセスとその後に続くラ
イトアクセスとの間でのデータの衝突を防止することが
できる。
納の直後にデータバスにデータを出力するので、データ
転送による遅延時間を短縮することができる。それゆ
え、直結されたCPUと低速デバイスとの間でのデータ
を受け渡しにおいて、リードアクセスとその後に続くラ
イトアクセスとの間でのデータの衝突を防止することが
できる。
【0022】また、バッファがデータを通過させずに格
納および出力するので、低速デバイスが複数設けられて
いても、これらの低速デバイスとのアクセスが全て上記
のバッファを介して行われる。しかも、バッファがデー
タを格納および出力することによって、バッファの入出
力線をともにデータバスに接続することができる。それ
ゆえ、低速デバイスがCPUと直接接続されるととも
に、バッファに接続されるデータバスが1系統に集約化
される。その結果、本インターフェース回路を集積化す
る場合、データバスを接続するための接続ピンを従来の
構成に比べて削減することができる。
納および出力するので、低速デバイスが複数設けられて
いても、これらの低速デバイスとのアクセスが全て上記
のバッファを介して行われる。しかも、バッファがデー
タを格納および出力することによって、バッファの入出
力線をともにデータバスに接続することができる。それ
ゆえ、低速デバイスがCPUと直接接続されるととも
に、バッファに接続されるデータバスが1系統に集約化
される。その結果、本インターフェース回路を集積化す
る場合、データバスを接続するための接続ピンを従来の
構成に比べて削減することができる。
【0023】本発明のメモリ制御システムは、上記の課
題を解決するために、上記CPUと、上記低速デバイス
としての連続的にアクセスすることが可能なページモー
ドで動作する半導体メモリ回路とを備え、この半導体メ
モリ回路に対してアクセスするメモリ制御システムにお
いて、請求項1に記載のCPUデータバス用インターフ
ェース回路を備え、上記制御回路が、ページモードによ
るリードアクセスからライトアクセスに移行するとき
に、最終のリードアクセスにおいてのみ上記半導体メモ
リ回路からのリードデータを格納および出力するように
上記バッファを制御することを特徴としている。
題を解決するために、上記CPUと、上記低速デバイス
としての連続的にアクセスすることが可能なページモー
ドで動作する半導体メモリ回路とを備え、この半導体メ
モリ回路に対してアクセスするメモリ制御システムにお
いて、請求項1に記載のCPUデータバス用インターフ
ェース回路を備え、上記制御回路が、ページモードによ
るリードアクセスからライトアクセスに移行するとき
に、最終のリードアクセスにおいてのみ上記半導体メモ
リ回路からのリードデータを格納および出力するように
上記バッファを制御することを特徴としている。
【0024】この構成では、ページモードで動作しうる
半導体メモリ回路に対して上記のようなアクセスを適用
するので、ページモードによって連続的にリードアクセ
スを行う場合、アクセス速度をより一層高めることがで
きる。具体的には、最終のリードアクセスを除く各リー
ドアクセスにおいては、ライトアクセスが続かないの
で、直接CPUとリードデータの受け渡しを行い、最終
のリードアクセスにおいてのみ、請求項1のインターフ
ェース回路を用いた場合と同様のアクセスが行われる。
それゆえ、最終のリードアクセスにおいてバッファによ
るわずかな遅延が生じるだけで、リードアクセス全体で
はアクセス時間の増大が大幅に抑えられる。
半導体メモリ回路に対して上記のようなアクセスを適用
するので、ページモードによって連続的にリードアクセ
スを行う場合、アクセス速度をより一層高めることがで
きる。具体的には、最終のリードアクセスを除く各リー
ドアクセスにおいては、ライトアクセスが続かないの
で、直接CPUとリードデータの受け渡しを行い、最終
のリードアクセスにおいてのみ、請求項1のインターフ
ェース回路を用いた場合と同様のアクセスが行われる。
それゆえ、最終のリードアクセスにおいてバッファによ
るわずかな遅延が生じるだけで、リードアクセス全体で
はアクセス時間の増大が大幅に抑えられる。
【0025】
【発明の実施の形態】本発明の実施の一形態について図
1ないし図4に基づいて説明すれば、以下の通りであ
る。
1ないし図4に基づいて説明すれば、以下の通りであ
る。
【0026】本実施の形態に係るメモリ制御システム
は、図1に示すように、CPU1、フラッシュROM
2、高速メモリ3およびインターフェース回路4を備え
ている。CPU1は、データバスとしてのCPUバス5
を介して、フラッシュROM2、高速メモリ3およびイ
ンターフェース回路4(後述のバッファ6)と直接接続
されている。
は、図1に示すように、CPU1、フラッシュROM
2、高速メモリ3およびインターフェース回路4を備え
ている。CPU1は、データバスとしてのCPUバス5
を介して、フラッシュROM2、高速メモリ3およびイ
ンターフェース回路4(後述のバッファ6)と直接接続
されている。
【0027】低速デバイスとしてのフラッシュROM2
は、前述のように、電気的にデータの消去が可能なRO
Mであって、一般にSRAMやDRAMに比べて動作速
度が遅い。また、このフラッシュROM2は、連続的な
アクセスに対して連続的(高速)にデータの読み出しお
よび書き込みを行う、いわゆるページモードで動作する
ことが可能である。一方、高速メモリ3は、SRAM、
DRAM等から構成されており、高速のCPU1と直接
接続されても、アクセス速度の低下といった支障を来さ
ない程度の高速動作が可能なメモリである。
は、前述のように、電気的にデータの消去が可能なRO
Mであって、一般にSRAMやDRAMに比べて動作速
度が遅い。また、このフラッシュROM2は、連続的な
アクセスに対して連続的(高速)にデータの読み出しお
よび書き込みを行う、いわゆるページモードで動作する
ことが可能である。一方、高速メモリ3は、SRAM、
DRAM等から構成されており、高速のCPU1と直接
接続されても、アクセス速度の低下といった支障を来さ
ない程度の高速動作が可能なメモリである。
【0028】なお、ここでいう低速デバイスとは、CP
U1のアクセスに応答できないようなアクセス速度の低
いデバイスである。また、本メモリ制御システムは、図
示しないが、低速デバイスとしてのI/Oを備えてお
り、このI/OもCPUバス5を介してCPU1に接続
されている。
U1のアクセスに応答できないようなアクセス速度の低
いデバイスである。また、本メモリ制御システムは、図
示しないが、低速デバイスとしてのI/Oを備えてお
り、このI/OもCPUバス5を介してCPU1に接続
されている。
【0029】インターフェース回路4は、バッファ6お
よび制御回路7によって構成されており、部品点数の削
減等の目的のためにASIC等によって集積化されてい
る。
よび制御回路7によって構成されており、部品点数の削
減等の目的のためにASIC等によって集積化されてい
る。
【0030】バッファ6は、D端子(データ入力端子)
と、Q端子(データ出力端子)とを備えており、これら
の端子にCPUバス5が接続されている。このバッファ
6は、制御回路7からのラッチ制御信号BLTCHによ
ってデータを一時的にラッチ(格納)し、制御回路7か
らの出力制御信号BCON* によって格納の直後にその
データを出力するように構成されている。
と、Q端子(データ出力端子)とを備えており、これら
の端子にCPUバス5が接続されている。このバッファ
6は、制御回路7からのラッチ制御信号BLTCHによ
ってデータを一時的にラッチ(格納)し、制御回路7か
らの出力制御信号BCON* によって格納の直後にその
データを出力するように構成されている。
【0031】このため、バッファ6は、LE(ラッチイ
ネーブル)端子に入力されるラッチ制御信号BLTCH
がHレベルからLレベルに変わってから、その出力がハ
イインピーダンスになるまでの時間が、フラッシュRO
M2のCE* 端子およびOE* 端子(図示せず)の論理
レベルがLレベルからHレベルに変わってから、その出
力がハイインピーダンスになるまでの時間に対し十分に
短く設定されている。したがって、ICとしてのインタ
ーフェース回路4に組み込まれるバッファ6は、CMO
Sのような素子によって高速動作が可能となるように作
製されることが望ましい。また、バッファ6は、E
* (出力イネーブル)端子にLレベルの上記の出力制御
信号BCON* が入力されると、格納しているリードデ
ータをCPUバス5に出力する。
ネーブル)端子に入力されるラッチ制御信号BLTCH
がHレベルからLレベルに変わってから、その出力がハ
イインピーダンスになるまでの時間が、フラッシュRO
M2のCE* 端子およびOE* 端子(図示せず)の論理
レベルがLレベルからHレベルに変わってから、その出
力がハイインピーダンスになるまでの時間に対し十分に
短く設定されている。したがって、ICとしてのインタ
ーフェース回路4に組み込まれるバッファ6は、CMO
Sのような素子によって高速動作が可能となるように作
製されることが望ましい。また、バッファ6は、E
* (出力イネーブル)端子にLレベルの上記の出力制御
信号BCON* が入力されると、格納しているリードデ
ータをCPUバス5に出力する。
【0032】なお、OE* 端子の論理レベルは、CE*
端子の論理レベルと同様に変化する。
端子の論理レベルと同様に変化する。
【0033】制御回路7は、CPU1からの各種の信号
に基づいて、バッファ6に与えるための上記のラッチ制
御信号BLTCHおよび出力制御信号BCON* を出力
するとともに、CPU1およびフラッシュROM2の動
作を制御する。
に基づいて、バッファ6に与えるための上記のラッチ制
御信号BLTCHおよび出力制御信号BCON* を出力
するとともに、CPU1およびフラッシュROM2の動
作を制御する。
【0034】制御回路7は、図2に示すように、デコー
ダ11、シフトレジスタ12、インバータ13〜16、
ORゲート17、NORゲート18・19、NANDゲ
ート20・21、ANDゲート22、負論理のNORゲ
ート23・24、負論理のNANDゲート25・26、
Dフリップフロップ27〜29およびJKフリップフロ
ップ30を備えている。
ダ11、シフトレジスタ12、インバータ13〜16、
ORゲート17、NORゲート18・19、NANDゲ
ート20・21、ANDゲート22、負論理のNORゲ
ート23・24、負論理のNANDゲート25・26、
Dフリップフロップ27〜29およびJKフリップフロ
ップ30を備えている。
【0035】続いて、この制御回路7のリードアクセス
時における動作を図3および図4のタイムチャートを参
照して説明する。
時における動作を図3および図4のタイムチャートを参
照して説明する。
【0036】デコーダ11は、フラッシュROM2(低
速デバイス)へのアクセスを指定するためのアクセス指
定信号LDCSをCPU1からのアドレス信号および複
数の低速デバイスを識別する制御信号に基づいて出力す
る。その制御信号は、例えば、低速デバイスとしてメモ
リ以外にI/Oが設けられている場合、アクセスが指定
されたデバイスがメモリであるかI/Oであるかを識別
できるような形態で出力される。つまり、上記のデコー
ダ11は、上記の両信号を用いて、メモリ空間やI/O
空間の位置をデコードすることによってアクセス指定信
号LDCSを出力する。
速デバイス)へのアクセスを指定するためのアクセス指
定信号LDCSをCPU1からのアドレス信号および複
数の低速デバイスを識別する制御信号に基づいて出力す
る。その制御信号は、例えば、低速デバイスとしてメモ
リ以外にI/Oが設けられている場合、アクセスが指定
されたデバイスがメモリであるかI/Oであるかを識別
できるような形態で出力される。つまり、上記のデコー
ダ11は、上記の両信号を用いて、メモリ空間やI/O
空間の位置をデコードすることによってアクセス指定信
号LDCSを出力する。
【0037】このアクセス指定信号LDCSは、シフト
レジスタ12でクロック信号CLKの1クロック分遅延
して、インバータ14で反転されてANDゲート22に
入力される。ANDゲート22は、インバータ14から
の信号とアクセス指定信号LDCSとの論理積をJKフ
リップフロップ30のJ端子に与える。
レジスタ12でクロック信号CLKの1クロック分遅延
して、インバータ14で反転されてANDゲート22に
入力される。ANDゲート22は、インバータ14から
の信号とアクセス指定信号LDCSとの論理積をJKフ
リップフロップ30のJ端子に与える。
【0038】NORゲート18は、ノーマルアクセス信
号NORACSと最終アクセス信号PLASTとの論理
和否定をNORゲート23に与える。ノーマルアクセス
信号NORACSは、フラッシュROM2がページモー
ドで動作していないこと、すなわち、通常のアクセスが
行われていることを表し、アクセスの期間にHレベルに
なる信号であり、CPU1から出力される。最終アクセ
ス信号PLASTは、フラッシュROM2がページモー
ドで動作している際の最終アクセスが行われる期間にH
レベルになる信号であり、同じくCPU1から出力され
る。
号NORACSと最終アクセス信号PLASTとの論理
和否定をNORゲート23に与える。ノーマルアクセス
信号NORACSは、フラッシュROM2がページモー
ドで動作していないこと、すなわち、通常のアクセスが
行われていることを表し、アクセスの期間にHレベルに
なる信号であり、CPU1から出力される。最終アクセ
ス信号PLASTは、フラッシュROM2がページモー
ドで動作している際の最終アクセスが行われる期間にH
レベルになる信号であり、同じくCPU1から出力され
る。
【0039】また、NORゲート23には、NORゲー
ト19からの信号(ラッチ制御信号BLTCHの反転信
号)が与えられる。NORゲート23は、入力される2
つの信号の論理和否定をJKフリップフロップ30のK
端子に与える。これによって、JKフリップフロップ3
0は、フラッシュROM2のCE* 端子の論理レベルを
Lレベルに変える。
ト19からの信号(ラッチ制御信号BLTCHの反転信
号)が与えられる。NORゲート23は、入力される2
つの信号の論理和否定をJKフリップフロップ30のK
端子に与える。これによって、JKフリップフロップ3
0は、フラッシュROM2のCE* 端子の論理レベルを
Lレベルに変える。
【0040】シフトレジスタ12の所定の出力段から出
力される、第1の出力段よりクロック信号CLKの所定
クロック数遅延した信号は、NANDゲート20に与え
られる。一方、その次の出力段からの1クロック遅延し
た信号は、インバータ15で反転されてNANDゲート
20に与えられる。これによって、NANDゲート20
は、両入力信号の論理積否定を短いパルスとして出力す
る。
力される、第1の出力段よりクロック信号CLKの所定
クロック数遅延した信号は、NANDゲート20に与え
られる。一方、その次の出力段からの1クロック遅延し
た信号は、インバータ15で反転されてNANDゲート
20に与えられる。これによって、NANDゲート20
は、両入力信号の論理積否定を短いパルスとして出力す
る。
【0041】リード/ライト信号R/W* は、リードア
クセスかライトアクセスかを識別するための信号であっ
て、CPU1から出力される。このリード/ライト信号
R/W* は、リードアクセスのときHレベルであり、ラ
イトアクセスのときLレベルである。リード/ライト信
号R/W* は、インバータ13で反転された後、NOR
ゲート18からの信号とともにORゲート17に与えら
れる。このORゲート17からの信号およびNANDゲ
ート20からの上記の信号は、NORゲート24に与え
られる。また、NANDゲート20からの信号は、イン
バータ16を介してNANDゲート21に与えられる。
一方、ORゲート17からの信号も、NANDゲート2
1に与えられる。
クセスかライトアクセスかを識別するための信号であっ
て、CPU1から出力される。このリード/ライト信号
R/W* は、リードアクセスのときHレベルであり、ラ
イトアクセスのときLレベルである。リード/ライト信
号R/W* は、インバータ13で反転された後、NOR
ゲート18からの信号とともにORゲート17に与えら
れる。このORゲート17からの信号およびNANDゲ
ート20からの上記の信号は、NORゲート24に与え
られる。また、NANDゲート20からの信号は、イン
バータ16を介してNANDゲート21に与えられる。
一方、ORゲート17からの信号も、NANDゲート2
1に与えられる。
【0042】そして、Dフリップフロップ27は、NO
Rゲート24からのHレベルの信号がデータとしてD端
子に与えられると、クロック信号CLKのタイミングで
そのデータを取り込んでQ端子から出力する。また、D
フリップフロップ27のQ*端子から出力される反転出
力信号はラッチ制御信号BLTCHとなる。さらに、D
フリップフロップ28は、Dフリップフロップ27のQ
端子からの出力信号がデータとして与えられると、その
データをクロック信号CLKの1クロック分遅延させて
Q端子から出力するとともに、Q* 端子から反転出力信
号を出力制御信号BCON* として出力する。
Rゲート24からのHレベルの信号がデータとしてD端
子に与えられると、クロック信号CLKのタイミングで
そのデータを取り込んでQ端子から出力する。また、D
フリップフロップ27のQ*端子から出力される反転出
力信号はラッチ制御信号BLTCHとなる。さらに、D
フリップフロップ28は、Dフリップフロップ27のQ
端子からの出力信号がデータとして与えられると、その
データをクロック信号CLKの1クロック分遅延させて
Q端子から出力するとともに、Q* 端子から反転出力信
号を出力制御信号BCON* として出力する。
【0043】また、Dフリップフロップ27(Q* 端
子)からの上記の反転出力信号は、NANDゲート21
からの信号とともにNORゲート26に与えられ、NO
Rゲート26の出力はDフリップフロップ29に与えら
れる。Dフリップフロップ29は、NORゲート26か
らの出力信号(Hレベル)がデータとしてD端子に与え
られると、クロック信号CLKのタイミングでそのデー
タを取り込んでQ端子から出力するとともに、Q* 端子
につながるCPU1のREADY* 端子の論理レベルを
Lレベルに変化させる。
子)からの上記の反転出力信号は、NANDゲート21
からの信号とともにNORゲート26に与えられ、NO
Rゲート26の出力はDフリップフロップ29に与えら
れる。Dフリップフロップ29は、NORゲート26か
らの出力信号(Hレベル)がデータとしてD端子に与え
られると、クロック信号CLKのタイミングでそのデー
タを取り込んでQ端子から出力するとともに、Q* 端子
につながるCPU1のREADY* 端子の論理レベルを
Lレベルに変化させる。
【0044】Dフリップフロップ29のQ* 端子からの
反転出力信号(READY* )は、NANDゲート25
に与えられている。NANDゲート25は、その信号と
リセット信号RST* とが与えられており、両信号の負
のパルスのいずれか一方が入力されると、それを反転さ
せてシフトレジスタ12のR端子(リセット端子)に与
える。
反転出力信号(READY* )は、NANDゲート25
に与えられている。NANDゲート25は、その信号と
リセット信号RST* とが与えられており、両信号の負
のパルスのいずれか一方が入力されると、それを反転さ
せてシフトレジスタ12のR端子(リセット端子)に与
える。
【0045】なお、リセット信号RST* は、通常、電
源投入時等のイニシャライズを行う必要があるときにC
PU1から出力される。
源投入時等のイニシャライズを行う必要があるときにC
PU1から出力される。
【0046】ここで、図3に示す通常のアクセスを行う
場合、ノーマルアクセス信号NORACSがアクセスの
期間においてHレベルを維持しているので、NORゲー
ト18の出力がLレベルとなる。また、リードアクセス
の間は、リード/ライト信号R/W* がHレベルを維持
しているので、インバータ13の出力がLレベルとな
る。このため、ORゲート17の出力がLレベルとなる
ので、NANDゲート21は、インバータ16からのH
レベルのパルスが入力されても、Hレベルの信号を出力
する。したがって、この場合は、Dフリップフロップ2
7からの反転出力信号が反転されて(Hレベルとなっ
て)Dフリップフロップ29に入力される。すなわち、
この場合、READY* 端子の論理レベルがLレベルに
なるタイミングおよび時間は、インバータ16からのパ
ルスより1クロック遅れたラッチ制御信号BLTCHに
基づいて決定される。
場合、ノーマルアクセス信号NORACSがアクセスの
期間においてHレベルを維持しているので、NORゲー
ト18の出力がLレベルとなる。また、リードアクセス
の間は、リード/ライト信号R/W* がHレベルを維持
しているので、インバータ13の出力がLレベルとな
る。このため、ORゲート17の出力がLレベルとなる
ので、NANDゲート21は、インバータ16からのH
レベルのパルスが入力されても、Hレベルの信号を出力
する。したがって、この場合は、Dフリップフロップ2
7からの反転出力信号が反転されて(Hレベルとなっ
て)Dフリップフロップ29に入力される。すなわち、
この場合、READY* 端子の論理レベルがLレベルに
なるタイミングおよび時間は、インバータ16からのパ
ルスより1クロック遅れたラッチ制御信号BLTCHに
基づいて決定される。
【0047】図4に示すページモードによるアクセスを
行う場合、最終アクセス信号PLASTは、最終アクセ
スの期間にのみHレベルを維持しているが、最終のアク
セスを除く期間ではLレベルとなる。このため、最終ア
クセスの期間において、制御回路7は、前述の通常のア
クセスを行う場合と同様のタイミングでラッチ制御信号
BLTCHおよび出力制御信号BCON* を出力する
(アクティブにする)とともに、READY* 端子の論
理レベルをLレベルに変える(アクティブにする)。
行う場合、最終アクセス信号PLASTは、最終アクセ
スの期間にのみHレベルを維持しているが、最終のアク
セスを除く期間ではLレベルとなる。このため、最終ア
クセスの期間において、制御回路7は、前述の通常のア
クセスを行う場合と同様のタイミングでラッチ制御信号
BLTCHおよび出力制御信号BCON* を出力する
(アクティブにする)とともに、READY* 端子の論
理レベルをLレベルに変える(アクティブにする)。
【0048】一方、最終のアクセスを除く期間では、O
Rゲート17の出力がHレベルとなり、インバータ16
からのHレベルのパルスは、NANDゲート21で反転
されて出力される。また、同期間では、NORゲート2
4からの出力がLレベルであるため、Dフリップフロッ
プ27のQ端子の出力(ラッチ制御信号BLTCH)は
Lレベルであり、Dフリップフロップ28のQ* 端子の
出力(出力制御信号BCON* )はHレベルである。一
方、Dフリップフロップ27のQ* 端子の出力がHレベ
ルであるので、NANDゲート21からのLレベルのパ
ルスがNANDゲート26で反転されて出力されてDフ
リップフロップ29に入力される。すなわち、この場
合、READY* 端子の論理レベルがLレベルに変わる
タイミングおよび時間は、インバータ16からのパルス
に基づいて決定される。
Rゲート17の出力がHレベルとなり、インバータ16
からのHレベルのパルスは、NANDゲート21で反転
されて出力される。また、同期間では、NORゲート2
4からの出力がLレベルであるため、Dフリップフロッ
プ27のQ端子の出力(ラッチ制御信号BLTCH)は
Lレベルであり、Dフリップフロップ28のQ* 端子の
出力(出力制御信号BCON* )はHレベルである。一
方、Dフリップフロップ27のQ* 端子の出力がHレベ
ルであるので、NANDゲート21からのLレベルのパ
ルスがNANDゲート26で反転されて出力されてDフ
リップフロップ29に入力される。すなわち、この場
合、READY* 端子の論理レベルがLレベルに変わる
タイミングおよび時間は、インバータ16からのパルス
に基づいて決定される。
【0049】続いて、通常のアクセスを行う場合の本メ
モリ制御システムの動作について説明する。
モリ制御システムの動作について説明する。
【0050】図3に示すように、まず、リードアクセス
においては、フラッシュROM2のCE* (OE* )端
子の論理レベルがHレベルからLレベルに変わると、動
作速度の遅いフラッシュROM2は、しばらくしてから
リードデータを出力する。ラッチ制御信号BLTCH
は、フラッシュROM2からリードデータが出力されて
いる間にHレベルに変わる。バッファ6は、この間にリ
ードデータをD端子から取り込み、直ぐに出力をハイイ
ンピーダンスにしてフラッシュROM2とのアクセスを
終了する。
においては、フラッシュROM2のCE* (OE* )端
子の論理レベルがHレベルからLレベルに変わると、動
作速度の遅いフラッシュROM2は、しばらくしてから
リードデータを出力する。ラッチ制御信号BLTCH
は、フラッシュROM2からリードデータが出力されて
いる間にHレベルに変わる。バッファ6は、この間にリ
ードデータをD端子から取り込み、直ぐに出力をハイイ
ンピーダンスにしてフラッシュROM2とのアクセスを
終了する。
【0051】CE* 端子の論理レベルがHレベルに戻っ
た後の出力ディセーブル期間tOZ(クロック信号CLK
の1周期程度)では、フラッシュROM2から出力され
るリードデータは不確定になるが、その後はフラッシュ
ROM2の出力がハイインピーダンスになる。この間、
出力制御信号BCON* がHレベルからLレベルに変わ
ると、バッファ6は、Q端子からリードデータをCPU
バス5に出力する。このとき、アクセスに対しリードデ
ータを出力したことを表し、フラッシュROM2から出
力されるアクノリッジ信号も併せてに出力する。CPU
1は、READY* 端子の論理レベルがLレベルである
間に上記のリードデータおよびアクノリッジ信号を取り
込む。
た後の出力ディセーブル期間tOZ(クロック信号CLK
の1周期程度)では、フラッシュROM2から出力され
るリードデータは不確定になるが、その後はフラッシュ
ROM2の出力がハイインピーダンスになる。この間、
出力制御信号BCON* がHレベルからLレベルに変わ
ると、バッファ6は、Q端子からリードデータをCPU
バス5に出力する。このとき、アクセスに対しリードデ
ータを出力したことを表し、フラッシュROM2から出
力されるアクノリッジ信号も併せてに出力する。CPU
1は、READY* 端子の論理レベルがLレベルである
間に上記のリードデータおよびアクノリッジ信号を取り
込む。
【0052】ここで、バッファ6がリードデータを出力
する出力期間tDEL は、次式で表される。tDEL =tOZ
−tnext+α上式において、tnextは、出力制御信号B
CON* がHレベルに変わってから、次のライトアクセ
スにおいてCPUバス5にライトデータが出力されるま
での期間を表している。また、αは、出力ディセーブル
期間tOZが終了してから、CPUバス5にライトデータ
が出力されるまでの期間を表しており、その最小値が0
である。リードアクセスにおける総アクセス期間tACI
は、アクセス期間tACNに上記の出力期間tDEL を加え
た期間である。
する出力期間tDEL は、次式で表される。tDEL =tOZ
−tnext+α上式において、tnextは、出力制御信号B
CON* がHレベルに変わってから、次のライトアクセ
スにおいてCPUバス5にライトデータが出力されるま
での期間を表している。また、αは、出力ディセーブル
期間tOZが終了してから、CPUバス5にライトデータ
が出力されるまでの期間を表しており、その最小値が0
である。リードアクセスにおける総アクセス期間tACI
は、アクセス期間tACNに上記の出力期間tDEL を加え
た期間である。
【0053】また、αが0であるときのtOZ−tnextす
なわち出力期間tDEL は、図7および図8に示す前述の
バッファ55による遅延時間tBFと同じかそれより短
い。したがって、バッファ6によるリードデータの出力
が上記の遅延時間tBFより長くなることはない。
なわち出力期間tDEL は、図7および図8に示す前述の
バッファ55による遅延時間tBFと同じかそれより短
い。したがって、バッファ6によるリードデータの出力
が上記の遅延時間tBFより長くなることはない。
【0054】以上のように、本メモリ制御システムで
は、リードアクセスにおいて、バッファ6がフラッシュ
ROM2から出力されたリードデータを取り込んだ(ラ
ッチした)後に直ぐにリードデータを出力し、CPU1
がこのリードデータを取り込む。これにより、リードア
クセスの直後にライトアクセスが続いても、CPUバス
5においてリードデータとライトデータとが衝突するこ
とを防止できる。また、出力期間tDEL を遅延時間tBF
より短く設定することによって、図7に示す従来の構成
よりもアクセス速度を高めることができる。
は、リードアクセスにおいて、バッファ6がフラッシュ
ROM2から出力されたリードデータを取り込んだ(ラ
ッチした)後に直ぐにリードデータを出力し、CPU1
がこのリードデータを取り込む。これにより、リードア
クセスの直後にライトアクセスが続いても、CPUバス
5においてリードデータとライトデータとが衝突するこ
とを防止できる。また、出力期間tDEL を遅延時間tBF
より短く設定することによって、図7に示す従来の構成
よりもアクセス速度を高めることができる。
【0055】しかも、本メモリ制御システムでは、イン
ターフェース回路4は、CPUバス5を介してのみ外部
回路(CPU1)と接続されるので、そのための入出力
用のピン数が図7に示す従来の構成に比べて半減する。
それゆえ、インターフェース回路4をICとして低コス
トで提供することができるとともに、そのICの実装面
積を縮小することもできる。また、複数の低速デバイス
がCPU1に接続されるシステムにおいては、CPU1
とこれらの低速デバイスとの間のデータの受け渡しをバ
ッファ6によって中継するので、従来の構成(図7参
照)のように、低速デバイス毎にバッファ(バッファ5
5)を設ける必要がない。その結果、インターフェース
回路4の構成を簡素化することができる。
ターフェース回路4は、CPUバス5を介してのみ外部
回路(CPU1)と接続されるので、そのための入出力
用のピン数が図7に示す従来の構成に比べて半減する。
それゆえ、インターフェース回路4をICとして低コス
トで提供することができるとともに、そのICの実装面
積を縮小することもできる。また、複数の低速デバイス
がCPU1に接続されるシステムにおいては、CPU1
とこれらの低速デバイスとの間のデータの受け渡しをバ
ッファ6によって中継するので、従来の構成(図7参
照)のように、低速デバイス毎にバッファ(バッファ5
5)を設ける必要がない。その結果、インターフェース
回路4の構成を簡素化することができる。
【0056】続いて、ページモードによるアクセスを行
う場合の本メモリ制御システムの動作について説明す
る。なお、以下の例では、リードアクセスのみについて
説明する。
う場合の本メモリ制御システムの動作について説明す
る。なお、以下の例では、リードアクセスのみについて
説明する。
【0057】図4に示すように、CE* 端子の論理レベ
ルがHレベルからLレベルに変わってから、第1のリー
ドアクセスにおいては、CPU1が、フラッシュROM
2からCPUバス5に出力されたリードデータをアクセ
ス期間tACN の最後のタイミングで取り込む。続く第2
のリードアクセスにおいては、CPU1が、同じくフラ
ッシュROM2からCPUバス5に出力されたリードデ
ータをアクセス期間t ACN より短いアクセス期間tACPN
の最後のタイミングで取り込む。以降、第3から最終の
1つ前のリードアクセスにおいては、第2のリードアク
セスと同様にアクセスが実行される。
ルがHレベルからLレベルに変わってから、第1のリー
ドアクセスにおいては、CPU1が、フラッシュROM
2からCPUバス5に出力されたリードデータをアクセ
ス期間tACN の最後のタイミングで取り込む。続く第2
のリードアクセスにおいては、CPU1が、同じくフラ
ッシュROM2からCPUバス5に出力されたリードデ
ータをアクセス期間t ACN より短いアクセス期間tACPN
の最後のタイミングで取り込む。以降、第3から最終の
1つ前のリードアクセスにおいては、第2のリードアク
セスと同様にアクセスが実行される。
【0058】最終のアクセスにおいては、前述の通常の
アクセス時と同様に、バッファ6は、CE* 端子の論理
レベルがLレベルからHレベルに変わる前に、ラッチ制
御信号BLTCHがHレベルに変わると、フラッシュR
OM2からCPUバス5に出力されたリードデータを取
り込み、直ぐに出力をハイインピーダンスにしてフラッ
シュROM2とのアクセスを終了する。そして、CPU
1は、出力制御信号BCON* がLレベルである間にバ
ッファ6から出力されたリードデータをREADY* 端
子の論理レベルがLレベルである間に取り込む。
アクセス時と同様に、バッファ6は、CE* 端子の論理
レベルがLレベルからHレベルに変わる前に、ラッチ制
御信号BLTCHがHレベルに変わると、フラッシュR
OM2からCPUバス5に出力されたリードデータを取
り込み、直ぐに出力をハイインピーダンスにしてフラッ
シュROM2とのアクセスを終了する。そして、CPU
1は、出力制御信号BCON* がLレベルである間にバ
ッファ6から出力されたリードデータをREADY* 端
子の論理レベルがLレベルである間に取り込む。
【0059】このように、ページモードによるアクセス
では、最終のリードアクセスを除いて各リードアクセス
が連続するので、後続するライトアクセスとの間のデー
タの衝突を考慮する必要がなく、高速のアクセスが可能
になる。また、最終のリードアクセスが前述の通常のア
クセスと同様に実行されるので、リードアクセス全体に
おける遅れは、最終のリードアクセスにおけるバッファ
6によるアクセスの遅れのみであるので、高速アクセス
が損なわれることはない。
では、最終のリードアクセスを除いて各リードアクセス
が連続するので、後続するライトアクセスとの間のデー
タの衝突を考慮する必要がなく、高速のアクセスが可能
になる。また、最終のリードアクセスが前述の通常のア
クセスと同様に実行されるので、リードアクセス全体に
おける遅れは、最終のリードアクセスにおけるバッファ
6によるアクセスの遅れのみであるので、高速アクセス
が損なわれることはない。
【0060】これに対し、図7の構成がページモードに
よって複数のリードアクセスを連続的に行う場合、各リ
ードアクセスにおいてバッファ55による遅延時間tBF
が追加されるので、リードアクセス全体における遅れは
リードアクセスの回数が多くなるほど増大する。
よって複数のリードアクセスを連続的に行う場合、各リ
ードアクセスにおいてバッファ55による遅延時間tBF
が追加されるので、リードアクセス全体における遅れは
リードアクセスの回数が多くなるほど増大する。
【0061】このように、本実施の形態では、ページモ
ードによるリードアクセスを行う場合、従来の構成に比
べてアクセス速度をより一層高めることができる。
ードによるリードアクセスを行う場合、従来の構成に比
べてアクセス速度をより一層高めることができる。
【0062】なお、本実施の形態においては、CPU1
によるアクセスをフラッシュROM2についてのみ説明
したが、本発明はこれに限らずCPU1によってI/O
をアクセス場合も同様の効果が得られる。ただし、I/
Oはメモリではないので、ページモードを適用すること
はできない。
によるアクセスをフラッシュROM2についてのみ説明
したが、本発明はこれに限らずCPU1によってI/O
をアクセス場合も同様の効果が得られる。ただし、I/
Oはメモリではないので、ページモードを適用すること
はできない。
【0063】
【発明の効果】以上のように、本発明のCPUデータバ
ス用インターフェース回路は、CPUに接続されたデー
タバスに介在し、該CPUに該データバスを介して接続
される低速デバイスからの上記CPUへのデータの取り
込み時に一時的にデータを格納するバッファと、このバ
ッファへのデータの格納のタイミングを制御するととも
に、データの格納の直後に上記データバスにデータを出
力するように上記バッファを制御する制御回路とを備え
ている構成である。
ス用インターフェース回路は、CPUに接続されたデー
タバスに介在し、該CPUに該データバスを介して接続
される低速デバイスからの上記CPUへのデータの取り
込み時に一時的にデータを格納するバッファと、このバ
ッファへのデータの格納のタイミングを制御するととも
に、データの格納の直後に上記データバスにデータを出
力するように上記バッファを制御する制御回路とを備え
ている構成である。
【0064】これにより、バッファが、データの格納の
直後にデータバスにデータ出力するので、データ転送に
よる遅延時間を短縮することができ、それゆえ、直結さ
れたCPUと低速デバイスとの間でのデータを受け渡し
において、リードアクセスとその後に続くライトアクセ
スとの間でのデータの衝突を防止することができる。
直後にデータバスにデータ出力するので、データ転送に
よる遅延時間を短縮することができ、それゆえ、直結さ
れたCPUと低速デバイスとの間でのデータを受け渡し
において、リードアクセスとその後に続くライトアクセ
スとの間でのデータの衝突を防止することができる。
【0065】また、バッファがデータを通過させずに格
納および出力するので、低速デバイスが複数設けられて
いても、これらの低速デバイスとのアクセスを全て上記
のバッファを介して行うことができる。しかも、バッフ
ァがデータを格納および出力することによって、バッフ
ァの入出力線がともにデータバスに接続される。それゆ
え、低速デバイスがCPUと直接接続されるとともに、
バッファに接続されるデータバスが1系統に集約化され
る。その結果、インターフェース回路を集積化する場
合、データバスの接続ピンを従来の構成に比べて削減す
ることができる。
納および出力するので、低速デバイスが複数設けられて
いても、これらの低速デバイスとのアクセスを全て上記
のバッファを介して行うことができる。しかも、バッフ
ァがデータを格納および出力することによって、バッフ
ァの入出力線がともにデータバスに接続される。それゆ
え、低速デバイスがCPUと直接接続されるとともに、
バッファに接続されるデータバスが1系統に集約化され
る。その結果、インターフェース回路を集積化する場
合、データバスの接続ピンを従来の構成に比べて削減す
ることができる。
【0066】したがって、CPUの低速デバイスに対す
るアクセスの高速性および信頼性を向上させるととも
に、部品点数の削減および本インターフェース回路の実
装面積の縮小化を図ることができるという効果を奏す
る。
るアクセスの高速性および信頼性を向上させるととも
に、部品点数の削減および本インターフェース回路の実
装面積の縮小化を図ることができるという効果を奏す
る。
【0067】本発明のメモリ制御システムは、上記CP
Uと、上記低速デバイスとしての連続的にアクセスする
ことが可能なページモードで動作する半導体メモリ回路
とを備え、この半導体メモリ回路に対してアクセスする
メモリ制御システムにおいて、請求項1に記載のCPU
データバス用インターフェース回路を備え、上記制御回
路が、ページモードによるリードアクセスからライトア
クセスに移行するときに、最終のリードアクセスにおい
てのみ上記半導体メモリ回路からのリードデータを格納
および出力するように上記バッファを制御する構成であ
る。
Uと、上記低速デバイスとしての連続的にアクセスする
ことが可能なページモードで動作する半導体メモリ回路
とを備え、この半導体メモリ回路に対してアクセスする
メモリ制御システムにおいて、請求項1に記載のCPU
データバス用インターフェース回路を備え、上記制御回
路が、ページモードによるリードアクセスからライトア
クセスに移行するときに、最終のリードアクセスにおい
てのみ上記半導体メモリ回路からのリードデータを格納
および出力するように上記バッファを制御する構成であ
る。
【0068】これにより、リードアクセス時間全体に含
まれる遅延を従来の構成に比べて大幅に短縮することが
できる。したがって、請求項1に係るインターフェース
回路と同様、CPUの低速デバイスに対するアクセスの
高速性および信頼性を向上させることができるだけでな
く、低速の半導体メモリ回路のページモードによるアク
セス速度を大幅に向上することができるという効果を併
せて奏する。
まれる遅延を従来の構成に比べて大幅に短縮することが
できる。したがって、請求項1に係るインターフェース
回路と同様、CPUの低速デバイスに対するアクセスの
高速性および信頼性を向上させることができるだけでな
く、低速の半導体メモリ回路のページモードによるアク
セス速度を大幅に向上することができるという効果を併
せて奏する。
【図1】本発明の実施の一形態に係るメモリ制御システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図2】上記メモリ制御システムにおける制御回路の構
成を示す論理回路図である。
成を示す論理回路図である。
【図3】通常のアクセスを行う場合の上記メモリ制御シ
ステムの動作を示すタイムチャートである。
ステムの動作を示すタイムチャートである。
【図4】ページモードによるアクセスを行う場合の上記
メモリ制御システムの動作を示すタイムチャートであ
る。
メモリ制御システムの動作を示すタイムチャートであ
る。
【図5】従来のCPUシステムの構成を示すブロック図
である。
である。
【図6】図5のCPUシステムの動作を示すタイムチャ
ートである。
ートである。
【図7】従来の他のCPUシステムの構成を示すブロッ
ク図である。
ク図である。
【図8】図7のCPUシステムの動作を示すタイムチャ
ートである。
ートである。
1 CPU 2 フラッシュROM(低速デバイス、半導体メモリ
回路) 4 インターフェース回路 5 CPUバス(データバス) 6 バッファ 7 制御回路
回路) 4 インターフェース回路 5 CPUバス(データバス) 6 バッファ 7 制御回路
Claims (2)
- 【請求項1】CPUに接続されたデータバスに介在し、
該CPUに該データバスを介して接続される低速デバイ
スからの上記CPUへのデータの取り込み時に一時的に
データを格納するバッファと、 上記バッファへのデータの格納のタイミングを制御する
とともに、データの格納の直後に上記データバスにデー
タを出力するように上記バッファを制御する制御回路と
を備えていることを特徴とするCPUデータバス用イン
ターフェース回路。 - 【請求項2】上記CPUと、上記低速デバイスとしての
連続的にアクセスすることが可能なページモードで動作
する半導体メモリ回路とを備え、該半導体メモリ回路に
対してアクセスするメモリ制御システムにおいて、 請求項1に記載のCPUデータバス用インターフェース
回路を備え、上記制御回路が、ページモードによるリー
ドアクセスからライトアクセスに移行するときに、最終
のリードアクセスにおいてのみ上記半導体メモリ回路か
らのリードデータを格納および出力するように上記バッ
ファを制御することを特徴とするメモリ制御システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10263437A JP2000099449A (ja) | 1998-09-17 | 1998-09-17 | Cpuデータバス用インターフェース回路およびそれを備えたメモリ制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10263437A JP2000099449A (ja) | 1998-09-17 | 1998-09-17 | Cpuデータバス用インターフェース回路およびそれを備えたメモリ制御システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000099449A true JP2000099449A (ja) | 2000-04-07 |
Family
ID=17389501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10263437A Pending JP2000099449A (ja) | 1998-09-17 | 1998-09-17 | Cpuデータバス用インターフェース回路およびそれを備えたメモリ制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000099449A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016057870A (ja) * | 2014-09-10 | 2016-04-21 | Necエンジニアリング株式会社 | バスアクセスタイミング制御回路 |
-
1998
- 1998-09-17 JP JP10263437A patent/JP2000099449A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016057870A (ja) * | 2014-09-10 | 2016-04-21 | Necエンジニアリング株式会社 | バスアクセスタイミング制御回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041018 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |