JPH04273361A - 伝送路制御装置 - Google Patents
伝送路制御装置Info
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- JPH04273361A JPH04273361A JP3383691A JP3383691A JPH04273361A JP H04273361 A JPH04273361 A JP H04273361A JP 3383691 A JP3383691 A JP 3383691A JP 3383691 A JP3383691 A JP 3383691A JP H04273361 A JPH04273361 A JP H04273361A
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- 239000000872 buffer Substances 0.000 abstract description 24
- 230000006870 function Effects 0.000 abstract description 2
- 230000004044 response Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 101000582396 Escherichia phage D108 Repressor c protein Proteins 0.000 description 7
- 101000582397 Escherichia phage Mu Repressor protein c Proteins 0.000 description 7
- 230000010365 information processing Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の装置に接続され
る伝送路制御装置に関する。
る伝送路制御装置に関する。
【０００２】
【従来の技術】従来、この種の伝送路制御装置は、図７
に示すように、伝送路であるバス４０７とバス調停回路
４０６と３−ステートバッファ４０１とであり、バスマ
スタ装置である命令処理装置４０２または入出力命令処
理装置４０３は、バス調停回路４０６にバス使用要求を
行っていた。そして、バス使用を許可された装置だけが
、３−ステートバッファ４０１を経て「０」，「１」を
出力する。その他のバスマスタ装置やバスマスタ装置の
使用に基づいて伝送路を通してデータの入出力とアドレ
スの入力だけを行うバススレーブ装置である主記憶装置
４０４またはグラフィック処理装置４０５は、３−ステ
ートバッファ４０１をハイ・インピーダンス（以後、Ｈ
ｉ−Ｚと記す）にしていた。
に示すように、伝送路であるバス４０７とバス調停回路
４０６と３−ステートバッファ４０１とであり、バスマ
スタ装置である命令処理装置４０２または入出力命令処
理装置４０３は、バス調停回路４０６にバス使用要求を
行っていた。そして、バス使用を許可された装置だけが
、３−ステートバッファ４０１を経て「０」，「１」を
出力する。その他のバスマスタ装置やバスマスタ装置の
使用に基づいて伝送路を通してデータの入出力とアドレ
スの入力だけを行うバススレーブ装置である主記憶装置
４０４またはグラフィック処理装置４０５は、３−ステ
ートバッファ４０１をハイ・インピーダンス（以後、Ｈ
ｉ−Ｚと記す）にしていた。
【０００３】
【発明が解決しようとする課題】上述した従来の伝送路
制御装置は、線路の総線長が長いので負荷容量が大きく
なり、波形がなまってしまうという問題点がある。
制御装置は、線路の総線長が長いので負荷容量が大きく
なり、波形がなまってしまうという問題点がある。
【０００４】
【課題を解決するための手段】本発明の伝送路制御装置
は、複数のバスマスタ装置と複数のバススレーブ装置と
のデータ経路を接続するデータ接続手段と、前記複数の
バスマスタ装置と複数のバススレーブ装置とのアドレス
経路を接続するアドレス接続手段と、前記複数のバスマ
スタ装置の前記データ接続手段およびアドレス接続手段
使用要求を受けて調停する調停手段と、前記調停回路の
使用許可により前記データ接続手段へデータを入力する
データ経路を選択するデータ入力選択手段と、前記調停
回路の使用許可により前記データ入力選択手段により入
力したデータを前記データ接続手段から出力するデータ
経路を選択するデータ出力選択手段と、前記調停回路の
使用許可により前記アドレス接続手段へ前記データのア
ドレスを入力するアドレス経路を選択するアドレス入力
選択手段と、前記調停回路の使用許可により前記アドレ
ス入力選択手段により入力したアドレスを出力するアド
レス経路を選択するアドレス出力選択手段とを有してい
る。
は、複数のバスマスタ装置と複数のバススレーブ装置と
のデータ経路を接続するデータ接続手段と、前記複数の
バスマスタ装置と複数のバススレーブ装置とのアドレス
経路を接続するアドレス接続手段と、前記複数のバスマ
スタ装置の前記データ接続手段およびアドレス接続手段
使用要求を受けて調停する調停手段と、前記調停回路の
使用許可により前記データ接続手段へデータを入力する
データ経路を選択するデータ入力選択手段と、前記調停
回路の使用許可により前記データ入力選択手段により入
力したデータを前記データ接続手段から出力するデータ
経路を選択するデータ出力選択手段と、前記調停回路の
使用許可により前記アドレス接続手段へ前記データのア
ドレスを入力するアドレス経路を選択するアドレス入力
選択手段と、前記調停回路の使用許可により前記アドレ
ス入力選択手段により入力したアドレスを出力するアド
レス経路を選択するアドレス出力選択手段とを有してい
る。
【０００５】
【実施例】本発明について図面を参照して説明する。図
３は、本発明の一実施例のブロック図である。同実施例
は、バスマスタ装置である命令処理装置３０２と、バス
スレーブ装置である主記憶装置３０４とグラフィック処
理装置３０５と、バスマスタ，バススレーブのどちらの
機能も有する入出力命令処理装置３０３と、伝送路を内
蔵し制御する伝送路制御装置３０１（３０１ａまたは３
０１ｂ）とから構成されている。
３は、本発明の一実施例のブロック図である。同実施例
は、バスマスタ装置である命令処理装置３０２と、バス
スレーブ装置である主記憶装置３０４とグラフィック処
理装置３０５と、バスマスタ，バススレーブのどちらの
機能も有する入出力命令処理装置３０３と、伝送路を内
蔵し制御する伝送路制御装置３０１（３０１ａまたは３
０１ｂ）とから構成されている。
【０００６】図１は図３の伝送路制御装置の第１の実施
例のブロック図、図４は各装置から出力されるデータ，
アドレスおよび各信号名の対応を示す説明図である。伝
送路制御装置３０１ａは、データを伝送するデータ伝送
単位ブロック４とアドレスを伝送するアドレス伝送単位
ブロック９とから構成されるＬＳＩ２００と、使用要求
信号ＲＥＱａまたはＲＥＱｂと応答信号ＲＥＰｂまたは
ＲＥＰｃまたはＲＥＰｄとを入力し調停信号ＡＣＫａま
たはＡＣＫｂを出力する調停回路１ａと、調停信号ＡＣ
ＫａまたはＡＣＫｂの入力とディスティネーション信号
ＦＴｂまたはＦＴｃまたはＦＴｄの入力とによりＬＳＩ
２００のデータ伝送経路を選択する選択制御回路２ａと
、調停信号ＡＣＫａまたはＡＣＫｂの入力と読み書き命
令信号ＲＷａまたはＲＷｂとの入力とによりＬＳＩ２０
０の出力経路を制御する出力制御回路３ａとから構成さ
れている。データ伝送単位ブロック４は、１ビット幅の
データ伝送路を示しておりＬＳＩ２００内に８ビット分
ある。同様に、アドレス伝送単位ブロック９も１ビット
幅のアドレス伝送路を示しておりＬＳＩ２００内に８ビ
ット分ある。
例のブロック図、図４は各装置から出力されるデータ，
アドレスおよび各信号名の対応を示す説明図である。伝
送路制御装置３０１ａは、データを伝送するデータ伝送
単位ブロック４とアドレスを伝送するアドレス伝送単位
ブロック９とから構成されるＬＳＩ２００と、使用要求
信号ＲＥＱａまたはＲＥＱｂと応答信号ＲＥＰｂまたは
ＲＥＰｃまたはＲＥＰｄとを入力し調停信号ＡＣＫａま
たはＡＣＫｂを出力する調停回路１ａと、調停信号ＡＣ
ＫａまたはＡＣＫｂの入力とディスティネーション信号
ＦＴｂまたはＦＴｃまたはＦＴｄの入力とによりＬＳＩ
２００のデータ伝送経路を選択する選択制御回路２ａと
、調停信号ＡＣＫａまたはＡＣＫｂの入力と読み書き命
令信号ＲＷａまたはＲＷｂとの入力とによりＬＳＩ２０
０の出力経路を制御する出力制御回路３ａとから構成さ
れている。データ伝送単位ブロック４は、１ビット幅の
データ伝送路を示しておりＬＳＩ２００内に８ビット分
ある。同様に、アドレス伝送単位ブロック９も１ビット
幅のアドレス伝送路を示しておりＬＳＩ２００内に８ビ
ット分ある。
【０００７】次に、命令処理装置３０２が主記憶装置３
０４にデータを書き込む時の同実施例の動作について説
明する。ここでは、データ，アドレスともビット０につ
いて説明しているが、同時にビット１からビット７まで
も同様に制御されている。命令処理装置３０２は、使用
要求信号ＲＥＱａを伝送路制御装置３０１ａの調停回路
１ａに出力する。調停回路１ａは、調停後に直前の調停
信号ＡＣＫａまたはＡＣＫｂに対し、相手装置から応答
信号ＲＥＰｂまたはＲＥＰｃまたはＲＥＰｄが来ている
ことを確認して調停信号ＡＣＫａを出力する。調停信号
ＡＣＫａが「１」となり、その時の読み書き命令信号Ｒ
Ｗａが「１」であることにより、出力制御回路３ａが命
令処理装置３０２用の出力バッファ５３ａをＨｉ−Ｚに
すると共に主記憶装置３０４用の出力バッファ６３ａを
出力状態にする。
０４にデータを書き込む時の同実施例の動作について説
明する。ここでは、データ，アドレスともビット０につ
いて説明しているが、同時にビット１からビット７まで
も同様に制御されている。命令処理装置３０２は、使用
要求信号ＲＥＱａを伝送路制御装置３０１ａの調停回路
１ａに出力する。調停回路１ａは、調停後に直前の調停
信号ＡＣＫａまたはＡＣＫｂに対し、相手装置から応答
信号ＲＥＰｂまたはＲＥＰｃまたはＲＥＰｄが来ている
ことを確認して調停信号ＡＣＫａを出力する。調停信号
ＡＣＫａが「１」となり、その時の読み書き命令信号Ｒ
Ｗａが「１」であることにより、出力制御回路３ａが命
令処理装置３０２用の出力バッファ５３ａをＨｉ−Ｚに
すると共に主記憶装置３０４用の出力バッファ６３ａを
出力状態にする。
【０００８】次に、調停信号ＡＣＫａとディスティネー
ション信号ＦＴｃとが選択制御回路２ａに入力すること
により、制御信号がデータ接続部４５の主記憶装置３０
４用のデータライトレジスタセレクタ６１ａに出力され
る。それにより、データライトレジスタセレクタ６１ａ
が命令処理装置３０２からのデータＡＤ０が入力されて
いるデータ経路ＡＤ０ａを選択する。そのため、データ
ＡＤ０は出力バッファ６３ａから主記憶装置３０４用の
データ経路ＣＤ０ａを介して主記憶装置３０４へ出力さ
れる。
ション信号ＦＴｃとが選択制御回路２ａに入力すること
により、制御信号がデータ接続部４５の主記憶装置３０
４用のデータライトレジスタセレクタ６１ａに出力され
る。それにより、データライトレジスタセレクタ６１ａ
が命令処理装置３０２からのデータＡＤ０が入力されて
いるデータ経路ＡＤ０ａを選択する。そのため、データ
ＡＤ０は出力バッファ６３ａから主記憶装置３０４用の
データ経路ＣＤ０ａを介して主記憶装置３０４へ出力さ
れる。
【０００９】また、選択制御回路２ａが制御信号を出力
することにより、アドレス接続部４６の主記憶装置３０
４用のアドレスセレクタ９１ａが、命令処理装置３０２
からのアドレスＡＡ０が入力されている主記憶装置３０
４用のアドレス経路ＡＡ０ａを選択する。アドレスＡＡ
０は、主記憶装置３０４用のアドレス出力バッファ９６
ａから、主記憶装置３０４用のアドレス経路ＣＡ０ａを
介して主記憶装置３０４に出力される。その後、バスス
レーブである主記憶装置３０４からの応答信号ＲＥＰｃ
で命令処理装置３０２は書き込み動作を終了する。
することにより、アドレス接続部４６の主記憶装置３０
４用のアドレスセレクタ９１ａが、命令処理装置３０２
からのアドレスＡＡ０が入力されている主記憶装置３０
４用のアドレス経路ＡＡ０ａを選択する。アドレスＡＡ
０は、主記憶装置３０４用のアドレス出力バッファ９６
ａから、主記憶装置３０４用のアドレス経路ＣＡ０ａを
介して主記憶装置３０４に出力される。その後、バスス
レーブである主記憶装置３０４からの応答信号ＲＥＰｃ
で命令処理装置３０２は書き込み動作を終了する。
【００１０】続いて、入出力命令処理装置３０３がグラ
フィック処理装置３０５からデータを読み出す時の同実
施例の動作について説明する。入出力命令処理装置３０
３は、使用要求信号ＲＥＱｂを調停回路１ａに出力する
。調停回路１ａは、調停後に直前の調停信号ＡＣＫａま
たはＡＣＫｂに対し、応答信号ＲＥＰｂまたはＲＥＰｃ
またはＲＥＰｄが来ていることを確認してから調停信号
ＡＣＫｂを出力する。調停信号ＡＣＫｂが「１」となり
、その時の読み書き命令信号ＲＷｂが「０」であること
により、出力制御回路３ａが入出力命令処理装置３０３
用の出力バッファ７３ａを出力状態に、グラィック処理
装置３０５用の出力バッファ８３ａをＨｉ−Ｚにする。 選択制御回路２ａは、調停信号ＡＣＫｂとディスティネ
ーション信号ＦＴｄとの入力により、データ接続部４５
の入出力命令処理装置３０３用のマスタ／スレーブセレ
クタ７７ａと入出力命令処理装置３０３用のデータ出力
セレクタ７８ａとが、グラフィック処理装置３０５用の
データ経路ＤＤ０ａからのデータＤＤ０の入力を入出力
命令処理装置３０３用のデータ経路ＢＤ０ａへ出力する
よう制御する。グラフィック処理装置３０５からの応答
信号ＲＥＰｄにより、入出力命令処理装置３０３はグラ
フィック処理装置３０５からのデータを取り込む。
フィック処理装置３０５からデータを読み出す時の同実
施例の動作について説明する。入出力命令処理装置３０
３は、使用要求信号ＲＥＱｂを調停回路１ａに出力する
。調停回路１ａは、調停後に直前の調停信号ＡＣＫａま
たはＡＣＫｂに対し、応答信号ＲＥＰｂまたはＲＥＰｃ
またはＲＥＰｄが来ていることを確認してから調停信号
ＡＣＫｂを出力する。調停信号ＡＣＫｂが「１」となり
、その時の読み書き命令信号ＲＷｂが「０」であること
により、出力制御回路３ａが入出力命令処理装置３０３
用の出力バッファ７３ａを出力状態に、グラィック処理
装置３０５用の出力バッファ８３ａをＨｉ−Ｚにする。 選択制御回路２ａは、調停信号ＡＣＫｂとディスティネ
ーション信号ＦＴｄとの入力により、データ接続部４５
の入出力命令処理装置３０３用のマスタ／スレーブセレ
クタ７７ａと入出力命令処理装置３０３用のデータ出力
セレクタ７８ａとが、グラフィック処理装置３０５用の
データ経路ＤＤ０ａからのデータＤＤ０の入力を入出力
命令処理装置３０３用のデータ経路ＢＤ０ａへ出力する
よう制御する。グラフィック処理装置３０５からの応答
信号ＲＥＰｄにより、入出力命令処理装置３０３はグラ
フィック処理装置３０５からのデータを取り込む。
【００１１】また、同様に選択制御回路２ａは、アドレ
ス接続部４６のグラフィック処理装置３０５用のアドレ
スセレクタ９２ａが入出力命令処理装置３０３からのア
ドレスＢＡ０が入力しているアドレス経路ＢＡ０ａを選
択するよう制御する。アドレスＢＡ０は、グラフィック
処理装置３０５用のアドレス出力バッファ９７ａからグ
ラフィック処理装置３０５用のアドレス経路ＤＡ０ａを
介してグラフィック処理装置３０５に出力される。
ス接続部４６のグラフィック処理装置３０５用のアドレ
スセレクタ９２ａが入出力命令処理装置３０３からのア
ドレスＢＡ０が入力しているアドレス経路ＢＡ０ａを選
択するよう制御する。アドレスＢＡ０は、グラフィック
処理装置３０５用のアドレス出力バッファ９７ａからグ
ラフィック処理装置３０５用のアドレス経路ＤＡ０ａを
介してグラフィック処理装置３０５に出力される。
【００１２】図２は、図３の情報処理システムにおける
第２の実施例のブロック図である。伝送路制御装置３０
１ｂは、データ伝送単位ブロック４１とアドレス伝送単
位ブロック４２とから構成されるＬＳＩ２０１と、調停
回路１ｂと、ＬＳＩ２０１のデータ伝送経路を選択する
選択制御回路２ｂと、ＬＳＩ２０１の出力経路を制御す
る出力制御回路３ｂとから構成されている。ＬＳＩ２０
１内のデータ伝送単位ブロック４１は、１ビット幅のデ
ータ伝送路を示しておりＬＳＩ２０１内に８ビット分あ
る。同様に、アドレス伝送単位ブロック４２も１ビット
幅のアドレス伝送路を示しておりＬＳＩ２０１内に８ビ
ット分ある。
第２の実施例のブロック図である。伝送路制御装置３０
１ｂは、データ伝送単位ブロック４１とアドレス伝送単
位ブロック４２とから構成されるＬＳＩ２０１と、調停
回路１ｂと、ＬＳＩ２０１のデータ伝送経路を選択する
選択制御回路２ｂと、ＬＳＩ２０１の出力経路を制御す
る出力制御回路３ｂとから構成されている。ＬＳＩ２０
１内のデータ伝送単位ブロック４１は、１ビット幅のデ
ータ伝送路を示しておりＬＳＩ２０１内に８ビット分あ
る。同様に、アドレス伝送単位ブロック４２も１ビット
幅のアドレス伝送路を示しておりＬＳＩ２０１内に８ビ
ット分ある。
【００１３】次に、命令処理装置３０２が主記憶装置３
０４にデータを書き込む時の動作について図２，３とタ
イムチャートである図５とを使用して説明する。ここで
は、データ，アドレスともビット０について説明するが
、同時にビット１からビット７まで同様に制御されてい
る。命令処理装置３０２は、使用要求信号ＲＥＱａを調
停回路１ｂに出力する。調停回路１ｂは、調停後に直前
の調停信号ＡＣＫａまたはＡＣＫｂに対し、相手装置か
ら応答信号ＲＥＰｂまたはＲＥＰｃまたはＲＥＰｄが来
ていることを確認して調停信号ＡＣＫａを出力する。 調停信号ＡＣＫａが「１」となり、その時の読み書き命
令信号ＲＷａが「１」であることにより、出力制御回路
３ｂが命令処理装置３０２用の出力バッファ５３ｂをＨ
ｉ−Ｚにすると共に、主記憶装置３０４用の出力バッフ
ァ６３ｂを出力状態にする。
０４にデータを書き込む時の動作について図２，３とタ
イムチャートである図５とを使用して説明する。ここで
は、データ，アドレスともビット０について説明するが
、同時にビット１からビット７まで同様に制御されてい
る。命令処理装置３０２は、使用要求信号ＲＥＱａを調
停回路１ｂに出力する。調停回路１ｂは、調停後に直前
の調停信号ＡＣＫａまたはＡＣＫｂに対し、相手装置か
ら応答信号ＲＥＰｂまたはＲＥＰｃまたはＲＥＰｄが来
ていることを確認して調停信号ＡＣＫａを出力する。 調停信号ＡＣＫａが「１」となり、その時の読み書き命
令信号ＲＷａが「１」であることにより、出力制御回路
３ｂが命令処理装置３０２用の出力バッファ５３ｂをＨ
ｉ−Ｚにすると共に、主記憶装置３０４用の出力バッフ
ァ６３ｂを出力状態にする。
【００１４】次に、調停信号ＡＣＫａとディスティネー
ション信号ＦＴｃとが選択制御回路２ｂに入力すること
により、制御信号がデータ接続部４７の主記憶装置３０
４用のデータライトレジスタセレクタ６１ｂに出力され
る。それにより、データライトレジスタセレクタ６１ｂ
が、命令処理装置３０２からのデータＡＤ０が入力され
ているデータ経路ＡＤ０ｂを選択する。そのため、デー
タＡＤ０はデータライトレジスタ６４にセットされ、同
時にフリップフロップ（以後、Ｆ／Ｆと記す）６６も「
１」にセットされる。
ション信号ＦＴｃとが選択制御回路２ｂに入力すること
により、制御信号がデータ接続部４７の主記憶装置３０
４用のデータライトレジスタセレクタ６１ｂに出力され
る。それにより、データライトレジスタセレクタ６１ｂ
が、命令処理装置３０２からのデータＡＤ０が入力され
ているデータ経路ＡＤ０ｂを選択する。そのため、デー
タＡＤ０はデータライトレジスタ６４にセットされ、同
時にフリップフロップ（以後、Ｆ／Ｆと記す）６６も「
１」にセットされる。
【００１５】また、選択制御回路２ｂが制御信号を出力
することにより、アドレス接続部４８の主記憶装置３０
４用のアドレスセレクタ９１ｂが、命令処理装置３０２
からのアドレスＡＡ０が入力されている主記憶装置３０
４用のアドレス経路ＡＡ０ｂを選択する。アドレスＡＡ
０は、主記憶装置３０４用のアドレスレジスタ１００に
セットされ、主記憶装置３０４用のアドレス出力バッフ
ァ９６ｂから主記憶装置３０４用のアドレス経路ＣＡ０
ｂを介して主記憶装置３０４に出力される。その後、主
記憶装置３０４からの応答信号ＲＥＰｃでＦ／Ｆ６６は
リセットされ、データライトレジスタ６４への次の書き
込みが可能になる。
することにより、アドレス接続部４８の主記憶装置３０
４用のアドレスセレクタ９１ｂが、命令処理装置３０２
からのアドレスＡＡ０が入力されている主記憶装置３０
４用のアドレス経路ＡＡ０ｂを選択する。アドレスＡＡ
０は、主記憶装置３０４用のアドレスレジスタ１００に
セットされ、主記憶装置３０４用のアドレス出力バッフ
ァ９６ｂから主記憶装置３０４用のアドレス経路ＣＡ０
ｂを介して主記憶装置３０４に出力される。その後、主
記憶装置３０４からの応答信号ＲＥＰｃでＦ／Ｆ６６は
リセットされ、データライトレジスタ６４への次の書き
込みが可能になる。
【００１６】続いて、入出力命令処理装置３０３がグラ
フィック処理装置３０５からデータを読み出す時の動作
について、図２，３とタイムチャートである図６とを使
用して説明する。入出力命令処理装置３０３は、使用要
求信号ＲＥＱｂを調停回路１ｂに出力する。調停回路１
ｂは、調停後に直前の調停信号ＡＣＫａまたはＡＣＫｂ
に対して応答信号ＲＥＰｂまたはＲＥＰｃまたはＲＥＰ
ｄが来ていることを確認して調停信号ＡＣＫｂを出力す
る。調停信号ＡＣＫｂが「１」となり、その時の読み書
き命令信号ＲＷｂが「０」であることにより、出力制御
回路３ｂが入出力命令処理装置３０３用の出力バッファ
７３ｂを出力状態に、グラフィック処理装置３０５用の
出力バッファ８３ｂをＨｉ−Ｚにする。選択制御回路２
ｂは、調停信号ＡＣＫｂとディスティネーション信号Ｆ
Ｔｄとにより、データ接続部４７の入出力命令処理装置
３０３用のマスタ／スレーブセレクタ７７ｂと入出力命
令処理装置３０３用のデータ出力セレクタ７８ｂとが、
グラフィック処理装置３０５用のデータ経路ＤＤ０ｂか
らのデータＤＤ０の入力を入出力命令処理装置３０３用
のデータ経路ＢＤ０ｂへ出力するよう制御する。そして
、データリードレジスタ８５にグラフィック処理装置３
０５からのデータをクロック毎にセットする。
フィック処理装置３０５からデータを読み出す時の動作
について、図２，３とタイムチャートである図６とを使
用して説明する。入出力命令処理装置３０３は、使用要
求信号ＲＥＱｂを調停回路１ｂに出力する。調停回路１
ｂは、調停後に直前の調停信号ＡＣＫａまたはＡＣＫｂ
に対して応答信号ＲＥＰｂまたはＲＥＰｃまたはＲＥＰ
ｄが来ていることを確認して調停信号ＡＣＫｂを出力す
る。調停信号ＡＣＫｂが「１」となり、その時の読み書
き命令信号ＲＷｂが「０」であることにより、出力制御
回路３ｂが入出力命令処理装置３０３用の出力バッファ
７３ｂを出力状態に、グラフィック処理装置３０５用の
出力バッファ８３ｂをＨｉ−Ｚにする。選択制御回路２
ｂは、調停信号ＡＣＫｂとディスティネーション信号Ｆ
Ｔｄとにより、データ接続部４７の入出力命令処理装置
３０３用のマスタ／スレーブセレクタ７７ｂと入出力命
令処理装置３０３用のデータ出力セレクタ７８ｂとが、
グラフィック処理装置３０５用のデータ経路ＤＤ０ｂか
らのデータＤＤ０の入力を入出力命令処理装置３０３用
のデータ経路ＢＤ０ｂへ出力するよう制御する。そして
、データリードレジスタ８５にグラフィック処理装置３
０５からのデータをクロック毎にセットする。
【００１７】また、同様に選択制御回路２ｂは、アドレ
ス接続部４８のグラフィック処理装置３０５用のアドレ
スセレクタ９２ｂが入出力命令処理装置３０３からのア
ドレスＢＡ０が入力しているアドレス経路ＢＡ０ｂを選
択するように制御する。アドレスＢＡ０は、グラフィッ
ク処理装置３０５用のアドレスレジスタ１０１にセット
され、グラフィック処理装置３０５用のアドレス出力バ
ッファ９７ｂからグラフィック処理装置３０５用のアド
レス経路ＤＡ０ｂを介してグラフィック処理装置３０５
に出力される。
ス接続部４８のグラフィック処理装置３０５用のアドレ
スセレクタ９２ｂが入出力命令処理装置３０３からのア
ドレスＢＡ０が入力しているアドレス経路ＢＡ０ｂを選
択するように制御する。アドレスＢＡ０は、グラフィッ
ク処理装置３０５用のアドレスレジスタ１０１にセット
され、グラフィック処理装置３０５用のアドレス出力バ
ッファ９７ｂからグラフィック処理装置３０５用のアド
レス経路ＤＡ０ｂを介してグラフィック処理装置３０５
に出力される。
【００１８】データリードレジスタにクロック毎にデー
タをセットしない場合は、グラフィック処理装置３０５
からの応答信号ＲＥＰｄにより、データリードレジスタ
８５にグラフィック処理装置３０５からのデータをセッ
トする。
タをセットしない場合は、グラフィック処理装置３０５
からの応答信号ＲＥＰｄにより、データリードレジスタ
８５にグラフィック処理装置３０５からのデータをセッ
トする。
【００１９】なお、ＬＳＩ２００，２０１は１個で８ビ
ットのデータ，アドレスを制御できるので、１６，３２
ビットのデータ，アドレスに対しても、２個または４個
で対応することが可能である。
ットのデータ，アドレスを制御できるので、１６，３２
ビットのデータ，アドレスに対しても、２個または４個
で対応することが可能である。
【００２０】また、ＬＳＩ２００，２０１は内部に調停
回路を有していないので、ＬＳＩ２００，２０１を使用
する数に関係なく、調停回路１はＬＳＩ２００，２０１
の外部に１つあればよい。
回路を有していないので、ＬＳＩ２００，２０１を使用
する数に関係なく、調停回路１はＬＳＩ２００，２０１
の外部に１つあればよい。
【００２１】
【発明の効果】以上説明したように本発明は、伝送路を
内蔵して複数の装置相互間を伝送路で１対１に接続して
伝送路を短くすることにより、波形のなまりを少なくで
きる効果がある。
内蔵して複数の装置相互間を伝送路で１対１に接続して
伝送路を短くすることにより、波形のなまりを少なくで
きる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明を用いた情報処理システムの一実施例の
ブロック図である。
ブロック図である。
【図４】各装置から出力されるデータ，アドレスおよび
各信号名の対応を示す説明図である。
各信号名の対応を示す説明図である。
【図５】本発明の第２の実施例の命令処理装置から主記
憶装置への書き込み動作のタイムチャートを示す図であ
る。
憶装置への書き込み動作のタイムチャートを示す図であ
る。
【図６】本発明の第２の実施例の入出力命令処理装置か
らグラフィックス処理装置への読み出し動作のタイムチ
ャートを示す図である。
らグラフィックス処理装置への読み出し動作のタイムチ
ャートを示す図である。
【図７】従来例のブロック図である。
１ａ，１ｂ 調停回路
２ａ，２ｂ 選択制御回路
３ａ，３ｂ 出力制御回路
４，４１ データ伝送単位ブロック９，４２
アドレス伝送単位ブロック４５，４７ デー
タ接続部 ４６，４８ アドレス接続部 ５３ａ，５３ｂ 出力バッファ ６１ａ，６１ｂ データライトレジスタセレクタ
６３ａ，６３ｂ 出力バッファ ６４ データライトレジスタ ６６ Ｆ／Ｆ ７３ａ，７３ｂ 出力バッファ ７７ａ，７７ｂ マスタ／スレーブセレクタ７８
ａ，７８ｂ データ出力セレクタ８３ａ，８３ｂ
出力バッファ ８５ データリードレジスタ ９１ａ，９１ｂ，９２ａ，９２ｂ アドレスセレ
クタ９６ａ，９６ｂ，９７ａ，９７ｂ アドレス
出力バッファ １００，１０１ アドレスレジスタ２００，２０
１ ＬＳＩ ３０１ａ，３０１ｂ 伝送路制御装置３０２
命令処理装置 ３０３ 入出力命令処理装置 ３０４ 主記憶装置 ３０５ グラフィック処理装置 ＡＡ０ａ，ＡＡ０ｂ アドレス経路ＡＤ０ａ，Ａ
Ｄ０ｂ データ経路ＢＤ０ａ，ＢＤ０ｂ
データ経路ＢＡ０ａ，ＢＡ０ｂ アドレス経路Ｃ
Ａ０ａ，ＣＡ０ｂ アドレス経路ＣＤ０ａ
データ経路
アドレス伝送単位ブロック４５，４７ デー
タ接続部 ４６，４８ アドレス接続部 ５３ａ，５３ｂ 出力バッファ ６１ａ，６１ｂ データライトレジスタセレクタ
６３ａ，６３ｂ 出力バッファ ６４ データライトレジスタ ６６ Ｆ／Ｆ ７３ａ，７３ｂ 出力バッファ ７７ａ，７７ｂ マスタ／スレーブセレクタ７８
ａ，７８ｂ データ出力セレクタ８３ａ，８３ｂ
出力バッファ ８５ データリードレジスタ ９１ａ，９１ｂ，９２ａ，９２ｂ アドレスセレ
クタ９６ａ，９６ｂ，９７ａ，９７ｂ アドレス
出力バッファ １００，１０１ アドレスレジスタ２００，２０
１ ＬＳＩ ３０１ａ，３０１ｂ 伝送路制御装置３０２
命令処理装置 ３０３ 入出力命令処理装置 ３０４ 主記憶装置 ３０５ グラフィック処理装置 ＡＡ０ａ，ＡＡ０ｂ アドレス経路ＡＤ０ａ，Ａ
Ｄ０ｂ データ経路ＢＤ０ａ，ＢＤ０ｂ
データ経路ＢＡ０ａ，ＢＡ０ｂ アドレス経路Ｃ
Ａ０ａ，ＣＡ０ｂ アドレス経路ＣＤ０ａ
データ経路
Claims (3)
- 【請求項１】 複数のバスマスタ装置と複数のバスス
レーブ装置とのデータ経路を接続するデータ接続手段と
、前記複数のバスマスタ装置と複数のバススレーブ装置
とのアドレス経路を接続するアドレス接続手段と、前記
複数のバスマスタ装置の前記データ接続手段およびアド
レス接続手段使用要求を受けて調停する調停手段と、前
記調停手段の使用許可により前記データ接続手段へデー
タを入力するデータ経路を選択するデータ入力選択手段
と、前記調停手段の使用許可により前記データ入力選択
手段により入力したデータを前記データ接続手段から出
力するデータ経路を選択するデータ出力選択手段と、前
記調停手段の使用許可により前記アドレス接続手段へ前
記データのアドレスを入力するアドレス経路を選択する
アドレス入力選択手段と、前記調停手段の使用許可によ
り前記アドレス入力選択手段により入力したアドレスを
出力するアドレス経路を選択するアドレス出力選択手段
とを有することを特徴とする伝送路制御装置。 - 【請求項２】 前記データ接続手段が、データを一時
保持するデータリードレジスタを有することを特徴とす
る請求項１記載の伝送路制御装置。 - 【請求項３】 前記バスマスタ装置が読み出し動作時
、前記バスマスタ装置により指定された前記バススレー
ブ装置に対応する前記データリードレジスタに、クロッ
ク毎にデータをセットすることを特徴とする請求項２記
載の伝送路制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3383691A JPH04273361A (ja) | 1991-02-28 | 1991-02-28 | 伝送路制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3383691A JPH04273361A (ja) | 1991-02-28 | 1991-02-28 | 伝送路制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273361A true JPH04273361A (ja) | 1992-09-29 |
Family
ID=12397575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3383691A Pending JPH04273361A (ja) | 1991-02-28 | 1991-02-28 | 伝送路制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273361A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107936A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 複合バス回路 |
| JPH01128153A (ja) * | 1987-11-13 | 1989-05-19 | Fujitsu Ltd | 非同期機器間の制御信号伝送方式 |
-
1991
- 1991-02-28 JP JP3383691A patent/JPH04273361A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107936A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 複合バス回路 |
| JPH01128153A (ja) * | 1987-11-13 | 1989-05-19 | Fujitsu Ltd | 非同期機器間の制御信号伝送方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971104 |