JPH04273361A - 伝送路制御装置 - Google Patents
伝送路制御装置Info
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- JPH04273361A JPH04273361A JP3383691A JP3383691A JPH04273361A JP H04273361 A JPH04273361 A JP H04273361A JP 3383691 A JP3383691 A JP 3383691A JP 3383691 A JP3383691 A JP 3383691A JP H04273361 A JPH04273361 A JP H04273361A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 38
- 239000000872 buffer Substances 0.000 abstract description 24
- 230000006870 function Effects 0.000 abstract description 2
- 230000004044 response Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 101000582396 Escherichia phage D108 Repressor c protein Proteins 0.000 description 7
- 101000582397 Escherichia phage Mu Repressor protein c Proteins 0.000 description 7
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、複数の装置に接続され
る伝送路制御装置に関する。
る伝送路制御装置に関する。
【0002】
【従来の技術】従来、この種の伝送路制御装置は、図7
に示すように、伝送路であるバス407とバス調停回路
406と3−ステートバッファ401とであり、バスマ
スタ装置である命令処理装置402または入出力命令処
理装置403は、バス調停回路406にバス使用要求を
行っていた。そして、バス使用を許可された装置だけが
、3−ステートバッファ401を経て「0」,「1」を
出力する。その他のバスマスタ装置やバスマスタ装置の
使用に基づいて伝送路を通してデータの入出力とアドレ
スの入力だけを行うバススレーブ装置である主記憶装置
404またはグラフィック処理装置405は、3−ステ
ートバッファ401をハイ・インピーダンス(以後、H
i−Zと記す)にしていた。
に示すように、伝送路であるバス407とバス調停回路
406と3−ステートバッファ401とであり、バスマ
スタ装置である命令処理装置402または入出力命令処
理装置403は、バス調停回路406にバス使用要求を
行っていた。そして、バス使用を許可された装置だけが
、3−ステートバッファ401を経て「0」,「1」を
出力する。その他のバスマスタ装置やバスマスタ装置の
使用に基づいて伝送路を通してデータの入出力とアドレ
スの入力だけを行うバススレーブ装置である主記憶装置
404またはグラフィック処理装置405は、3−ステ
ートバッファ401をハイ・インピーダンス(以後、H
i−Zと記す)にしていた。
【0003】
【発明が解決しようとする課題】上述した従来の伝送路
制御装置は、線路の総線長が長いので負荷容量が大きく
なり、波形がなまってしまうという問題点がある。
制御装置は、線路の総線長が長いので負荷容量が大きく
なり、波形がなまってしまうという問題点がある。
【0004】
【課題を解決するための手段】本発明の伝送路制御装置
は、複数のバスマスタ装置と複数のバススレーブ装置と
のデータ経路を接続するデータ接続手段と、前記複数の
バスマスタ装置と複数のバススレーブ装置とのアドレス
経路を接続するアドレス接続手段と、前記複数のバスマ
スタ装置の前記データ接続手段およびアドレス接続手段
使用要求を受けて調停する調停手段と、前記調停回路の
使用許可により前記データ接続手段へデータを入力する
データ経路を選択するデータ入力選択手段と、前記調停
回路の使用許可により前記データ入力選択手段により入
力したデータを前記データ接続手段から出力するデータ
経路を選択するデータ出力選択手段と、前記調停回路の
使用許可により前記アドレス接続手段へ前記データのア
ドレスを入力するアドレス経路を選択するアドレス入力
選択手段と、前記調停回路の使用許可により前記アドレ
ス入力選択手段により入力したアドレスを出力するアド
レス経路を選択するアドレス出力選択手段とを有してい
る。
は、複数のバスマスタ装置と複数のバススレーブ装置と
のデータ経路を接続するデータ接続手段と、前記複数の
バスマスタ装置と複数のバススレーブ装置とのアドレス
経路を接続するアドレス接続手段と、前記複数のバスマ
スタ装置の前記データ接続手段およびアドレス接続手段
使用要求を受けて調停する調停手段と、前記調停回路の
使用許可により前記データ接続手段へデータを入力する
データ経路を選択するデータ入力選択手段と、前記調停
回路の使用許可により前記データ入力選択手段により入
力したデータを前記データ接続手段から出力するデータ
経路を選択するデータ出力選択手段と、前記調停回路の
使用許可により前記アドレス接続手段へ前記データのア
ドレスを入力するアドレス経路を選択するアドレス入力
選択手段と、前記調停回路の使用許可により前記アドレ
ス入力選択手段により入力したアドレスを出力するアド
レス経路を選択するアドレス出力選択手段とを有してい
る。
【0005】
【実施例】本発明について図面を参照して説明する。図
3は、本発明の一実施例のブロック図である。同実施例
は、バスマスタ装置である命令処理装置302と、バス
スレーブ装置である主記憶装置304とグラフィック処
理装置305と、バスマスタ,バススレーブのどちらの
機能も有する入出力命令処理装置303と、伝送路を内
蔵し制御する伝送路制御装置301(301aまたは3
01b)とから構成されている。
3は、本発明の一実施例のブロック図である。同実施例
は、バスマスタ装置である命令処理装置302と、バス
スレーブ装置である主記憶装置304とグラフィック処
理装置305と、バスマスタ,バススレーブのどちらの
機能も有する入出力命令処理装置303と、伝送路を内
蔵し制御する伝送路制御装置301(301aまたは3
01b)とから構成されている。
【0006】図1は図3の伝送路制御装置の第1の実施
例のブロック図、図4は各装置から出力されるデータ,
アドレスおよび各信号名の対応を示す説明図である。伝
送路制御装置301aは、データを伝送するデータ伝送
単位ブロック4とアドレスを伝送するアドレス伝送単位
ブロック9とから構成されるLSI200と、使用要求
信号REQaまたはREQbと応答信号REPbまたは
REPcまたはREPdとを入力し調停信号ACKaま
たはACKbを出力する調停回路1aと、調停信号AC
KaまたはACKbの入力とディスティネーション信号
FTbまたはFTcまたはFTdの入力とによりLSI
200のデータ伝送経路を選択する選択制御回路2aと
、調停信号ACKaまたはACKbの入力と読み書き命
令信号RWaまたはRWbとの入力とによりLSI20
0の出力経路を制御する出力制御回路3aとから構成さ
れている。データ伝送単位ブロック4は、1ビット幅の
データ伝送路を示しておりLSI200内に8ビット分
ある。同様に、アドレス伝送単位ブロック9も1ビット
幅のアドレス伝送路を示しておりLSI200内に8ビ
ット分ある。
例のブロック図、図4は各装置から出力されるデータ,
アドレスおよび各信号名の対応を示す説明図である。伝
送路制御装置301aは、データを伝送するデータ伝送
単位ブロック4とアドレスを伝送するアドレス伝送単位
ブロック9とから構成されるLSI200と、使用要求
信号REQaまたはREQbと応答信号REPbまたは
REPcまたはREPdとを入力し調停信号ACKaま
たはACKbを出力する調停回路1aと、調停信号AC
KaまたはACKbの入力とディスティネーション信号
FTbまたはFTcまたはFTdの入力とによりLSI
200のデータ伝送経路を選択する選択制御回路2aと
、調停信号ACKaまたはACKbの入力と読み書き命
令信号RWaまたはRWbとの入力とによりLSI20
0の出力経路を制御する出力制御回路3aとから構成さ
れている。データ伝送単位ブロック4は、1ビット幅の
データ伝送路を示しておりLSI200内に8ビット分
ある。同様に、アドレス伝送単位ブロック9も1ビット
幅のアドレス伝送路を示しておりLSI200内に8ビ
ット分ある。
【0007】次に、命令処理装置302が主記憶装置3
04にデータを書き込む時の同実施例の動作について説
明する。ここでは、データ,アドレスともビット0につ
いて説明しているが、同時にビット1からビット7まで
も同様に制御されている。命令処理装置302は、使用
要求信号REQaを伝送路制御装置301aの調停回路
1aに出力する。調停回路1aは、調停後に直前の調停
信号ACKaまたはACKbに対し、相手装置から応答
信号REPbまたはREPcまたはREPdが来ている
ことを確認して調停信号ACKaを出力する。調停信号
ACKaが「1」となり、その時の読み書き命令信号R
Waが「1」であることにより、出力制御回路3aが命
令処理装置302用の出力バッファ53aをHi−Zに
すると共に主記憶装置304用の出力バッファ63aを
出力状態にする。
04にデータを書き込む時の同実施例の動作について説
明する。ここでは、データ,アドレスともビット0につ
いて説明しているが、同時にビット1からビット7まで
も同様に制御されている。命令処理装置302は、使用
要求信号REQaを伝送路制御装置301aの調停回路
1aに出力する。調停回路1aは、調停後に直前の調停
信号ACKaまたはACKbに対し、相手装置から応答
信号REPbまたはREPcまたはREPdが来ている
ことを確認して調停信号ACKaを出力する。調停信号
ACKaが「1」となり、その時の読み書き命令信号R
Waが「1」であることにより、出力制御回路3aが命
令処理装置302用の出力バッファ53aをHi−Zに
すると共に主記憶装置304用の出力バッファ63aを
出力状態にする。
【0008】次に、調停信号ACKaとディスティネー
ション信号FTcとが選択制御回路2aに入力すること
により、制御信号がデータ接続部45の主記憶装置30
4用のデータライトレジスタセレクタ61aに出力され
る。それにより、データライトレジスタセレクタ61a
が命令処理装置302からのデータAD0が入力されて
いるデータ経路AD0aを選択する。そのため、データ
AD0は出力バッファ63aから主記憶装置304用の
データ経路CD0aを介して主記憶装置304へ出力さ
れる。
ション信号FTcとが選択制御回路2aに入力すること
により、制御信号がデータ接続部45の主記憶装置30
4用のデータライトレジスタセレクタ61aに出力され
る。それにより、データライトレジスタセレクタ61a
が命令処理装置302からのデータAD0が入力されて
いるデータ経路AD0aを選択する。そのため、データ
AD0は出力バッファ63aから主記憶装置304用の
データ経路CD0aを介して主記憶装置304へ出力さ
れる。
【0009】また、選択制御回路2aが制御信号を出力
することにより、アドレス接続部46の主記憶装置30
4用のアドレスセレクタ91aが、命令処理装置302
からのアドレスAA0が入力されている主記憶装置30
4用のアドレス経路AA0aを選択する。アドレスAA
0は、主記憶装置304用のアドレス出力バッファ96
aから、主記憶装置304用のアドレス経路CA0aを
介して主記憶装置304に出力される。その後、バスス
レーブである主記憶装置304からの応答信号REPc
で命令処理装置302は書き込み動作を終了する。
することにより、アドレス接続部46の主記憶装置30
4用のアドレスセレクタ91aが、命令処理装置302
からのアドレスAA0が入力されている主記憶装置30
4用のアドレス経路AA0aを選択する。アドレスAA
0は、主記憶装置304用のアドレス出力バッファ96
aから、主記憶装置304用のアドレス経路CA0aを
介して主記憶装置304に出力される。その後、バスス
レーブである主記憶装置304からの応答信号REPc
で命令処理装置302は書き込み動作を終了する。
【0010】続いて、入出力命令処理装置303がグラ
フィック処理装置305からデータを読み出す時の同実
施例の動作について説明する。入出力命令処理装置30
3は、使用要求信号REQbを調停回路1aに出力する
。調停回路1aは、調停後に直前の調停信号ACKaま
たはACKbに対し、応答信号REPbまたはREPc
またはREPdが来ていることを確認してから調停信号
ACKbを出力する。調停信号ACKbが「1」となり
、その時の読み書き命令信号RWbが「0」であること
により、出力制御回路3aが入出力命令処理装置303
用の出力バッファ73aを出力状態に、グラィック処理
装置305用の出力バッファ83aをHi−Zにする。 選択制御回路2aは、調停信号ACKbとディスティネ
ーション信号FTdとの入力により、データ接続部45
の入出力命令処理装置303用のマスタ/スレーブセレ
クタ77aと入出力命令処理装置303用のデータ出力
セレクタ78aとが、グラフィック処理装置305用の
データ経路DD0aからのデータDD0の入力を入出力
命令処理装置303用のデータ経路BD0aへ出力する
よう制御する。グラフィック処理装置305からの応答
信号REPdにより、入出力命令処理装置303はグラ
フィック処理装置305からのデータを取り込む。
フィック処理装置305からデータを読み出す時の同実
施例の動作について説明する。入出力命令処理装置30
3は、使用要求信号REQbを調停回路1aに出力する
。調停回路1aは、調停後に直前の調停信号ACKaま
たはACKbに対し、応答信号REPbまたはREPc
またはREPdが来ていることを確認してから調停信号
ACKbを出力する。調停信号ACKbが「1」となり
、その時の読み書き命令信号RWbが「0」であること
により、出力制御回路3aが入出力命令処理装置303
用の出力バッファ73aを出力状態に、グラィック処理
装置305用の出力バッファ83aをHi−Zにする。 選択制御回路2aは、調停信号ACKbとディスティネ
ーション信号FTdとの入力により、データ接続部45
の入出力命令処理装置303用のマスタ/スレーブセレ
クタ77aと入出力命令処理装置303用のデータ出力
セレクタ78aとが、グラフィック処理装置305用の
データ経路DD0aからのデータDD0の入力を入出力
命令処理装置303用のデータ経路BD0aへ出力する
よう制御する。グラフィック処理装置305からの応答
信号REPdにより、入出力命令処理装置303はグラ
フィック処理装置305からのデータを取り込む。
【0011】また、同様に選択制御回路2aは、アドレ
ス接続部46のグラフィック処理装置305用のアドレ
スセレクタ92aが入出力命令処理装置303からのア
ドレスBA0が入力しているアドレス経路BA0aを選
択するよう制御する。アドレスBA0は、グラフィック
処理装置305用のアドレス出力バッファ97aからグ
ラフィック処理装置305用のアドレス経路DA0aを
介してグラフィック処理装置305に出力される。
ス接続部46のグラフィック処理装置305用のアドレ
スセレクタ92aが入出力命令処理装置303からのア
ドレスBA0が入力しているアドレス経路BA0aを選
択するよう制御する。アドレスBA0は、グラフィック
処理装置305用のアドレス出力バッファ97aからグ
ラフィック処理装置305用のアドレス経路DA0aを
介してグラフィック処理装置305に出力される。
【0012】図2は、図3の情報処理システムにおける
第2の実施例のブロック図である。伝送路制御装置30
1bは、データ伝送単位ブロック41とアドレス伝送単
位ブロック42とから構成されるLSI201と、調停
回路1bと、LSI201のデータ伝送経路を選択する
選択制御回路2bと、LSI201の出力経路を制御す
る出力制御回路3bとから構成されている。LSI20
1内のデータ伝送単位ブロック41は、1ビット幅のデ
ータ伝送路を示しておりLSI201内に8ビット分あ
る。同様に、アドレス伝送単位ブロック42も1ビット
幅のアドレス伝送路を示しておりLSI201内に8ビ
ット分ある。
第2の実施例のブロック図である。伝送路制御装置30
1bは、データ伝送単位ブロック41とアドレス伝送単
位ブロック42とから構成されるLSI201と、調停
回路1bと、LSI201のデータ伝送経路を選択する
選択制御回路2bと、LSI201の出力経路を制御す
る出力制御回路3bとから構成されている。LSI20
1内のデータ伝送単位ブロック41は、1ビット幅のデ
ータ伝送路を示しておりLSI201内に8ビット分あ
る。同様に、アドレス伝送単位ブロック42も1ビット
幅のアドレス伝送路を示しておりLSI201内に8ビ
ット分ある。
【0013】次に、命令処理装置302が主記憶装置3
04にデータを書き込む時の動作について図2,3とタ
イムチャートである図5とを使用して説明する。ここで
は、データ,アドレスともビット0について説明するが
、同時にビット1からビット7まで同様に制御されてい
る。命令処理装置302は、使用要求信号REQaを調
停回路1bに出力する。調停回路1bは、調停後に直前
の調停信号ACKaまたはACKbに対し、相手装置か
ら応答信号REPbまたはREPcまたはREPdが来
ていることを確認して調停信号ACKaを出力する。 調停信号ACKaが「1」となり、その時の読み書き命
令信号RWaが「1」であることにより、出力制御回路
3bが命令処理装置302用の出力バッファ53bをH
i−Zにすると共に、主記憶装置304用の出力バッフ
ァ63bを出力状態にする。
04にデータを書き込む時の動作について図2,3とタ
イムチャートである図5とを使用して説明する。ここで
は、データ,アドレスともビット0について説明するが
、同時にビット1からビット7まで同様に制御されてい
る。命令処理装置302は、使用要求信号REQaを調
停回路1bに出力する。調停回路1bは、調停後に直前
の調停信号ACKaまたはACKbに対し、相手装置か
ら応答信号REPbまたはREPcまたはREPdが来
ていることを確認して調停信号ACKaを出力する。 調停信号ACKaが「1」となり、その時の読み書き命
令信号RWaが「1」であることにより、出力制御回路
3bが命令処理装置302用の出力バッファ53bをH
i−Zにすると共に、主記憶装置304用の出力バッフ
ァ63bを出力状態にする。
【0014】次に、調停信号ACKaとディスティネー
ション信号FTcとが選択制御回路2bに入力すること
により、制御信号がデータ接続部47の主記憶装置30
4用のデータライトレジスタセレクタ61bに出力され
る。それにより、データライトレジスタセレクタ61b
が、命令処理装置302からのデータAD0が入力され
ているデータ経路AD0bを選択する。そのため、デー
タAD0はデータライトレジスタ64にセットされ、同
時にフリップフロップ(以後、F/Fと記す)66も「
1」にセットされる。
ション信号FTcとが選択制御回路2bに入力すること
により、制御信号がデータ接続部47の主記憶装置30
4用のデータライトレジスタセレクタ61bに出力され
る。それにより、データライトレジスタセレクタ61b
が、命令処理装置302からのデータAD0が入力され
ているデータ経路AD0bを選択する。そのため、デー
タAD0はデータライトレジスタ64にセットされ、同
時にフリップフロップ(以後、F/Fと記す)66も「
1」にセットされる。
【0015】また、選択制御回路2bが制御信号を出力
することにより、アドレス接続部48の主記憶装置30
4用のアドレスセレクタ91bが、命令処理装置302
からのアドレスAA0が入力されている主記憶装置30
4用のアドレス経路AA0bを選択する。アドレスAA
0は、主記憶装置304用のアドレスレジスタ100に
セットされ、主記憶装置304用のアドレス出力バッフ
ァ96bから主記憶装置304用のアドレス経路CA0
bを介して主記憶装置304に出力される。その後、主
記憶装置304からの応答信号REPcでF/F66は
リセットされ、データライトレジスタ64への次の書き
込みが可能になる。
することにより、アドレス接続部48の主記憶装置30
4用のアドレスセレクタ91bが、命令処理装置302
からのアドレスAA0が入力されている主記憶装置30
4用のアドレス経路AA0bを選択する。アドレスAA
0は、主記憶装置304用のアドレスレジスタ100に
セットされ、主記憶装置304用のアドレス出力バッフ
ァ96bから主記憶装置304用のアドレス経路CA0
bを介して主記憶装置304に出力される。その後、主
記憶装置304からの応答信号REPcでF/F66は
リセットされ、データライトレジスタ64への次の書き
込みが可能になる。
【0016】続いて、入出力命令処理装置303がグラ
フィック処理装置305からデータを読み出す時の動作
について、図2,3とタイムチャートである図6とを使
用して説明する。入出力命令処理装置303は、使用要
求信号REQbを調停回路1bに出力する。調停回路1
bは、調停後に直前の調停信号ACKaまたはACKb
に対して応答信号REPbまたはREPcまたはREP
dが来ていることを確認して調停信号ACKbを出力す
る。調停信号ACKbが「1」となり、その時の読み書
き命令信号RWbが「0」であることにより、出力制御
回路3bが入出力命令処理装置303用の出力バッファ
73bを出力状態に、グラフィック処理装置305用の
出力バッファ83bをHi−Zにする。選択制御回路2
bは、調停信号ACKbとディスティネーション信号F
Tdとにより、データ接続部47の入出力命令処理装置
303用のマスタ/スレーブセレクタ77bと入出力命
令処理装置303用のデータ出力セレクタ78bとが、
グラフィック処理装置305用のデータ経路DD0bか
らのデータDD0の入力を入出力命令処理装置303用
のデータ経路BD0bへ出力するよう制御する。そして
、データリードレジスタ85にグラフィック処理装置3
05からのデータをクロック毎にセットする。
フィック処理装置305からデータを読み出す時の動作
について、図2,3とタイムチャートである図6とを使
用して説明する。入出力命令処理装置303は、使用要
求信号REQbを調停回路1bに出力する。調停回路1
bは、調停後に直前の調停信号ACKaまたはACKb
に対して応答信号REPbまたはREPcまたはREP
dが来ていることを確認して調停信号ACKbを出力す
る。調停信号ACKbが「1」となり、その時の読み書
き命令信号RWbが「0」であることにより、出力制御
回路3bが入出力命令処理装置303用の出力バッファ
73bを出力状態に、グラフィック処理装置305用の
出力バッファ83bをHi−Zにする。選択制御回路2
bは、調停信号ACKbとディスティネーション信号F
Tdとにより、データ接続部47の入出力命令処理装置
303用のマスタ/スレーブセレクタ77bと入出力命
令処理装置303用のデータ出力セレクタ78bとが、
グラフィック処理装置305用のデータ経路DD0bか
らのデータDD0の入力を入出力命令処理装置303用
のデータ経路BD0bへ出力するよう制御する。そして
、データリードレジスタ85にグラフィック処理装置3
05からのデータをクロック毎にセットする。
【0017】また、同様に選択制御回路2bは、アドレ
ス接続部48のグラフィック処理装置305用のアドレ
スセレクタ92bが入出力命令処理装置303からのア
ドレスBA0が入力しているアドレス経路BA0bを選
択するように制御する。アドレスBA0は、グラフィッ
ク処理装置305用のアドレスレジスタ101にセット
され、グラフィック処理装置305用のアドレス出力バ
ッファ97bからグラフィック処理装置305用のアド
レス経路DA0bを介してグラフィック処理装置305
に出力される。
ス接続部48のグラフィック処理装置305用のアドレ
スセレクタ92bが入出力命令処理装置303からのア
ドレスBA0が入力しているアドレス経路BA0bを選
択するように制御する。アドレスBA0は、グラフィッ
ク処理装置305用のアドレスレジスタ101にセット
され、グラフィック処理装置305用のアドレス出力バ
ッファ97bからグラフィック処理装置305用のアド
レス経路DA0bを介してグラフィック処理装置305
に出力される。
【0018】データリードレジスタにクロック毎にデー
タをセットしない場合は、グラフィック処理装置305
からの応答信号REPdにより、データリードレジスタ
85にグラフィック処理装置305からのデータをセッ
トする。
タをセットしない場合は、グラフィック処理装置305
からの応答信号REPdにより、データリードレジスタ
85にグラフィック処理装置305からのデータをセッ
トする。
【0019】なお、LSI200,201は1個で8ビ
ットのデータ,アドレスを制御できるので、16,32
ビットのデータ,アドレスに対しても、2個または4個
で対応することが可能である。
ットのデータ,アドレスを制御できるので、16,32
ビットのデータ,アドレスに対しても、2個または4個
で対応することが可能である。
【0020】また、LSI200,201は内部に調停
回路を有していないので、LSI200,201を使用
する数に関係なく、調停回路1はLSI200,201
の外部に1つあればよい。
回路を有していないので、LSI200,201を使用
する数に関係なく、調停回路1はLSI200,201
の外部に1つあればよい。
【0021】
【発明の効果】以上説明したように本発明は、伝送路を
内蔵して複数の装置相互間を伝送路で1対1に接続して
伝送路を短くすることにより、波形のなまりを少なくで
きる効果がある。
内蔵して複数の装置相互間を伝送路で1対1に接続して
伝送路を短くすることにより、波形のなまりを少なくで
きる効果がある。
【図1】本発明の第1の実施例のブロック図である。
【図2】本発明の第2の実施例のブロック図である。
【図3】本発明を用いた情報処理システムの一実施例の
ブロック図である。
ブロック図である。
【図4】各装置から出力されるデータ,アドレスおよび
各信号名の対応を示す説明図である。
各信号名の対応を示す説明図である。
【図5】本発明の第2の実施例の命令処理装置から主記
憶装置への書き込み動作のタイムチャートを示す図であ
る。
憶装置への書き込み動作のタイムチャートを示す図であ
る。
【図6】本発明の第2の実施例の入出力命令処理装置か
らグラフィックス処理装置への読み出し動作のタイムチ
ャートを示す図である。
らグラフィックス処理装置への読み出し動作のタイムチ
ャートを示す図である。
【図7】従来例のブロック図である。
1a,1b 調停回路
2a,2b 選択制御回路
3a,3b 出力制御回路
4,41 データ伝送単位ブロック9,42
アドレス伝送単位ブロック45,47 デー
タ接続部 46,48 アドレス接続部 53a,53b 出力バッファ 61a,61b データライトレジスタセレクタ
63a,63b 出力バッファ 64 データライトレジスタ 66 F/F 73a,73b 出力バッファ 77a,77b マスタ/スレーブセレクタ78
a,78b データ出力セレクタ83a,83b
出力バッファ 85 データリードレジスタ 91a,91b,92a,92b アドレスセレ
クタ96a,96b,97a,97b アドレス
出力バッファ 100,101 アドレスレジスタ200,20
1 LSI 301a,301b 伝送路制御装置302
命令処理装置 303 入出力命令処理装置 304 主記憶装置 305 グラフィック処理装置 AA0a,AA0b アドレス経路AD0a,A
D0b データ経路BD0a,BD0b
データ経路BA0a,BA0b アドレス経路C
A0a,CA0b アドレス経路CD0a
データ経路
アドレス伝送単位ブロック45,47 デー
タ接続部 46,48 アドレス接続部 53a,53b 出力バッファ 61a,61b データライトレジスタセレクタ
63a,63b 出力バッファ 64 データライトレジスタ 66 F/F 73a,73b 出力バッファ 77a,77b マスタ/スレーブセレクタ78
a,78b データ出力セレクタ83a,83b
出力バッファ 85 データリードレジスタ 91a,91b,92a,92b アドレスセレ
クタ96a,96b,97a,97b アドレス
出力バッファ 100,101 アドレスレジスタ200,20
1 LSI 301a,301b 伝送路制御装置302
命令処理装置 303 入出力命令処理装置 304 主記憶装置 305 グラフィック処理装置 AA0a,AA0b アドレス経路AD0a,A
D0b データ経路BD0a,BD0b
データ経路BA0a,BA0b アドレス経路C
A0a,CA0b アドレス経路CD0a
データ経路
Claims (3)
- 【請求項1】 複数のバスマスタ装置と複数のバスス
レーブ装置とのデータ経路を接続するデータ接続手段と
、前記複数のバスマスタ装置と複数のバススレーブ装置
とのアドレス経路を接続するアドレス接続手段と、前記
複数のバスマスタ装置の前記データ接続手段およびアド
レス接続手段使用要求を受けて調停する調停手段と、前
記調停手段の使用許可により前記データ接続手段へデー
タを入力するデータ経路を選択するデータ入力選択手段
と、前記調停手段の使用許可により前記データ入力選択
手段により入力したデータを前記データ接続手段から出
力するデータ経路を選択するデータ出力選択手段と、前
記調停手段の使用許可により前記アドレス接続手段へ前
記データのアドレスを入力するアドレス経路を選択する
アドレス入力選択手段と、前記調停手段の使用許可によ
り前記アドレス入力選択手段により入力したアドレスを
出力するアドレス経路を選択するアドレス出力選択手段
とを有することを特徴とする伝送路制御装置。 - 【請求項2】 前記データ接続手段が、データを一時
保持するデータリードレジスタを有することを特徴とす
る請求項1記載の伝送路制御装置。 - 【請求項3】 前記バスマスタ装置が読み出し動作時
、前記バスマスタ装置により指定された前記バススレー
ブ装置に対応する前記データリードレジスタに、クロッ
ク毎にデータをセットすることを特徴とする請求項2記
載の伝送路制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3383691A JPH04273361A (ja) | 1991-02-28 | 1991-02-28 | 伝送路制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3383691A JPH04273361A (ja) | 1991-02-28 | 1991-02-28 | 伝送路制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04273361A true JPH04273361A (ja) | 1992-09-29 |
Family
ID=12397575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3383691A Pending JPH04273361A (ja) | 1991-02-28 | 1991-02-28 | 伝送路制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04273361A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58107936A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 複合バス回路 |
JPH01128153A (ja) * | 1987-11-13 | 1989-05-19 | Fujitsu Ltd | 非同期機器間の制御信号伝送方式 |
-
1991
- 1991-02-28 JP JP3383691A patent/JPH04273361A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58107936A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 複合バス回路 |
JPH01128153A (ja) * | 1987-11-13 | 1989-05-19 | Fujitsu Ltd | 非同期機器間の制御信号伝送方式 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971104 |