JPS59100931A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS59100931A JPS59100931A JP21164782A JP21164782A JPS59100931A JP S59100931 A JPS59100931 A JP S59100931A JP 21164782 A JP21164782 A JP 21164782A JP 21164782 A JP21164782 A JP 21164782A JP S59100931 A JPS59100931 A JP S59100931A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- data bus
- buffer
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
この発明はビット幅の異なる2撞傾のデータバス間にて
データの転送を行なう回路に関する。
データの転送を行なう回路に関する。
従来技術
例えば、16ビツト系のCPU (中央処理装置)を使
用するシステムにおけるデータバスと8ビツト系のCP
Uを使用するシステムのデータバスは、そのビット幅が
異なるために、相互にデータの転送を行なうことはでき
ない。しかし、例えば16ビツト系のCPUと8ビツト
系のシステム間にてデータの転送を相互に行なうことが
できれば、システム間の互換性あるいはシステムの拡張
性は大幅に高められるという利点が生じる。また、同一
の電子機器内にても、16ビツト系のCPUと8ビツト
系のCPUをそれぞれの特長を活かして使い分けること
ができれは、その機器の構成を大幅に合理化することが
oJ fi’r4になる。もちろん、モデム等を用いた
111キ手段を用いれば、ビット幅の異なるシステム間
にてもデータの転送は一応可能である。
用するシステムにおけるデータバスと8ビツト系のCP
Uを使用するシステムのデータバスは、そのビット幅が
異なるために、相互にデータの転送を行なうことはでき
ない。しかし、例えば16ビツト系のCPUと8ビツト
系のシステム間にてデータの転送を相互に行なうことが
できれば、システム間の互換性あるいはシステムの拡張
性は大幅に高められるという利点が生じる。また、同一
の電子機器内にても、16ビツト系のCPUと8ビツト
系のCPUをそれぞれの特長を活かして使い分けること
ができれは、その機器の構成を大幅に合理化することが
oJ fi’r4になる。もちろん、モデム等を用いた
111キ手段を用いれば、ビット幅の異なるシステム間
にてもデータの転送は一応可能である。
しかし、このようなモデム等を用いた通(i手段は、そ
の構成が複雑であるばかりか、データの転送手段として
2の効率も非常に悪く、少なくとも同一の電子機器内に
おけるデータの転送手段として使用されるものではない
。ビット1唱の異なるシステム間においてデータの転送
を行なう利点は、例えばDMA (ダイレクト・メモ
リ・アクセス)のようにデータを直接転送することによ
りはじめて得られるのである。しかしながら、従来にお
いては、そのDMAのようにデータを直接転送すること
を、ビット幅の異なる2錘類のデータバス間にて行なう
ことはできなかった。
の構成が複雑であるばかりか、データの転送手段として
2の効率も非常に悪く、少なくとも同一の電子機器内に
おけるデータの転送手段として使用されるものではない
。ビット1唱の異なるシステム間においてデータの転送
を行なう利点は、例えばDMA (ダイレクト・メモ
リ・アクセス)のようにデータを直接転送することによ
りはじめて得られるのである。しかしながら、従来にお
いては、そのDMAのようにデータを直接転送すること
を、ビット幅の異なる2錘類のデータバス間にて行なう
ことはできなかった。
目的
この発明は以上のような従来の課題に鑑みてなされたも
ので、その目的とするところは、例えば16ビツト幅の
データバスと8ビツト幅のデータバス間のように、ビッ
ト幅の異なる2′+1J類のデータバス間にてデータの
転送を直接に行なうことができるようにし、これにより
ビット幅の異なるシステム間にてDMAによるデータ転
送を可能にし、システムの互換性あるいは拡張性を大幅
に高めることや、電子機器の構成を大幅に合理化するこ
となどを可能にしたデータ転送回路k 提供することに
ある。
ので、その目的とするところは、例えば16ビツト幅の
データバスと8ビツト幅のデータバス間のように、ビッ
ト幅の異なる2′+1J類のデータバス間にてデータの
転送を直接に行なうことができるようにし、これにより
ビット幅の異なるシステム間にてDMAによるデータ転
送を可能にし、システムの互換性あるいは拡張性を大幅
に高めることや、電子機器の構成を大幅に合理化するこ
となどを可能にしたデータ転送回路k 提供することに
ある。
構成
以下、この発明の好適な実施例全図面に基づいて説明す
る。
る。
図はこの発明によるデータ転送回路を用いたシステムの
一部を示す。同図に示すシステムは、16ビツト系CP
U 81 と8ビツト系■10(入出力回路) 8
2 との間に、2組のデータバスバッファ(IQI、
102の組と103,104の組)が設けられている
。この2組のデータノ(スバツファは、それぞれ8ビツ
ト幅のバッファブロック101.102 ト103゜1
04によって編成されている。また、データの転送動作
を制御するために、ANDゲート105〜108と切換
回路109〜111などが設けられている。データバス
バッファ(101〜104)と16ビツト系CPU 8
1との間には16ビツト幅のデータバス3が接続され、
マタデータバスバツファと8ビツト系l10S2との間
には8ビツト幅のデータバスバッファ8が接続されてい
る。データの抗取りあるいは書込みの制(至)は、デー
タ方向信号2.ビジー信号4.ビジークリア!Q5.t
6ビツトリード11号6,16ビツトライト信号7.チ
ップセレクト信号9. 8/16ビツト・リードライト
信号10,8ピツトリートイぎ−qll、 8ビツト
ライト信5yx2などを用いて行なう。
一部を示す。同図に示すシステムは、16ビツト系CP
U 81 と8ビツト系■10(入出力回路) 8
2 との間に、2組のデータバスバッファ(IQI、
102の組と103,104の組)が設けられている
。この2組のデータノ(スバツファは、それぞれ8ビツ
ト幅のバッファブロック101.102 ト103゜1
04によって編成されている。また、データの転送動作
を制御するために、ANDゲート105〜108と切換
回路109〜111などが設けられている。データバス
バッファ(101〜104)と16ビツト系CPU 8
1との間には16ビツト幅のデータバス3が接続され、
マタデータバスバツファと8ビツト系l10S2との間
には8ビツト幅のデータバスバッファ8が接続されてい
る。データの抗取りあるいは書込みの制(至)は、デー
タ方向信号2.ビジー信号4.ビジークリア!Q5.t
6ビツトリード11号6,16ビツトライト信号7.チ
ップセレクト信号9. 8/16ビツト・リードライト
信号10,8ピツトリートイぎ−qll、 8ビツト
ライト信5yx2などを用いて行なう。
こCで、16ビツトCPU5lから8ビツト系l10S
2へデータを転送する場合、データ方向信号2と切換回
路109とANDゲー) 105.106によってバッ
ファブロックIQI、 102に16ビツトデータヲ書
込む。そして、その時点で切換回路110をセットし、
ビジー4m94を作る。これにより、16ビツト系CP
U5Iはそのビジー信号4の間だけアイドル状態となる
。8ビツト系I1082&j−、データをもらう用意が
できると、8ビツトリ一ド信号11す出してバッファグ
ロック101を読取る。この時点で、切換回路110が
リセットされ、これとともにビジー信号4もリセットさ
れて、16ビツト系CPU S 1はアイドル状態から
解放され、次の16ビツトデータのセットのための動作
を開始する。他方、8ビツト系I10 S 2は、残り
の8ビツトデータをバッファグロック102から読取る
。これらの一連の動作が繰返えされ、予め決められたバ
イト数だけの転送動作が行なわれてデータの転送が終了
する。
2へデータを転送する場合、データ方向信号2と切換回
路109とANDゲー) 105.106によってバッ
ファブロックIQI、 102に16ビツトデータヲ書
込む。そして、その時点で切換回路110をセットし、
ビジー4m94を作る。これにより、16ビツト系CP
U5Iはそのビジー信号4の間だけアイドル状態となる
。8ビツト系I1082&j−、データをもらう用意が
できると、8ビツトリ一ド信号11す出してバッファグ
ロック101を読取る。この時点で、切換回路110が
リセットされ、これとともにビジー信号4もリセットさ
れて、16ビツト系CPU S 1はアイドル状態から
解放され、次の16ビツトデータのセットのための動作
を開始する。他方、8ビツト系I10 S 2は、残り
の8ビツトデータをバッファグロック102から読取る
。これらの一連の動作が繰返えされ、予め決められたバ
イト数だけの転送動作が行なわれてデータの転送が終了
する。
また、8ビツト系l1082から16ビツト系CPU5
I ヘデータを転送する場合、16ビツト系CPU5I
はバッファブロック103,104を読む動作に入るス
15、その瞬間に切換回路Illがセットされてビジー
信号4が働き、これにより16ビツト系CPU5Iはア
イドル状態となる。他方、8ビツト系l1082は、デ
ータを渡す用意ができると、8ビットライト4W−Qi
zを出し、バッファブロック104へ下位8ビツトデー
タを書込む。このあと、次の8ビツトライト信JFj1
2を出し、バツファズロツク103へ上位8ビツトを書
込む・この瞬間に上記切換回路111がリセットされ、
これによりビジー信号4がリセットされて、16ビツト
系CPU S lがバッファブロック104,103を
抗取る。これら一連の動作が繰返えされ、予め決められ
たバイト数だけのデータの転送動作が行なわれると、デ
ータの転送が終了する・ 以上のようにして、8ビツト系データバス8と16ビツ
ト系データバス3との間の直接的なデータ転送、例えば
DMAによるデータ転送が町Ti′目になる。また、8
ビツト系データバス8と16ビツト系データバス3の間
に上述のようにDMA等によるデータ転送を行なうとぎ
、8ビツト系データバス81+11が2回の読取りある
いは香込みの動作を行な5i1JJK、t6ビツト系デ
ータバス3 Illは1回の書込みあるいは抗取りの動
作を行なえばよいため、16ビツト系データバス3側の
書込みあるいは鑞取りのための動作回数は8ビツト系の
それに比べて1/2となる。この結果、16ビツト系デ
ータバス3側におけるデータの転送速度を高めることが
で】gL 以上のように、この発明によるデータ転送回路は、例え
ば8ビツトと16ビツトのように、ビット幅の異なるデ
ータバス間にてデータの転送を行なうことができるとと
もに、そのデータの転送を例えばDMAにより直接的に
行なうことができ、従ってその転送は高速化することが
できる。そしてこれにより、ビット幅の異なるシステム
間におけるデータの高速転送を可能にして、それらのシ
ステムの互換性あるいは拡張性を高め、あるいはビット
幅の異なるシステムの長所を使い分けて電子機器を構成
することにより、該機器の構成を大幅に合理化すること
ができる。
I ヘデータを転送する場合、16ビツト系CPU5I
はバッファブロック103,104を読む動作に入るス
15、その瞬間に切換回路Illがセットされてビジー
信号4が働き、これにより16ビツト系CPU5Iはア
イドル状態となる。他方、8ビツト系l1082は、デ
ータを渡す用意ができると、8ビットライト4W−Qi
zを出し、バッファブロック104へ下位8ビツトデー
タを書込む。このあと、次の8ビツトライト信JFj1
2を出し、バツファズロツク103へ上位8ビツトを書
込む・この瞬間に上記切換回路111がリセットされ、
これによりビジー信号4がリセットされて、16ビツト
系CPU S lがバッファブロック104,103を
抗取る。これら一連の動作が繰返えされ、予め決められ
たバイト数だけのデータの転送動作が行なわれると、デ
ータの転送が終了する・ 以上のようにして、8ビツト系データバス8と16ビツ
ト系データバス3との間の直接的なデータ転送、例えば
DMAによるデータ転送が町Ti′目になる。また、8
ビツト系データバス8と16ビツト系データバス3の間
に上述のようにDMA等によるデータ転送を行なうとぎ
、8ビツト系データバス81+11が2回の読取りある
いは香込みの動作を行な5i1JJK、t6ビツト系デ
ータバス3 Illは1回の書込みあるいは抗取りの動
作を行なえばよいため、16ビツト系データバス3側の
書込みあるいは鑞取りのための動作回数は8ビツト系の
それに比べて1/2となる。この結果、16ビツト系デ
ータバス3側におけるデータの転送速度を高めることが
で】gL 以上のように、この発明によるデータ転送回路は、例え
ば8ビツトと16ビツトのように、ビット幅の異なるデ
ータバス間にてデータの転送を行なうことができるとと
もに、そのデータの転送を例えばDMAにより直接的に
行なうことができ、従ってその転送は高速化することが
できる。そしてこれにより、ビット幅の異なるシステム
間におけるデータの高速転送を可能にして、それらのシ
ステムの互換性あるいは拡張性を高め、あるいはビット
幅の異なるシステムの長所を使い分けて電子機器を構成
することにより、該機器の構成を大幅に合理化すること
ができる。
図はこの発明の実施例によるデータ転送1oJ略を用い
たシステムの一部を示す。 Sl・・・16ビツト系CPU 82 ・・・8ビ
ツト系I10 101〜104・・・データバスバッ
ファを自戒するバッファブロック105〜108・・・
ANDゲ−)109〜111・・・切換回路 2・・・
データ方向信号 3・・・16ビツトデータバス 4・
・・ビジー信号 5・・・ビジ−クリア1d号 6・・
・16ビツトリ一ドイgサ 7・・・16ビツトライト
倍号 8・・・8ビツトデータバス 9・・・チップセ
レクXM”5 10・・・8/16ビツト・リートライ
トイMW 11・・・gビットリード信号 12・・
・8ビットライト信号出願人代理人 鳥 井 清
たシステムの一部を示す。 Sl・・・16ビツト系CPU 82 ・・・8ビ
ツト系I10 101〜104・・・データバスバッ
ファを自戒するバッファブロック105〜108・・・
ANDゲ−)109〜111・・・切換回路 2・・・
データ方向信号 3・・・16ビツトデータバス 4・
・・ビジー信号 5・・・ビジ−クリア1d号 6・・
・16ビツトリ一ドイgサ 7・・・16ビツトライト
倍号 8・・・8ビツトデータバス 9・・・チップセ
レクXM”5 10・・・8/16ビツト・リートライ
トイMW 11・・・gビットリード信号 12・・
・8ビットライト信号出願人代理人 鳥 井 清
Claims (1)
- ビット幅の異なる2棟類のデータノくス間にてデータの
転送を行なう回路において、ビット幅の長い第1のデー
タバスとビット幅の短い第2のデータバスとの間に、第
1のデータノくスと第2のデータバスの両側から互いに
時分割でアクセスされるデータバスバッファが設けられ
、このデータノくスバツファは、上記第1のデータノ(
スと同じビット幅を有するとともに、それぞれが上記第
2のデータバスと同じビット隔r有する2つ以上の/く
ラフアブロックに分割され、第1のデータ/くス側から
は上記データバスバッファを単位としてデータの書込み
あるいは銃取り動作を行なう一万、第2のデータバス側
からは上記データノ(スノくツファ内の各ブロックを単
位としてデータの抗取りあるl/)&工書込み動作を行
建い、第2のデータ〉くス側力・らの読取りあるいは書
込みの動作が上記バッフアブ9ツクの数だけ行なわれる
毎に第1のデータバス側から1回の書込みあるいは読取
りの動作が行久われるようにしたことを特徴とするデー
タ転送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21164782A JPS59100931A (ja) | 1982-12-02 | 1982-12-02 | デ−タ転送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21164782A JPS59100931A (ja) | 1982-12-02 | 1982-12-02 | デ−タ転送回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59100931A true JPS59100931A (ja) | 1984-06-11 |
Family
ID=16609245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21164782A Pending JPS59100931A (ja) | 1982-12-02 | 1982-12-02 | デ−タ転送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59100931A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0228745A (ja) * | 1988-07-18 | 1990-01-30 | Yaskawa Electric Mfg Co Ltd | バス幅変更回路 |
JPH0261745A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Dmacのリード転送制御装置 |
-
1982
- 1982-12-02 JP JP21164782A patent/JPS59100931A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0228745A (ja) * | 1988-07-18 | 1990-01-30 | Yaskawa Electric Mfg Co Ltd | バス幅変更回路 |
JPH0261745A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Dmacのリード転送制御装置 |
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