JPS61269751A - 独立のプログラム・メモリ・ユニツト及びデ−タ・メモリ・ユニツトを有するデ−タ処理システムにおける補助デ−タ・メモリ・ユニツトを使用する装置及び方法 - Google Patents
独立のプログラム・メモリ・ユニツト及びデ−タ・メモリ・ユニツトを有するデ−タ処理システムにおける補助デ−タ・メモリ・ユニツトを使用する装置及び方法Info
- Publication number
- JPS61269751A JPS61269751A JP61064651A JP6465186A JPS61269751A JP S61269751 A JPS61269751 A JP S61269751A JP 61064651 A JP61064651 A JP 61064651A JP 6465186 A JP6465186 A JP 6465186A JP S61269751 A JPS61269751 A JP S61269751A
- Authority
- JP
- Japan
- Prior art keywords
- memory unit
- data
- auxiliary
- data processing
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 6
- 230000004044 response Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000001343 mnemonic effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理システムに関し、より詳細には、デ
ータ・メモリ・ユニットとプログラム・メモリ・ユニッ
トとが分離しているデータ処理システムにおいて、利用
できるメモリをデータの蓄積のために拡張する方法及び
装置に関する。
ータ・メモリ・ユニットとプログラム・メモリ・ユニッ
トとが分離しているデータ処理システムにおいて、利用
できるメモリをデータの蓄積のために拡張する方法及び
装置に関する。
従来の技術
別々のプログラム・メモリ・ユニット及びデータ・メモ
リ・ユニットを有するデータ処理ユニットを提供するこ
とが知られている。バーバード・アーキテクチャといわ
れるこのアーキテクチャにより、命令取り出し動作や命
令実行動作を一連の副動作、すなわちパイプライン方式
といわれる方式で簡便に行なわれているので、性能の向
上が得られる。データ処理システムのデータ・メモリか
らプログラム・メモリ・ユニットへの経路を与えるバー
バード・アーキテクチャの存在も知られている。特別の
命令がデータ処理システムの命令セットに追加されてい
て、データ処理システムがこのデータ経路を利用できる
ようになっている。そのようなデータ処理システムの一
例がテキサス・インスツルメンツ社のマイクロプロセサ
TM32010である。このデータ処理システムにおい
て、プログラム・メモリ・ユニットからデータを読み出
してデータ・メモリ・ユニットへの特別な命令にはニモ
ニックTBLRがあり、データ・メモリ・ユニットから
のデータはプログラム・メモリ・ユニットを書込むため
の特別な命令にはニモニックTBLWがある。データ・
メモリ・ユニットからプログラム・メモリ・ユニットへ
のデータ転送の特徴は、非常に有用であるが、プログラ
ム・メモリ・ユニットに蓄積されたデータ信号グループ
が、システム・プログラムを形成する信号グループに加
えられたとき、プログラム・メモリの大きさによって制
限されてそのプログラムのサイズ及び柔軟性に更に制限
を加えるという欠点があることである。
リ・ユニットを有するデータ処理ユニットを提供するこ
とが知られている。バーバード・アーキテクチャといわ
れるこのアーキテクチャにより、命令取り出し動作や命
令実行動作を一連の副動作、すなわちパイプライン方式
といわれる方式で簡便に行なわれているので、性能の向
上が得られる。データ処理システムのデータ・メモリか
らプログラム・メモリ・ユニットへの経路を与えるバー
バード・アーキテクチャの存在も知られている。特別の
命令がデータ処理システムの命令セットに追加されてい
て、データ処理システムがこのデータ経路を利用できる
ようになっている。そのようなデータ処理システムの一
例がテキサス・インスツルメンツ社のマイクロプロセサ
TM32010である。このデータ処理システムにおい
て、プログラム・メモリ・ユニットからデータを読み出
してデータ・メモリ・ユニットへの特別な命令にはニモ
ニックTBLRがあり、データ・メモリ・ユニットから
のデータはプログラム・メモリ・ユニットを書込むため
の特別な命令にはニモニックTBLWがある。データ・
メモリ・ユニットからプログラム・メモリ・ユニットへ
のデータ転送の特徴は、非常に有用であるが、プログラ
ム・メモリ・ユニットに蓄積されたデータ信号グループ
が、システム・プログラムを形成する信号グループに加
えられたとき、プログラム・メモリの大きさによって制
限されてそのプログラムのサイズ及び柔軟性に更に制限
を加えるという欠点があることである。
それ故、バーバード・アーキテクチャで実現されるデー
タ処理システムであって、プログラム・サイズを制限し
ないで、プログラム・メモリ・ユニットと内部データ・
メモリ・ユニットとの間でデータ信号グループを転送す
るために特別な命令の柔軟性を利用することができるデ
ータ処理システムの必要性が高まってきている。
タ処理システムであって、プログラム・サイズを制限し
ないで、プログラム・メモリ・ユニットと内部データ・
メモリ・ユニットとの間でデータ信号グループを転送す
るために特別な命令の柔軟性を利用することができるデ
ータ処理システムの必要性が高まってきている。
本発明の要約
本発明の目的は、改良型のデータ処理システムを提供す
ることである。
ることである。
本発明の目的は、バーバード・アーキテクチャを修正し
た改良型のデータ処理システムを提供することである。
た改良型のデータ処理システムを提供することである。
本発明の更に別の目的は、バーバード・アーキテクチャ
を修正したデータ処理ユニ・ント用のメモリ・スペース
を更に提供することである。
を修正したデータ処理ユニ・ント用のメモリ・スペース
を更に提供することである。
本発明の目的は、データ処理ユニットと補助メモリ・ユ
ニットとの間をデータ信号グループを転送するために使
用する補助データ・メモリを提供することである。
ニットとの間をデータ信号グループを転送するために使
用する補助データ・メモリを提供することである。
本発明によれば、これらの目的や他の目的は次のデータ
処理システムによって達成される。このデータ処理シス
テムとは、内部データ・メモリ・ユニットとプログラム
・メモリ・ユニットとが一般的に、特別の命令の制御を
うけてデータ経路を与えつつ、別々に利用されて2つの
メモリ・ユニット間でデータ転送を行うものである。プ
ログラム・メモリ・ユニットと同じアドレス形状をした
補助メモリ・ユニットが追加されている。特別の命令が
同定されないとき、補助データ・メモリ・ユニットを付
勢しプログラム・メモリ・ユニットを消勢する装置が説
明されている。この方法で、補助データ・メモリ・ユニ
ット内に蓄積された別のデータ信号グループがデータ処
理システムの内部データ・メモリ・ユニットに利用可能
である。
処理システムによって達成される。このデータ処理シス
テムとは、内部データ・メモリ・ユニットとプログラム
・メモリ・ユニットとが一般的に、特別の命令の制御を
うけてデータ経路を与えつつ、別々に利用されて2つの
メモリ・ユニット間でデータ転送を行うものである。プ
ログラム・メモリ・ユニットと同じアドレス形状をした
補助メモリ・ユニットが追加されている。特別の命令が
同定されないとき、補助データ・メモリ・ユニットを付
勢しプログラム・メモリ・ユニットを消勢する装置が説
明されている。この方法で、補助データ・メモリ・ユニ
ット内に蓄積された別のデータ信号グループがデータ処
理システムの内部データ・メモリ・ユニットに利用可能
である。
本発明のこれらの特徴や他の特徴は、添付図面を参照し
て実施例を読むことで理解されるだろう。
て実施例を読むことで理解されるだろう。
実施例
第1図について説明する。データ処理ユニット10は内
部データ・メモリ・ユニット101を有していて、デー
タ・バス15及びシステム・アドレス・バス14に結合
されている。データ処理ユニット10は、ボた、クロッ
ク端子とインバータ27の入力端子に、そしてD形フリ
ップ・フロップ23のタイミング端子に加えている。イ
ンバータ27の出力端子は、D形フリップ・フロップ2
2のタイミング・クロック端子に、更にD形フリップ・
フロップ24のクロック端子にそれぞれ接合されている
。ANDゲート20の入力端子にはC0PENという可
能化信号が加えられている。
部データ・メモリ・ユニット101を有していて、デー
タ・バス15及びシステム・アドレス・バス14に結合
されている。データ処理ユニット10は、ボた、クロッ
ク端子とインバータ27の入力端子に、そしてD形フリ
ップ・フロップ23のタイミング端子に加えている。イ
ンバータ27の出力端子は、D形フリップ・フロップ2
2のタイミング・クロック端子に、更にD形フリップ・
フロップ24のクロック端子にそれぞれ接合されている
。ANDゲート20の入力端子にはC0PENという可
能化信号が加えられている。
A N Dゲート20の出力信号は、命令同定ユニット
16の可能化端子及び命令同定ユニッ)17の入力端子
にそれぞれ加えられている。命令同定ユニット16の反
転出力端子はORゲート21の反転端子に接続されてい
て、命令同定ユニット17の反転出力端子はORゲート
21のもう一方の反転入力端子に接続されている。命令
同定ユニット16.17は、共にシステム・データ・バ
ス15に結合されている。ORゲート21の出力端子は
D形フリップ・フロップ22のD端子に結合されていて
、フリップ・フロップ22の出力端子Qからの出力信号
Q、は、D形フリップ・フロップ23のD端子に与えら
れる。D形フリップ・フロップの反転出力信号頁からの
出力信号百、は、ANDゲート26の第1の入力端子に
与えられている。D形フリップ・フロップ23の出力端
子Qは、D形フリップ・フロップ24のD端子及びOR
ゲート25の第1の入力端子にそれぞれ接続されている
。フリップ・フロップ24の出力端子Qからの出力信号
Q、は、ORゲート25の第2の入力端子に加えられて
いて、その反転出力端子方からの出力信号で、は補助デ
ータ・メモリ・ユニットに加えられている。ORゲート
25の反転出力信号は、ANDゲート20の反転端子及
びANDゲート26の第2の入力端子にそれぞれ接続さ
れている。
16の可能化端子及び命令同定ユニッ)17の入力端子
にそれぞれ加えられている。命令同定ユニット16の反
転出力端子はORゲート21の反転端子に接続されてい
て、命令同定ユニット17の反転出力端子はORゲート
21のもう一方の反転入力端子に接続されている。命令
同定ユニット16.17は、共にシステム・データ・バ
ス15に結合されている。ORゲート21の出力端子は
D形フリップ・フロップ22のD端子に結合されていて
、フリップ・フロップ22の出力端子Qからの出力信号
Q、は、D形フリップ・フロップ23のD端子に与えら
れる。D形フリップ・フロップの反転出力信号頁からの
出力信号百、は、ANDゲート26の第1の入力端子に
与えられている。D形フリップ・フロップ23の出力端
子Qは、D形フリップ・フロップ24のD端子及びOR
ゲート25の第1の入力端子にそれぞれ接続されている
。フリップ・フロップ24の出力端子Qからの出力信号
Q、は、ORゲート25の第2の入力端子に加えられて
いて、その反転出力端子方からの出力信号で、は補助デ
ータ・メモリ・ユニットに加えられている。ORゲート
25の反転出力信号は、ANDゲート20の反転端子及
びANDゲート26の第2の入力端子にそれぞれ接続さ
れている。
ANDゲート26の反転出力信号は、プログラム・メモ
リ・ユニット1)に加えられている。補助データ・メモ
リ・ユニット12及びプログラム・メモリ・ユニット1
)は、共にデータ・バス15及びシステム・アドレス・
バス14にそれぞれ結合されている。
リ・ユニット1)に加えられている。補助データ・メモ
リ・ユニット12及びプログラム・メモリ・ユニット1
)は、共にデータ・バス15及びシステム・アドレス・
バス14にそれぞれ結合されている。
第2図について説明する。読取り動作についてのタイミ
ング動作を第2図に示す。て百M下’T1’T信号は、
負の論理レベルになり、限定ユニッl−1,6゜17を
動作させる。これらのユニット16.17が適切に命令
を同定して、ORゲート21の出力信号のハイレベルに
なる。次のタイミングサイクルの間に、信号で、はハイ
レベルになり、Qlはローレベルになる。プログラム制
御信号が7’%イレベルになって、プログラム・メモリ
・ユニットがデータ・バス上のアドレス信号グループか
又はオブコード(opcode)信号のいずれかに応答
できなくなる。その周期の中間でクロックサイクルが変
化すると同時に、D形フリップ・フロップ23の出力信
号Q2はハイレベルになり、そして−クロック間ハイレ
ベルを維持する。D形フリップ・フロップ24の出力信
号Q、は、第3のクロック周期間ハイレベルになり、残
りの期間はローレベルである。NORゲート25の出力
は、第3のクロック周期間ローレベルになる。プログラ
ム・メモリは、第2及び第3のクロック周期間NAND
ゲート26の出力信号で消勢され、そして補助データ・
メモリ12は、第3のクロック周期間付勢される。
ング動作を第2図に示す。て百M下’T1’T信号は、
負の論理レベルになり、限定ユニッl−1,6゜17を
動作させる。これらのユニット16.17が適切に命令
を同定して、ORゲート21の出力信号のハイレベルに
なる。次のタイミングサイクルの間に、信号で、はハイ
レベルになり、Qlはローレベルになる。プログラム制
御信号が7’%イレベルになって、プログラム・メモリ
・ユニットがデータ・バス上のアドレス信号グループか
又はオブコード(opcode)信号のいずれかに応答
できなくなる。その周期の中間でクロックサイクルが変
化すると同時に、D形フリップ・フロップ23の出力信
号Q2はハイレベルになり、そして−クロック間ハイレ
ベルを維持する。D形フリップ・フロップ24の出力信
号Q、は、第3のクロック周期間ハイレベルになり、残
りの期間はローレベルである。NORゲート25の出力
は、第3のクロック周期間ローレベルになる。プログラ
ム・メモリは、第2及び第3のクロック周期間NAND
ゲート26の出力信号で消勢され、そして補助データ・
メモリ12は、第3のクロック周期間付勢される。
第3図について説明する。メモリ・プログラム・ユニッ
トの不能化信号PROG !、及びデータ・メモリの
能動化信号DATA 3丁が第3図に示されている。
トの不能化信号PROG !、及びデータ・メモリの
能動化信号DATA 3丁が第3図に示されている。
説明のため、この動作に関するデータ線上の信号と同様
にアドレス線上の信号が読取り動作について示されてい
る。
にアドレス線上の信号が読取り動作について示されてい
る。
実施例の動作
以前に説明したように、バーバード・アーキテクチャで
実施された処理ユニットにおいて、データ・メモリ・ユ
ニット及びプログラム・メモリ・ユニットが分離されて
いる。このように分離することで、データ処理を逐行す
るときに、周知な改善がなされる。第1図について、プ
ログラム・メモリ・ユニット1)とデータ処理ユニット
10の内部データ・メモリ・ユニット101とは分離さ
れていて、この内部データ・メモリ・ユニットは別のア
ドレス・バス及びデータ・バスによってデータ処理ユニ
ット(ALU)10の残りの部分に結合されている。タ
イミング及び制御信号バスのような他の電気接続もある
が、本発明を理解するためには、これらの補助的な信号
伝送要素を理解することは必要ではない。データ信号グ
ループについて利用できるメモリを拡張するために、補
助データ・メモリ・ユニット12がアドレス・バス14
及びデータ・バス15に結合されている。特別な読取り
及び特別な書込み命令を確実に使用するために、補助デ
ータ・メモリ12を付勢する必要があり、しかも通常ア
クセス可能なプログラム・メモリ・ユニット1)を消勢
する必要がある。
実施された処理ユニットにおいて、データ・メモリ・ユ
ニット及びプログラム・メモリ・ユニットが分離されて
いる。このように分離することで、データ処理を逐行す
るときに、周知な改善がなされる。第1図について、プ
ログラム・メモリ・ユニット1)とデータ処理ユニット
10の内部データ・メモリ・ユニット101とは分離さ
れていて、この内部データ・メモリ・ユニットは別のア
ドレス・バス及びデータ・バスによってデータ処理ユニ
ット(ALU)10の残りの部分に結合されている。タ
イミング及び制御信号バスのような他の電気接続もある
が、本発明を理解するためには、これらの補助的な信号
伝送要素を理解することは必要ではない。データ信号グ
ループについて利用できるメモリを拡張するために、補
助データ・メモリ・ユニット12がアドレス・バス14
及びデータ・バス15に結合されている。特別な読取り
及び特別な書込み命令を確実に使用するために、補助デ
ータ・メモリ12を付勢する必要があり、しかも通常ア
クセス可能なプログラム・メモリ・ユニット1)を消勢
する必要がある。
これを行うために、命令同定ユニット16.17でデー
タ・バス15を監視して特別の命令、すなわち読取り命
令か又は書込みのいずれかを同定する。ANDゲー1−
20に結合した制御線によって命令同定ユニット16.
17を付勢して補助メモリ・ユニットが付勢される。必
要であるならば、この制御線で特別の読取り命令や特別
の書込み命令が可能になる。1つの特別な命令がメモリ
・ユニット1)から取り出されるときに、命令同定ユニ
ット16.17が動作してD形フリップ・フロップ22
のゲートに信号が加えられる。3つのD形フリップ・フ
ロップ22.23.24は信号を与えて、特別命令の第
3クロツクの間プログラム・メモリ・ユニット1)を消
勢し補助データ・メモリ・ユニット12を付勢する。こ
のように、データは、データ処理ユニット10のデータ
・メモリと補助データ・メモリ・ユニット12との間で
転送され、通常の動作モードのようにプログラム・メモ
リ・ユニット1)を含んでない。ゲート20は特別な命
令の第3のクロック・サイクルの間消勢されて補助デー
タ・メモリ・ユニット12やプログラム・メモリ・ユニ
ット1)をアクセスするときに衝突が起こるのを防止し
ている。特別な命令の第3のクロック・サイクルの後、
回路は初期状態に復帰し、そしてANDゲート20が再
び付勢されて特別の読出し命令や書込み命令を同定する
。
タ・バス15を監視して特別の命令、すなわち読取り命
令か又は書込みのいずれかを同定する。ANDゲー1−
20に結合した制御線によって命令同定ユニット16.
17を付勢して補助メモリ・ユニットが付勢される。必
要であるならば、この制御線で特別の読取り命令や特別
の書込み命令が可能になる。1つの特別な命令がメモリ
・ユニット1)から取り出されるときに、命令同定ユニ
ット16.17が動作してD形フリップ・フロップ22
のゲートに信号が加えられる。3つのD形フリップ・フ
ロップ22.23.24は信号を与えて、特別命令の第
3クロツクの間プログラム・メモリ・ユニット1)を消
勢し補助データ・メモリ・ユニット12を付勢する。こ
のように、データは、データ処理ユニット10のデータ
・メモリと補助データ・メモリ・ユニット12との間で
転送され、通常の動作モードのようにプログラム・メモ
リ・ユニット1)を含んでない。ゲート20は特別な命
令の第3のクロック・サイクルの間消勢されて補助デー
タ・メモリ・ユニット12やプログラム・メモリ・ユニ
ット1)をアクセスするときに衝突が起こるのを防止し
ている。特別な命令の第3のクロック・サイクルの後、
回路は初期状態に復帰し、そしてANDゲート20が再
び付勢されて特別の読出し命令や書込み命令を同定する
。
前記の説明は実施例の動作を説明するために用いられて
いるが、本発明の範囲を制限するものではない。本発明
の範囲は、特許請求の範囲によってのみ制限されるもの
である。前記の説明から当業者には、本発明の精神及び
範囲に含まれるような多くの変更がなされることが明ら
かであろう。
いるが、本発明の範囲を制限するものではない。本発明
の範囲は、特許請求の範囲によってのみ制限されるもの
である。前記の説明から当業者には、本発明の精神及び
範囲に含まれるような多くの変更がなされることが明ら
かであろう。
第1図は本発明を実現する装置を示すブロック図、
第2図は本発明の装置の各種の信号を示すタイミング図
、 第3図はデータ転送を示すシステム信号のタイミング図
である。 10・・・データ処理ユニット、22.23.24・・
・フリップ・フロップ。 手続補正書(方式) 特許庁長官 宇 賀 道 部 殿 1、事件の表示 昭和61年特許願第64651号
3、補正をする者 事件との関係 出願人 名 称 バアーーブラウン リミテッド4、代理人
、 第3図はデータ転送を示すシステム信号のタイミング図
である。 10・・・データ処理ユニット、22.23.24・・
・フリップ・フロップ。 手続補正書(方式) 特許庁長官 宇 賀 道 部 殿 1、事件の表示 昭和61年特許願第64651号
3、補正をする者 事件との関係 出願人 名 称 バアーーブラウン リミテッド4、代理人
Claims (2)
- (1)データ・メモリ・ユニットと、 少なくとも一つの特別な命令に応答して、前記データ・
メモリ・ユニットとの間でデータ転送を行うことが可能
であるプログラム・メモリ・ユニットと、 補助メモリ・ユニットと、 前記少なくとも一つの特別な命令に応答して、前記補助
データ・メモリ・ユニットを付勢し且つ前記プログラム
・メモリ・ユニットを消勢するための手段と、 を備えることを特徴とするデータ処理システム。 - (2)独立のプログラム・メモリ・ユニット及びデータ
・メモリ・ユニットを有するデータ処理システムにおい
て、 前記プログラム・メモリ・ユニットと前記データ・メモ
リ・ユニットとの間で信号グループの転送を可能にする
特別の命令を与え、 補助データ・メモリ・ユニットと前記プログラム・メモ
リ・ユニットのアドレス・フィールドに対応するアドレ
ス・フィールドに結合させ、前記特別な命令を同定し、 前記特別な命令を同定するときに、前記補助データ・メ
モリ・ユニットを付勢し且つ前記プログラム・メモリ・
ユニットを消勢する段階から成ることを特徴とするデー
タ信号グループに利用可能な蓄積空間を増加させる方法
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8507617 | 1985-03-23 | ||
GB8507617A GB2174517B (en) | 1985-03-23 | 1985-03-23 | Apparatus and method for utilizing an auxiliary data memory unit in a data processing system having separate program and data memory units |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61269751A true JPS61269751A (ja) | 1986-11-29 |
Family
ID=10576538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61064651A Pending JPS61269751A (ja) | 1985-03-23 | 1986-03-22 | 独立のプログラム・メモリ・ユニツト及びデ−タ・メモリ・ユニツトを有するデ−タ処理システムにおける補助デ−タ・メモリ・ユニツトを使用する装置及び方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4747039A (ja) |
JP (1) | JPS61269751A (ja) |
GB (1) | GB2174517B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6320676A (ja) * | 1986-07-15 | 1988-01-28 | Brother Ind Ltd | ワードプロセツサ |
SG44642A1 (en) * | 1994-01-10 | 1997-12-19 | Dow Chemical Co | A massively multiplexed superscalar harvard architecture computer |
US5555424A (en) * | 1994-10-06 | 1996-09-10 | The Dow Chemical Company | Extended Harvard architecture computer memory system with programmable variable address increment |
US8782325B1 (en) | 2009-02-09 | 2014-07-15 | Marvell International Ltd. | Data type based alignment of data written to non-volatile memory |
US20100205331A1 (en) * | 2009-02-09 | 2010-08-12 | Xueshi Yang | Non-Volatile Memory That Includes An Internal Data Source |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4028683A (en) * | 1975-10-16 | 1977-06-07 | Bell Telephone Laboratories, Incorporated | Memory patching circuit with counter |
US4141068A (en) * | 1977-03-24 | 1979-02-20 | Xerox Corporation | Auxiliary ROM memory system |
US4321667A (en) * | 1979-10-31 | 1982-03-23 | International Business Machines Corp. | Add-on programs with code verification and control |
US4475176A (en) * | 1981-08-06 | 1984-10-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory control system |
EP0377466B1 (en) * | 1982-02-11 | 2000-03-08 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
GB2137382B (en) * | 1983-08-20 | 1985-12-04 | Christopher John Favero Jordan | Computer memories |
-
1985
- 1985-03-23 GB GB8507617A patent/GB2174517B/en not_active Expired - Fee Related
- 1985-08-09 US US06/764,215 patent/US4747039A/en not_active Expired - Fee Related
-
1986
- 1986-03-22 JP JP61064651A patent/JPS61269751A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
GB2174517A (en) | 1986-11-05 |
GB2174517B (en) | 1990-01-10 |
GB8507617D0 (en) | 1985-05-01 |
US4747039A (en) | 1988-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW518501B (en) | Microprocessing device having programmable wait states | |
US4446517A (en) | Microprogram memory with page addressing and address decode in memory | |
EP0212636A2 (en) | Bus state control circuit | |
JPS6389961A (ja) | セマフォ回路 | |
EP0395377B1 (en) | Status register for microprocessor | |
JPS61269751A (ja) | 独立のプログラム・メモリ・ユニツト及びデ−タ・メモリ・ユニツトを有するデ−タ処理システムにおける補助デ−タ・メモリ・ユニツトを使用する装置及び方法 | |
KR920003180B1 (ko) | 바이패스(bypass)회로를 갖는 데이타 처리장치 | |
GB2412767A (en) | Processor with at least two buses between a read/write port and an associated memory with at least two portions | |
US3480917A (en) | Arrangement for transferring between program sequences in a data processor | |
US5247640A (en) | Dual access control system including plural magnetic disk control units and contention control circuitry | |
US6742073B1 (en) | Bus controller technique to control N buses | |
JP3242474B2 (ja) | データ処理装置 | |
JPH09311812A (ja) | マイクロコンピュータ | |
JPS603049A (ja) | バスインタ−フエ−ス装置 | |
JPS61161560A (ja) | メモリ装置 | |
JPH11259358A (ja) | メモリアクセス方式 | |
JPS58107936A (ja) | 複合バス回路 | |
JPS58178467A (ja) | デ−タ転送装置 | |
JPS59167763A (ja) | マイクロコンピユ−タ | |
JPH0430390A (ja) | 半導体集積回路 | |
JPH01169691A (ja) | Icカード | |
JP2001344194A (ja) | バス・ブリッジを有する制御システム | |
JPS6347854A (ja) | アクセス制御回路 | |
JPS63217598A (ja) | 集積回路 | |
JPH0310977B2 (ja) |