JPH1186596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1186596A JPH1186596A JP9242623A JP24262397A JPH1186596A JP H1186596 A JPH1186596 A JP H1186596A JP 9242623 A JP9242623 A JP 9242623A JP 24262397 A JP24262397 A JP 24262397A JP H1186596 A JPH1186596 A JP H1186596A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
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-
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 指定した任意のアドレスに対して、ディスタ
ーブテストを高速に実施できる半導体記憶装置を提供す
る。 【解決手段】 コントロール回路１は、テストモードが
指定されたか否かを検出する。テストモードコントロー
ル回路２は、セルフディスターブテストモードが指定さ
れたか否かを検出する。内部周期設定回路３は、テスト
モードでかつセルフディスターブテストモードが指定さ
れた場合、所定の周期のクロック信号を繰返し発生す
る。同時に、アドレスラッチ回路４は、外部制御信号／
ＲＡＳの立下がり時点のアドレスをラッチする。ロウデ
コーダ１２は、このクロック信号に応答して活性化し、
ラッチしたアドレスに対応するワード線を繰返し選択状
態にする。
ーブテストを高速に実施できる半導体記憶装置を提供す
る。 【解決手段】 コントロール回路１は、テストモードが
指定されたか否かを検出する。テストモードコントロー
ル回路２は、セルフディスターブテストモードが指定さ
れたか否かを検出する。内部周期設定回路３は、テスト
モードでかつセルフディスターブテストモードが指定さ
れた場合、所定の周期のクロック信号を繰返し発生す
る。同時に、アドレスラッチ回路４は、外部制御信号／
ＲＡＳの立下がり時点のアドレスをラッチする。ロウデ
コーダ１２は、このクロック信号に応答して活性化し、
ラッチしたアドレスに対応するワード線を繰返し選択状
態にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、半導体記憶装置のテストを高速に行なうた
めの構成に関する。より特定的には、本発明は、テスト
動作時において半導体記憶装置内のワード線を高速に選
択するための構成に関する。
関し、特に、半導体記憶装置のテストを高速に行なうた
めの構成に関する。より特定的には、本発明は、テスト
動作時において半導体記憶装置内のワード線を高速に選
択するための構成に関する。
【０００２】
【従来の技術】図８は、従来の半導体記憶装置２００の
主要部の構成を示す概略ブロック図である。図８に示す
ように、従来の半導体記憶装置２００は、コントロール
回路３１と、アドレスバッファ３４と、メモリセルアレ
イ７と、ロウデコーダ１２と、コラムデコーダ１３とを
備える。
主要部の構成を示す概略ブロック図である。図８に示す
ように、従来の半導体記憶装置２００は、コントロール
回路３１と、アドレスバッファ３４と、メモリセルアレ
イ７と、ロウデコーダ１２と、コラムデコーダ１３とを
備える。
【０００３】メモリセルアレイ７は、複数のワード線
と、複数のビット線と、複数のメモリセルとを含む。
と、複数のビット線と、複数のメモリセルとを含む。
【０００４】コントロール回路３１は、外部制御信号／
ＲＡＳ（外部ロウアドレスストローブ信号）、／ＣＡＳ
（外部コラムアドレスストローブ信号）、／ＷＥ（ライ
トイネーブル信号）、／ＯＥ（外部出力イネーブル信
号）等を受けて、各種内部制御信号を生成する。
ＲＡＳ（外部ロウアドレスストローブ信号）、／ＣＡＳ
（外部コラムアドレスストローブ信号）、／ＷＥ（ライ
トイネーブル信号）、／ＯＥ（外部出力イネーブル信
号）等を受けて、各種内部制御信号を生成する。
【０００５】アドレスバッファ３４は、制御信号バスａ
３を介してコントロール回路３１から内部制御信号を受
ける。アドレスバッファ３４は、与えられた内部制御信
号に応答して、アドレス端子８を介して与えられる外部
アドレス信号Ａ０〜Ａｉを取込み、内部アドレスバスａ
４に内部ロウアドレス信号、内部コラムアドレス信号を
発生する。
３を介してコントロール回路３１から内部制御信号を受
ける。アドレスバッファ３４は、与えられた内部制御信
号に応答して、アドレス端子８を介して与えられる外部
アドレス信号Ａ０〜Ａｉを取込み、内部アドレスバスａ
４に内部ロウアドレス信号、内部コラムアドレス信号を
発生する。
【０００６】ロウデコーダ１２は、制御信号バスａ３を
介してコントロール回路３１から内部制御信号である内
部ロウアドレスストローブ信号を受ける。ロウデコーダ
１２は、この内部ロウアドレスストローブ信号に基づき
活性化され、アドレスバッファ３４から出力される内部
ロウアドレス信号をデコードして、メモリセルアレイ７
のワード線を選択する。
介してコントロール回路３１から内部制御信号である内
部ロウアドレスストローブ信号を受ける。ロウデコーダ
１２は、この内部ロウアドレスストローブ信号に基づき
活性化され、アドレスバッファ３４から出力される内部
ロウアドレス信号をデコードして、メモリセルアレイ７
のワード線を選択する。
【０００７】コラムデコーダ１３は、制御信号バスａ２
を介してコントロール回路３１から内部コラムアドレス
ストローブ信号を受ける。コラムデコーダ１３は、この
内部コラムアドレスストローブ信号に基づき活性化さ
れ、アドレスバッファ３４から出力される内部コラムア
ドレス信号をデコードして、メモリセルアレイ７のビッ
ト線を選択する。
を介してコントロール回路３１から内部コラムアドレス
ストローブ信号を受ける。コラムデコーダ１３は、この
内部コラムアドレスストローブ信号に基づき活性化さ
れ、アドレスバッファ３４から出力される内部コラムア
ドレス信号をデコードして、メモリセルアレイ７のビッ
ト線を選択する。
【０００８】半導体記憶装置２００はさらに、センスア
ンプと、ＩＯゲートと、入力バッファ１５と、出力バッ
ファ１６とを含む。図８においては、センスアンプとＩ
Ｏゲートとは１つのブロック１４で示す。
ンプと、ＩＯゲートと、入力バッファ１５と、出力バッ
ファ１６とを含む。図８においては、センスアンプとＩ
Ｏゲートとは１つのブロック１４で示す。
【０００９】センスアンプは、制御信号バスａ３を介し
てコントロール回路３１から内部制御信号を受ける。セ
ンスアンプは、与えられた内部制御信号に基づき、メモ
リセルアレイ７の選択されたワード線に接続されるメモ
リセルのデータを検知し、増幅する。
てコントロール回路３１から内部制御信号を受ける。セ
ンスアンプは、与えられた内部制御信号に基づき、メモ
リセルアレイ７の選択されたワード線に接続されるメモ
リセルのデータを検知し、増幅する。
【００１０】ＩＯゲートは、コラムデコーダ１３から出
力される列選択信号に応答してメモアレイ７の選択され
たビット線を内部データバスａ１に接続する。
力される列選択信号に応答してメモアレイ７の選択され
たビット線を内部データバスａ１に接続する。
【００１１】入力バッファ１５は、制御信号バスａ２を
介してコントロール回路３１から内部制御信号を受け
る。入力バッファ１５は、与えられた内部制御信号に基
づき、データ入出力端子１７へ与えられた外部書込デー
タＤＱ０〜ＤＱｊを受けて、内部書込データを生成し
て、内部データバスａ１へ伝達する。
介してコントロール回路３１から内部制御信号を受け
る。入力バッファ１５は、与えられた内部制御信号に基
づき、データ入出力端子１７へ与えられた外部書込デー
タＤＱ０〜ＤＱｊを受けて、内部書込データを生成し
て、内部データバスａ１へ伝達する。
【００１２】出力バッファ１６は、制御信号バスａ２を
介してコントロール回路３１の内部制御信号を受ける。
出力バッファ１６は、与えられた内部制御信号に基づ
き、内部データバスａ１に読出された内部読出データか
ら外部読出データＤＱ０〜ＤＱｊを生成して、データ入
出力端子１７へ出力する。
介してコントロール回路３１の内部制御信号を受ける。
出力バッファ１６は、与えられた内部制御信号に基づ
き、内部データバスａ１に読出された内部読出データか
ら外部読出データＤＱ０〜ＤＱｊを生成して、データ入
出力端子１７へ出力する。
【００１３】次に、メモリセルアレイの内部構成につい
て簡単に説明する。図９は、図８に示すメモリセルアレ
イ７の内部構成を示す回路図である。図９においては、
ワード線ＷＬ０、ＷＬ（Ｉ−１）、ＷＬ１、ＷＬ（Ｉ＋
１）と、１対のビット線ＢＬ、／ＢＬを代表的に示す。
て簡単に説明する。図９は、図８に示すメモリセルアレ
イ７の内部構成を示す回路図である。図９においては、
ワード線ＷＬ０、ＷＬ（Ｉ−１）、ＷＬ１、ＷＬ（Ｉ＋
１）と、１対のビット線ＢＬ、／ＢＬを代表的に示す。
【００１４】メモリセルＭは、１対のビット線とワード
線との交差部に対応して配置される。図９においては、
ワード線ＷＬ（Ｉ−１）とビット線／ＢＬとの交差部に
対応して配置されるメモリセルＭ１と、ワード線ＷＬ１
とビット線ＢＬとの交差部に対応して配置されるメモリ
セルＭ２と、ワード線ＷＬ（Ｉ＋１）とビット線／ＢＬ
との交差部に対応して配置されるメモリセルＭ３とを代
表的に示す。
線との交差部に対応して配置される。図９においては、
ワード線ＷＬ（Ｉ−１）とビット線／ＢＬとの交差部に
対応して配置されるメモリセルＭ１と、ワード線ＷＬ１
とビット線ＢＬとの交差部に対応して配置されるメモリ
セルＭ２と、ワード線ＷＬ（Ｉ＋１）とビット線／ＢＬ
との交差部に対応して配置されるメモリセルＭ３とを代
表的に示す。
【００１５】メモリセルＭ１〜Ｍ３の各々は、キャパシ
タ５０と、アクセストランジスタ５１とを含む。キャパ
シタ５０は、情報を電荷の形態で格納する。アクセスト
ランジスタ５１は、対応するワード線上の電位に応答し
て導通し、対応するビット線とキャパシタ５０とを接続
する。アクセストランジスタ５１は、Ｎチャンネル型Ｍ
ＯＳトランジスタで構成される。
タ５０と、アクセストランジスタ５１とを含む。キャパ
シタ５０は、情報を電荷の形態で格納する。アクセスト
ランジスタ５１は、対応するワード線上の電位に応答し
て導通し、対応するビット線とキャパシタ５０とを接続
する。アクセストランジスタ５１は、Ｎチャンネル型Ｍ
ＯＳトランジスタで構成される。
【００１６】内部ロウアドレス信号に対応して選択され
たワード線には、ロウデコーダ１２から行選択信号が伝
達される。ブロック１４に含まれるセンスアンプは、ビ
ット線対ＢＬ、／ＢＬの各々に対応して配置され、対応
するビット線対の電位を差動的に増幅する。
たワード線には、ロウデコーダ１２から行選択信号が伝
達される。ブロック１４に含まれるセンスアンプは、ビ
ット線対ＢＬ、／ＢＬの各々に対応して配置され、対応
するビット線対の電位を差動的に増幅する。
【００１７】ところで、読出動作において、選択された
ワード線の電位の上昇に応じて非選択のワード線の電位
が浮上がり、非選択のワード線に存在するメモリセルの
キャパシタから対応するビット線に電荷がリークする場
合がある。
ワード線の電位の上昇に応じて非選択のワード線の電位
が浮上がり、非選択のワード線に存在するメモリセルの
キャパシタから対応するビット線に電荷がリークする場
合がある。
【００１８】通常、メモリセルのキャパシタは、電荷の
リークが発生した場合であっても、キャパシタの電極電
位の大きな低下を引起こさないようにキャパシタ値が設
定されている。
リークが発生した場合であっても、キャパシタの電極電
位の大きな低下を引起こさないようにキャパシタ値が設
定されている。
【００１９】しかし、製造のばらつきにより、キャパシ
タ値が小さい、いわゆる欠陥メモリセルが存在する場合
がある。このような欠陥メモリセルにおいては、少しの
電荷のリークによって、キャパシタの電極電位が大きく
低下してしまう。すなわち、記憶データの反転を起こす
ことになる。
タ値が小さい、いわゆる欠陥メモリセルが存在する場合
がある。このような欠陥メモリセルにおいては、少しの
電荷のリークによって、キャパシタの電極電位が大きく
低下してしまう。すなわち、記憶データの反転を起こす
ことになる。
【００２０】したがって、このような欠陥メモリセルが
存在すると、半導体記憶装置の動作上の致命的な欠陥と
なる。
存在すると、半導体記憶装置の動作上の致命的な欠陥と
なる。
【００２１】そこで、従来より、記憶データに変化を起
こしてしまう欠陥メモリセルを検出するためのテストと
して、ディスターブテストがある。
こしてしまう欠陥メモリセルを検出するためのテストと
して、ディスターブテストがある。
【００２２】ディスターブテストにおいては、注目する
メモリセルに接続するワード線以外のワード線を所定回
数（ディスターブ回数）選択し、この注目するメモリセ
ルのデータが正常に保持されているかどうか（欠陥メモ
リセルか否か）が調べられる。
メモリセルに接続するワード線以外のワード線を所定回
数（ディスターブ回数）選択し、この注目するメモリセ
ルのデータが正常に保持されているかどうか（欠陥メモ
リセルか否か）が調べられる。
【００２３】図１０は、従来の半導体記憶装置における
ディスターブテストを実施するための構成を概略的に示
す図である。
ディスターブテストを実施するための構成を概略的に示
す図である。
【００２４】図１０に示すように、ディスターブテスト
時には、テストボード９１に、複数の半導体記憶装置Ｄ
Ｒ（図においてはＤＲ１１、…、ＤＲｍｎ）を配置す
る。半導体記憶装置ＤＲは、信号線ＳＧに接続されてい
る。信号線ＳＧは、試験装置９０に接続されている。
時には、テストボード９１に、複数の半導体記憶装置Ｄ
Ｒ（図においてはＤＲ１１、…、ＤＲｍｎ）を配置す
る。半導体記憶装置ＤＲは、信号線ＳＧに接続されてい
る。信号線ＳＧは、試験装置９０に接続されている。
【００２５】ディスターブテストにおいては、まず半導
体記憶装置ＤＲに対しＨレベルまたはＬレベルのデータ
が書込まれる。続いて、試験装置９０から特定のワード
線を選択するために必要とされるクロック信号と外部ア
ドレス信号とが信号線ＳＧに与えられる。半導体記憶装
置ＤＲは、信号線ＳＧから受けるクロック信号（具体的
に、外部制御信号／ＲＡＳ）とアドレス信号とに応じ
て、ワード線の選択を行なう。
体記憶装置ＤＲに対しＨレベルまたはＬレベルのデータ
が書込まれる。続いて、試験装置９０から特定のワード
線を選択するために必要とされるクロック信号と外部ア
ドレス信号とが信号線ＳＧに与えられる。半導体記憶装
置ＤＲは、信号線ＳＧから受けるクロック信号（具体的
に、外部制御信号／ＲＡＳ）とアドレス信号とに応じ
て、ワード線の選択を行なう。
【００２６】この特定のワード線選択動作を所定回数繰
返すことにより、注目するメモリセルのデータが正確に
保持されているかどうかが試験装置９０により判別され
る。
返すことにより、注目するメモリセルのデータが正確に
保持されているかどうかが試験装置９０により判別され
る。
【００２７】
【発明が解決しようとする課題】半導体記憶装置に対し
ては、上述した構成に基づきテストを行なうため、テス
トに要する時間は、試験装置９０の出力するクロック信
号に依存している。
ては、上述した構成に基づきテストを行なうため、テス
トに要する時間は、試験装置９０の出力するクロック信
号に依存している。
【００２８】したがって、試験装置９０の出力する信号
の最小クロック長が非常に長い場合、ディスターブテス
ト等のテスト回数が多いテストは、テストに要する時間
が非常に長くなるという問題があった。また、このよう
な試験装置９０を用いると長周期のディスターブテスト
しか行なえないので、最小クロック長が短い試験装置と
のテスト結果の相関が取れないという問題があった。
の最小クロック長が非常に長い場合、ディスターブテス
ト等のテスト回数が多いテストは、テストに要する時間
が非常に長くなるという問題があった。また、このよう
な試験装置９０を用いると長周期のディスターブテスト
しか行なえないので、最小クロック長が短い試験装置と
のテスト結果の相関が取れないという問題があった。
【００２９】この問題を解決するために「半導体記憶装
置およびそのワード線選択方法（特開平８−２２７５９
８号公報）」では、ワード線を選択するためのアドレス
信号を内部で発生させることによりこの問題の解決を図
っている。しかし、この発明においては、内部に設置さ
れたアドレスカウンタがワード線を選択するため、どの
ワード線に対して選択が行なわれているかを外部から知
ることができない。
置およびそのワード線選択方法（特開平８−２２７５９
８号公報）」では、ワード線を選択するためのアドレス
信号を内部で発生させることによりこの問題の解決を図
っている。しかし、この発明においては、内部に設置さ
れたアドレスカウンタがワード線を選択するため、どの
ワード線に対して選択が行なわれているかを外部から知
ることができない。
【００３０】そこで、本発明は、上記のような問題を解
決するためになされたものであり、その目的は、ディス
ターブテストに代表されるテストを高速で実行すること
ができる半導体記憶装置を提供することにある。
決するためになされたものであり、その目的は、ディス
ターブテストに代表されるテストを高速で実行すること
ができる半導体記憶装置を提供することにある。
【００３１】また、この発明の他の目的は、テスト動作
モード時において、外部から、テストを行なうアドレス
を任意に設定することができる半導体記憶装置を提供す
ることにある。
モード時において、外部から、テストを行なうアドレス
を任意に設定することができる半導体記憶装置を提供す
ることにある。
【００３２】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数の行方向および複数の列方向に配置され
る複数のメモリセルを含むメモリセルアレイを備える半
導体記憶装置であって、外部から受ける制御信号に応答
して、特定のテストを実施するためのテスト制御信号を
発生するテスト制御手段と、テスト制御手段からのテス
ト制御信号に応答して、所定の周期のクロック信号を繰
返し発生するクロック発生手段と、クロック発生手段か
らのクロック信号に応答して、メモリセルアレイの行選
択動作が活性化される行選択手段とを備える。
憶装置は、複数の行方向および複数の列方向に配置され
る複数のメモリセルを含むメモリセルアレイを備える半
導体記憶装置であって、外部から受ける制御信号に応答
して、特定のテストを実施するためのテスト制御信号を
発生するテスト制御手段と、テスト制御手段からのテス
ト制御信号に応答して、所定の周期のクロック信号を繰
返し発生するクロック発生手段と、クロック発生手段か
らのクロック信号に応答して、メモリセルアレイの行選
択動作が活性化される行選択手段とを備える。
【００３３】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、さらに、特定のテス
トの開始時に、外部から受けたアドレスに対応する内部
アドレス信号を特定のテスト期間中ラッチするラッチ手
段とを備え、行選択手段は、クロック信号に応答して活
性化され、ラッチした内部アドレス信号に対応するメモ
リセルアレイの行を繰返し選択する選択動作を行なう。
１に係る半導体記憶装置であって、さらに、特定のテス
トの開始時に、外部から受けたアドレスに対応する内部
アドレス信号を特定のテスト期間中ラッチするラッチ手
段とを備え、行選択手段は、クロック信号に応答して活
性化され、ラッチした内部アドレス信号に対応するメモ
リセルアレイの行を繰返し選択する選択動作を行なう。
【００３４】
［実施の形態１］図１は、本発明の実施の形態１の半導
体記憶装置１００の主要部の構成を示す概略ブロック図
であり、図８に示す従来の半導体記憶装置２００と同じ
構成要素には、同じ符号、同じ記号を付しその説明は繰
返さない。
体記憶装置１００の主要部の構成を示す概略ブロック図
であり、図８に示す従来の半導体記憶装置２００と同じ
構成要素には、同じ符号、同じ記号を付しその説明は繰
返さない。
【００３５】実施の形態１における半導体記憶装置１０
０は、コントロール回路１、テストモードコントロール
回路２、内部周期設定回路３およびアドレスラッチ回路
４を備える。
０は、コントロール回路１、テストモードコントロール
回路２、内部周期設定回路３およびアドレスラッチ回路
４を備える。
【００３６】コントロール回路１は、外部制御信号／Ｒ
ＡＳ、／ＣＡＳ、／ＯＥおよび／ＷＥを受けて、テスト
イネーブル信号ＺＣＢＲＳおよび行選択制御信号ＲＡＳ
Ｆを含む各種内部制御信号を発生する。
ＡＳ、／ＣＡＳ、／ＯＥおよび／ＷＥを受けて、テスト
イネーブル信号ＺＣＢＲＳおよび行選択制御信号ＲＡＳ
Ｆを含む各種内部制御信号を発生する。
【００３７】テストイネーブル信号ＺＣＢＲＳは、テス
トモードを実行するための制御信号であり、たとえば、
テストモードが設定された場合にＨレベルの活性状態に
なる。行選択制御信号ＲＡＳＦは、外部制御信号／ＲＡ
Ｓに同期した信号である。
トモードを実行するための制御信号であり、たとえば、
テストモードが設定された場合にＨレベルの活性状態に
なる。行選択制御信号ＲＡＳＦは、外部制御信号／ＲＡ
Ｓに同期した信号である。
【００３８】テストモードコントロール回路２は、外部
制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを受けて、特
定のテストモード、ここでは例えばセルフディスターブ
テストモードに入ったか否かを検出し、検出結果として
セルフディスターブ信号ＳＥＬＦＤＩＳＴを出力する。
制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを受けて、特
定のテストモード、ここでは例えばセルフディスターブ
テストモードに入ったか否かを検出し、検出結果として
セルフディスターブ信号ＳＥＬＦＤＩＳＴを出力する。
【００３９】内部周期設定回路３は、テスト制御信号に
応答して、内部ロウアドレスストローブ信号ｉｎｔ. Ｒ
ＡＳおよびアドレスホールド信号ＺＲＡＬＨＯＬＤを出
力する。
応答して、内部ロウアドレスストローブ信号ｉｎｔ. Ｒ
ＡＳおよびアドレスホールド信号ＺＲＡＬＨＯＬＤを出
力する。
【００４０】ここで、テスト制御信号とは、コントロー
ル回路１から出力されるテストイネーブル信号ＺＣＢＲ
Ｓおよび行選択制御信号ＲＡＳＦと、テストモードコン
トロール回路２から出力されるセルフディスターブ信号
ＳＥＬＦＤＩＳＴとを含む。。
ル回路１から出力されるテストイネーブル信号ＺＣＢＲ
Ｓおよび行選択制御信号ＲＡＳＦと、テストモードコン
トロール回路２から出力されるセルフディスターブ信号
ＳＥＬＦＤＩＳＴとを含む。。
【００４１】実施の形態１における半導体記憶装置１０
０はさらに、従来の半導体記憶装置２００のアドレスバ
ファ３４に代わって、アドレスラッチ回路４を備える。
０はさらに、従来の半導体記憶装置２００のアドレスバ
ファ３４に代わって、アドレスラッチ回路４を備える。
【００４２】アドレスラッチ回路４は、制御信号バスａ
３を介してコントロール回路１から内部制御信号を、内
部周期設定回路３からアドレスホールド信号ＺＲＡＬＨ
ＯＬＤをそれぞれ受ける。アドレスラッチ回路４は、こ
れらの制御信号に応答して、アドレス端子８を介して与
えられる外部アドレス信号Ａ０〜Ａｉを取込み、内部ア
ドレスバスａ４に内部ロウアドレス信号ｉｎｔ. Ｘ、内
部コラムアドレス信号ｉｎｔ. Ｙを出力する。
３を介してコントロール回路１から内部制御信号を、内
部周期設定回路３からアドレスホールド信号ＺＲＡＬＨ
ＯＬＤをそれぞれ受ける。アドレスラッチ回路４は、こ
れらの制御信号に応答して、アドレス端子８を介して与
えられる外部アドレス信号Ａ０〜Ａｉを取込み、内部ア
ドレスバスａ４に内部ロウアドレス信号ｉｎｔ. Ｘ、内
部コラムアドレス信号ｉｎｔ. Ｙを出力する。
【００４３】半導体記憶装置１００はさらに、ロウデコ
ーダ１２と、コラムデコーダ１３と、センスアンプと、
ＩＯゲートと、入力バッファ１５と、出力バッファ１６
とを含む。図１においては、センスアンプと、ＩＯゲー
トとは１つのブロック１４で示す。
ーダ１２と、コラムデコーダ１３と、センスアンプと、
ＩＯゲートと、入力バッファ１５と、出力バッファ１６
とを含む。図１においては、センスアンプと、ＩＯゲー
トとは１つのブロック１４で示す。
【００４４】ロウデコーダ１２は、制御信号バスａ１０
を介して内部周期設定回路３から内部ロウアドレススト
ローブ信号ｉｎｔ. ＲＡＳを受ける。ロウデコーダ１２
は、この内部ロウアドレスストローブ信号ｉｎｔ. ＲＡ
Ｓに基づき活性化され、アドレスラッチ回路４から出力
される内部ロウアドレス信号ｉｎｔ. Ｘをデコードし
て、メモリセルアレイ７のワード線を選択する。
を介して内部周期設定回路３から内部ロウアドレススト
ローブ信号ｉｎｔ. ＲＡＳを受ける。ロウデコーダ１２
は、この内部ロウアドレスストローブ信号ｉｎｔ. ＲＡ
Ｓに基づき活性化され、アドレスラッチ回路４から出力
される内部ロウアドレス信号ｉｎｔ. Ｘをデコードし
て、メモリセルアレイ７のワード線を選択する。
【００４５】コラムデコーダ１３、入力バッファ１５お
よび出力バッファ１６は、制御信号バスａ２を介してコ
ントロール回路１から内部制御信号を受ける。センスア
ンプは、制御信号バスａ３を介してコントロール回路１
から内部制御信号を受ける。
よび出力バッファ１６は、制御信号バスａ２を介してコ
ントロール回路１から内部制御信号を受ける。センスア
ンプは、制御信号バスａ３を介してコントロール回路１
から内部制御信号を受ける。
【００４６】なお、コラムデコーダ１３は、与えられた
内部制御信号に基づき活性化され、アドレスラッチ回路
４から出力される内部コラムアドレス信号ｉｎｔ. Ｙを
デコードして、メモリセルアレイ７のビット線を選択す
る。
内部制御信号に基づき活性化され、アドレスラッチ回路
４から出力される内部コラムアドレス信号ｉｎｔ. Ｙを
デコードして、メモリセルアレイ７のビット線を選択す
る。
【００４７】メモリセルアレイ７は、図９で説明したよ
うに、複数のワード線、複数のビット線および複数のメ
モリセルを含む。
うに、複数のワード線、複数のビット線および複数のメ
モリセルを含む。
【００４８】次に、テストモードにおける半導体記憶装
置１００の動作について、タイミングチャートである図
２〜図５を参照して説明する。
置１００の動作について、タイミングチャートである図
２〜図５を参照して説明する。
【００４９】ます、セルフディスターブテストを実行す
る場合について説明する。この場合、コントロール回路
１からは、外部制御信号に応じて、Ｈレベルの活性状態
にあるテストイネーブル信号ＺＣＢＲＳが出力されてい
る。このテストイネーブル信号ＺＣＢＲＳは、後述する
ように特定のタイミングでＬレベルにリセットされる。
る場合について説明する。この場合、コントロール回路
１からは、外部制御信号に応じて、Ｈレベルの活性状態
にあるテストイネーブル信号ＺＣＢＲＳが出力されてい
る。このテストイネーブル信号ＺＣＢＲＳは、後述する
ように特定のタイミングでＬレベルにリセットされる。
【００５０】この状態で、図２に示すように、たとえ
ば、外部制御信号／ＲＡＳが活性状態のＬレベルになる
前に、外部制御信号／ＣＡＳおよび／ＷＥをともに活性
状態のＬレベルに設定する（以下、ＷＣＢＲサイクルと
称す）。
ば、外部制御信号／ＲＡＳが活性状態のＬレベルになる
前に、外部制御信号／ＣＡＳおよび／ＷＥをともに活性
状態のＬレベルに設定する（以下、ＷＣＢＲサイクルと
称す）。
【００５１】テストモードコントロール回路２は、ＷＣ
ＢＲサイクルを検出して、Ｈレベルの活性状態のセルフ
ディスターブ信号ＳＥＬＦＤＩＳＴを出力する。これに
より、テストモードの中で、特にセルフディスターブテ
ストモードが指定される。
ＢＲサイクルを検出して、Ｈレベルの活性状態のセルフ
ディスターブ信号ＳＥＬＦＤＩＳＴを出力する。これに
より、テストモードの中で、特にセルフディスターブテ
ストモードが指定される。
【００５２】ＷＣＢＲサイクルに設定（セルフディスタ
ーブ信号ＳＥＬＦＤＩＳＴがＨレベルの状態にある）し
た後、図３に示すように、たとえば、外部制御信号／Ｒ
ＡＳを活性状態のＬレベルにした後、外部制御信号／Ｃ
ＡＳを活性状態のＬレベルに設定する（以下、ＲＡＳ−
ＣＡＳサイクルと称す）。これに応じて、コントロール
回路１は、Ｌレベルの外部制御信号／ＲＡＳに同期し
て、Ｈレベルの活性状態の行選択制御信号ＲＡＳＦを出
力する。
ーブ信号ＳＥＬＦＤＩＳＴがＨレベルの状態にある）し
た後、図３に示すように、たとえば、外部制御信号／Ｒ
ＡＳを活性状態のＬレベルにした後、外部制御信号／Ｃ
ＡＳを活性状態のＬレベルに設定する（以下、ＲＡＳ−
ＣＡＳサイクルと称す）。これに応じて、コントロール
回路１は、Ｌレベルの外部制御信号／ＲＡＳに同期し
て、Ｈレベルの活性状態の行選択制御信号ＲＡＳＦを出
力する。
【００５３】この結果、内部周期設定回路３は、テスト
モードコントロール回路２からＨレベルのセルフディス
ターブ信号ＳＥＬＦＤＩＳＴを、コントロール回路１か
らＨレベルのテストイネーブル信号ＺＣＢＲＳおよびＨ
レベルの行選択制御信号ＲＡＳＦをそれぞれ受ける。
モードコントロール回路２からＨレベルのセルフディス
ターブ信号ＳＥＬＦＤＩＳＴを、コントロール回路１か
らＨレベルのテストイネーブル信号ＺＣＢＲＳおよびＨ
レベルの行選択制御信号ＲＡＳＦをそれぞれ受ける。
【００５４】内部周期設定回路３は、Ｈレベルの行選択
制御信号ＲＡＳＦに同期して、Ｌレベルの活性状態にあ
るアドレスホールド信号ＺＲＡＬＨＯＬＤを出力する。
制御信号ＲＡＳＦに同期して、Ｌレベルの活性状態にあ
るアドレスホールド信号ＺＲＡＬＨＯＬＤを出力する。
【００５５】内部周期設定回路３はさらに、Ｈレベルの
行選択制御信号ＲＡＳＦに同期して、所定の周期のクロ
ック信号を繰返し発生する。クロック信号は、制御信号
バスａ１０に出力され、内部ロウアドレスストローブ信
号ｉｎｔ. ＲＡＳとしてロウデコーダ１２に伝達され
る。
行選択制御信号ＲＡＳＦに同期して、所定の周期のクロ
ック信号を繰返し発生する。クロック信号は、制御信号
バスａ１０に出力され、内部ロウアドレスストローブ信
号ｉｎｔ. ＲＡＳとしてロウデコーダ１２に伝達され
る。
【００５６】一方、アドレスラッチ回路４は、内部周期
設定回路３からＬレベルのアドレスホールド信号ＺＲＡ
ＬＨＯＬＤを受ける。アドレスラッチ回路４は、外部制
御信号／ＲＡＳの立下がり時点において取込んだ外部ア
ドレス信号Ａ０〜Ａｉをラッチして、内部ロウアドレス
信号ｉｎｔ. Ｘ（図３において、Ｘａ）を内部アドレス
バスａ４に出力する。
設定回路３からＬレベルのアドレスホールド信号ＺＲＡ
ＬＨＯＬＤを受ける。アドレスラッチ回路４は、外部制
御信号／ＲＡＳの立下がり時点において取込んだ外部ア
ドレス信号Ａ０〜Ａｉをラッチして、内部ロウアドレス
信号ｉｎｔ. Ｘ（図３において、Ｘａ）を内部アドレス
バスａ４に出力する。
【００５７】アドレスラッチ回路４は、アドレスホール
ド信号ＺＲＡＬＨＯＬＤがＨレベルになるまで、外部ア
ドレス信号Ａ０〜Ａｉの取込を行なわない。
ド信号ＺＲＡＬＨＯＬＤがＨレベルになるまで、外部ア
ドレス信号Ａ０〜Ａｉの取込を行なわない。
【００５８】これにより、セルフディスターブテストに
おいては、ロウデコーダ１２は、内部で発生するクロッ
ク信号（すなわち、内部ロウアドレスストローブ信号ｉ
ｎｔ. ＲＡＳ）に基づき繰返し活性状態になり、テスト
開始時における外部アドレス信号Ａ０〜Ａｉに対応する
ワード線を繰返し選択する。
おいては、ロウデコーダ１２は、内部で発生するクロッ
ク信号（すなわち、内部ロウアドレスストローブ信号ｉ
ｎｔ. ＲＡＳ）に基づき繰返し活性状態になり、テスト
開始時における外部アドレス信号Ａ０〜Ａｉに対応する
ワード線を繰返し選択する。
【００５９】次に、セルフディスターブテストを終了す
る場合について説明する。この場合は、図３に示すよう
に、ＲＡＳ−ＣＡＳサイクルを解除することにより指定
する。すなわち、外部制御信号／ＲＡＳおよび／ＣＡＳ
をＨレベルに設定する。
る場合について説明する。この場合は、図３に示すよう
に、ＲＡＳ−ＣＡＳサイクルを解除することにより指定
する。すなわち、外部制御信号／ＲＡＳおよび／ＣＡＳ
をＨレベルに設定する。
【００６０】コントロール回路１は、外部制御信号／Ｒ
ＡＳに同期して、Ｌレベルの行選択制御信号ＲＡＳＦを
出力する。
ＡＳに同期して、Ｌレベルの行選択制御信号ＲＡＳＦを
出力する。
【００６１】これにより、内部周期設定回路３は、行選
択制御信号ＲＡＳＦに同期して、クロック信号の発生を
停止する。内部周期設定回路３はさらに、Ｌレベルの行
選択制御信号ＲＡＳＦに同期して、Ｈレベルのアドレス
ホールド信号ＺＲＡＬＨＯＬＤを出力する。
択制御信号ＲＡＳＦに同期して、クロック信号の発生を
停止する。内部周期設定回路３はさらに、Ｌレベルの行
選択制御信号ＲＡＳＦに同期して、Ｈレベルのアドレス
ホールド信号ＺＲＡＬＨＯＬＤを出力する。
【００６２】アドレスラッチ回路４は、内部周期設定回
路３からＨレベルのアドレスホールド信号ＺＲＡＬＨＯ
ＬＤを受けて、新たに外部アドレス信号Ａ０〜Ａｉを取
込む状態になる。
路３からＨレベルのアドレスホールド信号ＺＲＡＬＨＯ
ＬＤを受けて、新たに外部アドレス信号Ａ０〜Ａｉを取
込む状態になる。
【００６３】なお、図３に示すＲＡＳ−ＣＡＳサイクル
に代わって、図４に示すＲＯＲサイクル（外部制御信号
／ＣＡＳをＨレベルに設定したまま外部制御信号／ＲＡ
Ｓを活性状態のＬレベルに設定する）を設定して、セル
フディスターブテストを実行するように構成してもよ
い。
に代わって、図４に示すＲＯＲサイクル（外部制御信号
／ＣＡＳをＨレベルに設定したまま外部制御信号／ＲＡ
Ｓを活性状態のＬレベルに設定する）を設定して、セル
フディスターブテストを実行するように構成してもよ
い。
【００６４】この場合も、内部周期設定回路３は、テス
トモードコントロール回路２からＨレベルのセルフディ
スターブ信号ＳＥＬＦＤＩＳＴを、コントロール回路１
からＨレベルのテストイネーブル信号ＺＣＢＲＳおよび
Ｈレベルの行選択制御信号ＲＡＳＦをそれぞれ受けるこ
とになる。
トモードコントロール回路２からＨレベルのセルフディ
スターブ信号ＳＥＬＦＤＩＳＴを、コントロール回路１
からＨレベルのテストイネーブル信号ＺＣＢＲＳおよび
Ｈレベルの行選択制御信号ＲＡＳＦをそれぞれ受けるこ
とになる。
【００６５】さらに、セルフディスターブテストをリセ
ットする場合について図５を用いて説明する。テストイ
ネーブル信号ＺＣＢＲＳおよびセルフディスターブ信号
ＳＥＬＦＤＩＳＴはともにＨレベルにあるとする。
ットする場合について図５を用いて説明する。テストイ
ネーブル信号ＺＣＢＲＳおよびセルフディスターブ信号
ＳＥＬＦＤＩＳＴはともにＨレベルにあるとする。
【００６６】この場合、たとえば、外部制御信号／ＲＡ
Ｓが活性状態のＬレベルになる前に、外部制御信号／Ｃ
ＡＳを活性状態のＬレベルに設定する（以下、ＣＢＲサ
イクル）。コントロール回路１は、ＣＢＲサイクルを検
出して、Ｌレベルの外部制御信号／ＣＡＳに同期してＬ
レベルのテストイネーブル信号ＺＣＢＲＳを出力する。
これにより、セルフディスターブテストの終了が指定さ
れる。
Ｓが活性状態のＬレベルになる前に、外部制御信号／Ｃ
ＡＳを活性状態のＬレベルに設定する（以下、ＣＢＲサ
イクル）。コントロール回路１は、ＣＢＲサイクルを検
出して、Ｌレベルの外部制御信号／ＣＡＳに同期してＬ
レベルのテストイネーブル信号ＺＣＢＲＳを出力する。
これにより、セルフディスターブテストの終了が指定さ
れる。
【００６７】コントロール回路１はさらに、外部制御信
号／ＲＡＳに同期して、Ｈレベルの行選択制御信号ＲＡ
ＳＦを出力する。
号／ＲＡＳに同期して、Ｈレベルの行選択制御信号ＲＡ
ＳＦを出力する。
【００６８】この結果、内部周期設定回路３は、テスト
モードコントロール回路２からＨレベルのセルフディス
ターブ信号ＳＥＬＦＤＩＳＴを、コントロール回路１か
らＬレベルのテストイネーブル信号ＺＣＢＲＳおよびＨ
レベルの行選択制御信号ＲＡＳＦをそれぞれ受ける。
モードコントロール回路２からＨレベルのセルフディス
ターブ信号ＳＥＬＦＤＩＳＴを、コントロール回路１か
らＬレベルのテストイネーブル信号ＺＣＢＲＳおよびＨ
レベルの行選択制御信号ＲＡＳＦをそれぞれ受ける。
【００６９】これにより、内部周期設定回路３は、行選
択制御信号ＲＡＳＦ（すなわち、外部制御信号／ＲＡ
Ｓ）に同期した内部ロウアドレスストローブ信号ｉｎ
ｔ. ＲＡＳを出力する。
択制御信号ＲＡＳＦ（すなわち、外部制御信号／ＲＡ
Ｓ）に同期した内部ロウアドレスストローブ信号ｉｎ
ｔ. ＲＡＳを出力する。
【００７０】内部周期設定回路３から出力されるアドレ
スホールド信号ＺＲＡＬＨＯＬＤはＨレベルのままであ
る。
スホールド信号ＺＲＡＬＨＯＬＤはＨレベルのままであ
る。
【００７１】内部周期設定回路３からＨレベルのアドレ
スホールド信号ＺＲＡＬＨＯＬＤを受けるアドレスラッ
チ回路４は、制御信号バスａ３を介して受ける内部制御
信号に応じて、図示しな内部リフレッシュカウンタ（た
とえば、アドレスラッチ回路４に含まれる）で発生する
内部リフレッシュカウンタアドレスを取込み、内部ロウ
アドレス信号ｉｎｔ. Ｘを出力する。
スホールド信号ＺＲＡＬＨＯＬＤを受けるアドレスラッ
チ回路４は、制御信号バスａ３を介して受ける内部制御
信号に応じて、図示しな内部リフレッシュカウンタ（た
とえば、アドレスラッチ回路４に含まれる）で発生する
内部リフレッシュカウンタアドレスを取込み、内部ロウ
アドレス信号ｉｎｔ. Ｘを出力する。
【００７２】ロウデコーダ１２は、外部制御信号／ＲＡ
Ｓに基づき活性状態になり、この内部ロウアドレス信号
ｉｎｔ. Ｘに対応するワード線を選択する。
Ｓに基づき活性状態になり、この内部ロウアドレス信号
ｉｎｔ. Ｘに対応するワード線を選択する。
【００７３】なお、上記ＣＢＲサイクルに代わって、外
部制御信号／ＲＡＳが活性状態のＬレベルになる前に、
外部制御信号／ＣＡＳおよび／ＷＥをともに活性状態の
Ｌレベルに設定する（ＷＣＢＲサイクル）ように構成し
てもよい。
部制御信号／ＲＡＳが活性状態のＬレベルになる前に、
外部制御信号／ＣＡＳおよび／ＷＥをともに活性状態の
Ｌレベルに設定する（ＷＣＢＲサイクル）ように構成し
てもよい。
【００７４】次に、実施の形態１における内部周期設定
回路３の具体的構成について、その一例を示す図６を参
照して説明する。
回路３の具体的構成について、その一例を示す図６を参
照して説明する。
【００７５】図６に示すように、内部周期設定回路３
は、ＮＡＮＤ回路４１〜４８、インバータ回路６０、６
２〜８４および９０〜９３と、負論理のＮＡＮＤ回路５
０と、負論理のＮＯＲ回路５１と、トランスミッション
ゲートＴＧ１〜ＴＧ２と、ＭＯＳトランジスタＴ１〜Ｔ
４とを備える。
は、ＮＡＮＤ回路４１〜４８、インバータ回路６０、６
２〜８４および９０〜９３と、負論理のＮＡＮＤ回路５
０と、負論理のＮＯＲ回路５１と、トランスミッション
ゲートＴＧ１〜ＴＧ２と、ＭＯＳトランジスタＴ１〜Ｔ
４とを備える。
【００７６】内部周期設定回路３は、コントロール回路
１から行選択制御信号ＲＡＳＦおよびテストイネーブル
信号ＺＣＢＲＳを受け、さらにテストモードコントロー
ル回路２からセルフディスターブ信号ＳＥＬＦＤＩＳＴ
を受ける。
１から行選択制御信号ＲＡＳＦおよびテストイネーブル
信号ＺＣＢＲＳを受け、さらにテストモードコントロー
ル回路２からセルフディスターブ信号ＳＥＬＦＤＩＳＴ
を受ける。
【００７７】ＮＡＮＤ回路４１は、行選択制御信号ＲＡ
ＳＦとＮＡＮＤ回路４２の出力とを入力に受ける。ＮＡ
ＮＤ回路４２は、テストイネーブル信号ＺＣＢＲＳとＮ
ＡＮＤ回路４１の出力とを入力に受ける。インバータ回
路６０は、ＮＡＮＤ回路４２の出力を反転する。
ＳＦとＮＡＮＤ回路４２の出力とを入力に受ける。ＮＡ
ＮＤ回路４２は、テストイネーブル信号ＺＣＢＲＳとＮ
ＡＮＤ回路４１の出力とを入力に受ける。インバータ回
路６０は、ＮＡＮＤ回路４２の出力を反転する。
【００７８】ＮＡＮＤ回路４３は、インバータ回路６０
の出力、行選択制御信号ＲＡＳＦおよびセルフディスタ
ーブ信号ＳＥＬＦＤＩＳＴを入力に受ける。
の出力、行選択制御信号ＲＡＳＦおよびセルフディスタ
ーブ信号ＳＥＬＦＤＩＳＴを入力に受ける。
【００７９】負論理のＮＡＮＤ回路５０は、ＮＡＮＤ回
路４３の出力とＮＡＮＤ回路４４の出力とを入力に受け
る。ＮＡＮＤ回路４４は、セルフディスターブ信号ＳＥ
ＬＦＤＩＳＴ、ノードＮ２の信号（負論理のＮＡＮＤ回
路５０の出力）およびノードＮ１の信号（インバータ回
路７２の出力）を入力に受ける。ＮＡＮＤ回路４３、負
論理のＮＡＮＤ回路５０およびＮＡＮＤ回路４４は、ラ
ッチ回路９６を構成する。
路４３の出力とＮＡＮＤ回路４４の出力とを入力に受け
る。ＮＡＮＤ回路４４は、セルフディスターブ信号ＳＥ
ＬＦＤＩＳＴ、ノードＮ２の信号（負論理のＮＡＮＤ回
路５０の出力）およびノードＮ１の信号（インバータ回
路７２の出力）を入力に受ける。ＮＡＮＤ回路４３、負
論理のＮＡＮＤ回路５０およびＮＡＮＤ回路４４は、ラ
ッチ回路９６を構成する。
【００８０】インバータ回路６４〜６７は、ノードＮ１
に直列に接続される。ＮＡＮＤ回路４６は、インバータ
回路６７の出力とノードＮ１の信号とを入力に受ける。
インバータ回路６２は、ＮＡＮＤ回路４６の出力を反転
する。
に直列に接続される。ＮＡＮＤ回路４６は、インバータ
回路６７の出力とノードＮ１の信号とを入力に受ける。
インバータ回路６２は、ＮＡＮＤ回路４６の出力を反転
する。
【００８１】ＮＡＮＤ回路４５は、インバータ回路６０
の出力とセルフディスターブ信号ＳＥＬＦＤＩＳＴとを
入力に受ける。インバータ回路６３は、ＮＡＮＤ回路４
５の出力を反転する。
の出力とセルフディスターブ信号ＳＥＬＦＤＩＳＴとを
入力に受ける。インバータ回路６３は、ＮＡＮＤ回路４
５の出力を反転する。
【００８２】トランスミッションゲートＴＧ１は、行選
択制御信号ＲＡＳＦを受ける入力ノードと内部ロウアド
レスストローブ信号ｉｎｔ. ＲＡＳを出力する出力ノー
ドとの間に接続され、ＮＡＮＤ回路４５の出力およびイ
ンバータ回路６３の出力に応じて導通する。
択制御信号ＲＡＳＦを受ける入力ノードと内部ロウアド
レスストローブ信号ｉｎｔ. ＲＡＳを出力する出力ノー
ドとの間に接続され、ＮＡＮＤ回路４５の出力およびイ
ンバータ回路６３の出力に応じて導通する。
【００８３】トランスミッションゲートＴＧ２は、イン
バータ回路６２の出力ノードと内部ロウアドレスストロ
ーブ信号ｉｎｔ. ＲＡＳを出力する出力ノードとの間に
接続され、ＮＡＮＤ回路４５の出力およびインバータ回
路６３の出力に応じて導通する。
バータ回路６２の出力ノードと内部ロウアドレスストロ
ーブ信号ｉｎｔ. ＲＡＳを出力する出力ノードとの間に
接続され、ＮＡＮＤ回路４５の出力およびインバータ回
路６３の出力に応じて導通する。
【００８４】ＮＡＮＤ回路４７は、ノードＮ２の信号と
インバータ回路７１の出力とを入力に受ける。ＮＡＮＤ
回路４７とインバータ回路６８との間に配置されるイン
バータ回路９０〜９３はリングオシレータ９５を構成す
る。リングオシレータ９５は、ＮＡＮＤ回路４７の制御
に基づき、クロック信号ＣＬＫを出力する。なお、リン
グオシレータ９５を構成するインバータ回路の段数は、
予め調整しておく。
インバータ回路７１の出力とを入力に受ける。ＮＡＮＤ
回路４７とインバータ回路６８との間に配置されるイン
バータ回路９０〜９３はリングオシレータ９５を構成す
る。リングオシレータ９５は、ＮＡＮＤ回路４７の制御
に基づき、クロック信号ＣＬＫを出力する。なお、リン
グオシレータ９５を構成するインバータ回路の段数は、
予め調整しておく。
【００８５】インバータ回路６８〜７１は、リングオシ
レータ９５の出力ノードに直列に接続される。インバー
タ回路６９の出力ノードは、ＭＯＳトランジスタＴ２お
よびＴ３のそれぞれのゲート電極に接続される。インバ
ータ回路７１の出力は、ＭＯＳトランジスタＴ１および
Ｔ４のそれぞれのゲート電極に接続される。
レータ９５の出力ノードに直列に接続される。インバー
タ回路６９の出力ノードは、ＭＯＳトランジスタＴ２お
よびＴ３のそれぞれのゲート電極に接続される。インバ
ータ回路７１の出力は、ＭＯＳトランジスタＴ１および
Ｔ４のそれぞれのゲート電極に接続される。
【００８６】ＭＯＳトランジスタＴ１の一方の導通端子
は、外部電源電圧ＶＣＣと接続される。ＭＯＳトランジ
スタＴ４の一方の導通端子は、接地電位ＧＮＤと接続さ
れる。ここで、ＭＯＳトランジスタＴ１およびＴ２は、
Ｐチャンネル型ＭＯＳトランジスタであり、ＭＯＳトラ
ンジスタＴ３およびＴ４は、Ｎチャンネル型ＭＯＳトラ
ンジスタである。
は、外部電源電圧ＶＣＣと接続される。ＭＯＳトランジ
スタＴ４の一方の導通端子は、接地電位ＧＮＤと接続さ
れる。ここで、ＭＯＳトランジスタＴ１およびＴ２は、
Ｐチャンネル型ＭＯＳトランジスタであり、ＭＯＳトラ
ンジスタＴ３およびＴ４は、Ｎチャンネル型ＭＯＳトラ
ンジスタである。
【００８７】ＭＯＳトランジスタＴ２とＭＯＳトランジ
スタＴ３との接続ノードであるノードＮ３の電位は、リ
ングオシレータ９５の出力するクロック信号ＣＬＫに応
じて、Ｈレベル、またはＬレベルになる。
スタＴ３との接続ノードであるノードＮ３の電位は、リ
ングオシレータ９５の出力するクロック信号ＣＬＫに応
じて、Ｈレベル、またはＬレベルになる。
【００８８】ＮＡＮＤ回路４８は、ノードＮ３の信号と
ノードＮ２の信号とを入力に受ける。インバータ回路７
２は、ＮＡＮＤ回路４８の出力を反転する。
ノードＮ２の信号とを入力に受ける。インバータ回路７
２は、ＮＡＮＤ回路４８の出力を反転する。
【００８９】さらに、インバータ回路７３は、ノードＮ
２の信号を反転する。インバータ回路７４〜８３は、イ
ンバータ回路７３の出力ノードに直列に接続される。負
論理のＮＯＲ回路５１は、インバータ回路８３および７
３の出力を入力にうける。インバータ回路８４は、負論
理のＮＯＲ回路５１の出力を反転する。インバータ回路
８４からは、アドレスホールド信号ＺＲＡＬＨＯＬＤが
出力される。
２の信号を反転する。インバータ回路７４〜８３は、イ
ンバータ回路７３の出力ノードに直列に接続される。負
論理のＮＯＲ回路５１は、インバータ回路８３および７
３の出力を入力にうける。インバータ回路８４は、負論
理のＮＯＲ回路５１の出力を反転する。インバータ回路
８４からは、アドレスホールド信号ＺＲＡＬＨＯＬＤが
出力される。
【００９０】以上のように構成することにより、セルフ
ディスターブ信号ＳＥＬＦＤＩＳＴがＬレベルである場
合、またはテストイネーブル信号ＺＣＢＲＳがＬレベル
になった場合には、トランスミッションゲートＴＧ１を
介して、行選択制御信号ＲＡＳＦの同期した信号（すな
わち、外部制御信号／ＲＡＳに同期した信号）が出力さ
れる。
ディスターブ信号ＳＥＬＦＤＩＳＴがＬレベルである場
合、またはテストイネーブル信号ＺＣＢＲＳがＬレベル
になった場合には、トランスミッションゲートＴＧ１を
介して、行選択制御信号ＲＡＳＦの同期した信号（すな
わち、外部制御信号／ＲＡＳに同期した信号）が出力さ
れる。
【００９１】一方、テストイネーブル信号ＺＣＢＲＳお
よびセルフディスターブ信号ＳＥＬＦＤＩＳＴがＨレベ
ルである場合には、リングオシレータ９５により、所定
の周期のクロック信号が発生する。ノードＮ１のクロッ
ク信号は、トランスミッションゲートＴＧ２を介して出
力される。
よびセルフディスターブ信号ＳＥＬＦＤＩＳＴがＨレベ
ルである場合には、リングオシレータ９５により、所定
の周期のクロック信号が発生する。ノードＮ１のクロッ
ク信号は、トランスミッションゲートＴＧ２を介して出
力される。
【００９２】ここで、行選択制御信号ＲＡＳＦとクロッ
ク信号ＣＬＫに基づく内部ロウアドレスストローブ信号
ｉｎｔ. ＲＡＳおよびアドレスホールド信号ＺＲＡＬＨ
ＯＬＤとの関係を図７を用いて説明する。
ク信号ＣＬＫに基づく内部ロウアドレスストローブ信号
ｉｎｔ. ＲＡＳおよびアドレスホールド信号ＺＲＡＬＨ
ＯＬＤとの関係を図７を用いて説明する。
【００９３】図７に示すように、セルフディスターブテ
ストにおいては、外部制御信号／ＲＡＳに応じて、行選
択制御信号ＲＡＳＦがＨレベルになり、内部ロウアドレ
スストローブ信号ｉｎｔ. ＲＡＳとしてクロック信号ｃ
１、ｃ２、…、ｃ４が発生する。
ストにおいては、外部制御信号／ＲＡＳに応じて、行選
択制御信号ＲＡＳＦがＨレベルになり、内部ロウアドレ
スストローブ信号ｉｎｔ. ＲＡＳとしてクロック信号ｃ
１、ｃ２、…、ｃ４が発生する。
【００９４】ここで、クロックｃ４がＨレベルである状
態で、外部制御信号／ＲＡＳに応答して行選択制御信号
ＲＡＳＦがＬレベルになったとする。この場合、図６に
示すラッチ回路９６を備えることにより、図７に示すよ
うに、クロック信号ｃ４の活性時間が保証される。ま
た、これに応じて、アドレスホールド信号ＺＲＡＬＨＯ
ＬＤの活性期間も保証される。これにより、不完全な内
部ロウアドレスストローブ信号による誤動作を防止する
ことができる。
態で、外部制御信号／ＲＡＳに応答して行選択制御信号
ＲＡＳＦがＬレベルになったとする。この場合、図６に
示すラッチ回路９６を備えることにより、図７に示すよ
うに、クロック信号ｃ４の活性時間が保証される。ま
た、これに応じて、アドレスホールド信号ＺＲＡＬＨＯ
ＬＤの活性期間も保証される。これにより、不完全な内
部ロウアドレスストローブ信号による誤動作を防止する
ことができる。
【００９５】
【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、セルフディスターブテストに代表され
る特定テストモード時において、内部でショートサイク
ルのクロック信号を発生させることができるため、多く
のテスト回数が必要とされるテストモードにおいては、
テスト時間を短縮することができる。
憶装置によれば、セルフディスターブテストに代表され
る特定テストモード時において、内部でショートサイク
ルのクロック信号を発生させることができるため、多く
のテスト回数が必要とされるテストモードにおいては、
テスト時間を短縮することができる。
【００９６】また、長周期のクロック信号しか発生でき
ない試験装置であっても、デバイス内部でショートサイ
クルのディスターブテストが行なえるため、短周期のク
ロック信号を発生することができる試験装置とのテスト
結果の相関を取ることができる。
ない試験装置であっても、デバイス内部でショートサイ
クルのディスターブテストが行なえるため、短周期のク
ロック信号を発生することができる試験装置とのテスト
結果の相関を取ることができる。
【００９７】さらに、請求項２に係る半導体記憶装置
は、請求項１に係る半導体記憶装置であって、テストモ
ード時において、外部アドレスをラッチすることができ
るため、外部から与えられる任意のアドレスに対応して
繰返しテストを実施することができる。
は、請求項１に係る半導体記憶装置であって、テストモ
ード時において、外部アドレスをラッチすることができ
るため、外部から与えられる任意のアドレスに対応して
繰返しテストを実施することができる。
【図１】 本発明の実施の形態１の半導体記憶装置１０
０の主要部の構成を示す概略ブロック図である。
０の主要部の構成を示す概略ブロック図である。
【図２】 テストモードにおける半導体記憶装置１００
の動作についてのタイミングチャートである。
の動作についてのタイミングチャートである。
【図３】 テストモードにおける半導体記憶装置１００
の動作についてのタイミングチャートである。
の動作についてのタイミングチャートである。
【図４】 テストモードにおける半導体記憶装置１００
の動作についてのタイミングチャートである。
の動作についてのタイミングチャートである。
【図５】 テストモードにおける半導体記憶装置１００
の動作についてのタイミングチャートである。
の動作についてのタイミングチャートである。
【図６】 実施の形態１における内部周期設定回路３の
具体的構成の一例を示す図である。
具体的構成の一例を示す図である。
【図７】 行選択制御信号ＲＡＳＦとクロック信号ＣＬ
Ｋに基づく内部ロウアドレスストローブ信号ｉｎｔ. Ｒ
ＡＳおよびアドレスホールド信号ＺＲＡＬＨＯＬＤとの
関係を示すタイミングチャートである。
Ｋに基づく内部ロウアドレスストローブ信号ｉｎｔ. Ｒ
ＡＳおよびアドレスホールド信号ＺＲＡＬＨＯＬＤとの
関係を示すタイミングチャートである。
【図８】 従来の半導体記憶装置２００の主要部の構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図９】 図８に示すメモリセルアレイ７の内部構成を
示す回路図である。
示す回路図である。
【図１０】 従来の半導体記憶装置におけるディスター
ブテストを実施するための構成を概略的に示す図であ
る。
ブテストを実施するための構成を概略的に示す図であ
る。
１ コントロール回路、２ テストモードコントロール
回路、３ 内部周期設定回路、４ アドレスラッチ回
路、７ メモリセルアレイ、１２ ロウデコーダ、１３
コラムデコーダ、１４ センスアンプ、１５ 入力バ
ッファ、１６ 出力バッファ、８ アドレス端子、１７
データ入出力端子、９０ 試験装置、９１ テストボ
ード、１００ 半導体記憶装置。
回路、３ 内部周期設定回路、４ アドレスラッチ回
路、７ メモリセルアレイ、１２ ロウデコーダ、１３
コラムデコーダ、１４ センスアンプ、１５ 入力バ
ッファ、１６ 出力バッファ、８ アドレス端子、１７
データ入出力端子、９０ 試験装置、９１ テストボ
ード、１００ 半導体記憶装置。
フロントページの続き (72)発明者 早川 吾郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (2)
- 【請求項１】 複数の行方向および複数の列方向に配置
される複数のメモリセルを含むメモリセルアレイを備え
る半導体記憶装置であって、 外部から受ける制御信号に応答して、特定のテストを実
施するためのテスト制御信号を発生するテスト制御手段
と、 前記テスト制御手段からのテスト制御信号に応答して、
所定の周期のクロック信号を繰返し発生するクロック発
生手段と、 前記クロック発生手段からの前記クロック信号に応答し
て、前記メモリセルアレイの行選択動作が活性化される
行選択手段とを備える半導体記憶装置。 - 【請求項２】 さらに、前記特定のテストの開始時に、
外部から受けるアドレスに対応する内部アドレス信号を
前記特定のテスト期間中ラッチするラッチ手段とを備
え、 前記行選択手段は、前記クロック信号に応答して活性化
され、前記ラッチした内部アドレス信号に対応する前記
メモリセルアレイの行を繰返し選択する選択動作を行な
う、請求項１記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242623A JPH1186596A (ja) | 1997-09-08 | 1997-09-08 | 半導体記憶装置 |
| US09/035,989 US6034904A (en) | 1997-09-08 | 1998-03-06 | Semiconductor memory device having selection circuit for arbitrarily setting a word line to selected state at high speed in test mode |
| TW087104184A TW384481B (en) | 1997-09-08 | 1998-03-20 | Semiconductor memory device |
| DE19813740A DE19813740A1 (de) | 1997-09-08 | 1998-03-27 | Halbleiterspeichervorrichtung |
| CN98107951A CN1120500C (zh) | 1997-09-08 | 1998-05-07 | 具有选择电路的半导体存储器 |
| KR1019980016652A KR100301645B1 (ko) | 1997-09-08 | 1998-05-09 | 테스트모드에있어서워드선을임의로또한고속으로선택상태로하는선택회로를갖는반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242623A JPH1186596A (ja) | 1997-09-08 | 1997-09-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186596A true JPH1186596A (ja) | 1999-03-30 |
Family
ID=17091818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9242623A Pending JPH1186596A (ja) | 1997-09-08 | 1997-09-08 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6034904A (ja) |
| JP (1) | JPH1186596A (ja) |
| KR (1) | KR100301645B1 (ja) |
| CN (1) | CN1120500C (ja) |
| DE (1) | DE19813740A1 (ja) |
| TW (1) | TW384481B (ja) |
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| US6295238B1 (en) | 1999-06-28 | 2001-09-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a circuit for fast operation |
| KR100605496B1 (ko) * | 1999-09-16 | 2006-07-31 | 삼성전자주식회사 | 반도체 메모리 장치의 로우 리던던시 인에이블신호 발생회로 및 방법 |
| KR100843208B1 (ko) | 2006-11-02 | 2008-07-02 | 삼성전자주식회사 | 반도체 칩 패키지 및 그 테스트 방법 |
| JP2012190506A (ja) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9805054D0 (en) * | 1998-03-11 | 1998-05-06 | Process Intelligence Limited | Memory test system with buffer memory |
| JP4125492B2 (ja) * | 2001-02-01 | 2008-07-30 | 株式会社日立製作所 | 半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法 |
| JP4179827B2 (ja) * | 2002-08-30 | 2008-11-12 | Ｎｅｃエレクトロニクス株式会社 | メモリのテスト回路 |
| JP2004185691A (ja) * | 2002-11-29 | 2004-07-02 | Nec Electronics Corp | 半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置 |
| JP2005174426A (ja) * | 2003-12-09 | 2005-06-30 | Micron Technology Inc | 選択可能メモリワード線の不活性化 |
| US7085658B2 (en) * | 2004-10-20 | 2006-08-01 | International Business Machines Corporation | Method and apparatus for rapid inline measurement of parameter spreads and defects in integrated circuit chips |
| CN100357926C (zh) * | 2005-08-29 | 2007-12-26 | 杭州华三通信技术有限公司 | 一种设备管理***及方法 |
| KR100945792B1 (ko) * | 2008-03-12 | 2010-03-08 | 주식회사 하이닉스반도체 | 어드레스 제어 회로를 포함하는 반도체 집적 회로 |
| KR101069672B1 (ko) * | 2009-04-20 | 2011-10-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 제어회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08227598A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置およびそのワード線選択方法 |
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| US5883843A (en) * | 1996-04-30 | 1999-03-16 | Texas Instruments Incorporated | Built-in self-test arrangement for integrated circuit memory devices |
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-
1997
- 1997-09-08 JP JP9242623A patent/JPH1186596A/ja active Pending
-
1998
- 1998-03-06 US US09/035,989 patent/US6034904A/en not_active Expired - Fee Related
- 1998-03-20 TW TW087104184A patent/TW384481B/zh not_active IP Right Cessation
- 1998-03-27 DE DE19813740A patent/DE19813740A1/de not_active Withdrawn
- 1998-05-07 CN CN98107951A patent/CN1120500C/zh not_active Expired - Fee Related
- 1998-05-09 KR KR1019980016652A patent/KR100301645B1/ko not_active IP Right Cessation
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| DE4400689C2 (de) * | 1994-01-12 | 1996-03-21 | Koch Alexander W Prof Dr Ing H | Vorrichtung und Verfahren zur Bestimmung von lokalen Eigenschaften eines teilweise ionisierten gasförmigen Mediums und von Schichtdicken |
| US6295238B1 (en) | 1999-06-28 | 2001-09-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a circuit for fast operation |
| US6614713B2 (en) | 1999-06-28 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a circuit for fast operation |
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| KR100843208B1 (ko) | 2006-11-02 | 2008-07-02 | 삼성전자주식회사 | 반도체 칩 패키지 및 그 테스트 방법 |
| JP2012190506A (ja) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| KR19990029190A (ko) | 1999-04-26 |
| KR100301645B1 (ko) | 2001-09-06 |
| US6034904A (en) | 2000-03-07 |
| DE19813740A1 (de) | 1999-03-11 |
| CN1211043A (zh) | 1999-03-17 |
| CN1120500C (zh) | 2003-09-03 |
| TW384481B (en) | 2000-03-11 |
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