KR101069672B1 - 반도체 메모리 장치의 어드레스 제어회로 - Google Patents

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Abstract

본 발명은 테스트용 어드레스 정보가 코딩된 코딩 정보를 테스트 신호에 따라 입력 받는 버퍼 블록; 상기 코딩 정보를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코더; 및 테스트 신호에 따라 상기 테스트 리프레시 어드레스를 래치하는 래치 블록을 구비하는 반도체 메모리 장치의 어드레스 제어회로를 제공한다.
Figure R1020090034181
리프레시 어드레스, 테스트

Description

반도체 메모리 장치의 어드레스 제어회로{ADDRESS CONTROL CIRCUIT FOR SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 어드레스 제어회로에 관한 것이다.
반도체 메모리 장치, 특히 휘발성 반도체 메모리 장치는 메모리 셀에 기록된 데이터가 시간이 경과함에 따라 원래의 데이터 레벨과 달라질 수 있다. 즉, 데이터 손실이 발생하게 된다.
따라서 반도체 메모리 장치는 메모리 셀에 기록된 데이터 레벨을 유지하기 위한 리프레시 동작이 필수적으로 이루어져야 한다.
반도체 메모리 장치의 리프레시 동작은 외부 명령에 따라 이루어지는 오토 리프레시(auto refresh)와 내부적으로 정해진 주기로 이루어지는 셀프 리프레시(self refresh)로 구분할 수 있다.
상기 셀프 리프레시는 외부 명령이 아닌 반도체 메모리 장치 내부적으로 이루어지므로 주기적인 리프레시 동작을 위한 리프레시 어드레스(refresh address)를 지정해주는 회로 구성을 필요로 한다.
따라서 반도체 메모리 장치에는 상기 리프레시 어드레스를 생성하고, 액티브 동작 즉, 리드(read) 또는 라이트(write) 동작을 위해 외부에서 입력된 노멀 어드레스(normal address)와 상기 리프레시 어드레스를 선택적으로 뱅크(bank)라 불리우는 메모리 영역에 공급하기 위한 회로로서, 어드레스 제어회로가 구비된다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 어드레스 제어회로(10)는 카운터 블록(11) 및 래치 블록(12)을 구비한다.
상기 카운터 블록(11)은 리프레시 신호(REF)를 카운트하여 리프레시 어드레스(RRA<0:12>)를 생성한다.
상기 래치 블록(12)은 액티브 펄스 신호(ATCP) 및 리프레시 신호(REF)에 따라 노멀 어드레스(AT<0:12>) 또는 리프레시 어드레스(RRA<0:12>)를 래치하여 상기 뱅크에 공급하기 위한 뱅크 어드레스(BX<0:12>)를 생성한다.
또한 도 1에 도시되어 있지는 않지만, 외부 어드레스를 입력 받기 위한 어드레스 버퍼 및 상기 어드레스 버퍼의 출력을 디코딩하여 상기 노멀 어드레스(AT<0:12>)를 생성하기 위한 디코더가 구비된다. 상기 어드레스 버퍼 특히, 리프레시 동작과 관련된 로우 어드레스(row address)를 입력 받는 어드레스 버퍼는 리프레시 동작시 전류 감소를 위해 동작이 중지된다.
상기 리프레시 어드레스(RRA<0:12>)는 상기 카운터 블록(11)에 의해 순차적으로 증가되는 어드레스이므로 리프레시 동작 과정에서 리프레시 어드레스(RRA<0:12>)의 값을 알 수 없으며, 외부에서 지정하는 것도 불가능하다.
이와 같이, 종래의 기술에 따른 반도체 메모리 장치는 리프레시 동작 과정에 서 리프레시 어드레스(RRA<0:12>)의 값을 알 수 없으며, 외부에서 지정하는 것도 불가능하므로 리프레시 동작시 불량이 발생되는 경우, 해당 불량 내역을 파악할 수 없는 문제점이 있다.
본 발명은 리프레시 어드레스 지정이 가능하여 리프레시 동작 테스트가 가능하도록 한 반도체 메모리 장치의 어드레스 제어회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로는 테스트용 어드레스 정보가 코딩된 코딩 정보를 테스트 신호에 따라 입력 받는 버퍼 블록; 상기 코딩 정보를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코더; 및 테스트 신호에 따라 상기 테스트 리프레시 어드레스를 래치하는 래치 블록을 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로는 액티브 모드에서 데이터 마스크 정보를 입력 받고, 테스트 모드에서 리프레시 어드레스를 입력 받도록 구성된 데이터 마스크 버퍼; 상기 코딩된 리프레시 어드레스를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코더; 및 상기 테스트 모드에서 상기 테스트 리프레시 어드레스를 래치하고, 상기 테스트 모드가 아닌 경우 노멀 리프레시 어드레스와 노멀 어드레스 중에서 하나를 래치하는 래치를 구비함을 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로는 데이터 마스크 정보 또는 테스트 리프레시 어드레스를 입력 받기 위한 데이터 마스크 버퍼; 리프레시 신호에 응답하여 노멀 리프레시 어드레스를 생성하는 카운터; 및 상기 테스트 리프레시 어드레스 및 상기 노멀 리프레시 어드레스를 선택적으로 래치하기 위한 래치를 구비하며, 반도체 메모리 장치의 액티브 동작이 이루어지지 않는 구간 동안 테스트 신호에 응답하여 상기 데이터 마스크 버퍼를 활성화시키고, 상기 활성화된 데이터 마스크 버퍼를 통해 입력된 상기 테스트 리프레시 어드레스가 상기 래치를 통해 래치되도록 구성됨을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 어드레스 제어방법은 데이터 마스크 버퍼를 갖는 반도체 메모리 장치의 어드레스 제어방법으로서, 목표값으로 코딩된 리프레시 어드레스를 테스트 신호에 응답하여 상기 데이터 마스크 버퍼를 통해 입력 받는 입력 단계; 상기 목표값으로 코딩된 리프레시 어드레스를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코딩 단계; 및 상기 테스트 신호에 응답하여 상기 테스트 리프레시 어드레스를 래치하는 래치 단계를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로는 리프레시 동작 테스트를 통해 불량 내역을 검출할 수 있으므로 수율 향상 및 성능 개선의 효과를 기대할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로(100)의 블록도이다.
도 2에 도시된 어드레스 제어회로(100)는 13 비트의 노멀 어드레스(AT<0:12>), 13 비트의 리프레시 어드레스(RRA<0:12>), 테스트 리프레시 어드레스(DMRA<0:12>) 및 4 비트의 데이터 마스크 정보(DM<0:3>)를 사용하기에 적합한 구성 예를 든 것이다.
상기 테스트 리프레시 어드레스(DMRA<0:12>)는 테스트 모드에서 상기 리프레시 어드레스(RRA<0:12>)를 대체하기 위한 것으로서, 외부에서 제공되는 4 비트의 데이터 마스크 정보(DM<0:3>)를 디코딩하여 생성되며 상세한 설명은 후술하기로 한다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로는 카운터 블록(11), 데이터 마스크 버퍼 블록(110), 디코더(120) 및 래치 블록(130)을 구비한다.
상기 카운터 블록(11)은 리프레시 신호(REF)를 카운트하여 리프레시 어드레스(RRA<0:12>)를 생성하며, 도 1에 도시된 종래기술과 동일하게 구현할 수 있다.
상기 데이터 마스크 버퍼 블록(110)은 복수개 즉, 상기 데이터 마스크 정보(DM<0:3>)의 비트 수만큼의 데이터 마스크 버퍼(111)를 구비한다. 상기 데이터 마스크 버퍼 블록(110)은 테스트 신호(TEST)에 응답하여 반도체 메모리 장치 외부에서 제공되는 데이터 마스크 정보(DM<0:3>)를 버퍼링하여 내부 데이터 마스크 정보(DM_IN<0:3>)를 출력하도록 구성된다.
상기 데이터 마스크 정보(DM<0:3>)는 반도체 메모리 장치의 리드 또는 라이트 동작 구간 이외에는 입력되지 않는다. 그리고 반도체 메모리 장치의 리드 또는 라이트 동작 여부는 데이터 입력 종료를 정의하는 신호(ENDINS)와 클럭(CLK)의 활성화를 정의하는 신호(CKEB_RAS)에 의해 알 수 있다. 즉, 데이터 입력 종료를 정의하는 신호(ENDINS)가 활성화되거나, 클럭의 활성화를 정의하는 신호(CKEB_RAS)가 비활성화된 경우 반도체 메모리 장치가 리드 또는 라이트 동작을 수행하지 않고 있음을 알 수 있다.
따라서 상기 데이터 마스크 버퍼 블록(110)은 데이터 마스크 정보(DM<0:3>)가 입력되지 않은 시간 즉, 반도체 메모리 장치의 리드 또는 라이트 동작이 이루어지지 않는 구간 동안 동작을 중지시켜 전류 소모를 최소화할 수 있도록 구성된다.
그리고 상기 데이터 마스크 버퍼 블록(110)은 리프레시 테스트를 진행할 경우에는 데이터 마스크 정보(DM<0:3>)를 입력 받기 위한 패드(pad)를 통해 코딩 정보 즉, 테스트를 진행하기 원하는 리프레스 어드레스를 입력 받아 내부 데이터 마스크 정보(DM_IN<0:3>)를 생성하도록 구성된다.
상기 데이터 마스크 버퍼 블록(110)은 데이터 입력 종료를 정의하는 신호(ENDINS)가 활성화되거나, 클럭의 활성화를 정의하는 신호(CKEB_RAS)가 비활성화된 경우 동작이 중지되지만, 테스트 신호(TEST)가 활성화되는 경우에는 상기 데이터 입력 종료를 정의하는 신호(ENDINS)와 클럭(CLK)의 활성화를 정의하는 신호(CKEB_RAS)와 상관없이 상기 코딩 정보를 입력 받을 수 있도록 구성된다.
상기 디코더(120)는 상기 테스트 신호(TEST)에 응답하여 상기 내부 데이터 마스크 정보(DM_IN<0:3>)를 디코딩하여 상기 테스트 리프레시 어드레스(DMRA<0:12>)를 생성하도록 구성된다. 이때 디코더(120)의 회로설계는 기설정된 데이터 마스크 정보(DM<0:3>)와 테스트 리프레시 어드레스(DMRA<0:12>)의 코딩/디코딩 테이블에 따른다.
상기 래치 블록(130)은 복수개 즉, 상기 테스트 리프레시 어드레스(DMRA<0:12>)의 비트 수만큼의 래치(131)를 구비한다.
상기 래치 블록(130)은 리프레시 신호(REF) 및 상기 테스트 신호(TEST)에 응답하여 상기 리프레시 어드레스(RRA<0:12>)와 상기 테스트 리프레시 어드레스(DMRA<0:12>) 중 하나를 선택하여 일반적인 리프레시 동작 또는 리프레시 테스트 동작을 위한 뱅크 어드레스(BX<0:12>)를 생성하도록 구성된다. 또한 상기 래치 블록(130)은 리프레시 신호(REF) 및 액티브 펄스 신호(ATCP)에 응답하여 노멀 어드레스(AT<0:12>)를 래치하여 액티브 동작 즉, 리드 또는 라이트 동작을 위한 뱅크 어드레스(BX<0:12>)를 생성하도록 구성된다. 상기 뱅크 어드레스(BX<0:12>)는 액티브 명령 또는 리프레시 명령 입력시 뱅크(bank)에서 사용되는 유효한 어드레스이다.
도 3은 도 2의 데이터 마스크 버퍼(111)의 회로도이다.
도 3은 데이터 마스크 정보(DM<0>)를 입력 받는 데이터 마스크 버퍼(111)를도시한 것으로서, 나머지 데이터 마스크 정보들(DM<1:3>)을 입력 받는 데이터 마스크 버퍼들 또한 상기 데이터 마스크 버퍼(111)와 동일하게 구현할 수 있다. 데이터 입력 종료를 정의하는 신호(ENDINS), 클럭(CLK)의 활성화를 정의하는 신호(CKEB_RAS) 및 테스트 신호(TEST)는 모든 데이터 마스크 버퍼(111)에 공통 입력된다.
도 3에 도시된 바와 같이, 상기 데이터 마스크 버퍼(111)는 버퍼 회로 부(111-1) 및 동작 제어부(111-2)를 구비한다.
상기 버퍼 회로부(111-1)는 제 1 내지 제 4 트랜지스터(M1 ~ M4) 및 제 1 인버터(IV1)로 구성할 수 있다. 상기 버퍼 회로부(111-1)는 상기 데이터 마스크 정보(DM<0>)를 버퍼링하여 내부 데이터 마스크 정보(DM_IN<0>)를 출력한다. 상기 버퍼 회로(111-1)는 일 예를 든 것일 뿐, 일반적인 버퍼 회로의 구성을 적용하는 것도 가능하다.
상기 동작 제어부(111-2)는 제 1 및 제 2 노아 게이트(NR1, NR2) 및 제 2 인버터(IV2)로 구성할 수 있다. 상기 동작 제어부(111-2)는 데이터 입력 종료를 정의하는 신호(ENDINS), 클럭(CLK)의 활성화를 정의하는 신호(CKEB_RAS) 및 테스트 신호(TEST)의 조합에 따라 상기 버퍼 회로(111-1)의 활성화(동작 가능 상태) 또는 비활성화(동작 중지 상태)를 제어하도록 구성된다.
상기 동작 제어부(111-2)는 테스트 신호(TEST)가 로우 레벨로 비활성화된 상태에서, 데이터 입력 종료를 정의하는 신호(ENDINS)가 하이 레벨로 활성화되거나, 클럭의 활성화를 정의하는 신호(CKEB_RAS)가 하이 레벨로 비활성화되면 로우 레벨 신호를 출력하여 제 4 트랜지스터(M4)를 턴 오프 시킨다. 상기 제 4 트랜지스터(M4)가 턴 오프 되므로 버퍼 회로부(111-1)가 비활성화되어 외부에서 입력되는 데이터 마스크 정보(DM<0>)와 상관없이 내부 데이터 마스크 정보(DM_IN<0>)를 로우 레벨로 유지시킨다. 즉, 데이터 마스크 정보(DM<0>)의 입력을 차단한다.
한편, 동작 제어부(111-2)는 테스트 신호(TEST)가 하이 레벨로 활성화되면 데이터 입력 종료를 정의하는 신호(ENDINS) 및 클럭의 활성화를 정의하는 신 호(CKEB_RAS)와 상관없이 하이 레벨 신호를 출력하여 제 4 트랜지스터(M4)를 턴 온 시킨다. 상기 제 4 트랜지스터(M4)가 턴 온 되므로 버퍼 회로부(111-1)가 활성화되어 외부에서 입력되는 데이터 마스크 정보(DM<0>)를 버퍼링하여 내부 데이터 마스크 정보(DM_IN<0>)로서 출력한다.
도 4는 도 2의 래치(131)의 회로도이다.
도 4는 노멀 어드레스(AT<0>), 리프레시 어드레스(RRA<0>) 및 테스트 리프레시 어드레스(DMRA<0>)를 입력 받는 래치(131)를 도시한 것으로서, 나머지 노멀 어드레스(AT<1:12>), 리프레시 어드레스(RRA<1:12>) 및 테스트 리프레시 어드레스(DMRA<1:12>)를 입력 받는 래치들 또한 상기 래치(131)와 동일하게 구현할 수 있다. 액티브 펄스 신호(ATCP), 리프레시 신호(REF) 및 테스트 신호(TEST)는 모든 래치(131)에 공통 입력된다.
도 4에 도시된 바와 같이, 상기 래치(131)는 다중화부(131-1) 및 래치 회로부(131-2)를 구비한다.
상기 다중화부(131-1)는 테스트 신호(TEST)에 따라 리프레시 어드레스(RRA<0>)와 테스트 리프레시 어드레스(DMRA<0>) 중에서 하나를 선택하여 출력하도록 구성된다.
상기 다중화부(131-1)는 테스트 신호(TEST)가 하이 레벨로 활성화되면 상기 테스트 리프레시 어드레스(DMRA<0>)를 선택하여 출력하고, 테스트 신호(TEST)가 로우 레벨로 비활성화되면 리프레시 어드레스(RRA<0>)를 선택하여 출력한다.
상기 래치 회로부(131-1)는 제 1 낸드 게이트(ND11), 제 3 내지 제 6 인버 터(IV11 ~ IV14) 및 제 5 내지 제 12 트랜지스터(M11 ~ M18)로 구성할 수 있다. 상기 래치 회로부(131-1)는 리프레시 신호(REF)에 따라 상기 다중화부(131-1)의 출력 신호를 래치하여 뱅크 어드레스(BX<0>)를 생성하거나, 상기 리프레시 신호(REF) 및 액티브 펄스 신호(ATCP)에 따라 노멀 어드레스(AT<0>)를 래치하여 뱅크 어드레스(BX<0>)를 생성하도록 구성된다.
상기 래치 회로부(131-1)는 상기 리프레시 신호(REF)가 하이 레벨로 활성화되면 상기 다중화부(131-1)의 출력 신호를 래치하여 뱅크 어드레스(BX<0>)를 생성한다. 이때의 뱅크 어드레스(BX<0>)는 뱅크(Bank)에 공급되며, 일반적인 리프레시 동작 또는 리프레시 테스트 동작시 유효한 로우 어드레스(row address)로 사용된다.
상기 래치 회로부(131-1)는 상기 리프레시 신호(REF)가 로우 레벨로 비활성화되면, 액티브 펄스 신호(ATCP)가 하이 레벨로 활성화됨에 따라 노멀 어드레스(AT<0>)를 래치하여 뱅크 어드레스(BX<0>)를 생성한다. 이때의 뱅크 어드레스(BX<0>)는 뱅크(Bank)에 공급되며, 액티브 동작시 유효한 로우 어드레스(row address)로 사용된다.
종래기술의 설명에서 언급한 바와 같이, 반도체 메모리 장치의 어드레스 버퍼 특히, 로우 어드레스를 입력 받는 어드레스 버퍼는 리프레시 동작시 비활성화(동작 중지) 상태를 유지한다. 이는 본 발명의 경우에도 마찬가지이므로 회로 구성을 변경하지 않는 한 어드레스 버퍼를 통해 원하는 리프레시 어드레스를 입력할 수 없다.
따라서 본 발명은 데이터 마스크 정보(DM<0:3>)를 적절히 코딩(coding)하여 테스트 리프레시 어드레스(DMRA<0:12>)로서 사용할 수 있도록 하였다. 그리고 데이터 마스크 정보(DM<0:3>)의 코딩값을 원하는 테스트 리프레시 어드레스(DMRA<0:12>)로 디코딩할 수 있도록 설계된 디코더(120)를 구성하였다.
그리고 어드레스 버퍼가 리프레시 모드에서 동작할 수 있도록 함에 따른 회로 추가 및 설계 부담을 최소화할 수 있도록, 데이터 마스크 정보(DM<0:3>)를 입력 받는 데이터 마스크 버퍼 블록(110)을 테스트 신호(TEST)를 이용하여 리프레시 모드에서 동작할 수 있도록 하였다.
또한 테스트 신호(TEST)가 활성화되지 않는 경우 디코더(120)가 동작하지 않도록 하여 전류 소모를 줄일 수 있도록 하였다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로를 이용한 리프레시 테스트 동작을 설명하면 다음과 같다.
먼저, 리프레시 테스트 동작을 위해 테스트 신호(TEST)를 활성화시키고, 데이터 마스크 정보(DM<0:3>)를 반도체 메모리 장치에 입력시킨다. 즉, 데이터 마스크 정보(DM<0:3>) 입력을 위해 할당된 패드(pad)에 테스트하기 원하는 어드레스 값으로 코딩된 리프레시 어드레스 정보를 입력한다.
한편, 카운터 블록(11)은 리프레시 신호(REF)를 카운트하여 리프레시 어드레스(RRA<0:12>)를 생성한다.
상기 테스트 신호(TEST)가 활성화된 상태이므로, 데이터 마스크 버퍼 블록(110)의 데이터 마스크 버퍼(111)들이 데이터 마스크 정보(DM<0:3>)를 버퍼링하 여 내부 데이터 마스크 정보(DM_IN<0:3>)를 생성한다.
상기 테스트 신호(TEST)가 활성화된 상태이므로, 상기 내부 데이터 마스크 정보(DM_IN<0:3>)가 디코더(120)에 의해 디코딩되어 테스트 리프레시 어드레스(DMRA<0:12>)로서 래치 블록(130)에 입력된다.
상기 테스트 신호(TEST)가 활성화된 상태이므로, 래치 블록(130)의 모든 래치(131)들이 상기 테스트 리프레시 어드레스(DMRA<0:12>)를 래치하여 뱅크 어드레스(BX<0:12>)로서 출력한다.
상기 뱅크 어드레스(BX<0:12>) 즉, 로우 어드레스에 해당하는 워드 라인들이 활성화되어 리프레시가 이루어진다.
결국, 반도체 메모리 장치 외부에서 테스트하기 원하는 특정 로우 어드레스를 지정하여 리프레시 동작 테스트를 수행할 수 있고, 이를 통해 불량 내역을 검출할 수 있다.
한편, 테스트 신호(TEST)가 비활성화된 경우, 디코더(120)의 동작은 중지되고, 래치 블록(130)은 리프레시 신호(REF)에 따라 노멀 어드레스(AT<0:12>) 또는 리프레시 어드레스(RRA<0:12>)를 선택하여 뱅크 어드레스(BX<0:12>)를 생성한다. 그리고 데이터 마스크 버퍼 블록(110)은 액티브 동작시 실제 데이터 마스크 정보(DM<0:3>)를 입력 받아 내부 데이터 마스크 정보(DM_IN<0:3>)를 생성하여 데이터 마스크와 관련된 회로 구성으로 전달한다. 또한 상기 데이터 마스크 버퍼 블록(110)은 상술한 바와 같이, 리프레시 동작시 데이터 입력 종료를 정의하는 신호(ENDINS) 또는 클럭의 활성화를 정의하는 신호(CKEB_RAS)에 의해 동작이 중지된 다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 어드레스 제어회로(10)의 블록도,
도 2는 본 발명에 따른 반도체 메모리 장치의 어드레스 제어회로(100)의 블록도,
도 3은 도 2의 데이터 마스크 버퍼(111)의 회로도,
도 4는 도 2의 래치(131)의 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
11: 카운터 블록 110: 데이터 마스크 버퍼 블록
120: 디코더 130: 래치 블록

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  9. 액티브 모드에서 데이터 마스크 정보를 입력 받고, 테스트 모드에서 리프레시 어드레스를 입력 받도록 구성된 데이터 마스크 버퍼;
    코딩된 리프레시 어드레스를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코더; 및
    상기 테스트 모드에서 상기 테스트 리프레시 어드레스를 래치하고, 상기 테스트 모드가 아닌 경우 노멀 리프레시 어드레스와 노멀 어드레스 중에서 하나를 래치하는 래치를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는
    데이터 마스크 정보를 입력 받기 위한 데이터 마스크 패드를 구비하며,
    상기 데이터 마스크 버퍼는
    상기 액티브 모드에서 상기 데이터 마스크 패드를 통해 데이터 마스크 정보를 입력 받고, 상기 테스트 모드에서 상기 데이터 마스크 패드를 통해 상기 리프레시 어드레스를 입력 받도록 구성된 반도체 메모리 장치의 어드레스 제어회로.
  11. 제 9 항에 있어서,
    상기 데이터 마스크 버퍼는
    상기 코딩된 리프레스 어드레스의 비트 신호를 버퍼링하기 위한 버퍼 회로, 및
    상기 테스트 모드를 정의하는 테스트 신호에 따라 상기 버퍼 회로를 활성화시키는 동작 제어부를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
  12. 제 11 항에 있어서,
    상기 동작 제어부는
    반도체 메모리 장치가 액티브 동작을 수행함을 정의하는 신호 또는 상기 테스트 신호의 활성화에 응답하여 상기 버퍼 회로를 활성화시키도록 구성되는 반도체 메모리 장치의 어드레스 제어회로.
  13. 제 9 항에 있어서,
    상기 디코더는
    상기 테스트 신호의 비활성화에 응답하여 디코딩 동작을 중지하도록 구성되는 반도체 메모리 장치의 어드레스 제어회로.
  14. 삭제
  15. 삭제
  16. 데이터 마스크 정보 또는 테스트 리프레시 어드레스를 입력 받기 위한 데이 터 마스크 버퍼;
    리프레시 신호에 응답하여 노멀 리프레시 어드레스를 생성하는 카운터; 및
    상기 테스트 리프레시 어드레스 및 상기 노멀 리프레시 어드레스를 선택적으로 래치하기 위한 래치를 구비하며,
    반도체 메모리 장치의 액티브 동작이 이루어지지 않는 구간 동안 테스트 신호에 응답하여 상기 데이터 마스크 버퍼를 활성화시키고, 상기 활성화된 데이터 마스크 버퍼를 통해 입력된 상기 테스트 리프레시 어드레스가 상기 래치를 통해 래치되도록 구성된 반도체 메모리 장치의 어드레스 제어회로.
  17. 제 16 항에 있어서,
    상기 데이터 마스크 버퍼는
    상기 데이터 마스크 정보 또는 상기 테스트 리프레스 어드레스를 버퍼링하기 위한 버퍼 회로, 및
    반도체 메모리 장치가 액티브 동작을 수행함을 정의하는 신호 또는 상기 테스트 신호에 따라 상기 버퍼 회로를 활성화시키는 동작 제어부를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
  18. 제 16 항에 있어서,
    상기 어드레스 제어회로는
    상기 데이터 마스크 버퍼를 통해 입력된 상기 테스트 리프레시 어드레스를 디코딩하여 상기 래치로 전달하기 위한 디코더를 더 구비하며,
    상기 디코더는 상기 테스트 신호의 비활성화에 응답하여 디코딩 동작을 중지하도록 구성되는 반도체 메모리 장치의 어드레스 제어회로.
  19. 제 16 항에 있어서,
    상기 래치는 상기 테스트 신호에 따라 상기 테스트 리프레시 어드레스와 상기 노멀 리프레시 어드레스 중에서 하나를 선택하여 출력하는 다중화기, 및
    상기 리프레시 신호에 따라 상기 다중화기의 출력 신호를 래치하는 래치 회로를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
  20. 제 19 항에 있어서,
    상기 래치 회로는
    상기 리프레시 신호가 활성화된 경우 상기 다중화기의 출력 신호를 래치하고, 상기 리프레시 신호가 비활성화된 경우 노멀 어드레스를 래치하도록 구성된 반도체 메모리 장치의 어드레스 제어회로.
  21. 데이터 마스크 버퍼를 갖는 반도체 메모리 장치의 어드레스 제어방법으로서,
    목표값으로 코딩된 리프레시 어드레스를 테스트 신호에 응답하여 상기 데이터 마스크 버퍼를 통해 입력 받는 입력 단계;
    상기 목표값으로 코딩된 리프레시 어드레스를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코딩 단계; 및
    상기 테스트 신호에 응답하여 상기 테스트 리프레시 어드레스를 래치하는 래치 단계를 구비하는 반도체 메모리 장치의 어드레스 제어방법.
  22. 제 21 항에 있어서,
    상기 입력 단계는
    상기 테스트 신호의 비활성화 및 반도체 메모리 장치의 액티브 동작 모드를 정의하는 신호의 활성화에 응답하여 데이터 마스크 정보를 입력 받는 단계를 더 포함하는 반도체 메모리 장치의 어드레스 제어방법.
  23. 제 21 항에 있어서,
    상기 디코딩 단계는
    상기 테스트 신호의 비활성화에 응답하여 중지되는 반도체 메모리 장치의 어드레스 제어방법.
  24. 제 21 항에 있어서,
    상기 래치 단계는
    상기 테스트 신호의 활성화 또는 비활성화에 응답하여 상기 테스트 리프레시 어드레스와 노멀 리프레시 어드레스 중에서 하나를 선택하며,
    리프레시 신호의 활성화에 응답하여 상기 선택된 어드레스를 래치하고, 상기 리프레시 신호의 비활성화에 응답하여 노멀 어드레스를 래치하는 반도체 메모리 장치의 어드레스 제어방법.
  25. 제 24 항에 있어서,
    상기 테스트 리프레시 어드레스는 반도체 메모리 장치 외부에서 원하는 값으로 지정되고, 상기 노멀 리프레시 어드레스는 반도체 메모리 장치 내부에서 주기적으로 증가되는 반도체 메모리 장치의 어드레스 제어방법.
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