KR101069672B1 - 반도체 메모리 장치의 어드레스 제어회로 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000012360 testing method Methods 0.000 claims abstract description 118
- 239000000872 buffer Substances 0.000 claims abstract description 64
- 230000004044 response Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 16
- 230000004913 activation Effects 0.000 claims description 14
- 230000009849 deactivation Effects 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims 2
- 230000003139 buffering effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- NQQVFXUMIDALNH-UHFFFAOYSA-N picloram Chemical compound NC1=C(Cl)C(Cl)=NC(C(O)=O)=C1Cl NQQVFXUMIDALNH-UHFFFAOYSA-N 0.000 description 5
- 238000013461 design Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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Description
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- 액티브 모드에서 데이터 마스크 정보를 입력 받고, 테스트 모드에서 리프레시 어드레스를 입력 받도록 구성된 데이터 마스크 버퍼;코딩된 리프레시 어드레스를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코더; 및상기 테스트 모드에서 상기 테스트 리프레시 어드레스를 래치하고, 상기 테스트 모드가 아닌 경우 노멀 리프레시 어드레스와 노멀 어드레스 중에서 하나를 래치하는 래치를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
- 제 9 항에 있어서,상기 반도체 메모리 장치는데이터 마스크 정보를 입력 받기 위한 데이터 마스크 패드를 구비하며,상기 데이터 마스크 버퍼는상기 액티브 모드에서 상기 데이터 마스크 패드를 통해 데이터 마스크 정보를 입력 받고, 상기 테스트 모드에서 상기 데이터 마스크 패드를 통해 상기 리프레시 어드레스를 입력 받도록 구성된 반도체 메모리 장치의 어드레스 제어회로.
- 제 9 항에 있어서,상기 데이터 마스크 버퍼는상기 코딩된 리프레스 어드레스의 비트 신호를 버퍼링하기 위한 버퍼 회로, 및상기 테스트 모드를 정의하는 테스트 신호에 따라 상기 버퍼 회로를 활성화시키는 동작 제어부를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
- 제 11 항에 있어서,상기 동작 제어부는반도체 메모리 장치가 액티브 동작을 수행함을 정의하는 신호 또는 상기 테스트 신호의 활성화에 응답하여 상기 버퍼 회로를 활성화시키도록 구성되는 반도체 메모리 장치의 어드레스 제어회로.
- 제 9 항에 있어서,상기 디코더는상기 테스트 신호의 비활성화에 응답하여 디코딩 동작을 중지하도록 구성되는 반도체 메모리 장치의 어드레스 제어회로.
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- 데이터 마스크 정보 또는 테스트 리프레시 어드레스를 입력 받기 위한 데이 터 마스크 버퍼;리프레시 신호에 응답하여 노멀 리프레시 어드레스를 생성하는 카운터; 및상기 테스트 리프레시 어드레스 및 상기 노멀 리프레시 어드레스를 선택적으로 래치하기 위한 래치를 구비하며,반도체 메모리 장치의 액티브 동작이 이루어지지 않는 구간 동안 테스트 신호에 응답하여 상기 데이터 마스크 버퍼를 활성화시키고, 상기 활성화된 데이터 마스크 버퍼를 통해 입력된 상기 테스트 리프레시 어드레스가 상기 래치를 통해 래치되도록 구성된 반도체 메모리 장치의 어드레스 제어회로.
- 제 16 항에 있어서,상기 데이터 마스크 버퍼는상기 데이터 마스크 정보 또는 상기 테스트 리프레스 어드레스를 버퍼링하기 위한 버퍼 회로, 및반도체 메모리 장치가 액티브 동작을 수행함을 정의하는 신호 또는 상기 테스트 신호에 따라 상기 버퍼 회로를 활성화시키는 동작 제어부를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
- 제 16 항에 있어서,상기 어드레스 제어회로는상기 데이터 마스크 버퍼를 통해 입력된 상기 테스트 리프레시 어드레스를 디코딩하여 상기 래치로 전달하기 위한 디코더를 더 구비하며,상기 디코더는 상기 테스트 신호의 비활성화에 응답하여 디코딩 동작을 중지하도록 구성되는 반도체 메모리 장치의 어드레스 제어회로.
- 제 16 항에 있어서,상기 래치는 상기 테스트 신호에 따라 상기 테스트 리프레시 어드레스와 상기 노멀 리프레시 어드레스 중에서 하나를 선택하여 출력하는 다중화기, 및상기 리프레시 신호에 따라 상기 다중화기의 출력 신호를 래치하는 래치 회로를 구비하는 반도체 메모리 장치의 어드레스 제어회로.
- 제 19 항에 있어서,상기 래치 회로는상기 리프레시 신호가 활성화된 경우 상기 다중화기의 출력 신호를 래치하고, 상기 리프레시 신호가 비활성화된 경우 노멀 어드레스를 래치하도록 구성된 반도체 메모리 장치의 어드레스 제어회로.
- 데이터 마스크 버퍼를 갖는 반도체 메모리 장치의 어드레스 제어방법으로서,목표값으로 코딩된 리프레시 어드레스를 테스트 신호에 응답하여 상기 데이터 마스크 버퍼를 통해 입력 받는 입력 단계;상기 목표값으로 코딩된 리프레시 어드레스를 디코딩하여 테스트 리프레시 어드레스를 생성하는 디코딩 단계; 및상기 테스트 신호에 응답하여 상기 테스트 리프레시 어드레스를 래치하는 래치 단계를 구비하는 반도체 메모리 장치의 어드레스 제어방법.
- 제 21 항에 있어서,상기 입력 단계는상기 테스트 신호의 비활성화 및 반도체 메모리 장치의 액티브 동작 모드를 정의하는 신호의 활성화에 응답하여 데이터 마스크 정보를 입력 받는 단계를 더 포함하는 반도체 메모리 장치의 어드레스 제어방법.
- 제 21 항에 있어서,상기 디코딩 단계는상기 테스트 신호의 비활성화에 응답하여 중지되는 반도체 메모리 장치의 어드레스 제어방법.
- 제 21 항에 있어서,상기 래치 단계는상기 테스트 신호의 활성화 또는 비활성화에 응답하여 상기 테스트 리프레시 어드레스와 노멀 리프레시 어드레스 중에서 하나를 선택하며,리프레시 신호의 활성화에 응답하여 상기 선택된 어드레스를 래치하고, 상기 리프레시 신호의 비활성화에 응답하여 노멀 어드레스를 래치하는 반도체 메모리 장치의 어드레스 제어방법.
- 제 24 항에 있어서,상기 테스트 리프레시 어드레스는 반도체 메모리 장치 외부에서 원하는 값으로 지정되고, 상기 노멀 리프레시 어드레스는 반도체 메모리 장치 내부에서 주기적으로 증가되는 반도체 메모리 장치의 어드레스 제어방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090034181A KR101069672B1 (ko) | 2009-04-20 | 2009-04-20 | 반도체 메모리 장치의 어드레스 제어회로 |
US12/494,474 US7920437B2 (en) | 2009-04-20 | 2009-06-30 | Address control circuit of semiconductor memory apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090034181A KR101069672B1 (ko) | 2009-04-20 | 2009-04-20 | 반도체 메모리 장치의 어드레스 제어회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100115551A KR20100115551A (ko) | 2010-10-28 |
KR101069672B1 true KR101069672B1 (ko) | 2011-10-04 |
Family
ID=42980886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090034181A KR101069672B1 (ko) | 2009-04-20 | 2009-04-20 | 반도체 메모리 장치의 어드레스 제어회로 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7920437B2 (ko) |
KR (1) | KR101069672B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102194791B1 (ko) | 2013-08-09 | 2020-12-28 | 에스케이하이닉스 주식회사 | 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100474421B1 (ko) * | 2000-08-31 | 2005-03-14 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 및 그 테스트 방법과 테스트 회로 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69532376T2 (de) * | 1995-05-31 | 2004-06-09 | United Memories, Inc., Colorado Springs | Schaltung und Verfahren zum Zugriff auf Speicherzellen einer Speicheranordnung |
JPH1186596A (ja) * | 1997-09-08 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
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JP4211922B2 (ja) * | 2003-06-13 | 2009-01-21 | パナソニック株式会社 | 半導体装置 |
JP4237038B2 (ja) | 2003-12-01 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
KR100714308B1 (ko) * | 2005-08-10 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기 |
US7292490B1 (en) * | 2005-09-08 | 2007-11-06 | Gsi Technology, Inc. | System and method for refreshing a DRAM device |
KR100646271B1 (ko) * | 2005-12-08 | 2006-11-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
2009
- 2009-04-20 KR KR1020090034181A patent/KR101069672B1/ko active IP Right Grant
- 2009-06-30 US US12/494,474 patent/US7920437B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100474421B1 (ko) * | 2000-08-31 | 2005-03-14 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 및 그 테스트 방법과 테스트 회로 |
Also Published As
Publication number | Publication date |
---|---|
US20100265784A1 (en) | 2010-10-21 |
KR20100115551A (ko) | 2010-10-28 |
US7920437B2 (en) | 2011-04-05 |
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Legal Events
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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E601 | Decision to refuse application | ||
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J201 | Request for trial against refusal decision | ||
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
Payment date: 20180822 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
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