JP2000322887A - 書込みインタラプト書込み機能を有する同期式dram半導体装置 - Google Patents
書込みインタラプト書込み機能を有する同期式dram半導体装置Info
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Abstract
式DRAM半導体装置を提供する。 【解決手段】 データを貯蔵する第1メモリブロック
と、前記第1メモリブロックに貯蔵されたデータを感知
する第1感知増幅器と、前記第1感知増幅器に連結さ
れ、各々複数個の入出力線を具備する第1及び第2入出
力線グループと、外部から入力される書込み信号及び内
部クロック信号を入力し、書込みインタラプト書込み信
号を発生して前記第1感知増幅器に提供する書込みイン
タラプト書込み信号発生部とを具備する。
Description
特に書込みインタラプト書込み(write-interrupt-writ
e)機能を有するダブルデータレート(double data rat
e:以下、DDRと略する)同期式DRAM半導体装置に関す
る。
タラプト書込み機能を有している。書込みインタラプト
書込み機能とは、二つの入出力線グループ中一つの入出
力線グループを通じて外部から入力されたデータがメモ
リブロックに書込まれている途中で、前記書込み動作を
止め他の入出力線グループを通じて外部から入力される
他のデータを前記メモリブロックに書込む機能である。
DDR同期式DRAM半導体装置では外部から入力されるデー
タは外部クロック信号のクロックが2サイクル過ぎた
後、前記入出力線グループに載せられる。ところが、従
来はこれを考えずに書込みインタラプト書込み機能を遂
行するにつれて望ましくないデータがメモリブロックに
書込まれてDDR同期式DRAM半導体装置の不良を招く場合
があった。
する技術的課題は、書込みインタラプト書込み機能を正
確に遂行する同期式DRAM半導体装置を提供することであ
る。
るために本発明は、第1メモリブロック、第1感知増幅
器、第1及び第2入出力線グループ、及び書込みインタ
ラプト書込み信号発生部を具備する。第1メモリブロッ
クはデータを貯蔵する。第1感知増幅器は前記第1メモ
リブロックに貯蔵されたデータを感知する。第1及び第
2入出力線グループは前記第1感知増幅器に連結され、
各々複数個の入出力線を具備する。書込みインタラプト
信号発生部は外部から入力される書込み信号及び内部ク
ロック信号を入力し、書込みインタラプト書込み信号を
発生して前記第1感知増幅器に提供する。前記第1入出
力線グループが活性化された状態で前記書込み信号が最
初にイネーブルされて、外部から入力されるデータが前
記第1メモリブロックに書込まれている途中で、前記第
2入出力線グループを通じて前記第1メモリブロックに
データを書込むために前記書込み信号が二番目にイネー
ブルされる場合、前記書込みインタラプト書込み信号発
生部は、前記書込み信号が二番目にイネーブルされてか
ら前記内部クロック信号が所定サイクル過ぎた後前記書
込みインタラプト書込み信号をイネーブルさせ、その直
後に前記第1入出力線グループはプリチャージされる。
は、前記書込み信号と前記内部クロック信号を入力し、
前記内部クロック信号に応答して前記書込み信号を前記
内部クロック信号の所定サイクルだけ延ばす信号遅延部
と、前記信号遅延部に連結され、前記内部クロック信号
を入力し前記内部クロック信号と前記信号遅延部の出力
に応答して前記書込みインタラプト書込み信号をパルス
として発生するパルス発生部とを具備する。
蔵する第2メモリブロック、前記第2メモリブロックに
貯蔵されたデータを感知する第2感知増幅器、前記第2
感知増幅器に連結され、各々複数個の入出力線を具備す
る第3及び第4入出力線グループを具備し、前記第1入
出力線グループが活性化またはプリチャージされる時前
記第3入出力線グループが同時に活性化またはプリチャ
ージされ、前記第2入出力線グループが活性化またはプ
リチャージされる時前記第4入出力線グループが同時に
活性化またはプリチャージされる。前記本発明によって
同期式DRAM半導体装置は書込みインタラプト書込み機能
を正確に遂行する。
が示された添付図面を参照して本発明をより詳細に説明
する。本発明はしかし、多様な形態で具体化されるもの
であって、説明される実施形態に限って解釈してはいけ
ない。むしろ、本実施形態は本開示が徹底的かつ完全
で、この分野で通常の知識を有する者に本発明の範囲が
十分に伝達されるように提供される。全般的に同じ番号
は同じ素子を示す。さらに、ここに示され記述された各
実施形態はその相補的な実施形態を含む。
DDR同期式DRAM半導体装置101は書込みインタラプト
書込み信号発生部111、カラム選択線制御部121、
第1及び第2メモリブロック131、132、第1及び
第2感知増幅器141、142、第1乃至第8入出力線
IO1〜IO8及び入出力バッファ151を具備する。第1
及び第2入出力線IO1、IO2は第1入出力線グループ、
第3及び第4入出力線IO3、IO4は第2入出力線グルー
プ、第5及び第6入出力線IO5、IO6は第3入出力線グ
ループ、第7及び第8入出力線IO7、IO8は第4入出力
線グループと呼ぶことにする。
にアドレス信号Add及び外部クロック信号CLKが印加され
る。外部クロック信号CLKはDDR同期式DRAM半導体装置1
01の内部に適した内部クロック信号PCLKに変わる。ア
ドレス信号Addは第1及び第2メモリブロック131、
132に備わる多数個のメモリセル(図示せず)の中の一
部を選択する。外部から入力されるデータDinは入出力
バッファ151と第1乃至第8入出力線IO1〜IO8及び
第1及び第2感知増幅器141、142を通じてアドレ
ス信号Addにより選定されたメモリセルに書込まれる。
この際、データDinは内部クロック信号PCLKに同期され
て書込みや読出される。
1は信号遅延部113及びパルス発生部115を具備す
る。信号遅延部113はモード信号MODE、書込み信号PW
RF、PWR、チップ選択信号PCS、カラム制御信号PCF、内
部クロック信号PCLK、DDR設定信号PDDR及び電源電圧感
知信号PVCCHを入力し、信号DO1、P1、P2、P3、SDR_
PWIを出力する。書込みインタラプト書込み信号発生部
111は書込みインタラプト書込み機能を遂行するため
に書込み信号PWRF、PWRがイネーブルされれば内部クロ
ック信号PCLKが2サイクル過ぎるとすぐに信号DO1を発
生する。モード信号MODEはDDR同期式DRAM半導体装置1
01の出力モードを設定する。例えば、モード信号MODE
が論理ハイであればDDR同期式DRAM半導体装置101か
ら一回に出力されるデータは4個で、モード信号MODEが
論理ローであればDDR同期式DRAM半導体装置101から
一回に出力されるデータは8個以上、例えば、8個、1
6個、32個、64個になりうる。DDR設定信号PDDRはD
DR同期式DRAM半導体装置101のデータレートモードを
設定する。例えば、DDR設定信号PDDRが論理ハイであれ
ば、DDR同期式DRAM半導体装置101はDDRモードで動作
し、DDR設定信号PDDRが論理ローであれば、DDR同期式DR
AM半導体装置101はシングルデータレートモードで動
作する。書込み信号PWRFは書込み信号PWRと同じ機能を
有する信号で、書込み信号PWRFが書込み信号PWRより先
に発生される。
ップ選択信号PCS、カラム制御信号PCF、内部クロック信
号PCLK、DDR設定信号PDDR及び信号DO1、P1、P2を入
力し、書込みインタラプト書込み信号PWIWを発生する。
書込みインタラプト書込み信号PWIWはパルスとして発生
される。信号遅延部113とパルス発生部115に対し
ては図2を通じて詳細に説明する。
信号PCLKを入力され、書込みインタラプト書込み信号発
生部111から信号P1、P3、DO1、SDR_PWI、MRS_PWI
を入力され、カラム選択線制御信号PWICSLを発生する。
カラム選択線制御信号PWICSLは書込みインタラプト書込
み信号PWIWが発生すると、プリチャージされた入出力線
グループに印加されるカラム選択線信号をディセーブル
する。カラム選択線制御部121はカラム選択線制御信
号PWICSLを発生させることによって、書込みインタラプ
ト書込み機能がより正確に遂行されるように補助的役割
をする。
ト書込み信号発生部111の詳細回路図である。図2を
参照すれば、書込みインタラプト書込み信号発生部11
1は信号遅延部113とパルス発生部115とを具備す
る。信号遅延部113は伝送ゲート311〜316、イ
ンバータ321〜325、330、NANDゲート331、
332、ラッチ回路351〜355、NMOSトランジスタ
361〜363及びPMOSトランジスタ371、372を
具備する。
1はモード信号MODEによりゲートされる。もし、モード
信号MODEが論理ハイであれば、即ち、DDR同期式DRAM半
導体装置101の出力データが4であれば、伝送ゲート
311はターンオンされて書込み信号PWRFを通過させNM
OSトランジスタ361はターンオフされる。反対に、モ
ード信号MODEが論理ローであれば、即ち、DDR同期式DRA
M半導体装置101の出力データが4でなければ、伝送
ゲート311はターンオフされて書込み信号PWRFを遮断
する。同時にNMOSトランジスタ361はターンオンされ
るのでNANDゲート331の出力は他の入力信号に関係な
く常に論理ハイで維持される。NANDゲート331は伝送
ゲート311から出力される書込み信号PWRF、チップ選
択信号PCS及びカラム制御信号PCFを入力しこれらを否定
論理積して信号SDR-PWIを発生する。インバータ322
は信号SDR-PWIを反転させて信号P2を発生する。
反転されて伝送ゲート312に入力される。伝送ゲート
312は内部クロック信号PCLKによりゲートされる。即
ち、伝送ゲート312は内部クロック信号PCLKが論理ロ
ーであればターンオンされて書込み信号PWRを通過させ
る。ラッチ回路355は伝送ゲート312を通過した書
込み信号PWRを反転及びラッチして信号P1を発生する。
NANDゲート332はDDR設定信号PDDR、内部クロック信
号PCLK及び信号P1を入力しこれらを否定論理積して出
力する。DDR同期式DRAM半導体装置101がDDRモードで
動作する場合、DDR設定信号PDDRは論理ハイになる。DDR
同期式DRAM半導体装置101にデータを書込もうとする
場合、即ち、書込みモードの場合、書込み信号PWRF、PW
Rは論理ハイになる。このように、DDR同期式DRAM半導体
装置101がDDRモード及び書込みモードで動作する場
合、NANDゲート332の出力は内部クロック信号PCLKに
応答して出力される。即ち、NANDゲート332の出力は
内部クロック信号PCLKが論理ハイであれば論理ローにな
り、内部クロック信号PCLKが論理ローであれば論理ハイ
になる。
ゲート332の出力によりゲートされて信号P2を出力
する。信号P2が伝送ゲート313に入力された状態でN
ANDゲート332の出力が論理ローであれば伝送ゲート
313はターンオンされて信号P2を出力してラッチ回
路351にラッチする。次に、NANDゲート332の出力
が論理ローから論理ハイに遷移すれば伝送ゲート313
はターンオフされ、伝送ゲート314がターンオンされ
てラッチ回路351の出力をラッチ回路352にラッチ
する。次に、NANDゲート332の出力が論理ハイから論
理ローに遷移すれば伝送ゲート314はターンオフさ
れ、伝送ゲート315がターンオンされてラッチ回路3
52の出力をラッチ回路353にラッチする。次に、NA
NDゲート332の出力が論理ローから論理ハイに遷移す
れば伝送ゲート315はターンオフされ、伝送ゲート3
16がターンオンされてラッチ回路353の出力をラッ
チ回路354にラッチする。即ち、信号P2が伝送ゲー
ト313に入力されてから内部クロック信号PCLKが2サ
イクル過ぎれば信号P2はラッチ回路354から出力さ
れる。
圧感知信号PVCCHによりゲートされる。電源電圧感知信
号PCCHはインバータ330により反転されてNMOSトラン
ジスタ362、363に印加される。DDR同期式DRAM半
導体装置101は外部から入力される電源電圧Vccを感
知し、電源電圧Vccが所定レベルより低ければ電源電圧
感知信号PVCCHを論理ローにし、電源電圧Vccが所定レベ
ルより高ければ電源電圧感知信号PVCCHを論理ハイにす
る。従って、電源電圧感知信号PVCCHが論理ローであれ
ばNMOSトランジスタ362、363はターンオンされる
ので、ラッチ回路351、353の入力は常に論理ロー
になって信号DO1を論理ローにし、電源電圧感知信号PV
CCHが論理ハイであればNMOSトランジスタ362、36
3はターンオフされるのでラッチ回路351、353の
入力は伝送ゲート313、315の出力に従う。
発生部115から出力される書込みインタラプト読出し
信号WIRによりゲートされる。書込みインタラプト読出
し信号WIRが論理ローであればPMOSトランジスタ37
1、372はターンオンされるのでラッチ回路352、
354の入力は論理ハイになって信号DO1を論理ローに
し、書込みインタラプト読出し信号WIRが論理ハイであ
ればPMOSトランジスタ371、372はターンオフされ
るのでラッチ回路352、354の入力は伝送ゲート3
14、316の出力に従う。
113を通過しながら内部クロック信号PCLKの2サイク
ル分だけ遅延される。パルス発生部115はNANDゲート
333〜341、インバータ326〜329、インバー
タチェーン381、382を具備する。インバータ32
6はDDR設定信号PDDRを反転させる。NANDゲート334
はDDR設定信号PDDRと内部クロック信号PCLK及び信号P1
を入力しこれらを否定論理積する。NANDゲート335は
信号P1、P2、インバータ326の出力及び内部クロッ
ク信号PCLKを入力しこれらを否定論理積する。NANDゲー
ト336はNANDゲート334、335の出力を否定論理
積する。インバータチェーン381はNANDゲート336
の出力を所定時間遅延及び反転させる。NANDゲート33
7はNANDゲート336の出力とインバータチェーン38
1の出力を否定論理積する。
ェーン381はパルス発生機能を有する。前記パルス発
生過程を説明する。NANDゲート337とインバータチェ
ーン381はNANDゲート336の出力が論理ローから論
理ハイに遷移する時だけパルスを発生する。NANDゲート
336の出力が論理ローであれば、インバータチェーン
381の出力は論理ハイである。するとNANDゲート33
7は論理ハイを出力する。その途中でNANDゲート336
の出力が論理ローから論理ハイに遷移すればその瞬間NA
NDゲート337の入力は全て論理ハイになるのでNANDゲ
ート337の出力は論理ローになる。しかし、すぐイン
バータチェーン381の出力は論理ハイから論理ローに
遷移するのでNANDゲート337の出力は再び論理ハイに
なる。従って、NANDゲート337からローパルスが発生
される。
力と信号P2を入力しこれらを否定論理積して信号MRS_P
WIを発生する。インバータ327は書込み信号PWRFを反
転させる。NANDゲート333はチップ選択信号PCSとカ
ラム制御信号PCF及びインバータ327の出力を入力し
これらを否定論理積する。インバータ328はNANDゲー
ト333の出力を反転させる。NANDゲート340はイン
バータ328の出力と内部クロック信号PCLK及び信号P
1を入力しこれらを否定論理積して書込みインタラプト
読出し信号WIRを発生する。インバータ329は書込み
インタラプト読出し信号WIRを反転させる。インバータ
チェーン382はインバータ329の出力を所定時間遅
延及び反転させる。NANDゲート341はインバータ32
9の出力とインバータチェーン382の出力を否定論理
積する。インバータ329の出力が論理ローから論理ハ
イに遷移すればNANDゲート341からローパルスが発生
される。前記ローパルス発生方法はインバータチェーン
381とNANDゲート337の動作を通じて説明したこと
と同一である。NANDゲート338はNANDゲート337、
341の出力を入力しこれらを否定論理積して書込みイ
ンタラプト書込み信号PWIWを発生する。
号PWIWはパルス発生部115からハイパルスとして発生
される。図3は前記図1及び図2に示した信号のタイミ
ング図である。図3を参照して図1に示したDDR同期式D
RAM半導体装置101の動作を説明する。図3ではバー
スト長が8の場合を示した。外部から第1及び第2メモ
リブロック131、132にデータを書込みするため
に、先ずカラムアドレス信号Add(図3の321)の最上
位アドレスビットCA11をイネーブルさせる。すると第
1及び第3入出力線グループが活性化される。この状態
で書込み命令PWRFが最初にイネーブルされれば(図3の
311)それから内部クロック信号PCLKの1サイクルが
過ぎた時点(図3のt1)でデータストローブ信号DQSが論
理ハイとしてイネーブルされる。内部クロック信号PCLK
の時点(図3のt1)でデータストローブ信号DQSがイネー
ブルされるのは、DDR同期式DRAM半導体装置101の書
込み待ち時間が1に設定されているからである。データ
ストローブ信号DQSがイネーブルされれば、外部から第
1データDinがDDR同期式DRAM半導体装置101に入力さ
れる。第1データDinは書込み命令PWRFがイネーブルさ
れてから内部クロック信号PCLKの2サイクル過ぎた時点
(図3のt2)で活性化された第1及び第3入出力線グル
ープに載せられる。第1データDinが書込み命令PWRFが
イネーブルされてから内部クロック信号PCLKの2サイク
ルが過ぎた時点(図3のt2)で第1及び第3入出力線グ
ループに載せられる理由は、DDR同期式DRAM半導体装置
101は2ビット先取り(prefetch)方式を適用している
からである。
うとする場合、外部データDinが第1及び第3入出力線
グループを通じて第1及び第3メモリブロック131、
132に書込まれている途中でアドレス信号Add(図3の
322)の最上位アドレスビットCA11がディセーブル
されて第2及び第4入出力線グループを選択し、この状
態で書込み命令PWRFが二番目にイネーブルされる(図3
の312)。すると、書込みインタラプト書込み信号発
生部111は前記二番目にイネーブルされた書込み命令
PWRFを受け、それから内部クロック信号PCLKの2サイク
ルが過ぎた時点(図3のt4)で書込みインタラプト書込
み信号PWIWをイネーブルさせる。書込みインタラプト書
込み信号PWIWがイネーブルされれば第1及び第2感知増
幅器141、142は第1及び第3入出力線グループを
プリチャージして、第1及び第3入出力線グループを通
じて第1データDinが第1及び第2メモリブロック13
1、132に書込まれることを中断させる。そして外部
から第2データDinが第2及び第4入出力線グループを
通じて第1及び第2メモリブロック131、132に書
込まれる。
号PWIWは書込みインタラプト書込み機能を遂行するため
の書込み信号PWRFが入力されれば、それより内部クロッ
ク信号PCLKが2サイクル過ぎた時点(図3のt4)で発生
されて第1及び第3入出力線グループをプリチャージす
ることによって書込みインタラプト書込み機能が遂行さ
れる間に第1データが不要に第1及び第2メモリブロッ
ク131、132に書込まれなくなる。今まで128MB
DDR同期式DRAM半導体装置101に対してのみ説明した
が、本発明は128MB以外のDDR同期式DRAM半導体装置
に対しても同一に適用されうる。また、DDR同期式DRAM
半導体装置101は多様なバースト長さでも書込みイン
タラプト書込み機能を遂行することができる。
れ記述されたが、請求範囲により定義されたものであっ
て、本発明の思想及び範囲内で多様な変更がこの分野の
通常の知識を有する者により可能である。
インタラプト書込み機能を遂行するために第1及び第3
入出力線グループが活性化されて外部データDinが第1
及び第2メモリブロック131、132に書込まれてい
る途中で書込み信号PWRFが二番目にイネーブルされる場
合、書込みインタラプト書込み信号PWIWは書込み信号PW
RFが二番目にイネーブルされてから内部クロック信号PC
LKが2サイクル過ぎた後イネーブルされることによっ
て、その直後に第1及び第3入出力線グループはプリチ
ャージされて第1及び第3入出力線グループを通じて外
部データDinの第1及び第2メモリブロック131、1
32への書込み中断される。従って、DDR同期式DRAM半
導体装置101は正確なデータ書込み動作を遂行する。
M)半導体装置の概略的なブロック図である。
信号発生部の詳細回路図である。
図である。
Claims (6)
- 【請求項1】 データを貯蔵する第1メモリブロック
と、 前記第1メモリブロックに貯蔵されたデータを感知する
第1感知増幅器と、 前記第1感知増幅器に連結され、各々複数個の入出力線
を具備する第1及び第2入出力線グループと、 外部から入力される書込み信号及び内部クロック信号を
入力し、書込みインタラプト書込み信号を発生して前記
第1感知増幅器に提供する書込みインタラプト書込み信
号発生部とを具備し、 前記第1入出力線グループが活性化された状態で前記書
込み信号が最初にイネーブルされて、外部から入力され
るデータが前記第1メモリブロックに書込まれている途
中で、前記第2入出力線グループを通じて前記第1メモ
リブロックにデータを書込むために前記書込み信号が二
番目にイネーブルされる場合、前記書込みインタラプト
書込み信号発生部は、前記書込み信号が二番目にイネー
ブルされてから前記内部クロック信号が所定サイクルを
過ぎた後前記書込みインタラプト書込み信号をイネーブ
ルさせ、その直後に前記第1入出力線グループはプリチ
ャージされることを特徴とする同期式DRAM半導体装置。 - 【請求項2】 前記書込みインタラプト書込み信号発生
部は、 前記書込み信号と前記内部クロック信号を入力し、前記
内部クロック信号に応答して前記書込み信号を前記内部
クロック信号の所定サイクルだけ延ばす信号遅延部と、 前記信号遅延部に連結され、前記内部クロック信号を入
力し前記内部クロック信号と前記信号遅延部の出力に応
答して前記書込みインタラプト書込み信号をパルスとし
て発生するパルス発生部とを具備することを特徴とする
請求項1に記載の同期式DRAM半導体装置。 - 【請求項3】 前記信号遅延部は、 前記書込み信号及び内部クロック信号を入力し前記内部
クロック信号のロジックレベルが変わる時ごとに順次に
前記内部クロック信号によりゲートされる第1乃至第4
伝送ゲートと、 前記第1及び第4伝送ゲートに各々連結され前記第1乃
至第4伝送ゲートの出力をラッチする第1乃至第4ラッ
チ回路とを具備することを特徴とする請求項2に記載の
同期式DRAM半導体装置。 - 【請求項4】 前記パルス発生部は、 前記書込み信号及び内部クロック信号を組み合わせて出
力を発生する第1論理回路と、 前記第1論理回路の出力を入力する、奇数個のインバー
タからなるインバータチェーンと、 前記第1論理回路の出力と前記インバータチェーンの出
力を組み合わせて前記書込みインタラプト書込み信号を
発生する第2論理回路とを具備することを特徴とする請
求項2に記載の同期式DRAM半導体装置。 - 【請求項5】 前記同期式DRAM半導体装置は、 データを貯蔵する第2メモリブロックと、 前記第2メモリブロックに貯蔵されたデータを感知する
第2感知増幅器と、 前記第2感知増幅器に連結され、各々複数個の入出力線
を具備する第3及び第4入出力線グループを具備し、 前記第1入出力線グループが活性化またはプリチャージ
される時前記第3入出力線グループが同時に活性化また
はプリチャージされ、前記第2入出力線グループが活性
化またはプリチャージされる時前記第4入出力線グルー
プが同時に活性化またはプリチャージされることを特徴
とする請求項1に記載の同期式DRAM半導体装置。 - 【請求項6】 前記同期式DRAM半導体装置はDDR同期式D
RAM半導体装置であることを特徴とする請求項1に記載
の同期式DRAM半導体装置。
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