JP2012190506A - 半導体装置 - Google Patents
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Abstract
【課題】低周波数のクロックしか供給できないバーンインテスタを用いた場合であっても、テストに長時間を要するディスターブテストを、高周波数で実行可能な半導体装置を提供する。
【解決手段】テスト動作モードにおいて、ロウアドレスバッファ部１２ｄにより、第１のワード線の位置を示すロウアドレスを取り込む。制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。
【選択図】図１
【解決手段】テスト動作モードにおいて、ロウアドレスバッファ部１２ｄにより、第１のワード線の位置を示すロウアドレスを取り込む。制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。
【選択図】図１
Description
本発明は、テスト回路を備えた半導体装置に関する。
外部から供給されるクロック信号に同期して動作し、内部回路を活性化するコマンド（アクトコマンド）をクロック信号に同期して取り込み、内部回路を動作させ、内部回路を非活性化するコマンド（プリチャージコマンド）をクロック信号に同期して取り込み、内部回路の動作を停止させる同期式半導体装置がある。
従来、この同期式半導体装置に対して、製造工程に起因する初期不良を取り除き、安定した品質を得るため、バーンインテスタを用いて、バーンインテストが行われている。バーンインテストとは、半導体装置に対し、高温環境かつ高電圧下でダイナミック動作を繰り返し行わせることで、実使用状態よりも厳しいストレスを与え、劣化の発生を加速させる状態を作り出し、短時間で劣化性不良を生じさせるものである。
バーンインテスト時には、前記した高温と高電圧という加速を図る条件で、恒温糟において長時間のテストを行うため、簡易的なバーンインテスト用のテストボードを作るのが一般的である。このテストボードに、半導体装置を実装し、加速試験であるバーンインテストを行う。しかし、このことは、テスト対象となる半導体装置に印加する入力信号及び出力信号に種々の制限がかかることを意味する。その制限の一つとして、通常時の動作周波数よりも低速なクロック信号しか入力できないことが挙げられる。なぜなら、バーンインテスト用テストボードには、テスト対象の半導体装置を複数個搭載できるようにするのが効率的である。しかしながら、複数個の半導体装置を同時に動作させるため、バーンインテスタの駆動能力に対応して、共通のクロック信号の周波数を低周波数にする必要があるからである。
バーンインテスト時には、前記した高温と高電圧という加速を図る条件で、恒温糟において長時間のテストを行うため、簡易的なバーンインテスト用のテストボードを作るのが一般的である。このテストボードに、半導体装置を実装し、加速試験であるバーンインテストを行う。しかし、このことは、テスト対象となる半導体装置に印加する入力信号及び出力信号に種々の制限がかかることを意味する。その制限の一つとして、通常時の動作周波数よりも低速なクロック信号しか入力できないことが挙げられる。なぜなら、バーンインテスト用テストボードには、テスト対象の半導体装置を複数個搭載できるようにするのが効率的である。しかしながら、複数個の半導体装置を同時に動作させるため、バーンインテスタの駆動能力に対応して、共通のクロック信号の周波数を低周波数にする必要があるからである。
例えば、特許文献１において、バーンインテスト時、テストモードへのエントリに対応して、半導体装置内のテスト回路による自動試験が実施されることが開示されている（特許文献１の図５参照）。
ところで、メモリセルを複数備えた同期式半導体装置において、メモリセルが接続される所定のワード線（注目ワード線）を中心に、例えば、注目ワード線に隣接するワード線を所定時間だけ連続的に駆動し、注目ワード線に接続されるメモリセルのデータが書き変わるような、隣接するワード線と注目ワード線との間の干渉の程度をテストするディスターブテストが行なわれている。このディスターブテストは、全てのワード線を、順番に注目ワード線とする必要があることから、テストに長時間を要する。そのため、多数の同期式半導体装置をバーンインテスト用テストボードにセットしてバーンインテストを行なうことにより、テストコストの低減化を図る必要がある。
しかしながら、上述の様に、バーンインテストにおいてディスターブテストを実行する場合、クロック信号の周波数が低いため、バーンインテスト時間が伸びてしまい、テストの効率が低下して、テストコストの削減に支障を来たすという問題があった。
なお、上記特許文献１は、テスト回路による自動試験において、ディスターブテストを行う構成を開示するものではない。
しかしながら、上述の様に、バーンインテストにおいてディスターブテストを実行する場合、クロック信号の周波数が低いため、バーンインテスト時間が伸びてしまい、テストの効率が低下して、テストコストの削減に支障を来たすという問題があった。
なお、上記特許文献１は、テスト回路による自動試験において、ディスターブテストを行う構成を開示するものではない。
本発明は、テスト動作モードにおいて、第１のワード線の位置を示すロウアドレスを取り込み、当該ロウアドレスに基づいて、前記第１のワード線とビット線対を共有する第２のワード線を選択し、当該第２のワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行するロウアドレス制御部を備えることを特徴とする半導体装置である。
本発明の半導体装置によれば、低周波数（第１の周波数）のクロック信号しか供給できないバーンインテスタを用いた場合であっても、テスト動作モードにおいて、注目ワード線（第１のワード線）とビット線対を共有するワード線（第２のワード線）を選択するリフレッシュ動作を、高周波数（第２の周波数）で実行できる。よって、バーンインテストにおいてディスターブテストを実行する場合、高周波数でリフレッシュ動作を実行できるので、バーンインテスト時間を短縮でき、テストコストの削減を図ることができる。
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図である。
図１において、ロウアドレス制御部は、制御部（制御回路１８ａ及びタイミング制御回路１８ｂ）と、ロウアドレスバッファ部１２ｄとから構成される。
半導体装置１００におけるコマンドデコーダ１６は、制御回路１８ａの活性化制御動作（アクティブ制御動作）及び非活性化動作（プリチャージ制御動作）を定義するコマンドインタフェース機能の回路である。
メモリバンクＢＡＮＫは、行列状に配置され、ワード線ＷＬにより選択されて対応するビット線ＢＬと接続されるメモリセルＭＣの複数と、ワード線を駆動するロウデコーダ１３と、ビット線に読み出されたデータを増幅するセンスアンプ１５と、を備えている。また、メモリバンクＢＡＮＫは、ロウアドレスバッファ部１２ｄから入力される内部ロウアドレス信号ＸＡｄｄをラッチするロウアドレスラッチ１３ａと、メモリバンクＢＡＮＫ内における上記各回路の動作開始（活性化）、及び動作停止（非活性化）を指示する、各タイミング調整信号（ＸＬＥ、ＸＡｄｄＥ、ＳＡＰ、ＳＡＮ）を出力するタイミング制御回路１８ｂを備えている。
図１は、本発明の技術思想を説明するための図である。
図１において、ロウアドレス制御部は、制御部（制御回路１８ａ及びタイミング制御回路１８ｂ）と、ロウアドレスバッファ部１２ｄとから構成される。
半導体装置１００におけるコマンドデコーダ１６は、制御回路１８ａの活性化制御動作（アクティブ制御動作）及び非活性化動作（プリチャージ制御動作）を定義するコマンドインタフェース機能の回路である。
メモリバンクＢＡＮＫは、行列状に配置され、ワード線ＷＬにより選択されて対応するビット線ＢＬと接続されるメモリセルＭＣの複数と、ワード線を駆動するロウデコーダ１３と、ビット線に読み出されたデータを増幅するセンスアンプ１５と、を備えている。また、メモリバンクＢＡＮＫは、ロウアドレスバッファ部１２ｄから入力される内部ロウアドレス信号ＸＡｄｄをラッチするロウアドレスラッチ１３ａと、メモリバンクＢＡＮＫ内における上記各回路の動作開始（活性化）、及び動作停止（非活性化）を指示する、各タイミング調整信号（ＸＬＥ、ＸＡｄｄＥ、ＳＡＰ、ＳＡＮ）を出力するタイミング制御回路１８ｂを備えている。
制御回路１８ａは、アクトプリ動作制御回路１８ｃとアクトプリ周期発生回路１８ｄを備える。
アクトプリ動作制御回路１８ｃは、コマンドデコーダ１６が取り込んだ外部からのコマンドＣｏｍｍａｎｄに基づき、タイミング制御回路１８ｂがタイミング調整を行う回路（ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５）の動作開始、動作停止を実行させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに対して出力する。また、アクトプリ動作制御回路１８ｃは、ロウアドレスバッファ部１２ｄに対して、内部ロウアドレス信号ＸＡｄｄの出力の開始を指示する第１アクト信号ＡＣＴ１、及び内部ロウアドレス信号ＸＡｄｄの出力の停止を指示する第１プリチャージ信号ＰＲＥ１を出力する。
アクトプリ動作制御回路１８ｃは、コマンドデコーダ１６が取り込んだ外部からのコマンドＣｏｍｍａｎｄに基づき、タイミング制御回路１８ｂがタイミング調整を行う回路（ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５）の動作開始、動作停止を実行させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに対して出力する。また、アクトプリ動作制御回路１８ｃは、ロウアドレスバッファ部１２ｄに対して、内部ロウアドレス信号ＸＡｄｄの出力の開始を指示する第１アクト信号ＡＣＴ１、及び内部ロウアドレス信号ＸＡｄｄの出力の停止を指示する第１プリチャージ信号ＰＲＥ１を出力する。
アクトプリ周期発生回路１８ｄは、オシレータ１８ｆと、カウンタ１８ｅとを備える。
オシレータ１８ｆは、テスト動作モードにおいて、活性レベル（Ｈレベル）のテストモード信号ＴＭが入力され、かつ、コマンドデコーダから内部アクト信号ｉｎＡＣＴが入力されると、自励発振する。アクトプリ周期発生回路１８ｄは、オシレータ１８ｆのオシレータ出力ＯＳＣの立ち上がりまたは立ち下がりの一方に応じて第２アクト信号ＡＣＴ２を、オシレータ１８ｆの出力の立ち上がりまたは立ち下がりの他方に応じて、第２プリチャージ信号ＰＲＥ２を出力する。
また、カウンタ１８ｅは、テスト動作モードにおいて、オシレータ１８ｆのオシレータ出力ＯＳＣのパルス数をカウントし、最下位のカウント値ＣＮＴ［０］をロウアドレスバッファ部１２ｄに出力する。
アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、第２アクト信号ＡＣＴ２が入力されると、タイミング制御回路１８ｂに対してタイミング調整を開始させるＨレベル（活性レベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄを出力させる第１アクト信号ＡＣＴ１を出力する。
また、アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、第２プリチャージ信号ＰＲＥ２が入力されると、タイミング制御回路１８ｂに対してタイミング調整を停止させるＬレベル（非活性レベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
オシレータ１８ｆは、テスト動作モードにおいて、活性レベル（Ｈレベル）のテストモード信号ＴＭが入力され、かつ、コマンドデコーダから内部アクト信号ｉｎＡＣＴが入力されると、自励発振する。アクトプリ周期発生回路１８ｄは、オシレータ１８ｆのオシレータ出力ＯＳＣの立ち上がりまたは立ち下がりの一方に応じて第２アクト信号ＡＣＴ２を、オシレータ１８ｆの出力の立ち上がりまたは立ち下がりの他方に応じて、第２プリチャージ信号ＰＲＥ２を出力する。
また、カウンタ１８ｅは、テスト動作モードにおいて、オシレータ１８ｆのオシレータ出力ＯＳＣのパルス数をカウントし、最下位のカウント値ＣＮＴ［０］をロウアドレスバッファ部１２ｄに出力する。
アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、第２アクト信号ＡＣＴ２が入力されると、タイミング制御回路１８ｂに対してタイミング調整を開始させるＨレベル（活性レベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄを出力させる第１アクト信号ＡＣＴ１を出力する。
また、アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、第２プリチャージ信号ＰＲＥ２が入力されると、タイミング制御回路１８ｂに対してタイミング調整を停止させるＬレベル（非活性レベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
アクトプリ動作制御回路１８ｃは、通常動作モードにおいて、外部から半導体装置１００の内部回路の活性化を示すＡＣＴコマンドが供給されると、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力され、タイミング制御回路１８ｂに対してタイミング調整を開始させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄを出力させる第１アクト信号ＡＣＴ１を出力する。
また、アクトプリ動作制御回路１８ｃは、通常動作モードにおいて、外部から半導体装置１００の内部回路の非活性化を示すＰＲＥコマンドが供給されると、コマンドデコーダ１６から内部プリチャージ信号ｉｎＰＲＥが入力され、タイミング制御回路１８ｂに対してタイミング調整を停止させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
また、アクトプリ動作制御回路１８ｃは、通常動作モードにおいて、外部から半導体装置１００の内部回路の非活性化を示すＰＲＥコマンドが供給されると、コマンドデコーダ１６から内部プリチャージ信号ｉｎＰＲＥが入力され、タイミング制御回路１８ｂに対してタイミング調整を停止させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
つまり、テスト動作モードにおいて、活性化及び非活性化信号ＢＡＮＫＡＣＴ、第１アクト信号ＡＣＴ１、及び第１プリチャージ信号ＰＲＥ１の出力タイミングは、アクトプリ周期発生回路１８ｄが出力する第２アクト信号ＡＣＴ２、及び第２プリチャージ信号ＰＲＥ２により規定される。
また、通常動作モードにおいて、活性化及び非活性化信号ＢＡＮＫＡＣＴ、第１アクト信号ＡＣＴ１、及び第１プリチャージ信号ＰＲＥ１の出力タイミングは、コマンドデコーダ１６が出力する内部アクト信号ｉｎＡＣＴ、及び内部プリチャージ信号ｉｎＰＲＥにより規定される。
また、通常動作モードにおいて、活性化及び非活性化信号ＢＡＮＫＡＣＴ、第１アクト信号ＡＣＴ１、及び第１プリチャージ信号ＰＲＥ１の出力タイミングは、コマンドデコーダ１６が出力する内部アクト信号ｉｎＡＣＴ、及び内部プリチャージ信号ｉｎＰＲＥにより規定される。
ロウアドレスバッファ部１２ｄは、外部から入力されるロウアドレス（第１のロウアドレス信号）と、演算部１２ｅにおいて算出したロウアドレス（第２のロウアドレス）とのいずれか一方を、制御回路１８ａが出力する第１アクト信号ＡＣＴ１が活性レベルになると、内部ロウアドレス信号ＸＡｄｄとして、メモリバンクＢＡＮＫ内のロウアドレスラッチ１３ａに出力する。
ロウアドレスラッチ１３ａは、タイミング制御回路１８ｂがタイミング調整して生成した制御信号ＸＬＥが入力されると、内部ロウアドレス信号ＸＡｄｄをロウデコーダ１３に対して出力する。
ロウデコーダ１３は、内部ロウアドレス信号ＸＡｄｄが入力され、かつ、タイミング制御回路１８ｂから制御信号ＸＡｄｄＥが入力されると、メモリセルが接続されたワード線のいずれかを選択する。
センスアンプ１５は、タイミング制御回路１８ｂから制御信号ＳＡＰ、制御信号ＳＡＮが入力されると、選択されたワード線からビット線に読み出されたデータを、当該ビット線と、それと対をなすビット線との差電圧を増幅し、メモセルのデータをリフレッシュする。
図１において、ワード線として、メモリセルＭＣ１が接続されるワード線ＷＬｍ−１、メモリセルＭＣ２が接続されるワード線ＷＬｍ、及びメモリセルＭＣ３が接続されるワード線ＷＬｍ＋１を示している。
ロウアドレスラッチ１３ａは、タイミング制御回路１８ｂがタイミング調整して生成した制御信号ＸＬＥが入力されると、内部ロウアドレス信号ＸＡｄｄをロウデコーダ１３に対して出力する。
ロウデコーダ１３は、内部ロウアドレス信号ＸＡｄｄが入力され、かつ、タイミング制御回路１８ｂから制御信号ＸＡｄｄＥが入力されると、メモリセルが接続されたワード線のいずれかを選択する。
センスアンプ１５は、タイミング制御回路１８ｂから制御信号ＳＡＰ、制御信号ＳＡＮが入力されると、選択されたワード線からビット線に読み出されたデータを、当該ビット線と、それと対をなすビット線との差電圧を増幅し、メモセルのデータをリフレッシュする。
図１において、ワード線として、メモリセルＭＣ１が接続されるワード線ＷＬｍ−１、メモリセルＭＣ２が接続されるワード線ＷＬｍ、及びメモリセルＭＣ３が接続されるワード線ＷＬｍ＋１を示している。
ここで、上述したディスターブテストとして、ワード線ＷＬｍを注目ワード線とするディスターブテストを実行する場合を考える。
ロウアドレスバッファ部１２ｄは、テスト動作モードにおいて、このワード線ＷＬｍの半導体装置における位置を示すロウアドレス（第１のロウアドレス）を、半導体装置１００の内部回路の活性化を指示するＡＣＴコマンドにより取り込む。
また、ロウアドレスバッファ部１２ｄは、取り込んだワード線ＷＬｍに対応するロウアドレスに基づき、ワード線ＷＬｍ−１、ワード線ＷＬｍ＋１各々に対応するロウアドレス（第２のロウアドレス）を生成する。このワード線ＷＬｍ−１、ワード線ＷＬｍ＋１は、メモリバンクＢＡＮＫにおいて、例えば、注目ワード線ＷＬｍの両隣に位置する。
ロウアドレスバッファ部１２ｄは、テスト動作モードにおいて、このワード線ＷＬｍの半導体装置における位置を示すロウアドレス（第１のロウアドレス）を、半導体装置１００の内部回路の活性化を指示するＡＣＴコマンドにより取り込む。
また、ロウアドレスバッファ部１２ｄは、取り込んだワード線ＷＬｍに対応するロウアドレスに基づき、ワード線ＷＬｍ−１、ワード線ＷＬｍ＋１各々に対応するロウアドレス（第２のロウアドレス）を生成する。このワード線ＷＬｍ−１、ワード線ＷＬｍ＋１は、メモリバンクＢＡＮＫにおいて、例えば、注目ワード線ＷＬｍの両隣に位置する。
ロウアドレスバッファ部１２ｄは、テスト動作モードにおいて、制御回路１８ａが出力する第１アクト信号ＡＣＴ１が活性レベルになると、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅのカウント値ＣＮＴ［０］の論理に基づき、第２のロウアドレスのうちの一つを、内部ロウアドレス信号ＸＡｄｄとして、上記ロウアドレスラッチ１３ａに出力する。
なお、ロウアドレスバッファ部１２ｄは、通常動作モードにおいて、制御回路１８ａが出力する第１アクト信号ＡＣＴ１が活性レベルになると、第１のロウアドレスを、内部ロウアドレス信号ＸＡｄｄとして、上記ロウアドレスラッチ１３ａに出力する。
なお、ロウアドレスバッファ部１２ｄは、通常動作モードにおいて、制御回路１８ａが出力する第１アクト信号ＡＣＴ１が活性レベルになると、第１のロウアドレスを、内部ロウアドレス信号ＸＡｄｄとして、上記ロウアドレスラッチ１３ａに出力する。
つまり、テスト動作モードにおいて、ロウアドレスラッチ１３ａは、注目ワード線ＷＬｍに対してディスターブをかけるワード線（ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１のいずれか）に対応する内部ロウアドレス信号ＸＡｄｄをラッチする。
メモリバンクＢＡＮＫ内の各回路は、上述の通り動作し、ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１の一方に接続されたメモリセルの１回目のリフレッシュ動作が行われる。
また、２回目のリフレッシュ動作では、上記カウント値ＣＮＴ［０］が１から０に変わることで、ロウアドレスラッチ１３ａは、ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１の他方に対応する内部ロウアドレス信号ＸＡｄｄをラッチする。
メモリバンクＢＡＮＫ内の各回路は、上述の通り動作し、ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１の他方に接続されたメモリセルの１回目のリフレッシュ動作が行われる。
メモリバンクＢＡＮＫ内の各回路は、上述の通り動作し、ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１の一方に接続されたメモリセルの１回目のリフレッシュ動作が行われる。
また、２回目のリフレッシュ動作では、上記カウント値ＣＮＴ［０］が１から０に変わることで、ロウアドレスラッチ１３ａは、ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１の他方に対応する内部ロウアドレス信号ＸＡｄｄをラッチする。
メモリバンクＢＡＮＫ内の各回路は、上述の通り動作し、ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１の他方に接続されたメモリセルの１回目のリフレッシュ動作が行われる。
以降、テスト動作モード期間において、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅが出力するカウント値ＣＮＴ［０］が１、０、１、０を繰り返すことで、ワード線ＷＬｍ−１またはワード線ＷＬｍ＋１が交互に選択され、それぞれのワード線に接続されたメモリセルのリフレッシュ動作が行われる。
このように、半導体装置１００は、テスト動作モードにおいて、第１のワード線の位置を示すロウアドレスを取り込み、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。
このように、半導体装置１００は、テスト動作モードにおいて、第１のワード線の位置を示すロウアドレスを取り込み、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。
第１のロウアドレスに基づく第２のロウアドレスの生成は、例えば、ロウアドレスバッファ部１２ｄが備える演算部１２ｅにおいて、以下の通り行われる。
コマンドデコーダ１６は、通常動作モードと同様に、ＡＣＴコマンドが入力されると、内部回路を制御回路１８ａに内部アクト信号ｉｎＡＣＴを出力するとともに、この内部アクト信号ｉｎＡＣＴをロウアドレスバッファ部１２ｄの演算部１２ｅに対しても出力する。
ロウアドレスバッファ部１２ｄは、テスト動作モードにおいて（テストモード信号ＴＭが活性レベル（Ｈレベル））、内部アクト信号ｉｎＡＣＴが入力されると、ワード線ＷＬｍの半導体装置における位置を示すロウアドレス（第１のロウアドレス）を取り込み、演算部１２ｅにおける第１レジスタ１２ｒ１にラッチする。
第２レジスタ１２ｒ２は、第１のロウアドレスと第２のロウアドレスとの差分Δｘが記憶されている。この差分Δｘは、例えばテストモードへのエントリ時に、つまり、外部から半導体装置のテストモードへの移行を指示するＭＲＳコマンドが供給されるとき、モードレジスタ１７に取り込まれ、テストモード信号ＴＭがＨレベルになるとき、第２レジスタ１２ｒ２に書き込まれる。
また、この差分Δｘは、第１のロウアドレスと第２のロウアドレスの差分が、常に±１といった固定の値であれば、第２レジスタ１２ｒ２を、例えば不揮発性メモリで構成し、差分Δｘを第２レジスタ１２ｒ２に記憶させる構成としてもよい。
コマンドデコーダ１６は、通常動作モードと同様に、ＡＣＴコマンドが入力されると、内部回路を制御回路１８ａに内部アクト信号ｉｎＡＣＴを出力するとともに、この内部アクト信号ｉｎＡＣＴをロウアドレスバッファ部１２ｄの演算部１２ｅに対しても出力する。
ロウアドレスバッファ部１２ｄは、テスト動作モードにおいて（テストモード信号ＴＭが活性レベル（Ｈレベル））、内部アクト信号ｉｎＡＣＴが入力されると、ワード線ＷＬｍの半導体装置における位置を示すロウアドレス（第１のロウアドレス）を取り込み、演算部１２ｅにおける第１レジスタ１２ｒ１にラッチする。
第２レジスタ１２ｒ２は、第１のロウアドレスと第２のロウアドレスとの差分Δｘが記憶されている。この差分Δｘは、例えばテストモードへのエントリ時に、つまり、外部から半導体装置のテストモードへの移行を指示するＭＲＳコマンドが供給されるとき、モードレジスタ１７に取り込まれ、テストモード信号ＴＭがＨレベルになるとき、第２レジスタ１２ｒ２に書き込まれる。
また、この差分Δｘは、第１のロウアドレスと第２のロウアドレスの差分が、常に±１といった固定の値であれば、第２レジスタ１２ｒ２を、例えば不揮発性メモリで構成し、差分Δｘを第２レジスタ１２ｒ２に記憶させる構成としてもよい。
演算部１２ｅにおける加算部１２ａｄは、第１レジスタ１２ｒ１に記憶した第１のロウアドレスと、第２レジスタ１２ｒ２に記憶した差分Δｘとを加算し、ワード線ＷＬｍ−１、ワード線ＷＬｍ＋１の位置を示す第２のロウアドレスを生成し、生成した第２のロウアドレスを第３レジスタ１２ｒ３に記憶させる。ロウアドレスバッファ部１２ｄにおけるスイッチ１２ｓ１は、制御回路１８ａにおけるアクトプリ周期発生回路が有するカウンタの出力であるカウント値ＣＮＴ［０］によりオンオフ制御され、第３レジスタ１２ｒ３に記憶された複数の第２のロウアドレスの一つを、接続点ｎ０１と接続点ｎ０２を切り替えることで、接続点ｎ０２へ転送する。
また、ロウアドレスバッファ部１２ｄにおけるスイッチ１２ｓ２は、テストモード信号ＴＭがＨレベルの時、接続点ｎ０２と接続点ｎ０３とを接続し、第２のロウアドレスをバッファ１２ｆに転送する。また、スイッチ１２ｓ２は、テストモード信号ＴＭがＬレベルの時（通常動作モード）、第１のロウアドレスをバッファ１２ｆに転送する。
このようにして、テスト動作モードにおいて、第１のロウアドレスに差分Δを加算して生成された第２のロウアドレスが生成される。
ロウアドレスバッファ部１２ｄにおけるバッファ１２ｆは、制御回路１８ａから入力される第１アクト信号ＡＣＴ１が入力されると、内部ロウアドレス信号ＸＡｄｄを出力する。
また、ロウアドレスバッファ部１２ｄにおけるスイッチ１２ｓ２は、テストモード信号ＴＭがＨレベルの時、接続点ｎ０２と接続点ｎ０３とを接続し、第２のロウアドレスをバッファ１２ｆに転送する。また、スイッチ１２ｓ２は、テストモード信号ＴＭがＬレベルの時（通常動作モード）、第１のロウアドレスをバッファ１２ｆに転送する。
このようにして、テスト動作モードにおいて、第１のロウアドレスに差分Δを加算して生成された第２のロウアドレスが生成される。
ロウアドレスバッファ部１２ｄにおけるバッファ１２ｆは、制御回路１８ａから入力される第１アクト信号ＡＣＴ１が入力されると、内部ロウアドレス信号ＸＡｄｄを出力する。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図２は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１００の概略構成を示す。なお、図２に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１００は、アドレスバッファ１２、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７、コマンドデコーダ１６、モードレジスタ１７、制御回路１８ａ、データ入出力回路１９、及びクロック生成回路２１を備えている。
図２は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１００の概略構成を示す。なお、図２に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１００は、アドレスバッファ１２、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７、コマンドデコーダ１６、モードレジスタ１７、制御回路１８ａ、データ入出力回路１９、及びクロック生成回路２１を備えている。
クロック生成回路２１は、外部から供給される一定周波数のクロック信号ＣＬＫ、及びクロック信号ＣＬＫが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて、内部回路（コマンドデコーダ１６、制御回路１８ａ、データ入出力回路１９）を動作させる内部クロック信号を生成する。
半導体装置１００に外部から供給される制御信号としては、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥの他に次の制御信号がある。制御信号は、チップを選択状態にするチップセレクト信号／ＣＳ（以下、外部メモリ制御信号ＣＳとする）、行アドレスストローブ信号／ＲＡＳ（以下、外部メモリ制御信号ＲＡＳとする）、列アドレスストローブ信号／ＣＡＳ（以下、外部メモリ制御信号ＣＡＳとする）、データの書込み動作を指示するライトイネーブル信号／ＷＥ（以下、外部メモリ制御信号ＷＥとする）などである。これらの信号のうち符号の前に“／”が付されているものは、ロウレベル（Ｌレベル）が有効レベルであることを意味している。
コマンドデコーダ１６は、これらの外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号と、バンクアドレス信号ＢＡ０〜ＢＡ２及びアドレス信号Ａ０〜Ａ１３の全部または一部を受けて、外部から供給されるコマンドＣｏｍｍａｎｄを復号する。
本実施例の半導体装置１００に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド（アクトコマンド）、半導体装置１００からのデータ読出しを指示するＲＥＡＤコマンド、半導体装置１００へのデータ書込みを指示するＷＲコマンドがある。また、半導体装置１００に供給されるコマンドとして、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンド（プリチャージコマンド）、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンドなどがある。
コマンドデコーダ１６は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。
本実施例の半導体装置１００に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド（アクトコマンド）、半導体装置１００からのデータ読出しを指示するＲＥＡＤコマンド、半導体装置１００へのデータ書込みを指示するＷＲコマンドがある。また、半導体装置１００に供給されるコマンドとして、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンド（プリチャージコマンド）、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンドなどがある。
コマンドデコーダ１６は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。
コマンドデコーダ１６は、復号したコマンドに対応して内部コマンド信号、例えば、ＡＣＴコマンド、ＷＲコマンド、ＲＥＡＤコマンド、ＰＲＥコマンド各々に対応して、内部アクト信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを内部コマンド信号として制御回路１８ａへ出力する。
例えば、コマンドデコーダ１６は、ＡＣＴコマンドを取りこむ際、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として復号し、内部アクト信号ｉｎＡＣＴを制御回路１８ａ及びロウアドレスバッファ部１２ｄへ出力する。
また、コマンドデコーダ１６は、プリチャージコマンド（ＰＲＥコマンド）を取りこむ際、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として復号し、内部プリチャージ信号ｉｎＰＲＥを制御回路１８ａへ出力する。
例えば、コマンドデコーダ１６は、ＡＣＴコマンドを取りこむ際、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として復号し、内部アクト信号ｉｎＡＣＴを制御回路１８ａ及びロウアドレスバッファ部１２ｄへ出力する。
また、コマンドデコーダ１６は、プリチャージコマンド（ＰＲＥコマンド）を取りこむ際、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として復号し、内部プリチャージ信号ｉｎＰＲＥを制御回路１８ａへ出力する。
モードレジスタ１７は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号の活性レベルの組み合わせ入力によりバンクアドレス信号ＢＡ０〜ＢＡ２及びアドレス信号Ａ０〜Ａ１３の全部または一部を保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。
本実施形態において、モードレジスタ１７は、外部から入力される、テスト動作モードへの移行を指示するＭＲＳコマンドに応じて、テスト動作モードが設定された場合、活性レベルのテストモード信号ＴＭを、制御回路１８ａ、及びロウアドレスバッファ部１２ｄに出力する。また、モードレジスタ１７は、バンクアドレス信号ＢＡ０〜ＢＡ２及びアドレス信号Ａ０〜Ａ１３の論理の組合せとして構成される、カウンタ１８ｅの最大カウント値ＣＮＴｍａｘ（リフレッシュ回数）、及びロウアドレスバッファ部１２ｄが演算に用いる第１アドレス及び第２アドレスの差分Δｘが入力され、これらの値を、それぞれの回路にテストモード信号ＴＭとともに出力する。また、モードレジスタ１７は、外部から入力される、テスト動作モードからスタンバイ状態の移行を指示するＭＲＳ ＥＸＩＴコマンドに応じて、上記テストモード信号ＴＭを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）へ遷移させる。
本実施形態において、モードレジスタ１７は、外部から入力される、テスト動作モードへの移行を指示するＭＲＳコマンドに応じて、テスト動作モードが設定された場合、活性レベルのテストモード信号ＴＭを、制御回路１８ａ、及びロウアドレスバッファ部１２ｄに出力する。また、モードレジスタ１７は、バンクアドレス信号ＢＡ０〜ＢＡ２及びアドレス信号Ａ０〜Ａ１３の論理の組合せとして構成される、カウンタ１８ｅの最大カウント値ＣＮＴｍａｘ（リフレッシュ回数）、及びロウアドレスバッファ部１２ｄが演算に用いる第１アドレス及び第２アドレスの差分Δｘが入力され、これらの値を、それぞれの回路にテストモード信号ＴＭとともに出力する。また、モードレジスタ１７は、外部から入力される、テスト動作モードからスタンバイ状態の移行を指示するＭＲＳ ＥＸＩＴコマンドに応じて、上記テストモード信号ＴＭを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）へ遷移させる。
制御回路１８ａはモードレジスタに設定された各動作モード、コマンドデコーダ１６からの内部コマンド信号に対応して、半導体装置１００内の各回路（アドレスバッファ１２、メモリバンクＢＡＮＫ０〜７、データ入出力回路１９）を制御する制御信号を発生する。
制御回路１８ａは、アクトプリ動作制御回路１８ｃとアクトプリ周期発生回路１８ｄを備える。
アクトプリ動作制御回路１８ｃは、コマンドデコーダ１６が出力する内部アクト信号ｉｎＡＣＴ、内部プリチャージ信号ｉｎＰＲＥの論理レベルの変化に対応して、タイミング制御回路１８ｂがタイミング調整を行う回路（ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５）の動作開始、動作停止を実行させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに対して出力する。
なお、アクトプリ動作制御回路１８ｃは、通常動作モードにおいて、内部バンクアドレス信号ＢＡｄｄに応じて、活性化するメモリバンクＢＡＮＫを選択して活性化及び非活性化信号ＢＡＮＫＡＣＴを出力するが、テスト動作モードにおいて、全バンクに対して、つまり、内部バンクアドレス信号ＢＡｄｄが示すメモリバンクＢＡＮＫの位置に関らず、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。つまり、テスト動作モードにおいて、全メモリバンクＢＡＮＫにおいて、ワード線が選択され、メモリセルのリフレッシュ動作が行われる。
また、アクトプリ動作制御回路１８ｃは、ロウアドレスバッファ部１２ｄに対して、内部ロウアドレス信号ＸＡｄｄの出力の開始を指示する第１アクト信号ＡＣＴ１、及び内部ロウアドレス信号ＸＡｄｄの出力の停止を指示する第１プリチャージ信号ＰＲＥ１を出力する。
また、制御回路１８ａは、内部ライト信号または内部リード信号の論理レベルの変化に対応してタイミング調整された制御信号を生成して、カラムデコーダ１４、データ入出力回路１９に対して出力する。
制御回路１８ａは、アクトプリ動作制御回路１８ｃとアクトプリ周期発生回路１８ｄを備える。
アクトプリ動作制御回路１８ｃは、コマンドデコーダ１６が出力する内部アクト信号ｉｎＡＣＴ、内部プリチャージ信号ｉｎＰＲＥの論理レベルの変化に対応して、タイミング制御回路１８ｂがタイミング調整を行う回路（ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５）の動作開始、動作停止を実行させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに対して出力する。
なお、アクトプリ動作制御回路１８ｃは、通常動作モードにおいて、内部バンクアドレス信号ＢＡｄｄに応じて、活性化するメモリバンクＢＡＮＫを選択して活性化及び非活性化信号ＢＡＮＫＡＣＴを出力するが、テスト動作モードにおいて、全バンクに対して、つまり、内部バンクアドレス信号ＢＡｄｄが示すメモリバンクＢＡＮＫの位置に関らず、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。つまり、テスト動作モードにおいて、全メモリバンクＢＡＮＫにおいて、ワード線が選択され、メモリセルのリフレッシュ動作が行われる。
また、アクトプリ動作制御回路１８ｃは、ロウアドレスバッファ部１２ｄに対して、内部ロウアドレス信号ＸＡｄｄの出力の開始を指示する第１アクト信号ＡＣＴ１、及び内部ロウアドレス信号ＸＡｄｄの出力の停止を指示する第１プリチャージ信号ＰＲＥ１を出力する。
また、制御回路１８ａは、内部ライト信号または内部リード信号の論理レベルの変化に対応してタイミング調整された制御信号を生成して、カラムデコーダ１４、データ入出力回路１９に対して出力する。
アクトプリ周期発生回路１８ｄは、オシレータ１８ｆと、カウンタ１８ｅとを備える。
オシレータ１８ｆは、テスト動作モードにおいて、活性レベル（Ｈレベル）のテストモード信号ＴＭが入力され、かつ、内部アクト信号ｉｎＡＣＴが入力されると自励発振する。
また、オシレータ１８ｆは、テスト動作モードにおいて、非活性レベル（Ｌレベル）のテストモード信号ＴＭが入力され、かつ、メモリバンクＢＡＮＫ０〜７全てのバンクにおけるタイミング制御回路１８ｂが出力する活性レベルの制御信号ＲＡＳ＿ＯＫが入力されると、自励発振を停止する。
また、アクトプリ周期発生回路１８ｄは、オシレータ１８ｆの出力の立ち上がりに応じて第２アクト信号ＡＣＴ２を、オシレータ１８ｆの出力の立ち下がりに応じて、第２プリチャージ信号ＰＲＥ２を出力する。
オシレータ１８ｆは、テスト動作モードにおいて、活性レベル（Ｈレベル）のテストモード信号ＴＭが入力され、かつ、内部アクト信号ｉｎＡＣＴが入力されると自励発振する。
また、オシレータ１８ｆは、テスト動作モードにおいて、非活性レベル（Ｌレベル）のテストモード信号ＴＭが入力され、かつ、メモリバンクＢＡＮＫ０〜７全てのバンクにおけるタイミング制御回路１８ｂが出力する活性レベルの制御信号ＲＡＳ＿ＯＫが入力されると、自励発振を停止する。
また、アクトプリ周期発生回路１８ｄは、オシレータ１８ｆの出力の立ち上がりに応じて第２アクト信号ＡＣＴ２を、オシレータ１８ｆの出力の立ち下がりに応じて、第２プリチャージ信号ＰＲＥ２を出力する。
アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、つまり、活性レベルのテストモード信号ＴＭが入力され、かつ、第２アクト信号ＡＣＴ２が入力されると、タイミング制御回路１８ｂに対してタイミング調整を開始させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄを出力させる第１アクト信号ＡＣＴ１を出力する。
また、アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、つまり、活性レベルのテストモード信号ＴＭが入力され、かつ、第２プリチャージ信号ＰＲＥ２が入力されると、タイミング制御回路１８ｂに対してタイミング調整を停止させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
また、アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、つまり、活性レベルのテストモード信号ＴＭが入力され、かつ、第２プリチャージ信号ＰＲＥ２が入力されると、タイミング制御回路１８ｂに対してタイミング調整を停止させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
アクトプリ動作制御回路１８ｃは、通常動作モードにおいても、外部から半導体装置１００の内部回路の活性化を示すＡＣＴコマンドが供給されると、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力され、タイミング制御回路１８ｂに対してタイミング調整を開始させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄを出力させる第１アクト信号ＡＣＴ１を出力する。
また、アクトプリ動作制御回路１８ｃは、通常動作モードにおいても、外部から半導体装置１００の内部回路の非活性化を示すＰＲＥコマンドが供給されると、コマンドデコーダ１６から内部プリチャージ信号ｉｎＰＲＥが入力され、タイミング制御回路１８ｂに対してタイミング調整を停止させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
また、アクトプリ動作制御回路１８ｃは、通常動作モードにおいても、外部から半導体装置１００の内部回路の非活性化を示すＰＲＥコマンドが供給されると、コマンドデコーダ１６から内部プリチャージ信号ｉｎＰＲＥが入力され、タイミング制御回路１８ｂに対してタイミング調整を停止させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、ロウアドレスバッファ部１２ｄに対して内部ロウアドレス信号ＸＡｄｄの出力を停止させる第１プリチャージ信号ＰＲＥ１を出力する。
つまり、テスト動作モードにおいて、活性化及び非活性化信号ＢＡＮＫＡＣＴ、第１アクト信号ＡＣＴ１、及び第１プリチャージ信号ＰＲＥ１の出力タイミングは、アクトプリ周期発生回路１８ｄが出力する第２アクト信号ＡＣＴ２、及び第２プリチャージ信号ＰＲＥ２により規定される。
また、通常動作モードにおいて、活性化及び非活性化信号ＢＡＮＫＡＣＴ、第１アクト信号ＡＣＴ１、及び第１プリチャージ信号ＰＲＥ１の出力タイミングは、コマンドデコーダ１６が出力する内部アクト信号ｉｎＡＣＴ、及び内部プリチャージ信号ｉｎＰＲＥにより規定される。
また、通常動作モードにおいて、活性化及び非活性化信号ＢＡＮＫＡＣＴ、第１アクト信号ＡＣＴ１、及び第１プリチャージ信号ＰＲＥ１の出力タイミングは、コマンドデコーダ１６が出力する内部アクト信号ｉｎＡＣＴ、及び内部プリチャージ信号ｉｎＰＲＥにより規定される。
アドレスバッファ１２は、アドレスレシーバ１２ａ、バンクアドレスバッファ１２ｂ、カラムアドレスバッファ１２ｃ、及びロウアドレスバッファ部１２ｄから構成される。
アドレスレシーバ１２ａは、外部端子から入力されるバンクアドレス信号ＢＡ０〜ＢＡ２及びアドレス信号Ａ０〜Ａ１３をマルチプレックス方式で内部に取り込む。マルチプレックス方式とは、まず、ＡＣＴコマンドにより活性化された状態で、つまり、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力された状態で、メモリセルのメモリバンクＢＡＮＫ内における位置を示すロウアドレス（行アドレス）、及びメモリセルが存在するＢＡＮＫの位置を示すバンクアドレスＢＡ（ＢＡアドレス）を取り込む。次に、ＲＥＡＤコマンドまたはＷＲコマンドによりメモリセルの位置を示すカラムアドレス（列アドレス）を、時系列に取り込む方式である。
アドレスレシーバ１２ａは、取り込んだバンクアドレス信号ＢＡ０〜ＢＡ２をバンクアドレスバッファ１２ｂへ、取り込んだアドレス信号Ａ０〜Ａ１３を、カラムアドレスバッファ１２ｃ、及びロウアドレスバッファ部１２ｄへ転送する。
アドレスレシーバ１２ａは、外部端子から入力されるバンクアドレス信号ＢＡ０〜ＢＡ２及びアドレス信号Ａ０〜Ａ１３をマルチプレックス方式で内部に取り込む。マルチプレックス方式とは、まず、ＡＣＴコマンドにより活性化された状態で、つまり、コマンドデコーダ１６から内部アクト信号ｉｎＡＣＴが入力された状態で、メモリセルのメモリバンクＢＡＮＫ内における位置を示すロウアドレス（行アドレス）、及びメモリセルが存在するＢＡＮＫの位置を示すバンクアドレスＢＡ（ＢＡアドレス）を取り込む。次に、ＲＥＡＤコマンドまたはＷＲコマンドによりメモリセルの位置を示すカラムアドレス（列アドレス）を、時系列に取り込む方式である。
アドレスレシーバ１２ａは、取り込んだバンクアドレス信号ＢＡ０〜ＢＡ２をバンクアドレスバッファ１２ｂへ、取り込んだアドレス信号Ａ０〜Ａ１３を、カラムアドレスバッファ１２ｃ、及びロウアドレスバッファ部１２ｄへ転送する。
ロウアドレスバッファ部１２ｄは、入力されるロウアドレス（第１のロウアドレス信号）と、演算部１２ｅにおいて算出したロウアドレス（第２のロウアドレス）とのいずれか一方を、制御回路１８ａが出力する第１アクト信号ＡＣＴ１が活性レベルになると、内部ロウアドレス信号ＸＡｄｄとして、メモリバンクＢＡＮＫ内のロウアドレスラッチ１３ａに出力する。
また、カラムアドレスバッファ１２ｃは、入力されるカラムアドレスを、制御回路１８ａが出力する内部ライト信号または内部リード信号が活性レベルになると、内部カラムアドレス信号ＹＡｄｄとして、メモリバンクＢＡＮＫ内のカラムデコーダ１４に出力する。
また、バンクアドレスバッファ１２ｂは、入力されるバンクアドレスを、制御回路１８ａが出力する第１アクト信号ＡＣＴ１が活性レベルになると、内部バンクアドレス信号ＢＡｄｄとして、制御回路１８ａにおけるアクトプリ動作制御回路１８ｃに出力する。
また、カラムアドレスバッファ１２ｃは、入力されるカラムアドレスを、制御回路１８ａが出力する内部ライト信号または内部リード信号が活性レベルになると、内部カラムアドレス信号ＹＡｄｄとして、メモリバンクＢＡＮＫ内のカラムデコーダ１４に出力する。
また、バンクアドレスバッファ１２ｂは、入力されるバンクアドレスを、制御回路１８ａが出力する第１アクト信号ＡＣＴ１が活性レベルになると、内部バンクアドレス信号ＢＡｄｄとして、制御回路１８ａにおけるアクトプリ動作制御回路１８ｃに出力する。
８つのバンクＢＡＮＫ０〜７各々は、メモリセルアレイ１１１、タイミング制御回路１８ｂ、ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５、及びカラムデコーダ１４から構成される。メモリセルアレイ１１１は、複数のメモリセルが行及び列のマトリックス状にワード線とビット線との交点に配置される。
タイミング制御回路１８ｂは、制御回路１８ａから活性レベル（Ｈレベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５に、それぞれ活性レベルの制御信号ＸＬＥ、制御信号ＸＡｄｄＥ、制御信号ＳＡＰ及び制御信号ＳＡＮを出力し、各々の回路の動作を開始させる。また、タイミング制御回路１８ｂは、制御回路１８ａから非活性レベル（Ｌレベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５に、それぞれ非活性レベルの制御信号ＸＬＥ、制御信号ＸＡｄｄＥ、制御信号ＳＡＰ及び制御信号ＳＡＮを出力し、各々の回路の動作を停止させる。
タイミング制御回路１８ｂは、制御回路１８ａから活性レベル（Ｈレベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５に、それぞれ活性レベルの制御信号ＸＬＥ、制御信号ＸＡｄｄＥ、制御信号ＳＡＰ及び制御信号ＳＡＮを出力し、各々の回路の動作を開始させる。また、タイミング制御回路１８ｂは、制御回路１８ａから非活性レベル（Ｌレベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５に、それぞれ非活性レベルの制御信号ＸＬＥ、制御信号ＸＡｄｄＥ、制御信号ＳＡＰ及び制御信号ＳＡＮを出力し、各々の回路の動作を停止させる。
ロウアドレスラッチ１３ａは、タイミング制御回路１８ｂが活性化及び非活性化信号ＢＡＮＫＡＣＴをタイミング調整して生成した制御信号ＸＬＥが入力されると、内部ロウアドレス信号ＸＡｄｄをロウデコーダ１３に対して出力する。
ロウデコーダ１３は、ロウアドレスラッチ１３ａから内部ロウアドレス信号ＸＡｄｄが入力され、かつ、タイミング制御回路１８ｂがタイミング調整して生成した制御信号ＸＡｄｄＥが入力されると、内部ロウアドレス信号ＸＡｄｄをデコードし、メモリセルアレイ１１１内の対応するワード線ＷＬを選択する。選択されたワード線ＷＬに接続される複数のメモリセルは、それぞれのビット線ＢＬと接続され、メモリセルＭＣのデータはビット線ＢＬに読み出される。
センスアンプ１５は、タイミング制御回路１８ｂがタイミング調整して生成した制御信号ＳＡＰ、制御信号ＳＡＮが入力されると、選択されたワード線からビット線に読み出された電圧を増幅する。また、センスアンプ１５は、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びＩ／Ｏ線を介して、データ入出力回路１９へ出力する。また、センスアンプ１５は、半導体装置が書き込み動作にあるとき、データ入出力回路１９からカラムスイッチ及びＩ／Ｏ線を介して入力されるデータをメモリセルへ書き込む。
ロウデコーダ１３は、ロウアドレスラッチ１３ａから内部ロウアドレス信号ＸＡｄｄが入力され、かつ、タイミング制御回路１８ｂがタイミング調整して生成した制御信号ＸＡｄｄＥが入力されると、内部ロウアドレス信号ＸＡｄｄをデコードし、メモリセルアレイ１１１内の対応するワード線ＷＬを選択する。選択されたワード線ＷＬに接続される複数のメモリセルは、それぞれのビット線ＢＬと接続され、メモリセルＭＣのデータはビット線ＢＬに読み出される。
センスアンプ１５は、タイミング制御回路１８ｂがタイミング調整して生成した制御信号ＳＡＰ、制御信号ＳＡＮが入力されると、選択されたワード線からビット線に読み出された電圧を増幅する。また、センスアンプ１５は、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びＩ／Ｏ線を介して、データ入出力回路１９へ出力する。また、センスアンプ１５は、半導体装置が書き込み動作にあるとき、データ入出力回路１９からカラムスイッチ及びＩ／Ｏ線を介して入力されるデータをメモリセルへ書き込む。
カラムデコーダ１４は、ＡＣＴコマンドに続くＷＲコマンド（またはＲＥＡＤコマンド）により活性化された状態で、つまり、制御回路１８ａから制御信号が入力されて活性化された状態で、アドレスバッファ１２におけるカラムアドレスバッファ１２ｃが出力する内部カラムアドレス信号ＹＡｄｄをデコードし、メモリセルアレイ１１１内の対応するカラム（ビット線）を選択する。
データ入出力回路１９は、半導体装置の読み出し動作において、メモリセルアレイ１１１からＩ／Ｏ線を介して読み出されたデータを、データ入出力端子ＤＱ０〜ＤＱ１５を介して外部に出力する。また、データ入出力回路１９は、書き込み動作において外部からデータ入出力端子ＤＱ０〜ＤＱ１５を介して入力されるデータをラッチして、Ｉ／Ｏ線を介してセンスアンプ１５へ供給する。なお、データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成されている。
ここで、テスト動作モードにおいて、制御回路１８ａ及びタイミング制御回路１８ｂが、アクトプリ周期発生回路１８ｄにおけるオシレータ１８ｆのオシレータ出力ＯＳＣに基づいて行うリフレッシュ動作について、図面を参照して説明する。
図３は、メモリバンクＢＡＮＫにおけるリフレッシュ動作を説明するための回路図であり、図４は、リフレッシュ動作の説明に用いるタイミングチャートである。
図３において、複数のメモリセルＭＣが配置され、それぞれのメモリセルＭＣがワード線及びビット線に接続されている。なお、図３において、複数のメモリセルとして、３×３＝９個のメモリセル（メモリセルＭＣ１〜メモリセルＭＣ９）を示している。また、ワード線として、３本のワード線（ワード線ＷＬｍ−１〜ワード線ＷＬｍ＋１）、ビット線として、３対のビット線対（ビット線ＢＬＴｎ−１とビット線ＢＬＢｎ−１とのビット線対、ビット線ＢＬＴｎとビット線ＢＬＢｎとのビット線対、ビット線ＢＬＴｎ＋１とビット線ＢＬＢｎ＋１とのビット線対）を示している。なお、本セルアレイの方式は、所謂フォールディッドビットライン方式であるが、オープンビットライン方式であってもよい。
図３は、メモリバンクＢＡＮＫにおけるリフレッシュ動作を説明するための回路図であり、図４は、リフレッシュ動作の説明に用いるタイミングチャートである。
図３において、複数のメモリセルＭＣが配置され、それぞれのメモリセルＭＣがワード線及びビット線に接続されている。なお、図３において、複数のメモリセルとして、３×３＝９個のメモリセル（メモリセルＭＣ１〜メモリセルＭＣ９）を示している。また、ワード線として、３本のワード線（ワード線ＷＬｍ−１〜ワード線ＷＬｍ＋１）、ビット線として、３対のビット線対（ビット線ＢＬＴｎ−１とビット線ＢＬＢｎ−１とのビット線対、ビット線ＢＬＴｎとビット線ＢＬＢｎとのビット線対、ビット線ＢＬＴｎ＋１とビット線ＢＬＢｎ＋１とのビット線対）を示している。なお、本セルアレイの方式は、所謂フォールディッドビットライン方式であるが、オープンビットライン方式であってもよい。
図３に示すように、メモリセルＭＣ１〜メモリセルＭＣ９各々は、ロウデコーダ１３に接続されるワード線ＷＬｍ−１〜ワード線ＷＬｍ＋１のうちのいずれか一本に接続されるとともに、３対のビット線対のうちのいずれか一本のビット線に接続されている。
また、３対のビット線対各々は、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１のいずれかのイコライザに接続されている。
イコライザＥＱｎ−１〜イコライザＥＱｎ＋１各々は、いずれもタイミング制御回路１８ｂから入力される制御信号ＢＬＥＱが非活性レベル（Ｈレベル）になるとビット線を非活性化し、それぞれに対応して設けられたビット線対間を短絡し、ビット線対を構成するビット線各々の電圧レベルをビット線プリチャージ電圧ＶＢＬＰの電圧レベルと等しいレベルにする。ビット線の電圧レベルは、スタンバイ状態となる。
なお、ビット線プリチャージ電圧ＶＢＬＰは、半導体装置１００内に設けられた降圧回路により生成され、例えば半導体装置１００が動作する電圧ＶＤＤの半分の電圧である。
また、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１各々は、タイミング制御回路１８ｂから入力される制御信号ＢＬＥＱが活性レベル（Ｌレベル）になるとビット線を活性化するため、ビット線対間の短絡を停止し、ビット線各々をフローティング状態にする。
また、３対のビット線対各々は、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１のいずれかのイコライザに接続されている。
イコライザＥＱｎ−１〜イコライザＥＱｎ＋１各々は、いずれもタイミング制御回路１８ｂから入力される制御信号ＢＬＥＱが非活性レベル（Ｈレベル）になるとビット線を非活性化し、それぞれに対応して設けられたビット線対間を短絡し、ビット線対を構成するビット線各々の電圧レベルをビット線プリチャージ電圧ＶＢＬＰの電圧レベルと等しいレベルにする。ビット線の電圧レベルは、スタンバイ状態となる。
なお、ビット線プリチャージ電圧ＶＢＬＰは、半導体装置１００内に設けられた降圧回路により生成され、例えば半導体装置１００が動作する電圧ＶＤＤの半分の電圧である。
また、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１各々は、タイミング制御回路１８ｂから入力される制御信号ＢＬＥＱが活性レベル（Ｌレベル）になるとビット線を活性化するため、ビット線対間の短絡を停止し、ビット線各々をフローティング状態にする。
図３において、３対のビット線対に対応して、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１が設けられている。なお、図１に示すセンスアンプ１５は、これらのセンスアンプＳＡが複数個配置されて構成される。
センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、対応するビット線対の一方にメモリセルからのデータが読み出された後、ビット線対の間に生じる電圧差を増幅し、ビット線対をメモリセルのデータに応じて増幅する。例えば、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、対応するメモリセルにデータ０として「Ｌ」レベルが記憶されている場合、ビット線対の一方をＬレベル（ＧＮＤレベル）に、ビット線対の他方をＨレベル（ＶＤＤレベル）に増幅する。また、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、メモリセルにデータ１として「Ｈ」レベルが記憶されている場合、ビット線対の一方をＨレベルに、ビット線対の他方をＬレベルに増幅する。
タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作開始を指示する（活性レベルの）活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＳＡＰを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｈレベル）に変化させ、制御信号ＳＡＮを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｌレベル）に変化させる。センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、活性レベルの制御信号ＳＡＰ及び制御信号ＳＡＮが入力されると、対応するメモリセルが記憶するデータの増幅動作を開始する。
センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、対応するビット線対の一方にメモリセルからのデータが読み出された後、ビット線対の間に生じる電圧差を増幅し、ビット線対をメモリセルのデータに応じて増幅する。例えば、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、対応するメモリセルにデータ０として「Ｌ」レベルが記憶されている場合、ビット線対の一方をＬレベル（ＧＮＤレベル）に、ビット線対の他方をＨレベル（ＶＤＤレベル）に増幅する。また、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、メモリセルにデータ１として「Ｈ」レベルが記憶されている場合、ビット線対の一方をＨレベルに、ビット線対の他方をＬレベルに増幅する。
タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作開始を指示する（活性レベルの）活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＳＡＰを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｈレベル）に変化させ、制御信号ＳＡＮを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｌレベル）に変化させる。センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、活性レベルの制御信号ＳＡＰ及び制御信号ＳＡＮが入力されると、対応するメモリセルが記憶するデータの増幅動作を開始する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作停止を指示する（非活性レベルの）活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＳＡＰを活性レベルから非活性レベルに変化させ、制御信号ＳＡＮを活性レベルから非活性レベルに変化させる。センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、非活性レベルの制御信号ＳＡＰ及び制御信号ＳＡＮが入力されると、対応するメモリセルが記憶するデータの増幅動作を終了する。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＳＡＰ及び制御信号ＳＡＮの電圧レベルを遷移させ、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々の活性または非活性を制御する。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＳＡＰ及び制御信号ＳＡＮの電圧レベルを遷移させ、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々の活性または非活性を制御する。
タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＢＬＥＱを非活性レベル（Ｈレベル）から活性レベル（Ｌレベル）にし、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１を活性化する（ビット線を活性状態のフローティング状態にする）。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＢＬＥＱを活性レベル（Ｌレベル）から非活性レベル（Ｈレベル）にし、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１を非活性化する（ビット線を非活性状態のスタンバイ状態にする）。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＢＬＥＱの電圧レベルを遷移させ、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１の活性または非活性を制御する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＢＬＥＱを活性レベル（Ｌレベル）から非活性レベル（Ｈレベル）にし、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１を非活性化する（ビット線を非活性状態のスタンバイ状態にする）。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＢＬＥＱの電圧レベルを遷移させ、イコライザＥＱｎ−１〜イコライザＥＱｎ＋１の活性または非活性を制御する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＸＬＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）とする。ロウアドレスラッチ１３ａは、活性レベルの制御信号ＸＬＥが入力されると、ラッチしている内部ロウアドレス信号ＸＡｄｄをロウデコーダ１３に出力する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＸＬＥを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）とする。ロウアドレスラッチ１３ａは、非活性レベルの制御信号ＸＬＥが入力されると、出力している内部ロウアドレス信号ＸＡｄｄを非活性レベルとする。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＸＬＥの電圧レベルを遷移させ、ロウアドレスラッチ１３ａの活性または非活性を制御する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＸＬＥを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）とする。ロウアドレスラッチ１３ａは、非活性レベルの制御信号ＸＬＥが入力されると、出力している内部ロウアドレス信号ＸＡｄｄを非活性レベルとする。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＸＬＥの電圧レベルを遷移させ、ロウアドレスラッチ１３ａの活性または非活性を制御する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＸＡｄｄＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）とする。ロウデコーダ１３は、活性レベルの制御信号ＸＡｄｄＥが入力されると、内部ロウアドレス信号ＸＡｄｄをデコーディングして、ワード線を選択し（Ｈレベルにし）、ワード線に接続されたメモリセルを対応するビット線に接続する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＸＡｄｄＥを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）とする。ロウデコーダ１３は、非活性レベルの制御信号ＸＡｄｄＥが入力されると、ワード線を非選択とし（Ｌレベルにし）、ワード線に接続されたメモリセルを対応するビット線と非接続とする。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＸＡｄｄＥの電圧レベルを遷移させ、ロウデコーダ１３の活性または非活性を制御する。
また、タイミング制御回路１８ｂは、制御回路１８ａが出力するタイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴが入力されると、制御信号ＸＡｄｄＥを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）とする。ロウデコーダ１３は、非活性レベルの制御信号ＸＡｄｄＥが入力されると、ワード線を非選択とし（Ｌレベルにし）、ワード線に接続されたメモリセルを対応するビット線と非接続とする。
このように、タイミング制御回路１８ｂは、制御回路１８ａが出力する活性化及び非活性化信号ＢＡＮＫＡＣＴに基づいて、制御信号ＸＡｄｄＥの電圧レベルを遷移させ、ロウデコーダ１３の活性または非活性を制御する。
なお、制御回路１８ａは、タイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴを出力し、引き続いて内部ライト信号または内部リード信号が入力される場合、制御信号ＳＡＰ及び制御信号ＳＡＮの活性レベルへの遷移時刻に対してタイミング調整し、活性レベルの制御信号ＹＡｄｄＥをカラムデコーダ１４に出力する。カラムデコーダ１４は、活性レベルの制御信号ＹＡｄｄＥが入力されると、内部カラムアドレス信号ＹＡｄｄをデコーディングして、カラムスイッチ信号ＹＳｎ−１〜カラムスイッチ信号ＹＳｎ＋１のいずれかを出力する。これにより、カラムスイッチＣＳＷｎ−１〜カラムスイッチＣＳＷｎ＋１のいずれかが選択され、選択されたカラムスイッチは、対応するビット線対とＩ／Ｏ線対（ＩＯＴ及びＩＯＢ）とを接続する。
半導体装置１００のコマンドデコーダ１６にＡＣＴコマンドに続いてＲＥＡＤコマンドが供給される場合、つまり、制御回路１８ａに内部リード信号が入力される場合、センスアンプが増幅したメモリセルのデータが、選択されたカラムスイッチ、及びＩＯ線対を介してデータ入出力回路１９に入力される。データ入出力回路１９は、メモリセルのデータを、半導体装置１００の外部へ出力する。
また、半導体装置１００のコマンドデコーダ１６にＡＣＴコマンドに続いてＷＲコマンドが供給される場合、つまり、制御回路１８ａに内部ライト信号が入力される場合、データ入出力回路１９は、半導体装置１００の外部からのデータを、ＩＯ線対、選択されたカラムスイッチを介して、ビット線に書き込む。このように、センスアンプは、データ入出力回路１９とともに、外部からのデータをメモリセルに書き込む。
続いて、制御回路１８ａ及びタイミング制御回路１８ｂが、アクトプリ周期発生回路１８ｄにおけるオシレータ１８ｆのオシレータ出力ＯＳＣに基づいて行うリフレッシュ制御動作について、図４のタイミングチャートを用いて説明する。
まず、コマンドデコーダ１６にＭＲＳコマンドが供給され、モードレジスタ１７は、テストモード信号ＴＭを、ロウアドレスバッファ部１２ｄ、アクトプリ動作制御回路１８ｃ、及びアクトプリ周期発生回路１８ｄに出力する。このとき、ロウアドレスバッファ部１２ｄにおける第２レジスタ１２ｒ２に、第１のロウアドレスと第２のロウアドレスとの差分Δｘが、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅに最大カウント値ＣＮＴｍａｘが設定される。
コマンドデコーダ１６は、ＭＲＳコマンドに続いて、ＡＣＴコマンドが供給されると、通常動作モードと同様に、内部アクト信号ｉｎＡＣＴを、アドレスレシーバ１２ａ、ロウアドレスバッファ部１２ｄ、アクトプリ動作制御回路１８ｃ、及びアクトプリ周期発生回路１８ｄに出力する。
アドレスレシーバ１２ａは、内部アクト信号ｉｎＡＣＴが入力されると、第１のロウアドレス（ワード線ＷＬｍの半導体装置１００における位置を示すロウアドレス）を取り込み、ロウアドレスバッファ部１２ｄに出力する。
ロウアドレスバッファ部１２ｄは、内部アクト信号ｉｎＡＣＴが入力されると、テストモード信号ＴＭが活性レベル（Ｈレベル）であるので、このロウアドレスを、演算部１２ｅにおける第１レジスタ１２ｒ１に記憶させる。演算部１２ｅは、第１レジスタ１２ｒ１に記憶された第１のロウアドレスに、第２レジスタ１２ｒ２から読み出した差分Δｘを加算して、第２のロウアドレスを生成して、第３レジスタ１２ｒ３に記憶させる。
アクトプリ周期発生回路１８ｄは、内部アクト信号ｉｎＡＣＴが入力されると、テストモード信号ＴＭが活性レベル（Ｈレベル）であるので、内部のオシレータ１８ｆを自励発振させる。また、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅは、オシレータ１８ｆのオシレータ出力ＯＳＣのパルス数をカウント開始する。
アクトプリ動作制御回路１８ｃは、内部アクト信号ｉｎＡＣＴが入力されても、テストモード信号ＴＭが活性レベル（Ｈレベル）であるので、通常動作モードとは相違して、第１アクト信号ＡＣＴ１を出力せず、アクトプリ周期発生回路１８ｄが出力する第２アクト信号ＡＣＴ２が入力されると、第１アクト信号ＡＣＴ１、及びタイミング制御回路１８ｂにタイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。
まず、コマンドデコーダ１６にＭＲＳコマンドが供給され、モードレジスタ１７は、テストモード信号ＴＭを、ロウアドレスバッファ部１２ｄ、アクトプリ動作制御回路１８ｃ、及びアクトプリ周期発生回路１８ｄに出力する。このとき、ロウアドレスバッファ部１２ｄにおける第２レジスタ１２ｒ２に、第１のロウアドレスと第２のロウアドレスとの差分Δｘが、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅに最大カウント値ＣＮＴｍａｘが設定される。
コマンドデコーダ１６は、ＭＲＳコマンドに続いて、ＡＣＴコマンドが供給されると、通常動作モードと同様に、内部アクト信号ｉｎＡＣＴを、アドレスレシーバ１２ａ、ロウアドレスバッファ部１２ｄ、アクトプリ動作制御回路１８ｃ、及びアクトプリ周期発生回路１８ｄに出力する。
アドレスレシーバ１２ａは、内部アクト信号ｉｎＡＣＴが入力されると、第１のロウアドレス（ワード線ＷＬｍの半導体装置１００における位置を示すロウアドレス）を取り込み、ロウアドレスバッファ部１２ｄに出力する。
ロウアドレスバッファ部１２ｄは、内部アクト信号ｉｎＡＣＴが入力されると、テストモード信号ＴＭが活性レベル（Ｈレベル）であるので、このロウアドレスを、演算部１２ｅにおける第１レジスタ１２ｒ１に記憶させる。演算部１２ｅは、第１レジスタ１２ｒ１に記憶された第１のロウアドレスに、第２レジスタ１２ｒ２から読み出した差分Δｘを加算して、第２のロウアドレスを生成して、第３レジスタ１２ｒ３に記憶させる。
アクトプリ周期発生回路１８ｄは、内部アクト信号ｉｎＡＣＴが入力されると、テストモード信号ＴＭが活性レベル（Ｈレベル）であるので、内部のオシレータ１８ｆを自励発振させる。また、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅは、オシレータ１８ｆのオシレータ出力ＯＳＣのパルス数をカウント開始する。
アクトプリ動作制御回路１８ｃは、内部アクト信号ｉｎＡＣＴが入力されても、テストモード信号ＴＭが活性レベル（Ｈレベル）であるので、通常動作モードとは相違して、第１アクト信号ＡＣＴ１を出力せず、アクトプリ周期発生回路１８ｄが出力する第２アクト信号ＡＣＴ２が入力されると、第１アクト信号ＡＣＴ１、及びタイミング制御回路１８ｂにタイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。
まず、時刻ｔ１以前の時刻において、外部からのクロック信号ＣＬＫ（第１の周波数のクロック信号）の、例えば立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベルであるときに、コマンドデコーダ１６にＭＲＳコマンドが供給される。モードレジスタ１７にも、ＭＲＳコマンドが入力され、半導体装置１００がテスト動作モードへ移行することを示すテストモード信号ＴＭを、上述の通り、出力する。
また、続く外部からのクロック信号ＣＬＫの立ち上り時に、例えば、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６が出力する内部コマンド信号のうち、内部アクト信号ｉｎＡＣＴが非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へと変化する。
また、続く外部からのクロック信号ＣＬＫの立ち上り時に、例えば、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６が出力する内部コマンド信号のうち、内部アクト信号ｉｎＡＣＴが非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へと変化する。
図４に示す時刻ｔ１において、この内部アクト信号ｉｎＡＣＴのＨレベルへの変化に対応して、アクトプリ周期発生回路１８ｄにおけるオシレータ１８ｆが発振を開始する。
アクトプリ周期発生回路１８ｄは、オシレータ１８ｆが出力するオシレータ出力ＯＳＣの立ち上りに同期して、活性レベルの第２アクト信号ＡＣＴ２をアクトプリ動作制御回路１８ｃに出力する。また、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅは、カウント値ＣＮＴ［０］＝１をロウアドレスバッファ部１２ｄのスイッチ１２ｓ１に出力する。ロウアドレスバッファ部１２ｄにおいて、演算部１２ｅにおいて第２のアドレス信号生成が終了されており、ＣＮＴ［０］が入力されるスイッチ１２ｓ１が、第２のロウアドレスのうちワード線ＷＬｍ＋１の位置を示すロウアドレスを、スイッチ１２ｓ２へ転送する。スイッチ１２ｓ２は、活性レベルのテストモード信号ＴＭが入力されているので、スイッチ１２ｓ１から入力されるワード線ＷＬｍ＋１の位置を示すロウアドレスを、バッファ１２ｆに出力する。
アクトプリ周期発生回路１８ｄは、オシレータ１８ｆが出力するオシレータ出力ＯＳＣの立ち上りに同期して、活性レベルの第２アクト信号ＡＣＴ２をアクトプリ動作制御回路１８ｃに出力する。また、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅは、カウント値ＣＮＴ［０］＝１をロウアドレスバッファ部１２ｄのスイッチ１２ｓ１に出力する。ロウアドレスバッファ部１２ｄにおいて、演算部１２ｅにおいて第２のアドレス信号生成が終了されており、ＣＮＴ［０］が入力されるスイッチ１２ｓ１が、第２のロウアドレスのうちワード線ＷＬｍ＋１の位置を示すロウアドレスを、スイッチ１２ｓ２へ転送する。スイッチ１２ｓ２は、活性レベルのテストモード信号ＴＭが入力されているので、スイッチ１２ｓ１から入力されるワード線ＷＬｍ＋１の位置を示すロウアドレスを、バッファ１２ｆに出力する。
アクトプリ動作制御回路１８ｃは、活性レベル（Ｈレベル）の第２アクト信号ＡＣＴ２が入力されると、活性レベル（Ｈレベル）の第１アクト信号ＡＣＴ１をロウアドレスバッファ部１２ｄのバッファ１２ｆに出力する。これにより、ロウアドレスバッファ部１２ｄは、ワード線ＷＬｍ＋１の位置を示すロウアドレスを内部ロウアドレス信号ＸＡｄｄとして、全てのメモリバンクＢＡＮＫにおけるロウアドレスラッチ１３ａに出力する。
また、アクトプリ動作制御回路１８ｃは、活性レベル（Ｈレベル）の第２アクト信号ＡＣＴ２が入力されると、第１アクト信号ＡＣＴ１を活性レベルにした時刻から、遅延させて、タイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴをＬレベルからＨレベルへ遷移させる。アクトプリ動作制御回路１８ｃは、タイミング制御回路１８ｂに活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。
なお、タイミング制御回路１８ｂは、活性化及び非活性化信号ＢＡＮＫＡＣＴがＬレベルからＨレベルになると、活性化及び非活性化信号ＢＡＮＫＡＣＴの立ち上がり時刻に対して、各回路を制御する各制御信号を活性レベルにするタイミング調整を行う。また、タイミング制御回路１８ｂは、活性化及び非活性化信号ＢＡＮＫＡＣＴがＨレベルからＬレベルになると、活性化及び非活性化信号ＢＡＮＫＡＣＴの立ち下がり時刻に対して、各回路を制御する各制御信号を非活性レベルにするタイミング調整を行う。
また、アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、入力される内部バンクアドレス信号ＢＡｄｄの論理に係らず、活性化及び非活性化信号ＢＡＮＫＡＣＴ０〜７を、活性レベル又は非活性レベルとする。つまり、テストモードにおけるリフレッシュ動作は、全てのメモリバンクＢＡＮＫにおいて、第２のロウアドレスが示すワード線（第２のワード線）を選択して実行される。
また、アクトプリ動作制御回路１８ｃは、活性レベル（Ｈレベル）の第２アクト信号ＡＣＴ２が入力されると、第１アクト信号ＡＣＴ１を活性レベルにした時刻から、遅延させて、タイミング調整動作開始を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴをＬレベルからＨレベルへ遷移させる。アクトプリ動作制御回路１８ｃは、タイミング制御回路１８ｂに活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。
なお、タイミング制御回路１８ｂは、活性化及び非活性化信号ＢＡＮＫＡＣＴがＬレベルからＨレベルになると、活性化及び非活性化信号ＢＡＮＫＡＣＴの立ち上がり時刻に対して、各回路を制御する各制御信号を活性レベルにするタイミング調整を行う。また、タイミング制御回路１８ｂは、活性化及び非活性化信号ＢＡＮＫＡＣＴがＨレベルからＬレベルになると、活性化及び非活性化信号ＢＡＮＫＡＣＴの立ち下がり時刻に対して、各回路を制御する各制御信号を非活性レベルにするタイミング調整を行う。
また、アクトプリ動作制御回路１８ｃは、テスト動作モードにおいて、入力される内部バンクアドレス信号ＢＡｄｄの論理に係らず、活性化及び非活性化信号ＢＡＮＫＡＣＴ０〜７を、活性レベル又は非活性レベルとする。つまり、テストモードにおけるリフレッシュ動作は、全てのメモリバンクＢＡＮＫにおいて、第２のロウアドレスが示すワード線（第２のワード線）を選択して実行される。
まず、タイミング制御回路１８ｂは、活性化及び非活性化信号ＢＡＮＫＡＣＴが活性レベル（Ｈレベル）になると、制御信号ＢＬＥＱ及び制御信号ＸＬＥを、非活性レベルから活性レベルにする。
タイミング制御回路１８ｂは、制御信号ＢＬＥＱを非活性レベル（Ｈレベル）から活性レベル（Ｌレベル）に変化させ、メモリセルアレイ１１１におけるイコライザＥＱの非活性動作であるビット線プリチャージ動作を停止させ、ビット線をフローティング状態に活性化させる。
また、タイミング制御回路１８ｂは、制御信号ＸＬＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に変化させ、ロウアドレスラッチ１３ａがラッチするワード線ＷＬｍ＋１に対応する内部ロウアドレス信号ＸＡｄｄをロウデコーダ１３に出力させる。
タイミング制御回路１８ｂは、制御信号ＢＬＥＱを非活性レベル（Ｈレベル）から活性レベル（Ｌレベル）に変化させ、メモリセルアレイ１１１におけるイコライザＥＱの非活性動作であるビット線プリチャージ動作を停止させ、ビット線をフローティング状態に活性化させる。
また、タイミング制御回路１８ｂは、制御信号ＸＬＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に変化させ、ロウアドレスラッチ１３ａがラッチするワード線ＷＬｍ＋１に対応する内部ロウアドレス信号ＸＡｄｄをロウデコーダ１３に出力させる。
次に、タイミング制御回路１８ｂは、制御信号ＢＬＥＱ及び制御信号ＸＬＥを非活性レベルから活性レベルにする時刻に対して、タイミング調整した制御信号ＸＡｄｄＥを、活性レベル（Ｈレベル）にしてロウデコーダ１３に出力し、ロウデコーダ１３の活性化動作であるワード線選択動作を実行させる。
これにより、ロウデコーダ１３は、図３に示すワード線のうち、注目ワード線であるワード線ＷＬｍの隣のワード線であるワード線ＷＬｍ＋１をＬレベルからＨレベルに変化させる。また、ワード線ＷＬｍ＋１に接続されるメモリセルＭＣ３、メモリセルＭＣ６、及びメモリセルＭＣ９が選択され、それぞれビット線ＢＬＴｎ−１、ビット線ＢＬＴｎ、及びビット線ＢＬＴｎ＋１にメモリセルのデータが読み出される。また、各ビット線対の間に差電圧が生じる。
これにより、ロウデコーダ１３は、図３に示すワード線のうち、注目ワード線であるワード線ＷＬｍの隣のワード線であるワード線ＷＬｍ＋１をＬレベルからＨレベルに変化させる。また、ワード線ＷＬｍ＋１に接続されるメモリセルＭＣ３、メモリセルＭＣ６、及びメモリセルＭＣ９が選択され、それぞれビット線ＢＬＴｎ−１、ビット線ＢＬＴｎ、及びビット線ＢＬＴｎ＋１にメモリセルのデータが読み出される。また、各ビット線対の間に差電圧が生じる。
続いて、タイミング制御回路１８ｂは、制御信号ＸＡｄｄＥを非活性レベルから活性レベルにする時刻に対して、タイミング調整した制御信号ＳＡＰ及び制御信号ＳＡＮを出力する。タイミング制御回路１８ｂは、制御信号ＳＡＰを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｈレベル）に変化させ、制御信号ＳＡＮを非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）から活性レベル（Ｌレベル）に変化させる。これにより、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１各々は、活性レベルの制御信号ＳＡＰ及び制御信号ＳＡＮが入力され、対応するビット線対の増幅動作を開始する。図４において、選択されたメモリセルのうちメモリセルＭＣ６がＨレベルを記憶している場合を示しており、ビット線ＢＬＴｎがＨレベルに、ビット線ＢＬＢｎがＬレベルへと増幅される。もちろん、この増幅動作に併せて、メモリセルＭＣ６の記憶するデータはＨレベルへリフレッシュされる。
続いて時刻ｔ１からオシレータ１８ｆのオシレータ出力ＯＳＣの半周期後の時刻ｔ２において、オシレータ出力ＯＳＣがＨレベルからＬレベルへ遷移する。
アクトプリ周期発生回路１８ｄは、この立ち下がりを受けて、第２アクト信号ＡＣＴ２をＨレベルからＬレベルへ遷移させ、第２プリチャージ信号ＰＲＥ２をＬレベルからＨレベルへと遷移させる。
アクトプリ動作制御回路１８ｃは、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２が入力されて、第１アクト信号ＡＣＴ１をＨレベルからＬレベル（非活性レベル）へ遷移させ、第１プリチャージ信号ＰＲＥ１をＬレベルからＨレベル（活性レベル）へと遷移させる。
これにより、ロウアドレスバッファ部１２ｄは、出力中の内部ロウアドレス信号ＸＡｄｄをＨレベルからＬレベルに遷移させる。
また、アクトプリ動作制御回路１８ｃは、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２が入力されて、タイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴをＨレベルからＬレベル（非活性レベル）へ遷移させる。
アクトプリ周期発生回路１８ｄは、この立ち下がりを受けて、第２アクト信号ＡＣＴ２をＨレベルからＬレベルへ遷移させ、第２プリチャージ信号ＰＲＥ２をＬレベルからＨレベルへと遷移させる。
アクトプリ動作制御回路１８ｃは、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２が入力されて、第１アクト信号ＡＣＴ１をＨレベルからＬレベル（非活性レベル）へ遷移させ、第１プリチャージ信号ＰＲＥ１をＬレベルからＨレベル（活性レベル）へと遷移させる。
これにより、ロウアドレスバッファ部１２ｄは、出力中の内部ロウアドレス信号ＸＡｄｄをＨレベルからＬレベルに遷移させる。
また、アクトプリ動作制御回路１８ｃは、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２が入力されて、タイミング調整動作停止を指示する活性化及び非活性化信号ＢＡＮＫＡＣＴをＨレベルからＬレベル（非活性レベル）へ遷移させる。
タイミング制御回路１８ｂは、Ｌレベル（非活性レベル）の活性化及び非活性化信号ＢＡＮＫＡＣＴが入力され、制御信号ＸＬＥ及び制御信号ＸＡｄｄＥを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）へと変化させ、ロウアドレスラッチ１３ａのロウデコーダ１３への内部ロウアドレスの出力動作を停止するとともに、ロウデコーダ１３のワード線選択動作を停止させる。
ロウデコーダ１３は、非活性レベルの制御信号ＸＡｄｄＥが入力されると、選択しているワード線（この場合ワード線ＷＬｍ）をＬレベルに変化させる。
これにより、メモリセルＭＣ３、メモリセルＭＣ６、及びメモリセルＭＣ９は、それぞれビット線ＢＬＴｎ−１、ビット線ＢＬＴｎ、及びビット線ＢＬＴｎ＋１と非接続となり、リフレッシュ後のデータを記憶する。
ロウデコーダ１３は、非活性レベルの制御信号ＸＡｄｄＥが入力されると、選択しているワード線（この場合ワード線ＷＬｍ）をＬレベルに変化させる。
これにより、メモリセルＭＣ３、メモリセルＭＣ６、及びメモリセルＭＣ９は、それぞれビット線ＢＬＴｎ−１、ビット線ＢＬＴｎ、及びビット線ＢＬＴｎ＋１と非接続となり、リフレッシュ後のデータを記憶する。
続いて、タイミング制御回路１８ｂは、制御信号ＳＡＰ及び制御信号ＳＡＮを、制御信号ＸＬＥ及び制御信号ＸＡｄｄＥを活性レベルから非活性レベルにする時刻に対してタイミング調整して、活性レベルから非活性レベルにする。タイミング制御回路１８ｂは、制御信号ＳＡＰを活性レベル（Ｈレベル）から非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）へと変化させ、制御信号ＳＡＮを活性レベル（Ｌレベル）から非活性レベル（ビット線プリチャージＶＢＬＰの電圧レベル）へと変化させる。これにより、センスアンプは増幅動作を終了する。
続いて、タイミング制御回路１８ｂは、制御信号ＢＬＥＱを、制御信号ＳＡＰ及び制御信号ＳＡＮを活性レベルから非活性レベルにする時刻に対してタイミング調整して、活性レベル（Ｌレベル）から非活性レベル（Ｈレベル）へと変化させ、イコライザＥＱのビット線の非活性動作であるプリチャージ動作を開始させる。ビット線対各々の電圧は、ビット線プリチャージＶＢＬＰの電圧レベルにプリチャージされる（非活性状態であるスタンバイ状態における電圧レベルとなる）。
続いて、タイミング制御回路１８ｂは、プリチャージ終了信号ＲＳＡＯＫ（プリチャージ終了信号）を、制御信号ＢＬＥＱを活性レベルから非活性レベルにする時刻に対してタイミング調整して、ＬレベルからＨレベルへと遷移させる。つまり、プリチャージ終了信号ＲＳＡＯＫは、メモリバンクＢＡＮＫにおけるリフレッシュ終了後のプリチャージ動作が全て終了してから、Ｌレベル（非活性レベル）からＨレベル（活性レベル）へと遷移する信号である。
アクトプリ周期発生回路１８ｄは、プリチャージ終了信号ＲＳＡＯＫが非活性レベルにある間にテストモード信号が入力されたとき、オシレータ１８ｆのオシレータ出力ＯＳＣがＨレベルであってもオシレータ１８ｆの動作を停止せず、次のオシレータ出力ＯＳＣの立下りに同期して第２プリチャージ信号ＰＲＥ２を出力し、その後オシレータ１８ｆの動作を停止する。
また、アクトプリ動作制御回路１８ｃは、第２プリチャージ信号ＰＲＥ２が入力されると、タイミング制御回路１８ｂのタイミング調整を終了させる活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。これにより、ワード線がＨレベルにあるとき、半導体装置１００のテストモード解除を指示するＭＲＳコマンド（ＭＲＳ ＥＸＩＴコマンド）が供給され、テストモード信号ＴＭがＬレベル（非活性レベル）となっても、メモリバンクＢＡＮＫ内におけるリフレッシュ動作及びその後のプリチャージ動作は最後まで実行される。
なお、タイミング制御回路１８ｂがプリチャージ終了信号ＲＳＡＯＫを、Ｈレベル（活性レベル）からＬレベル（非活性レベル）へと遷移する時刻は、図４に示すようにワード線選択動作開始後であればよく、例えば、制御信号ＸＡｄｄＥの活性化時刻からタイミング調整して、ＨレベルからＬレベルへと遷移させればよい。
アクトプリ周期発生回路１８ｄは、プリチャージ終了信号ＲＳＡＯＫが非活性レベルにある間にテストモード信号が入力されたとき、オシレータ１８ｆのオシレータ出力ＯＳＣがＨレベルであってもオシレータ１８ｆの動作を停止せず、次のオシレータ出力ＯＳＣの立下りに同期して第２プリチャージ信号ＰＲＥ２を出力し、その後オシレータ１８ｆの動作を停止する。
また、アクトプリ動作制御回路１８ｃは、第２プリチャージ信号ＰＲＥ２が入力されると、タイミング制御回路１８ｂのタイミング調整を終了させる活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。これにより、ワード線がＨレベルにあるとき、半導体装置１００のテストモード解除を指示するＭＲＳコマンド（ＭＲＳ ＥＸＩＴコマンド）が供給され、テストモード信号ＴＭがＬレベル（非活性レベル）となっても、メモリバンクＢＡＮＫ内におけるリフレッシュ動作及びその後のプリチャージ動作は最後まで実行される。
なお、タイミング制御回路１８ｂがプリチャージ終了信号ＲＳＡＯＫを、Ｈレベル（活性レベル）からＬレベル（非活性レベル）へと遷移する時刻は、図４に示すようにワード線選択動作開始後であればよく、例えば、制御信号ＸＡｄｄＥの活性化時刻からタイミング調整して、ＨレベルからＬレベルへと遷移させればよい。
以上のメモリバンクＢＡＮＫにおけるリフレッシュ動作及びその後のプリチャージ動作は、カウンタ１８ｅのカウント値ＣＮＴが最大カウント値ＣＮＴｍａｘになるまで実行される。
また、カウンタ１８ｅのロウアドレスバッファ部１２ｄへの出力値はＣＮＴ［０］であるので、次にロウアドレスラッチ１３ａにラッチされる第２のロウアドレスは、ワード線ＷＬｍ−１の位置を示すロウアドレスである。
つまり、カウント値ＣＮＴ［０］＝１のときはワード線ＷＬｍ＋１が、カウント値ＣＮＴ［０］＝０のときはワード線ＷＬｍ−１が、それぞれ選択され、選択されたワード線に接続されたメモリセルのデータがリフレッシュされる。
このように、本実施形態において、ロウアドレスバッファ部１２ｄが取り込んだ第１のロウアドレスがその位置を示すワード線ＷＬｍに隣接するワード線（ワード線ＷＬｍ＋１及びワード線ＷＬｍ−１）が交互に選択され、ワード線ＷＬｍ、及びワード線ＷＬｍに接続されたメモリセルがディスターブを受ける。
また、カウンタ１８ｅのロウアドレスバッファ部１２ｄへの出力値はＣＮＴ［０］であるので、次にロウアドレスラッチ１３ａにラッチされる第２のロウアドレスは、ワード線ＷＬｍ−１の位置を示すロウアドレスである。
つまり、カウント値ＣＮＴ［０］＝１のときはワード線ＷＬｍ＋１が、カウント値ＣＮＴ［０］＝０のときはワード線ＷＬｍ−１が、それぞれ選択され、選択されたワード線に接続されたメモリセルのデータがリフレッシュされる。
このように、本実施形態において、ロウアドレスバッファ部１２ｄが取り込んだ第１のロウアドレスがその位置を示すワード線ＷＬｍに隣接するワード線（ワード線ＷＬｍ＋１及びワード線ＷＬｍ−１）が交互に選択され、ワード線ＷＬｍ、及びワード線ＷＬｍに接続されたメモリセルがディスターブを受ける。
ここで、メモリセルに対するディスターブテストについて説明する。
例えば、ワード線ＷＬｍに接続されたメモリセルがディスターブを受けるディスターブテストを実行するには、メモリセルＭＣ２、メモリセルＭＣ５、及びメモリセルＭＣ８に、データ０としてＨレベルのデータを書き込む。また、ワード線ＷＬｍに隣接するワード線ＷＬｍ−１に接続されるメモリセルＭＣ１、メモリセルＭＣ４、及びメモリセルＭＣ７に、データ１としてＨレベルのデータを書き込む。また、ワード線ＷＬｍに隣接するワード線ＷＬｍ＋１に接続されるメモリセルＭＣ３、メモリセルＭＣ６、及びメモリセルＭＣ９に、データ１としてＨレベルのデータを書き込む。
ワード線ＷＬｍ＋１及びワード線ＷＬｍ−１を交互に選択し、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１に増幅動作を実行させることで、各ビット線対において、リフレッシュ動作時に、ビット線のＢ側（ビット線ＢＬＢｎ−１、ビット線ＢＬＢｎ、ビット線ＢＬＢｎ＋１）が、Ｌレベルとなる。つまり、この状態では、注目ワード線ＷＬｍに接続されるメモリセル各々において、記憶しているＨレベルの電圧レベルに対して、ビット線の電圧レベルはＬレベルとなる。また、隣接ワード線が頻繁にＨレベルとなることで、注目ワード線ＷＬｍが隣接ワード線との浮遊容量により０Ｖより浮き上がり、メモリセルを構成するセルトランジスタのゲート及びソース（ビット線側）間が一時的に０Ｖより大きくなることで、メモリセルの蓄積電荷が、Ｌレベルのビット線へとリークしやすくなる。
例えば、ワード線ＷＬｍに接続されたメモリセルがディスターブを受けるディスターブテストを実行するには、メモリセルＭＣ２、メモリセルＭＣ５、及びメモリセルＭＣ８に、データ０としてＨレベルのデータを書き込む。また、ワード線ＷＬｍに隣接するワード線ＷＬｍ−１に接続されるメモリセルＭＣ１、メモリセルＭＣ４、及びメモリセルＭＣ７に、データ１としてＨレベルのデータを書き込む。また、ワード線ＷＬｍに隣接するワード線ＷＬｍ＋１に接続されるメモリセルＭＣ３、メモリセルＭＣ６、及びメモリセルＭＣ９に、データ１としてＨレベルのデータを書き込む。
ワード線ＷＬｍ＋１及びワード線ＷＬｍ−１を交互に選択し、センスアンプＳＡｎ−１〜センスアンプＳＡｎ＋１に増幅動作を実行させることで、各ビット線対において、リフレッシュ動作時に、ビット線のＢ側（ビット線ＢＬＢｎ−１、ビット線ＢＬＢｎ、ビット線ＢＬＢｎ＋１）が、Ｌレベルとなる。つまり、この状態では、注目ワード線ＷＬｍに接続されるメモリセル各々において、記憶しているＨレベルの電圧レベルに対して、ビット線の電圧レベルはＬレベルとなる。また、隣接ワード線が頻繁にＨレベルとなることで、注目ワード線ＷＬｍが隣接ワード線との浮遊容量により０Ｖより浮き上がり、メモリセルを構成するセルトランジスタのゲート及びソース（ビット線側）間が一時的に０Ｖより大きくなることで、メモリセルの蓄積電荷が、Ｌレベルのビット線へとリークしやすくなる。
つまり、注目ワード線ＷＬｍがディスターブを受ける間に、注目ワード線に接続されたメモリセルが記憶する電圧レベルが、隣接ワード線の干渉により、変化する場合がある。最悪の場合、次のデータ読み出しの際、センスアンプがビット線対間の電圧差を増幅できないほど、メモリセルが記憶する電圧レベルが変化してしまい、リフレッシュ動作において書き込んだデータとは逆のデータが書き込まれることとなり、メモリセルからのデータ読み出しにおいて、書き込んだデータが読み出されず、逆のデータが読み出されてしまう。
本実施形態において、低周波数（第１の周波数）のクロック信号しか供給されない場合であっても、高周波数（第２の周波数）でリフレッシュ動作を実行できることから、上述したディスターブ試験を、高周波数で実行でき、テスト時間の短縮を行うことができる。
本実施形態において、低周波数（第１の周波数）のクロック信号しか供給されない場合であっても、高周波数（第２の周波数）でリフレッシュ動作を実行できることから、上述したディスターブ試験を、高周波数で実行でき、テスト時間の短縮を行うことができる。
続いて、図５及び図６を用いて、本実施形態の半導体装置１００に対して、バーンインテスタを用いて、ディスターブテストを行う場合の半導体装置１００の動作について説明する。
図５は、図２に示す半導体装置１００のテスト動作モードに係る部分の回路ブロック図である。また、図６は、図５に示す回路ブロックを含む半導体装置１００の動作タイミングチャートである。
なお、以下の動作の説明において、上記ディスターブテストで説明した場合と同じく、図３に示すメモリセルＭＣ１〜ＭＣ９にＨレベルのデータを通常動作モードを用いて書き込み、その後、テスト動作モードにおいてリフレッシュ動作、メモリセルからのデータ読み出し動作を行う場合を説明する。なお、図６において、時刻ｔ１〜時刻ｔ３までの期間、及び時刻ｔ６以降の期間が通常動作モードであり、時刻ｔ４〜時刻ｔ５の期間がテスト動作モード、を示している。
図５は、図２に示す半導体装置１００のテスト動作モードに係る部分の回路ブロック図である。また、図６は、図５に示す回路ブロックを含む半導体装置１００の動作タイミングチャートである。
なお、以下の動作の説明において、上記ディスターブテストで説明した場合と同じく、図３に示すメモリセルＭＣ１〜ＭＣ９にＨレベルのデータを通常動作モードを用いて書き込み、その後、テスト動作モードにおいてリフレッシュ動作、メモリセルからのデータ読み出し動作を行う場合を説明する。なお、図６において、時刻ｔ１〜時刻ｔ３までの期間、及び時刻ｔ６以降の期間が通常動作モードであり、時刻ｔ４〜時刻ｔ５の期間がテスト動作モード、を示している。
時刻ｔ１において、バーンインテスタからクロック信号（例えば３００ｎｓ周期のクロック信号）、ＡＣＴコマンド、及びロウアドレス（ワード線ＷＬｍ−１の位置を示すロウアドレスとする）を供給する。コマンドデコーダ１６は、内部クロック信号（クロック信号と同じ周波数）に同期してＡＣＴコマンドを取り込み、これに応じて内部アクト信号ｉｎＡＣＴを、アドレスレシーバ１２ａ、及びアクトプリ動作制御回路１８ｃに出力する。
アドレスレシーバ１２ａは、バンクアドレスＢＡ０〜ＢＡ２及び、ワード線ＷＬｍ−１の位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。
アクトプリ動作制御回路１８ｃは、活性レベルの第１アクト信号ＡＣＴ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、内部バンクアドレス信号ＢＡｄｄをアクトプリ動作制御回路１８ｃへ、ロウアドレスバッファ部１２ｄは内部ロウアドレス信号ＸＡｄｄをロウアドレスラッチ１３ａへ出力する。
アクトプリ動作制御回路１８ｃは、内部バンクアドレス信号ＢＡｄｄの論理に基づき、メモリバンクＢＡＮＫ０〜７のうちの一つのメモリバンクＢＡＮＫに対して、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。なお、アクトプリ動作制御回路１８ｃは、活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１アクト信号ＡＣＴ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明した動作と同様に、ワード線ＷＬｍ−１を選択して、接続されるメモリセルＭＣ１、４，７と対応するビット線を接続する。
アドレスレシーバ１２ａは、バンクアドレスＢＡ０〜ＢＡ２及び、ワード線ＷＬｍ−１の位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。
アクトプリ動作制御回路１８ｃは、活性レベルの第１アクト信号ＡＣＴ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、内部バンクアドレス信号ＢＡｄｄをアクトプリ動作制御回路１８ｃへ、ロウアドレスバッファ部１２ｄは内部ロウアドレス信号ＸＡｄｄをロウアドレスラッチ１３ａへ出力する。
アクトプリ動作制御回路１８ｃは、内部バンクアドレス信号ＢＡｄｄの論理に基づき、メモリバンクＢＡＮＫ０〜７のうちの一つのメモリバンクＢＡＮＫに対して、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。なお、アクトプリ動作制御回路１８ｃは、活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１アクト信号ＡＣＴ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明した動作と同様に、ワード線ＷＬｍ−１を選択して、接続されるメモリセルＭＣ１、４，７と対応するビット線を接続する。
時刻ｔ２において、バーンインテスタからクロック信号、ＷＲコマンド（ライトコマンド）、及びカラムアドレス（ビット線ＢＬＴｎ−１及びビット線ＢＬＢｎ−１の位置を示すカラムアドレスとする）、及びメモリセルへ書き込むべきデータを供給する。コマンドデコーダ１６は、内部クロック信号に同期してＷＲコマンドを取り込み、これに応じて、活性レベルの内部ライト信号を、制御回路１８ａに出力する。
制御回路１８ａは、内部ライト信号の論理レベルの変化に対応して、タイミング調整された制御信号を生成して、カラムアドレスバッファ１２ｃ、カラムデコーダ１４、及びデータ入出力回路１９に対して出力する。
これを受けて、カラムアドレスバッファ１２ｃは、内部カラムアドレス信号ＹＡｄｄをカラムデコーダ１４へ、カラムデコーダ１４は、カラムスイッチＣＳＷｎ−１を選択し、ビット線対（ビット線ＢＬＴｎ−１及びビット線ＢＬＢｎ−１）とＩＯ線対（ＩＯ線ＩＯＴ及びＩＯ線ＩＯＢ）とを接続する。データ入出力回路１９は、メモリセルに書き込むべきデータ１を外部から受け取り、ＩＯ線、及びカラムスイッチを介して、ビット線ＢＬＴｎ−１をＨレベルへ、ビット線ＢＬＢｎ−１をＬレベルへと、センスアンプＳＡｎ−１とともに駆動する。選択されたメモリセルＭＣ１は、Ｈレベルに駆動され、データとして１が書き込まれる。
制御回路１８ａは、内部ライト信号の論理レベルの変化に対応して、タイミング調整された制御信号を生成して、カラムアドレスバッファ１２ｃ、カラムデコーダ１４、及びデータ入出力回路１９に対して出力する。
これを受けて、カラムアドレスバッファ１２ｃは、内部カラムアドレス信号ＹＡｄｄをカラムデコーダ１４へ、カラムデコーダ１４は、カラムスイッチＣＳＷｎ−１を選択し、ビット線対（ビット線ＢＬＴｎ−１及びビット線ＢＬＢｎ−１）とＩＯ線対（ＩＯ線ＩＯＴ及びＩＯ線ＩＯＢ）とを接続する。データ入出力回路１９は、メモリセルに書き込むべきデータ１を外部から受け取り、ＩＯ線、及びカラムスイッチを介して、ビット線ＢＬＴｎ−１をＨレベルへ、ビット線ＢＬＢｎ−１をＬレベルへと、センスアンプＳＡｎ−１とともに駆動する。選択されたメモリセルＭＣ１は、Ｈレベルに駆動され、データとして１が書き込まれる。
時刻ｔ３において、バーンインテスタからクロック信号、ＰＲＥコマンドを供給する。コマンドデコーダ１６は、内部クロック信号に同期してＰＲＥコマンドを取り込み、これに応じて内部プリチャージ信号ｉｎＰＲＥを、アクトプリ動作制御回路１８ｃに出力する。
アクトプリ動作制御回路１８ｃは、活性レベルの第１プリチャージ信号ＰＲＥ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、アクトプリ動作制御回路１８ｃへの内部バンクアドレス信号ＢＡｄｄ出力を、ロウアドレスバッファ部１２ｄは、ロウアドレスラッチ１３ａへの内部ロウアドレス信号ＸＡｄｄの出力を停止する。
また、アクトプリ動作制御回路１８ｃは、先に活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを出力しているメモリバンクＢＡＮＫ０〜７のうちの一つのメモリバンクＢＡＮＫの動作を停止するため、非活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを、当該メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに、第１プリチャージ信号ＰＲＥ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明したプリチャージ動作と同様に、ワード線ＷＬｍ−１を非選択状態にして、接続されるメモリセルＭＣ１、４，７と対応するビット線を非接続とする。
アクトプリ動作制御回路１８ｃは、活性レベルの第１プリチャージ信号ＰＲＥ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、アクトプリ動作制御回路１８ｃへの内部バンクアドレス信号ＢＡｄｄ出力を、ロウアドレスバッファ部１２ｄは、ロウアドレスラッチ１３ａへの内部ロウアドレス信号ＸＡｄｄの出力を停止する。
また、アクトプリ動作制御回路１８ｃは、先に活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを出力しているメモリバンクＢＡＮＫ０〜７のうちの一つのメモリバンクＢＡＮＫの動作を停止するため、非活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを、当該メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに、第１プリチャージ信号ＰＲＥ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明したプリチャージ動作と同様に、ワード線ＷＬｍ−１を非選択状態にして、接続されるメモリセルＭＣ１、４，７と対応するビット線を非接続とする。
このように、時刻ｔ１〜時刻ｔ３において、ワード線ＷＬｍ−１が選択され、選択されたワード線ＷＬｍ−１に接続されたメモリセルのうちメモリセルＭＣ１に、データ１としてＨレベルの電圧が書き込まれる。
この時刻ｔ１〜時刻ｔ３におけるライト動作を、ワード線ＷＬｍ−１、ワード線ＷＬｍ、及びワード線ＷＬｍ＋１に接続される全てのメモリセル（本実施形態において、メモリセルＭＣ１〜メモリセルＭＣ９）に実行し、全てのメモリセルにＨレベルの電圧を書き込む。
このようにして、注目ワード線ＷＬｍと、その両隣に位置するワード線とに接続される全てのメモリセルは、Ｈレベルの電圧を記憶する。そして、次に説明するように、時刻ｔ４においてテスト動作モードへ移行し、注目ワード線ＷＬｍの両隣に位置するワード線（ワード線ＷＬｍ−１及びワード線ＷＬｍ＋１）を選択して、リフレッシュ動作を実行する。
この時刻ｔ１〜時刻ｔ３におけるライト動作を、ワード線ＷＬｍ−１、ワード線ＷＬｍ、及びワード線ＷＬｍ＋１に接続される全てのメモリセル（本実施形態において、メモリセルＭＣ１〜メモリセルＭＣ９）に実行し、全てのメモリセルにＨレベルの電圧を書き込む。
このようにして、注目ワード線ＷＬｍと、その両隣に位置するワード線とに接続される全てのメモリセルは、Ｈレベルの電圧を記憶する。そして、次に説明するように、時刻ｔ４においてテスト動作モードへ移行し、注目ワード線ＷＬｍの両隣に位置するワード線（ワード線ＷＬｍ−１及びワード線ＷＬｍ＋１）を選択して、リフレッシュ動作を実行する。
時刻ｔ４において、バーンインテスタからクロック信号、半導体装置１００のテスト動作モードへの移行を指示するＭＲＳコマンドを供給する。コマンドデコーダ１６は、内部クロック信号に同期してＭＲＳコマンドを取り込み、これに応じて、モードレジスタ１７は、活性レベル（Ｈレベル）のテストモード信号ＴＭを、ロウアドレスバッファ部１２ｄ、アクトプリ動作制御回路１８ｃ、及びアクトプリ周期発生回路１８ｄに出力する。
また、モードレジスタ１７は、ロウアドレスバッファ部１２ｄにおける加算部１２ａｄが第２のロウアドレス生成に用いる差分Δｘを、ロウアドレスバッファ部１２ｄにおける第２レジスタ１２ｒ２に、最大カウント値ＣＮＴｍａｘを、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅに出力する。
また、モードレジスタ１７は、ロウアドレスバッファ部１２ｄにおける加算部１２ａｄが第２のロウアドレス生成に用いる差分Δｘを、ロウアドレスバッファ部１２ｄにおける第２レジスタ１２ｒ２に、最大カウント値ＣＮＴｍａｘを、アクトプリ周期発生回路１８ｄにおけるカウンタ１８ｅに出力する。
時刻ｔ５において、バーンインテスタからクロック信号、ＡＣＴコマンド、及びロウアドレス（ワード線ＷＬｍの位置を示すロウアドレス）を供給する。コマンドデコーダ１６は、内部クロック信号に同期してＡＣＴコマンドを取り込み、これに応じて内部アクト信号ｉｎＡＣＴを、アドレスレシーバ１２ａ、ロウアドレスバッファ部１２ｄ、アクトプリ動作制御回路１８ｃ、及びアクトプリ周期発生回路１８ｄに出力する。
アドレスレシーバ１２ａは、バンクアドレスＢＡ０〜ＢＡ２及び、ワード線ＷＬｍの位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。
ロウアドレスバッファ部１２ｄにおいて、演算部１２ｅが、ワード線ＷＬｍの位置を示すロウアドレス（第１のロウアドレス）に、第２レジスタ１２ｒ２に記憶された差分Δｘを加算して、第３レジスタ１２ｒ３に記憶させる。
アクトプリ周期発生回路１８ｄにおいて、オシレータ１８ｆが自励発振を開始し、外部から供給されるクロック信号の周期（例えば３００ｎｓ）に対して、短い周期（例えば５０ｎｓ）のオシレータ出力ＯＳＣを出力する。また、カウンタ１８ｅは、オシレータ１８ｆのオシレータ出力ＯＳＣのパルス数のカウントを開始する。
また、アクトプリ周期発生回路１８ｄは、オシレータ１８ｆのオシレータ出力ＯＳＣの立ち上がりに同期して、活性レベル（Ｈレベル）の第２アクト信号ＡＣＴ２を、オシレータ出力ＯＳＣの立ち下がりに同期して、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２を、生成し、アクトプリ動作制御回路１８ｃに出力する。
アクトプリ動作制御回路１８ｃは、活性レベルの第２アクト信号ＡＣＴ２が入力されると、活性レベルの第１アクト信号ＡＣＴ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、内部バンクアドレス信号ＢＡｄｄをアクトプリ動作制御回路１８ｃへ、ロウアドレスバッファ部１２ｄは、ワード線ＷＬｍの隣に位置するワード線ＷＬｍ＋１の位置を示すロウアドレス（第２のロウアドレス）を、内部ロウアドレス信号ＸＡｄｄとして、ロウアドレスラッチ１３ａへ出力する。
アクトプリ動作制御回路１８ｃは、内部バンクアドレス信号ＢＡｄｄの論理に係わらず、メモリバンクＢＡＮＫ０〜７の全てのメモリバンクＢＡＮＫに対して、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。なお、アクトプリ動作制御回路１８ｃは、活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１アクト信号ＡＣＴ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、ワード線ＷＬｍ＋１を選択して、接続されるメモリセルＭＣ３、６，９と対応するビット線を接続する。この後、上述の図４を用いて説明した動作と同様に、ワード線ＷＬｍ＋１に接続されるメモリセルのデータのリフレッシュが各メモリバンクＢＡＮＫ内で実行される。
アドレスレシーバ１２ａは、バンクアドレスＢＡ０〜ＢＡ２及び、ワード線ＷＬｍの位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。
ロウアドレスバッファ部１２ｄにおいて、演算部１２ｅが、ワード線ＷＬｍの位置を示すロウアドレス（第１のロウアドレス）に、第２レジスタ１２ｒ２に記憶された差分Δｘを加算して、第３レジスタ１２ｒ３に記憶させる。
アクトプリ周期発生回路１８ｄにおいて、オシレータ１８ｆが自励発振を開始し、外部から供給されるクロック信号の周期（例えば３００ｎｓ）に対して、短い周期（例えば５０ｎｓ）のオシレータ出力ＯＳＣを出力する。また、カウンタ１８ｅは、オシレータ１８ｆのオシレータ出力ＯＳＣのパルス数のカウントを開始する。
また、アクトプリ周期発生回路１８ｄは、オシレータ１８ｆのオシレータ出力ＯＳＣの立ち上がりに同期して、活性レベル（Ｈレベル）の第２アクト信号ＡＣＴ２を、オシレータ出力ＯＳＣの立ち下がりに同期して、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２を、生成し、アクトプリ動作制御回路１８ｃに出力する。
アクトプリ動作制御回路１８ｃは、活性レベルの第２アクト信号ＡＣＴ２が入力されると、活性レベルの第１アクト信号ＡＣＴ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、内部バンクアドレス信号ＢＡｄｄをアクトプリ動作制御回路１８ｃへ、ロウアドレスバッファ部１２ｄは、ワード線ＷＬｍの隣に位置するワード線ＷＬｍ＋１の位置を示すロウアドレス（第２のロウアドレス）を、内部ロウアドレス信号ＸＡｄｄとして、ロウアドレスラッチ１３ａへ出力する。
アクトプリ動作制御回路１８ｃは、内部バンクアドレス信号ＢＡｄｄの論理に係わらず、メモリバンクＢＡＮＫ０〜７の全てのメモリバンクＢＡＮＫに対して、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。なお、アクトプリ動作制御回路１８ｃは、活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１アクト信号ＡＣＴ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、ワード線ＷＬｍ＋１を選択して、接続されるメモリセルＭＣ３、６，９と対応するビット線を接続する。この後、上述の図４を用いて説明した動作と同様に、ワード線ＷＬｍ＋１に接続されるメモリセルのデータのリフレッシュが各メモリバンクＢＡＮＫ内で実行される。
オシレータ１８ｆのオシレータ出力ＯＳＣが、ＬレベルからＨレベルへ遷移した時刻から、オシレータ１８ｆの半周期後ＨレベルからＬレベルへ遷移する。アクトプリ周期発生回路１８ｄは、これを受けて、第２プリチャージ信号ＰＲＥ２を、非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へと遷移させる。
アクトプリ動作制御回路１８ｃは、活性レベルの第２プリチャージ信号ＰＲＥ２が入力されると、活性レベルの第１プリチャージ信号ＰＲＥ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、アクトプリ動作制御回路１８ｃへの内部バンクアドレス信号ＢＡｄｄ出力を、ロウアドレスバッファ部１２ｄは、ロウアドレスラッチ１３ａへの内部ロウアドレス信号ＸＡｄｄの出力を停止する。
また、アクトプリ動作制御回路１８ｃは、先に活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを出力している全てのメモリバンクＢＡＮＫ０〜７の動作を停止するため、非活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１プリチャージ信号ＰＲＥ１を活性レベルに遷移させた時刻に対してタイミング調整して、当該メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明したプリチャージ動作と同様に、ワード線ＷＬｍ＋１を非選択状態にして、接続されるメモリセルＭＣ３、６、９と対応するビット線を非接続とする。
アクトプリ動作制御回路１８ｃは、活性レベルの第２プリチャージ信号ＰＲＥ２が入力されると、活性レベルの第１プリチャージ信号ＰＲＥ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、アクトプリ動作制御回路１８ｃへの内部バンクアドレス信号ＢＡｄｄ出力を、ロウアドレスバッファ部１２ｄは、ロウアドレスラッチ１３ａへの内部ロウアドレス信号ＸＡｄｄの出力を停止する。
また、アクトプリ動作制御回路１８ｃは、先に活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを出力している全てのメモリバンクＢＡＮＫ０〜７の動作を停止するため、非活性レベルの活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１プリチャージ信号ＰＲＥ１を活性レベルに遷移させた時刻に対してタイミング調整して、当該メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明したプリチャージ動作と同様に、ワード線ＷＬｍ＋１を非選択状態にして、接続されるメモリセルＭＣ３、６、９と対応するビット線を非接続とする。
このように、ワード線ＷＬｍ＋１に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ１８ｆの一周期において実行される。
そして、オシレータ１８ｆの次の一周期において、ワード線ＷＬｍ−１に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ１８ｆの一周期において実行される。さらに、オシレータ１８ｆの次の一周期において、ワード線ＷＬｍ＋１に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ１８ｆの一周期において実行される。このように、時刻ｔ５〜時刻ｔ６において、注目ワード線ＷＬｍに隣接するワード線ＷＬｍ−１に接続されるメモリセルと、ワード線ＷＬｍ＋１に接続されるメモリセルとのリフレッシュ動作、及び当該メモリセルを含むメモリバンクＢＡＮＫ０〜ＢＡＮＫ７のプリチャージ動作が、交互に実行されることになる。
つまり、テスト動作モードへ移行後、ＡＣＴコマンドが供給されると、その後のディスターブサイクルにおいて、リフレッシュ動作（ＡＣＴ動作）及びプリチャージ動作（ＰＲＥ動作）が交互に、半導体装置１００の内部で、外部からのクロック信号の周波数（第１の周波数）より高い周波数（第２の周波数）で実行される。
そして、オシレータ１８ｆの次の一周期において、ワード線ＷＬｍ−１に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ１８ｆの一周期において実行される。さらに、オシレータ１８ｆの次の一周期において、ワード線ＷＬｍ＋１に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ１８ｆの一周期において実行される。このように、時刻ｔ５〜時刻ｔ６において、注目ワード線ＷＬｍに隣接するワード線ＷＬｍ−１に接続されるメモリセルと、ワード線ＷＬｍ＋１に接続されるメモリセルとのリフレッシュ動作、及び当該メモリセルを含むメモリバンクＢＡＮＫ０〜ＢＡＮＫ７のプリチャージ動作が、交互に実行されることになる。
つまり、テスト動作モードへ移行後、ＡＣＴコマンドが供給されると、その後のディスターブサイクルにおいて、リフレッシュ動作（ＡＣＴ動作）及びプリチャージ動作（ＰＲＥ動作）が交互に、半導体装置１００の内部で、外部からのクロック信号の周波数（第１の周波数）より高い周波数（第２の周波数）で実行される。
時刻ｔ６において、バーンインテスタからクロック信号、半導体装置１００のテスト動作モードの停止を指示するＭＲＳ ＥＸＩＴコマンドを供給する。コマンドデコーダ１６は、内部クロック信号（クロック信号と同じ周波数）に同期してＭＲＳコマンドを取り込み、これに応じて、モードレジスタ１７は、非活性レベル（Ｌレベル）のテストモード信号ＴＭを、ロウアドレスバッファ部１２ｄ、アクトプリ動作制御回路１８ｃ、及びアクトプリ周期発生回路１８ｄに出力する。
これにより、半導体装置１００は、テスト動作モードから、スタンバイ状態（通常動作モードにおいてＰＲＥコマンドを供給した場合のスタンバイ状態と同じ状態）へ移行する。
なお、ワード線を選択中に、テストモード信号ＴＭが非活性レベル（Ｌレベル）となっても、アクトプリ周期発生回路１８ｄは、活性レベル（Ｈレベル）のプリチャージ終了信号ＲＳＡＯＫが入力されるまで、オシレータ１８ｆの自励発信動作を停止させず、オシレータ１８ｆの立下りに同期して、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２を出力する。そして、その後オシレータ１８ｆの発振動作を停止する。
アクトプリ動作制御回路１８ｃは、それ以前のプリチャージ動作と同様に、活性レベルの第２プリチャージ信号ＰＲＥ２が入力されると、この時刻からタイミング調整して、タイミング制御回路１８ｂがタイミング調整を行う回路（ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５）の動作停止を実行させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに対して出力する。タイミング制御回路１８ｂは、上述の図４を用いて説明したプリチャージ動作と同様に、選択されているワード線を非選択状態にして、非選択とすべきワード線に接続されるメモリセルと対応するビット線を非接続とする。また、タイミング制御回路１８ｂは、メモリバンクＢＡＮＫにおけるプリチャージ動作を終了し、プリチャージ終了信号ＲＳＡＯＫを活性レベル（Ｈレベル）とする。
これにより、半導体装置１００のテスト動作モードが終了し、半導体装置１００の内部回路は、全てスタンバイ状態に移行する。
これにより、半導体装置１００は、テスト動作モードから、スタンバイ状態（通常動作モードにおいてＰＲＥコマンドを供給した場合のスタンバイ状態と同じ状態）へ移行する。
なお、ワード線を選択中に、テストモード信号ＴＭが非活性レベル（Ｌレベル）となっても、アクトプリ周期発生回路１８ｄは、活性レベル（Ｈレベル）のプリチャージ終了信号ＲＳＡＯＫが入力されるまで、オシレータ１８ｆの自励発信動作を停止させず、オシレータ１８ｆの立下りに同期して、活性レベル（Ｈレベル）の第２プリチャージ信号ＰＲＥ２を出力する。そして、その後オシレータ１８ｆの発振動作を停止する。
アクトプリ動作制御回路１８ｃは、それ以前のプリチャージ動作と同様に、活性レベルの第２プリチャージ信号ＰＲＥ２が入力されると、この時刻からタイミング調整して、タイミング制御回路１８ｂがタイミング調整を行う回路（ロウアドレスラッチ１３ａ、ロウデコーダ１３、センスアンプ１５）の動作停止を実行させる活性化及び非活性化信号ＢＡＮＫＡＣＴを、メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂに対して出力する。タイミング制御回路１８ｂは、上述の図４を用いて説明したプリチャージ動作と同様に、選択されているワード線を非選択状態にして、非選択とすべきワード線に接続されるメモリセルと対応するビット線を非接続とする。また、タイミング制御回路１８ｂは、メモリバンクＢＡＮＫにおけるプリチャージ動作を終了し、プリチャージ終了信号ＲＳＡＯＫを活性レベル（Ｈレベル）とする。
これにより、半導体装置１００のテスト動作モードが終了し、半導体装置１００の内部回路は、全てスタンバイ状態に移行する。
時刻ｔ７以降において、ディスターブテストの結果（注目ワード線ＷＬｍに接続されたメモリセルが、時刻ｔ１〜時刻ｔ３において書き込まれたデータを記憶しているか否か）が検査される。
時刻ｔ７において、バーンインテスタからクロック信号、ＡＣＴコマンド、及びロウアドレス（ワード線ＷＬｍの位置を示すロウアドレスとする）を供給する。コマンドデコーダ１６は、内部クロック信号に同期してＡＣＴコマンドを取り込み、これに応じて内部アクト信号ｉｎＡＣＴを、アドレスレシーバ１２ａ、及びアクトプリ動作制御回路１８ｃに出力する。
アドレスレシーバ１２ａは、バンクアドレスＢＡ０〜ＢＡ２及び、ワード線ＷＬｍ−１の位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。
アクトプリ動作制御回路１８ｃは、活性レベルの第１アクト信号ＡＣＴ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、内部バンクアドレス信号ＢＡｄｄをアクトプリ動作制御回路１８ｃへ、ロウアドレスバッファ部１２ｄは内部ロウアドレス信号ＸＡｄｄをロウアドレスラッチ１３ａへ出力する。
アクトプリ動作制御回路１８ｃは、内部バンクアドレス信号ＢＡｄｄに基づき、メモリバンクＢＡＮＫ０〜７のうちの一つのメモリバンクＢＡＮＫに対して、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。なお、アクトプリ動作制御回路１８ｃは、活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１アクト信号ＡＣＴ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明した動作と同様に、ワード線ＷＬｍを選択して、接続されるメモリセルＭＣ２、５，８と対応するビット線を接続する。
時刻ｔ７において、バーンインテスタからクロック信号、ＡＣＴコマンド、及びロウアドレス（ワード線ＷＬｍの位置を示すロウアドレスとする）を供給する。コマンドデコーダ１６は、内部クロック信号に同期してＡＣＴコマンドを取り込み、これに応じて内部アクト信号ｉｎＡＣＴを、アドレスレシーバ１２ａ、及びアクトプリ動作制御回路１８ｃに出力する。
アドレスレシーバ１２ａは、バンクアドレスＢＡ０〜ＢＡ２及び、ワード線ＷＬｍ−１の位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。
アクトプリ動作制御回路１８ｃは、活性レベルの第１アクト信号ＡＣＴ１を、バンクアドレスバッファ１２ｂ、及びロウアドレスバッファ部１２ｄに出力する。これを受けて、バンクアドレスバッファ１２ｂは、内部バンクアドレス信号ＢＡｄｄをアクトプリ動作制御回路１８ｃへ、ロウアドレスバッファ部１２ｄは内部ロウアドレス信号ＸＡｄｄをロウアドレスラッチ１３ａへ出力する。
アクトプリ動作制御回路１８ｃは、内部バンクアドレス信号ＢＡｄｄに基づき、メモリバンクＢＡＮＫ０〜７のうちの一つのメモリバンクＢＡＮＫに対して、活性化及び非活性化信号ＢＡＮＫＡＣＴを出力する。なお、アクトプリ動作制御回路１８ｃは、活性化及び非活性化信号ＢＡＮＫＡＣＴを、第１アクト信号ＡＣＴ１を活性化レベルにした時刻に対してタイミング調整して、出力する。
メモリバンクＢＡＮＫにおけるタイミング制御回路１８ｂは、上述の図４を用いて説明した動作と同様に、ワード線ＷＬｍを選択して、接続されるメモリセルＭＣ２、５，８と対応するビット線を接続する。
続いて、時刻ｔ８において、バーンインテスタからクロック信号、ＲＥＡＤコマンド（リードコマンド）、及びカラムアドレス（ビット線ＢＬＴｎ−１及びビット線ＢＬＢｎ−１の位置を示すカラムアドレス）を供給する。コマンドデコーダ１６は、内部クロック信号に同期してＲＥＡＤコマンドを取り込み、これに応じて、活性レベルの内部リード信号を、制御回路１８ａに出力する。
制御回路１８ａは、内部リード信号の論理レベルの変化に対応して、タイミング調整された制御信号を生成して、カラムアドレスバッファ１２ｃ、カラムデコーダ１４、及びデータ入出力回路１９に対して出力する。
これを受けて、カラムアドレスバッファ１２ｃは、内部カラムアドレス信号ＹＡｄｄをカラムデコーダ１４へ、カラムデコーダ１４は、カラムスイッチＣＳＷｎ−１を選択し、ビット線対とＩＯ線対とを接続する。データ入出力回路１９は、ＩＯ線、及びカラムスイッチを介して、メモリセルが記憶するデータを受け取り、外部へ出力する。
バーンインテスタにおいて、ＷＲコマンドとともに半導体装置１００に出力したデータ（書き込みデータ）と、本ＲＥＡＤコマンドにより半導体装置１００が出力したデータ（読み出しデータ）とを比較する。バーンインテスタは、書き込みデータと読み出しデータが一致する場合、注目ワード線ＷＬｍに接続されたメモリセルＭＣ２が、保持すべきデータを記憶していると判定し、書き込みデータと読み出しデータが一致しない場合、保持すべきデータがディスターブ期間中（時刻ｔ５〜時刻ｔ７）において失われたと判定する。
また、バーンインテスタは、供給するバンクアドレス、カラムアドレスを変化させながら、ＡＣＴコマンド、バンクアドレス、及びロウアドレスの組み合わせ、並びにＲＥＡＤコマンド及びカラムアドレスの組み合わせを供給する。これにより、ワード線ＷＬｍに接続された他のメモリセル（ＭＣ５、ＭＣ８等）についても、また、他のメモリバンクにおいてワード線ＷＬｍに接続されたメモリセル（ＭＣ２、ＭＣ５、ＭＣ８等）についても、ディスターブテストにおいて、これらのメモリセルが保持すべきデータを記憶しているか否かを検査する。
制御回路１８ａは、内部リード信号の論理レベルの変化に対応して、タイミング調整された制御信号を生成して、カラムアドレスバッファ１２ｃ、カラムデコーダ１４、及びデータ入出力回路１９に対して出力する。
これを受けて、カラムアドレスバッファ１２ｃは、内部カラムアドレス信号ＹＡｄｄをカラムデコーダ１４へ、カラムデコーダ１４は、カラムスイッチＣＳＷｎ−１を選択し、ビット線対とＩＯ線対とを接続する。データ入出力回路１９は、ＩＯ線、及びカラムスイッチを介して、メモリセルが記憶するデータを受け取り、外部へ出力する。
バーンインテスタにおいて、ＷＲコマンドとともに半導体装置１００に出力したデータ（書き込みデータ）と、本ＲＥＡＤコマンドにより半導体装置１００が出力したデータ（読み出しデータ）とを比較する。バーンインテスタは、書き込みデータと読み出しデータが一致する場合、注目ワード線ＷＬｍに接続されたメモリセルＭＣ２が、保持すべきデータを記憶していると判定し、書き込みデータと読み出しデータが一致しない場合、保持すべきデータがディスターブ期間中（時刻ｔ５〜時刻ｔ７）において失われたと判定する。
また、バーンインテスタは、供給するバンクアドレス、カラムアドレスを変化させながら、ＡＣＴコマンド、バンクアドレス、及びロウアドレスの組み合わせ、並びにＲＥＡＤコマンド及びカラムアドレスの組み合わせを供給する。これにより、ワード線ＷＬｍに接続された他のメモリセル（ＭＣ５、ＭＣ８等）についても、また、他のメモリバンクにおいてワード線ＷＬｍに接続されたメモリセル（ＭＣ２、ＭＣ５、ＭＣ８等）についても、ディスターブテストにおいて、これらのメモリセルが保持すべきデータを記憶しているか否かを検査する。
以上説明したように、半導体装置１００は、テスト動作モードへ移行し、ＡＣＴコマンドが供給された後、当該ＡＣＴコマンドとともに供給された、注目ワード線ＷＬｍの位置を示すロウアドレス（第１のロウアドレス）に基づいて、例えば隣接するワード線ＷＬｍ−１及びワード線ＷＬｍ＋１の位置を示すロウアドレスを生成する。そして、テスト動作モード期間（時刻ｔ４〜時刻ｔ５の期間）において、ワード線ＷＬｍ−１に接続されるメモリセル、及びワード線ＷＬｍ＋１に接続されるメモリセルのリフレッシュ動作を、オシレータ１８ｆの第２の周波数（クロック信号の第１の周波数に比べて高周波数）で、交互に実行することができる。
従って、本発明の半導体装置１００によれば、低周波数（第１の周波数）のクロック信号しか供給できないバーンインテスタを用いた場合であっても、テスト動作モードにおいて、注目ワード線（第１のワード線）とビット線対を共有するワード線（第２のワード線）を選択するリフレッシュ動作を、高周波数（第２の周波数）で実行できる。よって、バーンインテストにおいてディスターブテストを実行する場合、高周波数でリフレッシュ動作を実行できるので、バーンインテスト時間を短縮でき、テストコストの削減を図ることができる。
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
例えば、本実施形態において、注目ワード線ＷＬｍに対して隣接するワード線を頻繁に選択し、注目ワード線ＷＬｍに接続されたメモリセルへ隣接ワードから干渉を与えたが、頻繁に選択するワード線は、注目ワード線に隣接する２本のワード線に限られない。例えば、テスト動作モード時に第３レジスタ１２ｒ３に記憶されるロウアドレスを３以上とし、カウンタ１８ｅの出力をＣＮＴ［ｋ］（ｋは整数であってｋ≧１）とし、スイッチ１２ｓ１による接続点ｎ０１（第３レジスタ１２ｒ３の出力）と接続点ｎ０２との接続または非接続を、ＣＮＴ［ｋ］により切り替えることで、注目ワード線とビット線を共有する隣接ワード線以外の他の複数のワード線を頻繁に選択する構成としてもよい。
例えば、本実施形態において、注目ワード線ＷＬｍに対して隣接するワード線を頻繁に選択し、注目ワード線ＷＬｍに接続されたメモリセルへ隣接ワードから干渉を与えたが、頻繁に選択するワード線は、注目ワード線に隣接する２本のワード線に限られない。例えば、テスト動作モード時に第３レジスタ１２ｒ３に記憶されるロウアドレスを３以上とし、カウンタ１８ｅの出力をＣＮＴ［ｋ］（ｋは整数であってｋ≧１）とし、スイッチ１２ｓ１による接続点ｎ０１（第３レジスタ１２ｒ３の出力）と接続点ｎ０２との接続または非接続を、ＣＮＴ［ｋ］により切り替えることで、注目ワード線とビット線を共有する隣接ワード線以外の他の複数のワード線を頻繁に選択する構成としてもよい。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
１００…半導体装置、１１１…メモリセルアレイ、ＭＣ，ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８，ＭＣ９…メモリセル、ＷＬ，ＷＬｍ…ワード線、ＢＬ，ＢＬＴｎ，ＢＬＢｎ…ビット線、１２…アドレスバッファ、１２ａ…アドレスレシーバ、１２ｂ…バンクアドレスバッファ、１２ｃ…カラムアドレスバッファ、１２ｄ…ロウアドレスバッファ部、１３…ロウデコーダ、１３ａ…ロウアドレスラッチ、１４…カラムデコーダ、１５，ＳＡ，ＳＡｎ…センスアンプ、１６…コマンドデコーダ、１７…モードレジスタ、１８ａ…制御回路、１８ｂ…タイミング制御回路、１９…データ入出力回路、２１…クロック生成回路、１２ｓ１，１２ｓ２…スイッチ、ｎ０１，ｎ０２，ｎ０３…接続点、１２ｒ１…第１レジスタ、１２ｒ２…第２レジスタ、１２ｒ３…第３レジスタ、１２ａｄ…加算部、１２ｆ…バッファ、１８ｃ…アクトプリ動作制御回路、１８ｄ…アクトプリ周期発生回路、１８ｅ…カウンタ、１８ｆ…オシレータ、ＥＱ，ＥＱｎ…イコライザ、ＣＳＷｎ…カラムスイッチ、ＸＬＥ，ＸＡｄｄＥ，ＢＬＥＱ，ＳＡＰ，ＳＡＮ，ＹＡｄｄＥ，ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，ＤＱＭ…制御信号、ｉｎＡＣＴ…内部アクト信号、ｉｎＰＲＥ…内部プリチャージ信号、ＡＣＴ１…第１アクト信号、ＰＲＥ１…第１プリチャージ信号、ＡＣＴ２…第２アクト信号、ＰＲＥ２…第２プリチャージ信号、ＲＳＡＯＫ…プリチャージ終了信号、ＯＳＣ…オシレータ出力、ＣＮＴ，ＣＮＴｍａｘ…カウント値、ＴＭ…テストモード信号、ＸＡｄｄ…内部ロウアドレス信号、ＹＡｄｄ…内部カラムアドレス信号、ＢＡｄｄ…内部バンクアドレス信号、ＣＬＫ…クロック信号、ＢＡＮＫ，ＢＡＮＫ０…メモリバンク、ＢＡＮＫＡＣＴ，ＢＡＮＫＡＣＴ０…活性化及び非活性化信号
Claims (10)
- テスト動作モードにおいて、第１のワード線の位置を示すロウアドレスを取り込み、当該ロウアドレスに基づいて、前記第１のワード線とビット線対を共有する第２のワード線を選択し、当該第２のワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行するロウアドレス制御部を備えることを特徴とする半導体装置。
- 前記ロウアドレス制御部は、
前記第２の周波数の信号を出力するオシレータを有する制御部と、
メモリセルが接続されるワード線の位置を示すロウアドレスを取り込むロウアドレスバッファ部と、を有し、
テスト動作モードにおいて、
前記ロウアドレスバッファ部は、外部から半導体装置の活性化を指示するコマンドが入力されると、前記第１のワード線の位置を示す第１のロウアドレスを取り込み、取り込んだ前記第１のロウアドレスに基づいて、前記第２のワード線の位置を示す第２のロウアドレスを生成し、
前記制御部が前記オシレータの出力に応じて出力する、ロウアドレス出力を指示する第１アクト信号が入力されると、生成した前記第２のロウアドレスを、前記第２のワード線を選択する際に用いる内部アドレス信号として出力する、
ことを特徴とする請求項１に記載の半導体装置。 - 前記ロウアドレスバッファ部は、
前記第１のロウアドレスに所定の値を加算して、前記第２のロウアドレスを生成するロウアドレスバッファ部であって、
前記所定の値は、
前記第１ロウアドレスと、前記第２のロウアドレスとの差分である、
ことを特徴とする請求項２に記載の半導体装置。 - 前記制御部は、
前記第２の周波数の信号のパルス数をカウントするカウンタを有し、
前記第２のワード線は前記第１のワード線の両隣に位置する複数のワード線であって、
前記ロウアドレスバッファ部は、前記カウンタのカウント値に基づいて、前記第２のアドレス信号を切り替えて出力する、
ことを特徴とする請求項３に記載の半導体装置。 - 前記第１のワード線、前記第２のワード線を含むメモリバンクであって、
更に、
前記ロウアドレスバッファ部が出力する前記内部ロウアドレスをラッチするロウアドレスラッチと、
前記ロウアドレスラッチにラッチされた前記内部ロウアドレスに応じて、ワード線を選択するロウデコーダと、
前記第１のワード線及び前記第２のワード線に接続されるメモリセルが共有する前記ビット線対の差電圧を増幅するセンスアンプと、
前記ロウアドレスラッチ、前記ロウデコーダ、及び前記センスアンプを活性化させる活性化制御信号と、前記ロウアドレスラッチ、前記ロウデコーダ、及び前記センスアンプを非活性化させる非活性化制御信号とを、前記制御部が前記第２周波数のタイミングで発生する活性化及び非活性化信号に基づいてタイミング調整し、各回路に出力するタイミング制御回路と、を有するメモリバンクを備える、
ことを特徴とする請求項２から請求項４のいずれか一項に記載の半導体装置。 - 前記制御部は、
前記タイミング制御回路のタイミング調整を開始させ、かつ、前記タイミング制御回路のタイミング調整を終了させる前記活性化及び非活性化信号、前記ロウアドレスバッファ部を活性化して内部アドレス信号を出力させる前記第１アクト信号、前記ロウアドレスバッファ部を非活性化して前記内部アドレス信号の出力を停止させる第１プリチャージ信号を出力する、アクトプリ動作制御回路と、
活性レベルのテストモード信号が入力されると、前記第２の周波数で発振を開始する前記オシレータと、活性レベルのテストモード信号が入力されると、前記第２の周波数の信号のパルス数をカウントする前記カウンタと、を備えたアクトプリ周期発生回路と、を有し、
前記アクトプリ周期発生回路は、
前記オシレータの出力の立上りに応じて、前記活性化及び非活性化信号が活性レベルとなる時刻を規定する第２アクト信号と、前記オシレータの出力の立下りに応じて、前記活性化及び非活性化信号が非活性レベルとなる立下り時刻を規定する第２プリチャージ信号と、を出力し、かつ、前記カウンタの出力を前記ロウアドレスバッファ部に出力し、
前記アクトプリ動作制御回路は、
半導体装置にテスト動作の実行を指示するテスト動作モードが設定されている場合、
前記アクトプリ周期発生回路が出力する前記第２アクト信号に応じて、前記第１アクト信号、及び前記タイミング制御回路のタイミング調整を開始させる活性化及び非活性化信号を出力し、前記アクトプリ周期発生回路が出力する第２プリチャージ信号に応じて、前記第１プリチャージ信号、及び前記タイミング制御回路のタイミング調整を終了させる活性化及び非活性化信号を出力し、
半導体装置にテスト動作の実行を指示するテスト動作モードが設定されていない場合、
半導体装置の内部回路の活性化を指示するＡＣＴコマンドが外部から供給されると活性レベルとなる前記内部アクト信号に応じて、前記第１アクト信号、及び前記タイミング制御回路のタイミング調整を開始させる活性化及び非活性化信号を出力し、半導体装置の内部回路の非活性化を指示するＰＲＥコマンドが外部から供給されると活性レベルとなる内部プリチャージ信号に応じて、前記第１プリチャージ信号、及び前記タイミング制御回路のタイミング調整を終了させる活性化及び非活性化信号を出力する、
ことを特徴とする請求項５に記載の半導体装置。 - 半導体装置に供給されるコマンドを解釈し、解釈結果である内部コマンド信号を前記アクトプリ動作制御回路に出力するコマンドデコーダと、
前記コマンドデコーダが出力する前記内部コマンド信号に応じて半導体装置の動作モードが設定されるモードレジスタと、を備え、
前記コマンドデコーダは、半導体装置をテスト動作モードへ移行させるテストモードコマンドが入力されると、前記モードレジスタにテストモードを設定し、
前記モードレジスタは、テストモードが設定されると活性レベルの前記テストモード信号を出力し、
前記コマンドデコーダは、
半導体装置の内部回路の活性化を指示する前記ＡＣＴコマンドが供給されると、前記内部アクト信号を出力し、
半導体装置の内部回路の非活性化を指示する前記ＰＲＥコマンドが供給されると、前記内部プリチャージ信号を出力する、
ことを特徴とする請求項６に記載の半導体装置。 - 前記ロウアドレスバッファ部が演算に用いる前記所定の値、及び前記アクトプリ周期発生回路が有するカウンタの最大カウント値は、前記モードレジスタにテストモードが設定されるとき、前記テストモードとともに前記モードレジスタに設定され、
前記モードレジスタは、前記テストモード信号とともに、これらの値を、前記ロウアドレスバッファ部及び前記アクトプリ周期発生回路に出力する、
ことを特徴とする請求項７に記載の半導体装置。 - 前記メモリバンクを複数備え、
前記アクトプリ動作制御回路は、テスト動作モードにおいて、全てのメモリバンクの前記タイミング制御回路に前記活性化及び非活性化信号を出力する、
ことを特徴とする請求項５から請求項８のいずれか一項に記載の半導体装置。 - 前記タイミング制御回路は、出力する全ての非活性制御信号を非活性レベルにした後、活性レベルになり、かつ、前記活性及び非活性信号が活性レベルになると非活性レベルとなるプリチャージ終了信号を、前記アクトプリ周期発生回路及び前記アクトプリ動作制御回路に出力し、
前記アクトプリ周期発生回路は、当該プリチャージ終了信号が非活性レベルにある間に前記テストモード信号が入力されたとき、前記オシレータの立下りに同期して前記第２プリチャージ信号を出力し、その後前記オシレータの動作を停止し、
前記アクトプリ動作制御回路は、前記第２プリチャージ信号が入力されると、前記タイミング制御回路のタイミング調整を終了させる活性化及び非活性化信号を出力する、
ことを特徴とする請求項６から請求項９のいずれか一項に記載の半導体装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
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2011
- 2011-03-10 JP JP2011052902A patent/JP2012190506A/ja active Pending
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