KR100379339B1 - 멀티-뱅크 반도체 메모리장치 - Google Patents

멀티-뱅크 반도체 메모리장치 Download PDF

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Abstract

본 발명의 실시예에 따른 멀티-뱅크 반도체 메모리장치는 뱅크인터리빙을 하는 뱅크수에 따라 복수의 전압 발생회로를 가변적으로 구동한다. 이를 위하여 본 발명은 멀티-뱅크의 메모리와; 하나의 스텐 바이용 구동회로와 다수의 액티브용 구동회로를 구비하여 반도체 장치에서 필요한 전원전압을 공급하는 전압 발생기와; 뱅크 인터리빙시 로우 억세스신호와 로우 프리차지신호를 카운트하여 다수의 액티브용 구동회로를 차별적으로 구동하는 업/다운 카운터를 포함한다.

Description

멀티-뱅크 반도체 메모리장치{MULTI-BANK SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 억세스되는 뱅크의 수에 따라 전압구동회로의 구동능력을 가변시킬 수 있는 멀티-뱅크 반도체 메모리장치에 관한 것이다.
종래의 멀티-뱅크 반도체 메모리장치는 도 1에 도시된 바와같이, 16뱅크로 구성된 메모리(10)와, 2개의 뱅크 어드레스 디코더(12),(14)와, 제어부(16) 및 전압 발생회로(18)로 구성된다.
뱅크 어드레스 디코더(12)는 액티브용 뱅크 어드레스(ABA0-ABA3)를 디코딩하고, 뱅크 어드레스 디코더(14)는 프리차지용 뱅크 어드레스(PBA0-PBA3)를 디코딩한다. 이때, RACC 및 RPRE는 디램(DRAM)의 RAS신호인 로우 억세스신호와 로우 프리차지신호에 각각 해당된다. 즉, RACC는 RAS신호의 하강에지 그리고 RPRE는 RAS신호의 상승에지와 동일한 기능을 수행한다.
제어부(16)는 2개의 뱅크 어드레스 디코더(12),(14)에서 출력된 뱅크 억세스신호(BAC0-BAC15)와 뱅크 프리차지신호(BPR0-BPR15)에 따라 전압 발생회로(18)를 구동하기 위한 구동 인에이블신호(DREN)를 발생한다. 제어부(16)는 도 2에 도시된 바와같이, 복수의 래치(LAT1-LAn)와 하나의 앤드게이트(AD1)를 포함한다. 이때, 래치(LAT1-LATn)들의 초기상태는 파워업(PWRUP)신호에 의해 결정된다.
전압 발생기(18)는 메모리장치에 필요한 모든 전원전압(VDD)을 발생하며, 하나의스텐 바이용 구동회로(18-1)와 다수의 액티브용 구동회로(18-2∼18n)로 구성된다. 스텐바이용 구동회로(181)는 항상 동작하고, 액티브용 구동회로(18-2∼18n)는 하나의 뱅크라도 억세스되면 제어부(16)에서 출력된 구동 인에이블신호(DREN)에 따라 동작한다.
이와같이 구성된 종래의 멀티-뱅크 반도체 메모리장치의 동작을 보다 상세히 설명하면 다음과 같다.
2개의 뱅크 어드레스 디코더(12),(14)는 로우 억세스신호(RACC) 또는 로우 프리차지신호(RPRE)에 동기되어 입력된 뱅크 어드레스를 디코딩하여 뱅크 억세스신호(BAC0-BAC15) 또는 뱅크 프리차지신호(BPR0-BPR15)를 발생한다.
즉, 메모리(10)의 리드/라이트동작시 뱅크 어드레스 디코더(12)는 로우레벨의 로우 억세스신호(RACC)에 동기된 뱅크 어드레스(ABA0-ABA3)를 디코딩하여, 뱅크 억세스신호(BAC0-BAC15)를 제어부(16)로 출력한다. 반면에, 메모리(10)의 프리차지시 뱅크 어드레스 디코더(14)는 하이레벨의 로우 프리차지신호(RPRE)에 동기된 뱅크 어드레스(PBA0-PBA3)를 디코딩하여, 뱅크 프리차지신호(BPR0-BPR15)를 제어부(16)로 출력한다.
제어부(16)는 각 뱅크의 뱅크 어드레스(ABA0-ABA3) 또는 뱅크 프리차지신호(BPR0-BPR15)를 입력받아, 전압 발생회로(18)의 전압 발생기(18-2-18-n)들을 구동하기 위한 구동 인에이블신호(DREN)를 발생시킨다.
즉, 제어부(16)는 16개의 뱅크가 억세스되는지 또는 프리차지되는지를 나타내는 래치(LAT1-LATn)들과 적어도 하나 이상의 뱅크가 억세스되면 구동인에이블신호(DREN)를 발생하는 앤드게이트(AD1)을 포함하고 있다. 제어부(16)는 특정 뱅크의 억세스신호가 입력되면 래치를 세트하고, 반대로 프리차지 신호가 입력되면 래치를 리세트시킨다. 이때, 파워업신호(PWRUP)는 래치(LAT1-LATn)들의 초기상태를 리셋하는 역할을 수행한다. 따라서, 뱅크 인터리빙동작시에서는 다수의 뱅크가 억세스되기 때문에 억세스되는 뱅크수만큼 래치(LAT1-LATn)들이 세트되어 있다. 즉, 세트된 래치수는 현재 뱅크 인터리빙동작을 하는 뱅크수를 나타낸다.
전압 발생기(18)는 제어부(16)에서 출력된 구동 인에이블신호(DREN)에 따라 모든 액티브용 전압 구동회로(18-2-18-n)들을 동작시켜 메모리장치에서 필요한 전원전압(VDD)을 발생하게 된다. 이때, 스텐바이용 구동회로(15-1)는 항상 동작된다.
그런데, 종래의 멀티-뱅크 반도체 메모리장치는 다음과 같은 문제점들이 있다.
먼저, 로우 억세스신호(RAC) 또는 로우 프리차지신호(RPR)에 동기되어 입력된 뱅크 어드레스(ABA),(PBA)는 뱅크 어드레스 디코더(12)에서 디코딩된 후 제어부(16)로 입력된다. 따라서, 최종적으로 전압발생기(18)의 구동 인에이블신호(DREN)가 발생되기까지는 지연시간이 발생하며, 이러한 시간지연은 전압 발생기의 응답을 지연시켜 메모리의 불안정한 동작을 일으키는 요인이 된다.
메모리(10)내의 뱅크수가 증가되면 뱅크 어드레스 디코더(12),(14)에서 디코딩되는 뱅크 어드레스가 증가되어 라우팅면적이 커지는 문제점이 있었다. 또한, 메모리(10)의 뱅크수가 증가되면 제어부(16)내의 로직 게이트의 수와 그 로직게이트들의 입력수가 증가되기 때문에 제어부(16)의 레이아웃 면적도 함께 증가되며,이는 구동 인에이블신호(DREN)의 생성을 지연시키는 요인으로 작용한다.
그리고, 전압 발생기에 구비된 전압 구동회로는 스텐바이용과 액티브용의 두가지로 구별되어 구성되기 때문에 뱅크 인터리빙을 하는 뱅크의 수가 증가할 경우에는 적절히 대응하기가 곤란하다. 그 이유는 뱅크 인터리빙동작을 하는 뱅크의 수에 따라 액티브용 구동회로의 수를 증가시켜야 하기 때문이다. 또한, 종래의 전압 발생기에서는 한 개의 뱅크라도 억세스되면 모든 액티브용 구동회로가 동작되기 때문에 불필요하게 전력이 소모되는 문제점이 있었다.
따라서, 본 발명의 목적은 액티브되는 뱅크수에 따라 전압 발생기의 구동능력을 가변시킬 수 있는 멀티-뱅크 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 전압 발생기의 응답속도를 증가시켜 메모리를 안정적으로 동작시킬 수 있는 멀티-뱅크 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 뱅크 인터리빙을 하는 뱅크의 수에 관계없이 레이아웃면적을 거의 일정하게 유지할 수 있는 멀티-뱅크 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 액티브되는 뱅크수에 따라 액티브용 구동회로의 수를 가변시킴으로써 파워소모를 최적화할 수 있는 멀티-뱅크 반도체 메모리장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 멀티-뱅크 반도체 메모리장치는 멀티-뱅크의 메모리와; 하나의 스텐 바이용 구동회로와 다수의 액티브용 구동회로를 구비하여 반도체 장치에서 필요한 전원전압을 공급하는 전압 발생기와; 뱅크 인터리빙시 로우 억세스신호와 로우 프리차지신호를 카운트하여 다수의 액티브용 구동회로를 차별적으로 구동하기 위한 멀티-비트의 구동 인에이블신호를 출력하는 업/다운 카운터로 구성된 것을 특징으로 한다.
도 1은 종래의 멀티-뱅크 반도체 메모리장치의 블럭도
도 2는 도1에서 전압발생기의 상세구성도.
도 3은 본 발명에 따른 멀티-뱅크 반도체 메모리장치의 블럭도
도 4는 도3에서 2비트 업/다운 카운터의 회로도
*** 도면의 주요 부분에 대한 부호의 설명 ***
10 : 메모리 12,14 : 뱅크 어드레스 디코더
18 : 전압 발생기 20 : 업/다운 카운터
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 설명하면 다음과 같다.
본 발명은 복수의 뱅크로 구성된 반도체 메모리장치에서 뱅크 인터리빙을 하는 뱅크 수에 따라 전압 발생회로를 차별적으로 동작시킴으로써 종래 로우 억세스동작에 제공되는 불필요한 전압공급을 억제한다.
도 3에 도시된 바와같이, 본 발명에 따른 멀티-뱅크 반도체 메모리장치는 종래의 제어부(16)를 소정 비트의 업/다운 카운터(20)로 대체하여 구현되며, 업/다운 카운터(20)의 입력은 로우 억세스신호(RACC)와 로우 프리차지신호(BPRE)가 사용된다. 즉, 도 1에서 사용되던 뱅크 억세스신호(BAC0-BAC15)나 뱅크 프리차지신호(BPR0-BPR15)는 필요 없어진다. 그리고, 업/다운 카운터(20)에서 출력되는 멀티-비트의 인에이블신호(DREN)는 현재 억세스되는 뱅크수를 나타낸다.
따라서, 인터리빙을 하는 최대 뱅크수를 N이라고 가정할 때 본 발명에서는 logN 비트의 업/다운 카운터와 logN비트의 DREN신호만이 사용된다. 즉, 4뱅크 인터리빙시에는 2비트의 업-다운 카운터와 2비트의 DREN신호를 이용하여 전압 발생기(18)를 구동한다.
도 4는 2개의 T플리플롭을 적용한 2-비트 업/다운 카운터의 일실시예이다.
또한, 본 발명은 전압 발생기(18)를 스텐 바이용 구동회로(181)와 다수의 액티브용 구동회로(18-2∼18-n)로 구분하고, 상기 액티브용 전압 구동회로(18-2∼18-n)는 멀티-비트의 인에이블신호(DREN) 즉 액티브된 뱅크수에 따라 증감시킬 수 있도록 구성하였다.
이와같이 구성된 본 발명에 따른 멀티-뱅크 반도체 메모리장치의 동작을 첨부된 회로를 참조하여 설명하면 다음과 같다.
로우 억세스신호(RACC)가 입력되면 업/다운 카운터(20)는 카운트값을 "1"증가시키고, 로우 프리차지신호(RPRE)가 입력되면 카운트값을 "1"감소시킨다. 따라서, 업/다운 카운터(20)에서 출력된 멀티-비트의 인에이블신호(DREN)는 현재 억세스되는 뱅크의 수 즉, 뱅크 인터리빙을 하는 뱅크의 수를 나타낸다.
따라서, 전압 발생기(18)는 업/다운 카운터(20)에서 출력된 멀티-비트의 인에이블신호(DREN)의 비트값에 따라 액티브용 구동회로(18-2∼18-n)를 차별적으로 동작시킴으로써 메모리(10)의 동작에 필요한 전원전압(VDD)을 필요한 만큼만 공급하게 된다.
즉, 구동 인에이블신호(DREN)의 비트값이 "00"이면 전압 발생기(18)는 하나의 액티브용 구동회로(18-2)만을 동작시키고, 비트값이 "01"이면 2개의 액티브용 구동회로(18-2),(18-3)들을 동작시킨다. 동일한 방법으로 전압 발생기(18)는 카운트값이 "10"이면 3개의 액티브용 구동회로(16-2∼16-4)들을 동작시키고, 카운트값이 "11"인 경우는 4개의 액티브용 구동회로(16-2∼16-5)들을 모두 동작시킨다. 또한, 동일한 방법으로 전압 발생기(18)는 멀티-비트의 구동 인에이블신호(DREN)에따라 현재 동작되는 액티브용 구동회로(16-2∼16-5)의 수를 감소시킬 수도 있다.
본 발명에서 업/다운 카운터는 2비트로 한정되지 않으며 전압 구동회로의 수에 따라 변경가능하다. 또한, 상기 업/다운 카운터의 구성로직은 임의로 구현할 수 있다. 즉, PWRUP신호로 리세트되고, 로우 억세스신호(RACC)가 입력되면 카운트값을 "1"증가시키며, 로우 프리차지신호(RPRE)만이 입력되면 카운트값을 "1"감소시키기는 동작만 수행하도록 업/다운 카운터를 구성하면 된다. 예를들어, JK플리플롭을 이용하여 업/다운 카운터를 는 구현할 수 도 있다.
또한, 전압 발생기에서 액티브용 전압구동회로의 수를 구동 멀티-비트의 구동인에이블신호로 제어하는 방법은 임으로 수행할 수 있다. 즉, 액티브용 전압구동회로를 도시된 일예와 같이 꼭 하나씩 증가시킬 필요는 없으며 필요에 따라 그 수는 가변될 수 있다.
그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지 대안, 수정 및 변경들이 통상의 지식을 갖춘 자에게 자명한 것이 될 것이다.
상술한 바와같이, 본 발명은 복수의 뱅크가 억세스될 때 로우 억세스신호와 로우 프리차지신호를 이용하여 현재 억세스되는 뱅크의 수를 카운트함으로써 전압구동회로의 수를 증감시킨다.
따라서, 본 발명은 종래와 달리 단지 로우 억세스신호와 로우 프리차지신호만을 사용하기 때문에 뱅크 어드레스를 디코딩하기 위한 시간지연은 발생되지 않는다. 그결과 전압발생기의 응답속도가 빠르게 되어 메모리의 안정적인 동작을 보장할 수 있게 된다.
본 발명에서는 뱅크의 수가 증가하여 뱅크 인터리빙을 하는 뱅크수가 증가되어도 업/다운 카운터의 면적은 상대적으로 크게 늘어나지 않는다. 특히, 업/다운 카운터의 입력이 로우 억세스신호와 로우 프리차지신호뿐이기 때문에 라우팅면적은 필요없게 된다. 즉 뱅크수가 증가해도 뱅크 인터리빙을 하는 최대 뱅크 수가 N이라면 logN-비트의 업/다운 카운터로 구성하면 되기 때문이다.
또한, 본 발명은 전압 발생기의 구동회로의 수를 액티브되는 뱅크수에 따라 증감시켜, 메모리동작에 사용되는 전원전압을 필요한 만큼만 공급하기 때문에 파워소모를 최적화할 수 있는 효과가 있다.

Claims (3)

  1. 멀티-뱅크의 메모리와;
    하나의 스텐 바이용 구동회로와 다수의 액티브용 구동회로를 구비하여, 반도체 장치에서 필요한 전원전압을 공급하는 전압 발생기와;
    뱅크 인터리빙시 로우 억세스신호와 로우 프리차지신호를 카운트하여, 다수의 액티브용 구동회로를 가변적으로 구동하기 위한 인에이블신호를 출력하는 업/다운 카운터로 구성된 것을 특징으로 하는 멀티-뱅크 반도체 메모리장치.
  2. 제1항에 있어서, 상기 인에이블신호는 인터리빙을 하는 최대 뱅크수가 N일 때 logN 비트의 값을 갖는 것을 특징으로 하는 멀티-뱅크 반도체 메모리장치.
  3. 제1항에 있어서, 상기 동작되는 액티브용 구동회로의 수는 구동 인에이블신호의 비트값에 따라 순차 또는 가변적으로 증감되는 것을 특징으로 하는 멀티-뱅크 반도체 메모리장치.
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