JPH11136123A - アナログpll回路、半導体装置、および電圧制御発振器の発振制御方法 - Google Patents
アナログpll回路、半導体装置、および電圧制御発振器の発振制御方法Info
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- JPH11136123A JPH11136123A JP9297339A JP29733997A JPH11136123A JP H11136123 A JPH11136123 A JP H11136123A JP 9297339 A JP9297339 A JP 9297339A JP 29733997 A JP29733997 A JP 29733997A JP H11136123 A JPH11136123 A JP H11136123A
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Abstract
定するまでのロックインタイムを短くすることができる
アナログPLL回路を提供する。 【解決手段】 本発明のアナログPLL回路は、分周器
1と、位相比較器2と、チャージポンプ3と、ローパス
フィルタ4と、電圧制御発振器5と、分周器6とを備え
る。電圧制御発振器5は、遅延量を可変可能な複数のイ
ンバータ9からなるリング発振部12と、リング発振部
12の遅延量を制御するコントロール部11とを有す
る。リセット期間中には、アナログスイッチ8を介して
初期電圧が電圧制御発振器5に入力され、各インバータ
9に初期遅延量が設定される。リセット期間終了後、基
準入力信号の最初の立ち上がりエッジが入力された時点
で、Dフリップフロップの出力はハイレベルに変化し、
リング発振部は発振動作を開始する。
Description
発振出力と基準入力信号との位相が一致するように帰還
制御を行うアナログPLL回路に関し、特に、アナログ
PLL回路のロック・イン・タイムを短縮させる技術に
関する。
ック図である。図6のアナログPLL回路は、分周器1
と、位相比較器2と、チャージポンプ3と、ローパスフ
ィルタ4と、電圧制御発振器5と、分周器6とを備え
る。
をM分周(Mは2以上の整数)する。分周器6は、電圧
制御発振器5の出力をN分周(Nは2以上の整数)す
る。位相比較器2は、分周器1,6の各出力の周波数お
よび位相のずれ量に応じた信号を出力する。より詳細に
は、位相比較器2は、分周器6の出力の立ち上がり時刻
に対して、分周器1の出力の立ち上がり時刻が遅れてい
る場合には、その位相差に応じたUP信号をチャージポン
プ3に供給し、逆に、分周器6の出力の立ち上がり時刻
の方が遅れている場合には、その位相差に応じたDOWN信
号をチャージポンプ3に供給する。
信号が供給された場合には、充電作用によりローパスフ
ィルタ4への入力レベルを高くし、逆に、位相比較器2
からdown信号が供給された場合には、放電作用によりロ
ーパスフィルタ4への入力レベルを低くする。
から出力された信号に含まれる不要な高周波成分を除去
して電圧制御発振器5に供給する。電圧制御発振器5
は、ローパスフィルタ4から出力された電圧に応じた周
波数の信号を出力する。電圧制御発振器5の出力fout
は、最終出力として用いられるとともに、分周器6に入
力されて分周された後、位相比較器2に入力される。
のアナログPLL回路は、電圧制御発振器5の出力を分
周した信号と、基準入力信号finを分周した信号とを位
相比較器2に入力し、周波数と位相が一致するように帰
還制御を行うため、周波数および位相の揃った発振信号
を電圧制御発振器5から出力できるという特徴を有す
る。
は、リセット解除直後に、ローパスフィルタ4の出力が
不定になるという問題がある。すなわち、従来のアナロ
グPLL回路は、分周器1,6、位相比較器2、および
電圧制御発振器5だけをリセットし、ローパスフィルタ
4はリセットさせていなかったため、リセット解除直後
に、ローパスフィルタ4の出力が不定になり、電圧制御
発振器5の出力周波数および位相が安定するまでの時間
(以下、この時間をロック・イン・タイムと呼ぶ)が長
くなるおそれがあった。
電源電圧、周囲温度、製造プロセス等により変動するお
それがある。例えば、図4は電圧制御発振器5の周波数
特性を示す図であり、横軸は入力電圧、縦軸は出力周波
数を示す。電源電圧、周囲温度および製造プロセス等に
より、電圧制御発振器5の周波数特性は変化し、図4の
曲線Aを理論曲線とすると、種々のばらつきにより、曲
線B,Cのように周波数特性が変化する。したがって、
例えば、図示の電圧V1を電圧制御発振器5に入力して
も、周波数特性のばらつきにより、出力周波数がf0〜
f2の範囲内で変化してしまう。
ものであり、その目的は、電圧制御発振器の発振周波数
および位相が安定するまでのロックインタイムを短くし
つつ、周波数および位相の揃った高精度の信号を出力で
きるアナログPLL回路、半導体装置、および電圧制御
発振器の発振制御方法を提供することにある。
ために、請求項1の発明は、電圧に応じて周波数を可変
可能な電圧制御発振器と、前記電圧制御発振器の出力を
分周する第1の分周器と、基準入力信号を分周する第2
の分周器と、前記第1および第2の分周器の各出力の周
波数および位相のずれ量に応じた信号を出力する位相比
較器と、前記位相比較器の出力に基づいて、位相のずれ
量とずれ方向とに応じた電圧レベルの信号を出力するチ
ャージポンプと、前記チャージポンプの出力に含まれる
高周波成分を除去するローパスフィルタと、を備え、前
記ローパスフィルタの出力に応じて、前記電圧制御発振
器の発振周波数を制御するアナログPLL回路におい
て、前記電圧制御発振器は、遅延量を可変可能なインバ
ータを奇数個縦続接続して最終段のインバータ出力を初
段のインバータの入力に帰還させるリング発振部と、前
記インバータそれぞれの遅延量を設定する遅延量制御部
とを有し、リセット期間中に前記遅延量制御部に初期遅
延量を設定する初期遅延量設定回路と、リセット期間が
終了した後、最初に前記基準入力信号の立ち上がりエッ
ジまたは立ち下がりエッジが入力された時点を基準とし
て、前記リング発振部の発振動作を開始させる発振制御
回路と、を備える。
ログPLL回路において、前記初期遅延量設定回路は、
前記電圧制御発振器の周波数特性のばらつき範囲の中心
付近の周波数特性に基づいて、所望の発振周波数に対応
する遅延量を前記初期遅延量として設定する。
載のアナログPLL回路において、前記初期遅延量設定
回路は、リセット期間中に限り、所定の電圧レベルの信
号を前記遅延量制御部に供給するアナログスイッチを備
え、前記遅延量制御部は、リセット期間中においては前
記アナログスイッチの出力電圧に応じて前記各インバー
タの遅延時間を制御し、リセット期間終了後においては
前記ローパスフィルタの出力電圧に応じて前記各インバ
ータの遅延時間を制御する。
かに記載のアナログPLL回路において、前記リング発
振部内の各インバータは、前記遅延量制御部の出力電圧
に応じてドレイン−ソース間抵抗が変化するMOSトラン
ジスタを有し、前記各インバータは、前記MOSトランジ
スタのドレイン−ソース間抵抗の抵抗値に基づいて遅延
量が設定される。
かに記載のアナログPLL回路において、前記発振制御
回路は、前記基準入力信号がクロック端子に入力される
フリップフロップを有し、リセット期間終了後、最初に
前記基準入力信号の立ち上がりエッジまたは立ち下がり
エッジが入力された時点を基準として、前記リング発振
部の発振動作を開始させる。
ログPLL回路において、前記リング発振部は、最終段
の前記インバータの出力端子に接続された論理素子を有
し、この論理素子は前記最終段のインバータの出力と、
前記フリップフロップの出力とに応じて論理が変化し、
前記論理素子の出力を初段の前記インバータの入力側に
帰還させる。
ログPLL回路において、前記論理素子は、リセット期
間中と、リセット期間終了後に最初に前記フリップフロ
ップの出力論理が反転するまでの間は、前記リング発振
部が発振しないような論理の信号を出力する。
アナログPLL回路を半導体基板上に形成する。
用いられる電圧制御発振器の発振制御方法において、前
記電圧制御発振器の内部には、遅延量を可変可能なイン
バータを奇数個縦続接続して最終段のインバータ出力を
初段のインバータに帰還させるリング発振部と、前記イ
ンバータそれぞれの遅延量を設定する遅延量制御部とが
設けられ、前記遅延量制御部には、リセット期間中に初
期遅延量が設定され、前記リング発振部は、リセット期
間中には発振動作を停止し、リセット期間が終了した
後、最初に前記基準入力信号の立ち上がりエッジまたは
立ち下がりエッジが入力された時点を基準として、発振
動作を開始する。
づけて説明すると、「電圧制御発振器」は電圧制御発振器
5に、「第1の分周器」は分周器1に、「第2の分周器」は
分周器6に、「位相比較器」は位相比較器2に、「チャー
ジポンプ」はチャージポンプ3に、「ローパスフィルタ」
はローパスフィルタ4に、「インバータ」はインバータ1
3に、「リング発振部」はリング発振部12に、「遅延量
制御部」はコントロール部11に、「初期遅延量設定回
路」はアナログスイッチ8とインバータ9に、「発振制御
回路」はDフリップフロップ7に、それぞれ対応する。
が例えば図4のようにばらつく場合には、ばらつき範囲
の中心付近の周波数特性(図4の曲線A)に基づいて、
初期遅延量を設定する。
て説明すると、「アナログスイッチ」はアナログスイッチ
8に対応する。
て説明すると、「トランジスタ」はトランジスタQ5,Q
8に対応する。
て説明すると、「フリップフロップ」はDフリップフロッ
プ7に対応する。
づけて説明すると、「論理素子」はANDゲート14に対応
する。
PLL回路について、図面を参照しながら具体的に説明
する。図1は本発明に係るアナログPLL回路の一実施
形態の回路図であり、半導体基板上に形成されるもので
ある。図1では、図6と同じ構成部分には同一符号を付
している。
と同様に、分周器1と、位相比較器2と、チャージポン
プ3と、ローパスフィルタ4と、電圧制御発振器5と、
分周器とを備える。また、図1の回路は、新たな構成と
して、Dフリップフロップ7と、アナログスイッチ8
と、インバータ9とを備える。
電圧制御発振器5と、Dフリップフロップ7とにはリセ
ット信号が入力され、リセット期間中、すなわち、リセ
ット信号がローレベルのときは、リセットされる。
M分周し、分周器6は電圧制御発振器5の出力をN分周
する。位相比較器2は、各分周器1,6の出力の周波数
および位相を比較し、周波数および位相のずれ量に応じ
たUP信号,DOWN信号を出力する。チャージポンプ3は、
UP信号とDOWN信号に応じて充放電を行い、ローパスフィ
ルタ4への入力レベルを調整する。ローパスフィルタ4
は、チャージポンプ3から出力された信号に含まれる不
要な高周波成分を除去して電圧制御発振器5に入力す
る。
基準入力信号finが入力され、Q出力端子は電圧制御発
振器5と接続されている。電圧制御発振器5は、Q出力
端子がハイレベルになった時点、すなわち、リセット期
間が終了した後、最初に基準入力信号finの立ち上がり
エッジが入力された時点で発振動作を開始する。
圧制御発振器5に供給するか否かをリセット信号の論理
に応じて切り換える。より詳細には、リセット期間中、
すなわちリセット信号がローレベルの場合には、アナロ
グスイッチ8はオンして初期電圧V1が電圧制御発振器
5に供給される。一方、リセット期間終了後、すなわち
リセット信号がハイレベルの場合には、アナログスイッ
チ8はオフして、ローパスフィルタ4の出力が電圧制御
発振器5に供給される。
回路図である。電圧制御発振器5の内部には、入力電圧
に応じた電圧を出力するカレントミラー構成のコントロ
ール部11と、遅延量を可変可能なインバータ9を奇数
個縦続接続して構成されるリング発振部12とが設けら
れている。
Q1,Q2とNMOSトランジスタQ3,Q4とを有し、PM
OSトランジスタQ1,Q2のソース端子は電源端子Vcc
に、これらのドレイン端子はNMOSトランジスタQ3,Q
4のドレイン端子にそれぞれ接続され、これらのソース
端子は接地されている。
個のインバータ13と、最終段のインバータ13に接続
されたANDゲート14とを有し、ANDゲート14の出力
は、初段のインバータ13の入力側に帰還されている。
13は、PMOSトランジスタQ5,Q6とNMOSトランジス
タQ7,Q8とを有する。インバータ13内部のトラン
ジスタQ6,Q7は本来のインバータ動作を行い、トラ
ンジスタQ5,Q8は遅延量の調整を行う。
スタQ5のゲート端子はそれぞれ共通に接続され、同様
に、NMOSトランジスタQ8のゲート端子もそれぞれ共通
に接続され、これらゲート端子電圧はいずれも、コント
ロール部11からの信号により制御される。
段のインバータ13の出力端子が、他方の入力端子には
Dフリップフロップ7のQ出力端子が接続されている。
Dフリップフロップ7のQ出力がローレベルの場合、す
なわち、リセット期間中と、リセット期間終了後に最初
に基準入力信号finの立ち上がりエッジが入力されるま
での期間は、ANDゲート14の出力は強制的にローレベ
ルになり、リング発振部12は発振動作を行わない。
ング図であり、この図を用いて、図1の回路の動作を説
明する。図3のタイミング図は、分周器1,6で2分周
する例を示しているが、分周器1,6の分周比には特に
制限はなく、例えばプログラマブルに分周比を切り換え
ることができるようにしてもよい。
オン状態であり、電圧制御発振器5にはアナログスイッ
チ8を介して初期電圧V1が入力される。初期電圧V1
は、図2に示すように、電圧制御発振器5内のコントロ
ール部11に入力される。コントロール部11は、初期
電圧V1の電圧値に応じた電圧を、各インバータ部13
のトランジスタQ5,Q8に供給する。これにより、イ
ンバータ13の初期遅延量が設定される。
の周波数特性のばらつきを考慮に入れて設定される。例
えば、電圧制御発振器5の周波数特性が、図4に示すよ
うに、電源電圧等により変動する場合には、その変動す
る範囲内の中心付近の周波数特性(図4の曲線A)に基
づいて、所望の発振周波数f1に対応する電圧V1を検
出し、この電圧を初期電圧V1とする。
出力電圧は、ほぼ初期電圧V1を中心として変化するよ
うになり、発振周波数および位相が安定するまでの時
間、すなわちロックインタイムを短くできる。
力信号finの最初の立ち上がりエッジが入力された時点
で、Dフリップフロップ7の出力はハイレベルに変化す
る。これにより、図2に示した最終段のインバータ13
の出力は、ANDゲート14を介して初段のインバータ1
3の入力側に帰還され、リング発振部12は発振動作を
開始する。
リセット期間が終了した後、最初に基準入力信号finが
入力された時点で、Dフリップフロップ7のQ出力がハ
イレベルに変化し、そのQ出力が電圧制御発振器5のAN
Dゲート14に入力されることにより、リング発振部1
2が発振動作を開始するため、基準入力信号finが立ち
上がった時点を基準にして考えると、Dフリップフロッ
プ7とANDゲート14の2段分の遅れで、リング発振部
12が発振動作を開始することになり、位相のずれ量が
もともと小さいため、位相が一致するまでの時間、すな
わちロックインタイムを短くできる。
波数を得るのに必要な電圧を、初期電圧V1としてリセ
ット期間中に電圧制御発振器5に与え、かつ、リセット
解除後、最初に基準入力信号finの立ち上がりエッジが
入力された時点で、電圧制御発振器5を動作させるよう
にしたため、電圧制御発振器5の周波数および位相が安
定するまでの期間(ロックインタイム)を短くすること
ができる。また、本実施形態は、従来のアナログPLL
回路に、アナログスイッチ8とDフリップフロップ7を
追加しただけの簡易な回路で構成できるため、設計変更
に要するコストも少なくて済む。
スイッチ8の出力端子を電圧制御発振器5に接続してい
るが、図5に示すように、アナログスイッチ8の出力端
子をローパスフィルタ4の入力端子に接続してもよい。
この場合も、初期電圧V1の電圧レベルを変えることな
く、図1と同じ効果が得られる。
内部に有する電圧制御発振器5の例を説明したが、外部
電圧に応じて発振周波数を可変できる電圧制御発振器5
であればよく、リング発振部12以外の発振部を有する
ものでもよい。
7を用いる例を説明したが、Dフリップフリップ以外の
フリップフリップフロップを用いてもよい。同様に、ア
ナログスイッチ8の代わりに、スイッチング素子を用い
てもよい。
されるアナログPLL回路を例にとって説明したが、プ
リント基板等に個別部品を用いて実装する場合にも、本
発明は適用できる。
のアナログPLL回路の例を説明したが、出力周波数に
応じて電圧が変化する初期電圧V1を出力する回路を追
加すれば、出力周波数を可変制御できるようになる。
れば、電圧制御発振器内のリング発振部を構成する各イ
ンバータの遅延量をリセット期間中に初期設定し、リセ
ット期間が終了した後、最初に基準入力信号の立ち上が
りエッジまたは立ち下がりエッジが入力された時点で、
リング発振部の発振動作を開始させるようにしたため、
電圧制御発振器の周波数と位相が安定するまでのロック
インタイムを短くできる。すなわち、所望の発振周波数
に対応する遅延量をリセット期間中に予め各インバータ
に設定しておけば、その周波数を中心に周波数および位
相が変化するようになるため、所望の発振周波数を短時
間で得ることができる。また、リセット期間終了後、最
初に基準入力信号のエッジが入力された時点で、リング
発振部の発振動作を開始させるため、リセット解除直後
にリング発振部の出力が不定になるおそれがなく、常に
安定した発振動作が可能となる。
の回路図。
Claims (9)
- 【請求項1】電圧に応じて周波数を可変可能な電圧制御
発振器と、 前記電圧制御発振器の出力を分周する第1の分周器と、 基準入力信号を分周する第2の分周器と、 前記第1および第2の分周器の各出力の周波数および位
相のずれ量に応じた信号を出力する位相比較器と、 前記位相比較器の出力に基づいて、位相のずれ量とずれ
方向とに応じた電圧レベルの信号を出力するチャージポ
ンプと、 前記チャージポンプの出力に含まれる高周波成分を除去
するローパスフィルタと、を備え、 前記ローパスフィルタの出力に応じて、前記電圧制御発
振器の発振周波数を制御するアナログPLL回路におい
て、 前記電圧制御発振器は、遅延量を可変可能なインバータ
を奇数個縦続接続して最終段のインバータ出力を初段の
インバータの入力に帰還させるリング発振部と、前記イ
ンバータそれぞれの遅延量を設定する遅延量制御部とを
有し、 リセット期間中に前記遅延量制御部に初期遅延量を設定
する初期遅延量設定回路と、 リセット期間が終了した後、最初に前記基準入力信号の
立ち上がりエッジまたは立ち下がりエッジが入力された
時点を基準として、前記リング発振部の発振動作を開始
させる発振制御回路と、を備えることを特徴とするアナ
ログPLL回路。 - 【請求項2】前記初期遅延量設定回路は、前記電圧制御
発振器の周波数特性のばらつき範囲の中心付近の周波数
特性に基づいて、所望の発振周波数に対応する遅延量を
前記初期遅延量として設定することを特徴とする請求項
1に記載のアナログPLL回路。 - 【請求項3】前記初期遅延量設定回路は、リセット期間
中に限り、所定の電圧レベルの信号を前記遅延量制御部
に供給するアナログスイッチを備え、 前記遅延量制御部は、リセット期間中においては前記ア
ナログスイッチの出力電圧に応じて前記各インバータの
遅延時間を制御し、リセット期間終了後においては前記
ローパスフィルタの出力電圧に応じて前記各インバータ
の遅延時間を制御することを特徴とする請求項1または
2に記載のアナログPLL回路。 - 【請求項4】前記リング発振部内の各インバータは、前
記遅延量制御部の出力電圧に応じてドレイン−ソース間
抵抗が変化するMOSトランジスタを有し、 前記各インバータは、前記MOSトランジスタのドレイン
−ソース間抵抗の抵抗値に基づいて遅延量が設定される
ことを特徴とする請求項1〜3のいずれかに記載のアナ
ログPLL回路。 - 【請求項5】前記発振制御回路は、前記基準入力信号が
クロック端子に入力されるフリップフロップを有し、リ
セット期間終了後、最初に前記基準入力信号の立ち上が
りエッジまたは立ち下がりエッジが入力された時点を基
準として、前記リング発振部の発振動作を開始させるこ
とを特徴とする請求項1〜4のいずれかに記載のアナロ
グPLL回路。 - 【請求項6】前記リング発振部は、最終段の前記インバ
ータの出力端子に接続された論理素子を有し、この論理
素子は前記最終段のインバータの出力と、前記フリップ
フロップの出力とに応じて論理が変化し、前記論理素子
の出力を初段の前記インバータの入力側に帰還させるこ
とを特徴とする請求項5に記載のアナログPLL回路。 - 【請求項7】前記論理素子は、リセット期間中と、リセ
ット期間終了後に最初に前記フリップフロップの出力論
理が反転するまでの間は、前記リング発振部が発振しな
いような論理の信号を出力することを特徴とする請求項
6に記載のアナログPLL回路。 - 【請求項8】請求項1〜7に記載のアナログPLL回路
を半導体基板上に形成したことを特徴とする半導体装
置。 - 【請求項9】アナログPLL回路に用いられる電圧制御
発振器の発振制御方法において、 前記電圧制御発振器の内部には、遅延量を可変可能なイ
ンバータを奇数個縦続接続して最終段のインバータ出力
を初段のインバータに帰還させるリング発振部と、前記
インバータそれぞれの遅延量を設定する遅延量制御部と
が設けられ、 前記遅延量制御部には、リセット期間中に初期遅延量が
設定され、 前記リング発振部は、リセット期間中には発振動作を停
止し、リセット期間が終了した後、最初に前記基準入力
信号の立ち上がりエッジまたは立ち下がりエッジが入力
された時点を基準として、発振動作を開始することを特
徴とする電圧制御発振器の制御方法。
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