KR20070106645A - 다중위상 재정렬된 전압-제어형 발진기 및 이를 포함하는위상-고정 루프 - Google Patents

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KR20070106645A
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레지스 루바디아
사미 아즈람
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아트멜 코포레이숀
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Abstract

다중위상 재정렬된 전압-제어형 발진기(MRVCO; multi-phase realigned voltage-controlled oscillator)(도 1 및 도 7)는 VCO 출력 클록과 기준 클록(CKREF) 사이의 순간 위상 에러에 비례하는 주입량(IALIGN)을 갖는 VCO 단(11, 12, 13)들의 전하 주입(19)에 기초하여 위상 재정렬
Figure 112007070543819-PCT00024
을 달성한다. 다중위상 재정렬된 위상-고정 루프(MRPLL; multi-phase realigned phase-locked loop) 구현(도 11 및 도 12)의 부분(117)으로서 MRVCO가 병합될 수 있다. 특정 재정렬 전하 펌프(123) 뿐만 아니라, 별도의 위상 검출기(121)도 VCO를 제어하기 위한 PLL에 제공될 수 있다. PLL이 매우 크고, 같은 대역폭을 갖도록 VCO는 더 낮은 위상 변조 잡음을 갖는다.
VCO, 발진기, 반전단, 위상 재정렬, 전하주입

Description

다중위상 재정렬된 전압-제어형 발진기 및 이를 포함하는 위상-고정 루프{MULTI-PHASE REALIGNED VOLTAGE-CONTROLLED OSCILLATOR AND PHASE-LOCKED LOOP INCORPORATING THE SAME}
본 발명은 전압-제어 발진기(VCO; voltage-controlled oscillator) 회로, 특히 기준 신호에 대하여 위상 재정렬을 반복하는 것을 특징으로 하는 링 발진기(ring oscillator) 타입의 전압-제어 발진기 회로에 관한 것이다.
고전적인 VCO 구조에서, 저-주파수 위상 변조(PM; phase modulation) 잡음, 또는 장-기간 지터(long-term jitter)는 상당히 크고 누적된다. 이런 종류의 VCO를 사용하는 위상-고정 루프(PLL; Phase-locked loop) 회로는, PLL 대역폭의 변조 주파수와 동일한 변조 주파주까지만 이러한 PM 잡음 또는 지터를 보정할 수 있다. 더 높은 변조 주파주에서, PLL 회로는 조정을 중단하여 PM 잡음은 VCO 고유의 PM 잡음과 같거나 약간 더 높다. 고 주파스 PM 잡음, 단-기간 지터를 감소시키는 단계는 매우 큰 PLL 대역폭 또는 저잡음의 VCO 둘 중의 하나를 요구한다. PLL 대역폭을 넓히는 단계는, 양자화 잡음(quantization noise) 때문에 대역폭은 기준 주파주의 약 1/20을 초과할 수 없다는 사실에 의해 제한된다. 따라서 저잡음 VCO 회로가 요구된다.
VCO 회로에서의 위상 재정렬은, 그 VCO 회로의 위상과 기준 클록 신호의 위상을 동기화시키도록 허용한다. 특히, VCO 클록 에지는 각각의 기준 클록 에지에 대해 재동기화될 수 있다. 이런 재동기화는 특정 위상 지연을 갖는 재정렬 인버터들을 VCO 링에 삽입함으로써 실현되었다. Sheng 등의 공개된 국제(PCT) 특허 출원 WO 03/063337A1을 예를 들어 참고할 수 있다. VCO 회로의 클록 출력을 기준 클록과 조합함으로써 재정렬 신호가 얻어진다. 이 재정렬 신호는 재정렬 인버터들 중 하나에 인가되어 기준 클록 에지에서의 천이(transition)를 강제한다. 위상-재정렬된 VCO를 사용하는 PLL 회로는 비슷한 단순 PLL 회로들보다 훨씬 높은 주파수에 대한 PM 잡음 또는 지터를 감소시켰다.
그러나, 이 기술은, 최적의 순간에 위상 재정렬을 적용하기 위해 VCO 클록 출력, 기준 클록, 및 재정렬 신호 사이의 정교한 디지털 게이팅 및 타이밍 스큐잉(skewing)도 요구한다. 도출된 재정렬 위상 시프트를, 재정렬 순간 직전에 VCO와 기준 위상 사이의 차이로 나눈 값으로서 정의되는 위상 재정렬 인자는, 장치 수행 확산 및 부정합에 거의 의존적이지 않다. 재정렬 인버터의 추가는 VCO 링에 대한 위상 지연을 추가하고 따라서 VCO 회로의 최대 동작 주파수를 감소시킨다. 임의의 VCO 회로 실시예에서의 장치 파라미터들은 설계 동작 주파수에 대해 고유하다. 따라서 이 특정 위상 재정렬 기술은, 넓은 주파주 범위를 갖는 VCO 회로가 요구되는 경우에는, 적용될 수 없다.
본 발명은 정렬이 필요한 순간, 분산되고 동시에 발생하는 위상 시프트를 링 내의 각각의 단(stage)에 인가하기 위해 VCO 회로의 각 단으로의 병렬 전하 주입을 이용한다. 단락 전류(Short current) 임펄스는 각 단에 동시에 인가된다. 이러한 임펄스는 재정렬 전에 그들의 위상 각에 관한 각 단의 출력에서의 위상 시프트를 유도한다. 각 단에 대해 획득된 개개의 위상 시프트는 그 단의 임펄스 민감도 응답(주기 함수)의 순간치(instantaneous value)에 의존한다. VCO 링에서 상이한 단들은 위상이 상대적으로 상이하기 때문에, 개개의 단들로부터 획득된 위상 시프트들은 반드시 같지는 않을 것이며 심지어 동일한 방향으로 있지 않을 수도 있다. 그러나, 본 발명에서, 전체로서 VCO 회로의 특징을 나타내고 있는 다중위상 임펄스 민감도 응답 함수는, 엄밀히 양의 함수 (또는, 엄밀히 음의 함수)이면서 또한 상대적으로는 일정한 변수이므로, 기준 클록과 VCO 내부 신호들 또는 클록 출력 사이의 어떤 특별한 동기화를 필요로하지 않고서도 위상 재정렬이 용이하게 달성될 수 있다.
도 1은 본 발명의 다중위상 재정렬된 전압-제어 발진기에 대한 예시로서의 기본적이고 개략적인 평면도로서, 3-단 링 발진기에 의해 예시되었다.
도 2는 도 1의 발진기의 개개의 단에 대한 기본적이고 개략적인 평면도이다.
도 3은 각각의 단에 전하를 주입하는 단락회로 임펄스에 기인하는 개개의 단의 위상 시프트(
Figure 112007070543819-PCT00001
)를 도시하고 있는 위상도(phase diagram)이다.
도 4는 시간에 대한 각각의 단(V1, V2, V3)으로부터의 출력 전압 그래프이 다. 여기서 점선 곡선은, 재정렬 후의 실제 및 외삽되는 전압과 함께, 재정렬 이전의 전압을 나타내고 있고, 실선 곡선은 재정렬 후의 전압을 나타낸다.
도 5는 도 7에 도시된 VCO 회로 실시예에 대하여 개개의 VCO 링 단(점선 곡선) 및 전체 VCO(실선 곡선)에 대한 임펄스 민감도 응답 함수(ISF 및 MISF)의 그래프이다.
도 6은 도 7에 도시된 VCO 회로 실시예에서 VCO 클록 출력과 기준 클록 사이에서 검출된 위상 에러에 대한, 밀리 래디안으로 표현된 160 MHz에서의 재정렬에 기인하는 VCO 출력 위상 시프트의 그래프이다.
도 7은 본 발명에 따른 예시로서의 VCO 회로 실시예에 대한 트랜지스터-레벨의 개략적인 회로도이다.
도 8은 도 7의 링 VCO에 비례 주입 IALIGN을 제공하기 위한 예시로서의 위상 검출기 및 전하 펌프 회로를 도시하고 있다.
도 9는 상보형 업 신호 및 다운 신호들을 도 8의 전하 펌프 회로의 스위치들에 제공하는 위상-주파수 검출기 회로(PFC; phase-frequency detector circuit) 상태 머신에 대한 상태 천이도이다.
도 10은 전하 펌프 회로에서 적절한 폭의 양 또는 음의 전류 펄스 IALIGN을 발생시키기 위해 VCO 클록 출력 CKVCO 및 기준 클록 CKREF에 응답하는 PFC 상태 머신에 대한 신호 파형도이다.
도 11은 루프에서 본 발명의 다중위상 재정렬된 VCO 회로를 이용하는 PLL 회 로에 대한 개략적인 블럭도이다.
도 12는 위상 변조 잡음을 추정하는데 이용하기 위한 도 11의 PLL 회로의 선형 위상 모델이다.
도 13은, 도 7에서와 같은 다중위상 재정렬된 VCO 회로, 다중위상 재정렬이 없는 종래기술의 대표적인 PLL 회로, 및 다양한 로우-패스 필터를 갖고 작은(0.1) 재정렬 인자 β를 특징으로 하는 도 11 및 도 12에서와 같은 다중위상 재정렬된 PLL 회로들에 대해 캐리어 변조 주파수(Hz)에 대한 위상 변조 잡음(dBc/Hz)의 그래프이다.
도 1을 참조하여, 3-단 링 VCO 회로는 일련의 반전단(inverting stage)(11, 12, 및 13)을 포함한다. 여기서 제3 단(13)의 출력은 다시 제1 단(11)의 입력에 접속된다. 단(11, 12, 및 13) 각각은 시간에 대해 본질적으로 주기적인 발진 전압(V1, V2, 및 V3)을 각각 출력한다.
출력 전압(V1, V2, 및 V3)의 발진 주파수는 링의 한 사이클을 통한 전파 지연에 의존하고 제어 입력(15)을 통해 단(11, 12, 및 13) 각각에 인가되는 제어 전압 VCONTROL을 사용하여 목표 주파수에 조정될 수 있다. 3개의 단으로부터의 발진 출력 전압들은 (재정렬 임펄스 직후를 제외하고는) 120°를 이루려는 경향의 상대적 위상을 가질 것이다.
출력단(17)은 링 단들보다 훨씬 작아서, 링의 주파수와 동일한 주파수를 갖 는 본질적으로 정방형파인 VCO 클록 출력 CKVCO를 포화시키고 발생시킨다.
각각의 링 단(11, 12, 및 13)은 VCO 출력 CKVCO의 위상 재정렬이 필요하다고 간주될 때마다 제2 제어 입력(19)을 통해 짧은 재정렬 펄스 VALIGN도 수신한다. 이런 방식으로, 재정렬 펄스들은 VCO 링의 모든 단에 병렬도 인가되고, 이와 같은 펄스들로부터 야기되는 각각의 단으로의 연관된 병렬 전하 주입은, 링의 각 단에 위상 시프트를 동시에 발생하게 하고 분배되도록 한다.
도 2를 참고하면, 각각의 VCO 링 단(21)은, 입력 VN와 반전된 출력 VN +1 사이의 전파 지연 또는 상대 위상을 특징으로 한다. 이 전파 지연 또는 상대적 위상은 총 주입된 전류에 비례한다. 이 총 주입 전류는, 제어 전압 VCONTROL에 비례하는 VCO 바이어스 전류 IBIAS와, VALIGN 펄스에 의해 온오프 전환되는 재정렬 전류 펄스 IALIGN로 부터의 추가 기여 전류를 더한 것이다. 회로 설계자는, (인자 k로 표시되는) 바이어스 전류IALIGN/IBIAS에 비례하여 전하 주입 진폭을 증가시킴으로써 주어진 출력 대 기준 클록 위상 차이에 대한 재정렬 위상 시프트의 상대적인 양을 최적화할 수 있다.
도 3 및 도 4와 관련하여, VCO 링의 3개 단들은 그들 간에 120°의 상대적 위상차를 갖고 동작하려는 경향이 있다. 단들이 이러한 경향으로부터 약간 벗어날 수는 있지만, 특히 위상 재조정 직후, 발진 입력 및 출력 전압들(V1, V2, 및 V3)이 링의 단을 통해 전파하기 때문에 상대 위상들은 120°또는 그 근처에 접근하여 스 스로를 거기에 유지시키도록 조정될 것이다. 몇몇의 다른 단의 수를 갖는 VCO 링에서, 상대 위상은 다르겠지만, 같아지려는 경향이 있고 누적하여 합 360°가 되려는 경향이 있다(예, 5-단 링의 단들 사이의 72°상대 위상 차이). 도 3 위상도의 점선 벡터 및 도 4의 점선 사인 곡선의 상대 변위는, 위상 재정렬 이전 각 단으로부터의 출력(V1, V2, V3)의 위상들(
Figure 112007070543819-PCT00002
)의 이러한 상대적인 차이를 나타낸다. VCO 클록 출력 CKVCO은 정방형파와 같은 형태일 것이고 링의 제3 단으로부터의 전압 출력 V3의 영 교차점보다 약간 더 늦은 위상 천이를 가질 것이다. 도 4에 도시한 바와 같이, 실질적으로는 일정하지만 이 약간의 차이에 기인하는 출력 단의 전파 지연이 있다.
재정렬 임펄스는 시간 t0에서 모든 링 단들에 동시에 인가된다. 이는 링의 각 단의 출력에서 분배되고 동시에 발생하는 위상 시프트를 발생시킨다. 그러나, 비록 단들이 구조적으로 동일할지라도, 재정렬 임펄스의 시간 t0에서 상이한 상대 위상에 있기 때문에, 상이한 단들로부터의 위상 시프트들(
Figure 112007070543819-PCT00003
)은 반드시 같은 것은 아니며, 심지어 반드시 동일한 방향도 아니다. 예를 들어, 도 3 위상도의 실선 벡터 및 도 4의 실선 사인 곡선으로 도시된 바와 같이, 위상 재정렬 임펄스의 즉각적 결과는, 제1 링 단으로부터의 위상 시프트
Figure 112007070543819-PCT00004
가 양의 방향이지만, 제2 및 제3 링 단들로부터의 시프트들(
Figure 112007070543819-PCT00005
및
Figure 112007070543819-PCT00006
)은 음의 방향인 경우이고,
Figure 112007070543819-PCT00007
는
Figure 112007070543819-PCT00008
또는
Figure 112007070543819-PCT00009
보다 상대적으로 더 큰 경우를 보여주고 있다. 특정 결과는 재정렬 펄스가 인가되는 순간에 따라 달라질 것이다. 그럼에도 불구하고, 발진 전압 신호가 링의 모든 단들을 통과하여 전달될 기화를 갖고 그 단들 사이의 새로운 120°상대 위상 차이로 조정된 후에, VCO 클록 출력 CKVCO에서의 최종 결과는, 3개 단들 사이에 분배된 3개의 개개의 위상 시프트들의 평균일 것이다. 이것은, 도 4에 도시된 예에서, VCO 클록 출력 CKVCO의 약간의 양의 위상 시프트
Figure 112007070543819-PCT00010
이다.
전체로서의 VCO 링에 대한 다중위상 임펄스 민감도 응답 함수(MISF; multiphase impulse sensitivity response function)에 도달하기 위해 개개의 VCO 링 단에 대한 특징인 임펄스 민감도 응답 함수(ISF; impulse sensitivity response function)의 개념이 적합화될 수 있다. 임의의 주어진 시간에 임의로 주어진 VCO 링 단에 대한 ISF는, VCO 출력에서 발생되는 순간 위상 시프트를, 매우 짧은 전류 임펄스 IALIGN에 의해 그 단에 주입되는 상대적 전하량으로 나눈 비율로서 정의된다. 상대 전하량은, 한 발진 주기에 걸쳐 단과 그 단의 부하용량 사이에 교환된 총 전하 스윙을 참조하여 계산된다. 즉,
Figure 112007070543819-PCT00011
여기서,
Figure 112007070543819-PCT00012
는 VCO 출력에서 유도된 위상 시프트이고,
Figure 112007070543819-PCT00013
은 VCO 재정렬시 단에 주입된 전하량이며, iL(t)는 단의 부하 전류이고, 적분은 한 전체 발진 주기(0 내지 T0)에 대한 것이다.
ISF는 VCO 회로의 링 발진 주파수와 동일한 주파수를 갖는 주기 함수이다. ISF의 부호는 전류 임펄스가 인가되는 순간에 의존한다. 예를 들어, ISF는, 상승하는 신호 기울기에서는 양의 함수일 것이고 하락하는 신호 기울기에서는 음의 함수일 수 있다. 그러나, 크기는 ISF 곡선의 양의 부분과 음의 부분에 대해 대개 동일하지 않을 것이다. 도 5는 도 7의 VCO 실시예에 대해 개개의 단의 ISF(점선 곡선)를 도시하고 있다. 3-단 링 VCO의 다른 2개의 단에 대한 ISF 곡선은 실질적으로 동일하겠지만, ISF 주기의 1/3만큼씩 시간차가 있을 것이다.
다중위상 임펄스 민감도 응답 함수(MISF)는, VCO 출력 클록의 전체 위상 시프트를, 매우 짧은 전류 임펄스에 의해 VCO의 모든 링 단들에 동시에 주입되는 상대적 전하량으로 나눈 비율로서 정의된다. ISF에 대해 상기 주어진 등식은, 모든 링 단에 주입되는 총 전하량
Figure 112007070543819-PCT00014
를 제외하고는, MISF에 대해서도 적용된다. MISF도 주기 함수지만, 그 주파수는 VCO 주파수를 단의 수로 곱한 값과 같다. 그러나, MISF는 엄격히 양의 함수 또는 엄격히 음의 함수 둘 중 하나일 것이므로, MISF의 부호는 주입 순간에 의존하여 변하지 않을 것이다. 또한, MISF의 크기는 상당히 일정하므로 도입된 위상 시프트도 주입 순간에 의존하여 많이 변하지는 않을 것이다. 도 5는 이하 기술되는 예시로서의 VCO 실시예에 대한 엄격히 양의 함수이고 꽤 일정한 MISF(실선 곡선)를 도시하고 있다. 거의 일정한 MISF의 이점은, 위상 재정렬이 기준 클록과 VCO 내부 신호 또는 출력 클록 사이의 어떤 특별한 동기화 없이도 실현될 수 있다는 것이다. 발진 사이클 동안 어떤 순간에 재정렬 임펄스가 인가되는지를 신경 쓸 필요가 없다.
도 6을 참조하면, 재정렬에 기인하는 출력 위상 시프트는 VCO 출력 클록과 기준 클록 사이에서 검출된 위상 에러의 연속 및 선형 함수이다. 도 6의 그래프로 도시된 선형 함수는 160MHz의 동작 주파수에 대한 것이다. 각 관계의 기울기는 재정렬 인자
Figure 112007070543819-PCT00015
이다. 만일
Figure 112007070543819-PCT00016
가 VCO 링 단에 주입된 다중위상 전하에 의해 유도된 출력 클록 CKVCO의 상대 위상 시프트를 나타내고,
Figure 112007070543819-PCT00017
는 재정렬 이전의 위상 에러를 나타낸다면, 우리는 재정렬 인자를
Figure 112007070543819-PCT00018
로 정의할 수 있다. 재정렬 인자 값이 VCO 동작 주파수에 다소 의존적인 경향이 있다는 사실로부터, 재정렬 인자와 관련된 문제점이 넓은 주파수 영역의 VCO 회로에서 발생한다. 본 발명의 다중위상 재정렬 기술의 사용은 상대 전하 주입량과 VCO 바이어스 전류와의 정합을 허용하고, 이는 넓은 주파수 영역에 대한 β의 더욱 안정적인 진폭으로 귀결된다. 재정렬 인자 β는, VCO 바이어스 전류IBIAS(=Gm·VCONTROL)에 비례하여 재정렬 펄스 진폭IALIGN을 증가시킴으로써 제어된다. 도 6은 일련의 제조 과정에 대해, 빠른 것부터 느린 것까지 재정렬 인자 β를 상대적으로 일정하게 유지시킬 수 있다는 것을 보여준다.
도 7은 본 발명에 따른 VCO 회로의 예시로서의 실시예를 도시하고 있다. 도시되어 있는 것은 도 1의 링 VCO의 더 상세화된 예이다. 링 단들의 개수는 변할 수 있다. 이 실시예는 캐스코드된(cascoded) NMOS 인버터 단들에 기초한다. 만약 원한다면, CMOS 인버터 단들을 사용하기 위해 이런 실시예들을 변경할 수 있지만, 이는 VCO가 더 느려지고 공급 전압 VSUP의 리플(ripple)에 더욱 민감해지는 결과를 가져올 것이다. 본 발명은 바이폴라 또는 다른 집적 회로 타입을 사용하여 구성될 수도 있다. 또 다른 변경에서, IALIGN 펄스를 사용하는 것 대신에 재정렬 전류를 상이하게 주입할 수도 있다. 본 발명의 분배된 전하 주입 기술은, 여기서 도시된 인버터 단들을 사용하는 것을 대신해, LC 발진기의 단들에도 적용될 수 있다. 도 8은, 도 7의 링 VCO에 대해 비례적 주입 IALIGN을 제공하기 위한 예시로서의 위상 검출기 및 전하 펌프 회로를 도시하고 있다.
도 7에서, 전압-대-전류 컨버터(70)는 VCO 회로의 발진 주파수를 제어하기 위한 제어 전압 VCONTROL을 NMOS 트랜지스터 T1의 게이트에서 수신한다. 저항 R1은 (VCONTROL ― 트랜지스터 T1의 임계 전압)을 비례 전류 i0로 변환시킨다. 특정 실시예에서, 트랜지스터 T1은 큰 게이트 채널 너비/길이 비율을 갖고 임계 영역의 약간 위에서 작동한다. 트랜지스터 T2, T3 및 T4는, VCO 링 단들(71, 72, 및 73) 내의 정합 트랜지스터들에 인가되는 게이트 전압 GP 및 GN을 설정하기 위한 미러 전류 기준 장치를 형성한다. PMOS 트랜지스터 T2, T3, T10, T17, 및 T24는 서로 정합되며 동일한 소스 및 게이트 전압 VSUP 및 GP를 공유한다. 이와 마찬가지로, NMOS 트랜지스터 T4 , T5, T12, 및 T19는 서로 정합되며 동일한 소스 및 게이트 전압 VINF 및 GN을 공유한다. 이런 방식으로, 전류 i1, i2, 및 i3은 VCONTROL에 의해 설정된 기준 전류 i0에 정합되고, 바이어스 전류 iO1, i02, 및 iO3은 전압-대-전류 컨버터(70)의 상응하는 전류 i00에 정합될 것이다. 게이트 채널 너비 및 길이는 양호한 정합을 획득하기 에 충분히 크도록 선택된다.
단들(71, 72, 및 73)의 PMOS 트랜지스터 TlO, T17, 및 T24의 드레인 전압은 캐스코드 트랜지스터(T8, T15, 및 T22)에 기인하여 안정화된다. 이 캐스코드 트랜지스터들은 공급 전압 VSUP의 변화를 따르는 게이트 전압을 가지며, 이것은 VCO 회로의 전원 제거 비율을 향상시킨다. 캐스코드 트랜지스터 T8의 VSUP-대-게이트 전압은, 전류 i01에 의해 바이어스된(i00에 정합된) 트랜지스터 T7 및 T9의 게이트-대-소스 전압의 합에 의해 결정된다. 캐스코드 트랜지스터 T15 및 T22의 VSUP-대-게이트 전압은 트랜지스터 T14, T16, T21, 및 T23과 함께 동일한 방식으로 결정된다. 트랜지스터 TlO, T17, 및 T22가 (T2와의 양호한 정합을 보장하기 위한 그들의 큰 채널 길이에 기인하여) 느려질 수 있다는 사실은 VCO 속도에 영향을 주지 않는다. 이것은 오히려 트랜지스터 T8, T15, 및 T22의 속도에 의존한다. 따라서, 이 캐스코드 트랜지스터들은 빠른 동작을 위해 가장 짧은 채널 길이를 갖는다.
반전단(71, 72, 및 73)의 커패시터 Cl, C2, 및 C3는 VCO 주파수 범위를 튜닝하기 위해 사용된다.
비례 재정렬 전류 복사 부회로(74)는 PMOS 트랜지스터 T32에 의해 인버터 단(71, 72, 및 73)의 재정렬 전류 복사 트랜지스터(TIl, T18, 및 T25)에 재정렬 전압 입력 GRL을 제공한다. 트랜지스터 T1l, T18, 및 T25를 통하는 재정렬 전류는 i1i, i2i, 및 i3i는 트랜지스터 T32를 통하는 전류 i0i의 사본들이다. 그러나, 다중위상 임 펄스 민감도 응답 함수(MISF)가 재정렬 전류들의 작은 차이에는 그렇게 민감하지 않기 때문에, 트랜지스터 T11, T18, 및 T25의 T32로의 정확한 정합은 중요하진 않다. 실제로, 매우 짧은 전류 펄스들 IALIGN을 복사할 수 있게 하기 위해 전류 복사 트랜지스터들(T1l, T18, T25, 및 T32)이 가장 짧은 게이트 길이 및 가장 작은 가능 게이트 너비로 만들어질 필요가 있기 때문에, 이러한 낮은 민감도는 설계 관점에서는 좋은 점이다.
재정렬 전류 iOi는, 미러링된 NMOS 트랜지스터 T26 및 T28(i00i)로부터 복사된 DC 기여분(contribution), 및 전하 펌프에 의해 전달된 펄스화된 기여분 IALIGN 양자 모두를 갖는다. 양 기여분들은 전압-대-전류 컨버터(70)에서 설정된 VCO 바이어스 전류 i0에 비례한다. 이것은 VCO 바이어스 전류 i0에 대한 소확산 재정렬 인자 β의 구현, 그에 따라 그 동작 주파수에 대한 소확산 재정렬 인자 β의 구현을 허용한다. DC 콤포넌트 i00i는 전형적으로 i0의 약 20%인 반면, 펄스화된 콤포넌트 IALIGN은 전형적으로 i0의 약 10%일 것이다. 도 8을 참조하여 이후에 설명되는 재정렬 위상 검출기 및 전하 펌프(75)는 IALIGN을 제공한다. IALIGN은 VCO 출력 위상이 기준 위상보다 작을 때(지체)에는 언제나 양의 펄스이고 VCO 출력 위상이 기준 위상보다 클 때(앞서는)에는 언제나 음의 펄스이다. VCO 클록 출력을 기준 클록과 정렬시키기 위해, 이 재정렬 펄스는 VCO 클록 출력의 위상이 필요에 따라 가속 및 감속되게 한다.
최종적으로, NMOS 캐스코드 트랜지스터 T29는, 트랜지스터 T28의 고유 출력 용량 Cgd 및 Cds에 의해 유도되는 기생 전하 주입을 감소시키기 위해, 전류 복사 부회로(74)의 트랜지스터 T28에 결합된다. 다른 전류 복사 트랜지스터 T11, T18, T25, 및 T32와 같이, 매우 짧은 IALIGN 전류 펄스에 빠르게 응답하기 위해, 캐스코드 트랜지스터 T29도 가장 짧은 게이트 길이와 가장 작은 가능 게이트 너비로 만들어진다.
도 8을 참조하면, 비례 재정렬 전류 복사 부 회로(74)는 위상 검출기 및 전하 펌프 부회로(75)로부터 IALIGN 전류 펄스를 수신한다. 이미 설명한 바와 같이, 펄스의 진폭은 VCO 바이어스 전류 i0에 비례해야만 한다. VCO 출력 위상이 기준 클록 위상보다 작을때(지체), 부호는 양이어야 한다. 펄스 너비는 VCO 출력 클록 에지와 기준 클록 에지 사이의 시간 지연과 같아야 한다. 도 8에서, 도시되진 않았지만 당업계에 잘 알려져 있는 종래 기술의 위상-주파수 검출기 회로(PFC)는, 업 신호 up 및 다운 신호 dn과 그들의 상보형 신호들을, 도 9의 상태 천이도 및 도 10의 신호 파형도에 따라 열리거나 닫히는 한 세트의 스위치에 제공한다. 도 10 및 도 11에서와 같이 동작하는 임의의 PFC가 사용될 수 있다. 예를 들어, PFC 회로는 기본 NAND 게이트에 기초한 RS 플립-플롭을 사용하여 구현될 수 있다.
트랜지스터 T33 내지 T41는, 재정렬 펄스 IALIGN을 생성하기 위해 공급 라인들 VSUP 및 VINF를 업 신호 및 다운 신호에 의해 재정렬 펄스 라인 GRL에 선택적으로 결 합시키는 임펄스 전하 발생기를 구성한다. 신호 up이 하이인 상태에 있고 dn이 로우인 상태에 있을 때마다, 트랜지스터 T37 및 T34를 통하는 전류 iup은 노드 GRL에 도달되지만, 트랜지스터 T40을 통하는 전류 idn은 쓰레기 노드(waste node) GRLC에 도달된다. 트랜지스터 T32를 통하는 전류를 상승시키고 그에 따라 복사 트랜지스터들(T11, T18, 및 T25)을 통해 모든 VCO 단들(71, 72, 및 73)에 양의 전류 펄스를 주입시켜 VCO를 즉시 가속한다. 이와 반대로, 신호 up이 낮고 dn이 높을 때마다, 전류 idn은 노드 GRL에 도달하지만, iup은 쓰레기 노드 GRLC에 도달한다. 이는 트랜지스터 T32를 통하는 전류를 감소시키고 그에 따라 복사 트랜지스터들(T11, T18, 및 T25)을 통해 모든 VCO 단들(71, 72, 및 73)에 음의 전류 펄스를 주입시켜, 즉시 VCO를 감속한다.
전류 iup 및 idn의 크기는 모두 전류 i0i의 크기의 약 절반이다. 트랜지스터 T33, T34, 및 T35는 모두 그들의 게이트 채널 길이에서 트랜지스터 T26과 정합되지만, 그들의 게이트 너비는, 전류 크기들이 약
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되는 것을 보장하도록 설계된다. 각각의 트랜지스터 T33, T34, 및 T35에 대한 캐스코드 트랜지스터 T36, T37, 및 T38은 업 앤 다운 스위치들에 기인하는 임의의 기생 전하 주입을 최소화한다.
도 9 및 도 10을 참조하면, 본 발명에서 사용될 수 있는 예시로서의 위상-주파수 검출기 회로는 VCO 클록 출력 CKVCO의 하강 에지 및 기준 클록 CKREF의 하강 에 지에 민감할 수 있다. 도 10에 도시된 바와 같이, CKVCO의 상승 에지 상에서 작동하는 디지털 주파수 분주기에 의해 획득되는 CKVCO의 주파수 부분할을 나타내는 신호 CKDIV에 의해 CKVCO가 마스킹될 수 있다. 그 다음, 위상 검출은 각 N개 VCO 클록 주기, 또는 한개 기준 클록 주기 후에만 이루어질 수 있고, 여기서 N은 VCO 출력 클록 주파수와 기준 클록 주파수 사이의 곱셈 계수이다.
CKREF의 각 하강 에지에서, (a) 기존의 PFC 상태가 DOWN이라면, PFC는 상태 ZERO로 이동한다(91); (b) 기존의 PFC 상태가 ZERO라면, PFC는 상태 UP으로 이동한다(92); 그리고 (c) PFC 상태가 UP이라면, PFC는 동일한 상태를 유지한다(93). CKVCO의 각 하강 에지에서, CKDIV가 하이(high) 상태인 동안, (a) 기존의 PFC 상태가 UP라면, PFC는 상태 ZERO로 이동한다(94); (b) 기존의 PFC 상태가 ZERO라면, PFC는 상태 DOWN으로 이동한다(95); 그리고 (c) 기존의 PFC상태가 DOWN이라면, PFC는 동일한 상태를 유지한다(96). 상태 ZERO에서, up신호 및 dn신호 양자 모두는 로우로 리셋되어 0이 된다. 상태 UP에서, 신호 up는 하이로 세트되어 1이 되지만, 신호 dn 은 로우로 리셋되어 0이 된다. 상태 DOWN에서, 신호 up는 로우로 리셋되어 0이 되지만, 신호 dn은 하이로 세트되어 1이 된다. 상기 기술한 바와 같이, up 신호 및 dn 신호는 도 8의 전하 펌프 회로(75)에 의해 발생된 전류 임펄스 IALIGN을 결정한다.
도 10에서 결과 파형을 볼 수 있다. 전류 임펄스 IALIGN의 너비는 CKVCO 와 CKREF 사이의 위상 차이에 비례하며, 예를 들어, 이벤트 103 또는 105 중 어느 하나에서보다 위상 검출 이벤트(101)에서 더 넓다는 것을 주목해야 한다. 전류 임펄스가 UP 이벤트에 기인하여 음의 값인 경우[예, 이벤트 (101)에서], VCO 위상은 가속화되고, 이것은 다음 위상 검출(103)에서의 더 짧은 UP 상태 지속기간을 제공하며, 결국 검출 이벤트(105)에서 DOWN 상태가 된다. 전류 임펄스는 DOWN 이벤트에 기인하여 양의 값이고[예, 이벤트(105)], 이것은 VCO의 감속을 야기한다. 이러한 방식으로, VCO 출력 클록 위상은 지속적으로 기준 클록 CKREF의 위상이 되려는 경향을 나타낸다.
도 11을 참조하면, 본 발명의 다중위상 재정렬된 VCO 회로는 위상-고정 루프(PLL) 회로에서 이용될 수 있고, 이는 위상 잡음 또는 지터의 확연한 감소로 귀결된다. 다중위상 재정렬된 PLL 회로는, 메인 위상-주파수 검출 회로(PFC)(111), 메인 전하 펌프(113), 로우 패스 필터(115), 전술한 바와 같은 다중위상 재정렬된 VCO 회로(117), 및 1/N로 분주시키는 주파수 분주기(divide-by-N frequency divider)(119)를 포함하는 주요 루프를 사용한다. PLL회로는 또한 VCO 회로(117)에 재정렬 회로 임펄스 IALIGN을 공급하기 위해 제2 PFC(121) 및 재정렬 전하 펌프(123)를 포함한다. PFC 회로(111 및 121) 양자 모두는 도 9 및 10에 도시된 바와 같이 신호 CKREF 및 CKDIV의 하강 에지에서 동작하며, 이것은, NAND 게이트(120)를 사용하는 신호 게이팅을 고려해볼 때, PFC회로들이 기준 클록 신호 CKREF와 VCO 클록 출력 CKVCO의 N번째 클록 에지 사이의 위상 차이를 직접적으로 검출한다는 것을 의미한다. 2개의 별도의 PFC 회로(111 및 121) 및 2개의 별도의 전하 펌프(113 및 123)의 사용은, (a) 메인 PFC 및 전하 펌프 회로(111 및 113)를 통한, 메일 루프에 대해 저속의 초기 위상 조정(VCONTROL); (b) 다중위상 재정렬 PFC와 전하 펌프 회로(121 및 123)를 통한, 피드-포워드(feed-forward) 위상 보정(IALIGN)의 상호 위상 보정 메커니즘을 허용한다.
도 12를 참조하면, 도 11의 다중위상 재정렬된 PLL회로에 대한 등가 대의 모델(synoptic model)에서, 최종 PLL 위상 잡음에 미치는 위상 조정 루프의 영향을 예시하기 위해 신호들은 그들의 절대 위상들에 의해 대체된다. 위상 합 노드(phase summing node)(131)는, 분주된 VCO 출력과 기준 클록 사이의 위상 관계
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에 의존하는 저주파수 전하 펌프 출력 전류 ICP를 제공하기 위한 메인 PFC 회로(111) 및 연관된 메인 전하 펌프(113)를 나타낸다. 로우 패스 필터(115)는 하나의 저항 (Rl)과 2개의 커패시터(Cl 및 C2)에 의해 표시되고, 제어 전압 VCONTROL로 귀결되는 2계 위상 어드밴스 정정(advance correction)을 제공한다. 단순 적분기 및 단일 커패시터를 사용하는 대체 필터 구조가 대신 사용될 수 있다. 다중위상 재정렬된 VCO 회로(117) 및 연관된 재정렬 PFC 회로(121) 그리고 전하 펌프 (123)는 점선 박스(137) 내의 위상 요소들(131 내지 134)에 의해 표시된다. 메인 루프 내의 저주파수 VCONTROL 신호는 VCO에 대한 장기간 주파수 및 위상 안정성(즉, 다수 사이클에 걸쳐서)을 제공하는 반면, 다중위상 재정렬 PFC 및 전하 펌프 컴포넌트들로부터의 IALIGN 펄스는 위상 합 노드(134)에 의해 표시되는 바와 같이, 필요할 때마다 VCO 출력에 대한 순간 위상 변화를 제공한다. 메인 루프에서, VCO 출력 위상
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은, 위상 구성요소(139)로 표시되는 1/N 분주 컴포넌트(divide-by-N component)(119)에 의해 분주될 때, 메인 PFC 회로에서
Figure 112007070543819-PCT00022
과 비교하기 위해 사용되는
Figure 112007070543819-PCT00023
위상을 생성한다.
이런 위상 모델을 사용하여, VCO 위상 잡음 대 캐리어 부근 변조 주파수가 주기적 정상 상태(periodic steady state method) 방법을 이용하는 시뮬레이터에 의해 추정될 수 있다. 도 13은 도 11 및 도 12의 PLL 회로에 대한 이와 같은 위상 잡음 추정에 대한 결과를 보여준다. 여기서 위상 변조 잡음은, 캐리어 신호 전력에 관한 dBc/Hz 단위의 단측파대 스펙트럼 전력 밀도(single sideband spectral power density)로 표현된다. 참조를 위해, 거의 선형적인 곡선(141)은 본 발명의 다중위상 재정렬된 VCO의 고유 위상 변조 잡음을 스스로 추정한다. 곡선(143)은 본 발명의 위상 재정렬하지 않은 PLL에 대한 추정된 위상 잡음을 보여준다. 곡선(145)은, (Rl, Cl, C2) 로우-패스 필터를 사용하여, 매우 작은(0.1) 재정렬 인자 β를 갖는 도 11 및 도 12에서 도시된 바와 같은 다중위상 재정렬된 PLL 회로에 대한 추정된 위상 잡음을 보여준다. 주목할 것은, 작은 β를 갖더라도 이전 PLL 회로에 대해 5dB까지의 향상이 있다는 것이다. 이러한 타입의 임의의 PLL 회로에 대해, 재정렬 인자는 이와 같은 시뮬레이션을 사용하여 가장 낮은 위상 잡음에 대해 최적화될 수 있다. 곡선(147)은 로우-패스 필터로서 단순한 적분 커패시터(C2)를 사용하여, 도 11에서와 같은 다중위상 재정렬된 PLL 회로에 대한 추정된 위상 잡음을 보여준다. 확연한 잡음 향상은, 루프에서 다중위상 재정렬된 VCO를 사용하면 이와 같은 PLL 회로에서 제로-위상 정정(Rl-Cl)을 더이상 사용할 필요가 없다는 것을 나타낸다. 단순한 적분 커패시터는 피드-포워드 재정렬에 기인하는 루프의 안정 상태를 열화시키지 않고 더 나은 성능을 허용한다.

Claims (12)

  1. 다중위상 재정렬된 전압-제어형 발진기(VCO; multiphase-realigned voltage-controlled oscillator) 회로에 있어서,
    직렬로 결합되어 링을 이루는 복수의 반전단(inverting stage)으로서, 상기 링 내의 반전단들 각각은 상기 링 내의 다음 단에 발진 전압 신호를 제공하도록 구성되고, 상기 단들 간의 상대적 위상 지연은 상기 링 내의 단들의 개수에 따라 자동으로 스스로 조정되며, 상기 링 내의 각각의 반전단은 제어 전압 입력에 응답하여 링 내의 각각의 반전단을 통해 전파 시간 지연의 장기간 조절을 제공하여 상기 링의 발진 주파수를 목표 주파수에 설정하는 것인, 상기 복수의 반전단과;
    상기 반전단들 중 한 반전단의 출력에 결합되어 VCO 클록 출력을 제공하도록 구성된 출력단을 포함하고,
    상기 링 내의 상기 반전단들 각각은, 재정렬 전류 임펄스를 병렬로 수신하도록 더 결합되며, 상기 반전단들은 상기 재정렬 전류 임펄스에 응답하여 각각의 단으로부터 출력되는 발진 전압 신호의 위상의 즉각적 시프트를 실행함으로써, 단들 간의 상대적 위상 재조정 이후에 상기 VCO 클록 출력의 전체 위상 재정렬이 달성되는 것인, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회로.
  2. 제1항에 있어서,
    안정적인 기준 클록 신호를 수신하여 이를 상기 VCO 클록 출력과 비교하기 위해 결합되고, 상기 비교 결과에 따라 업 또는 다운(up/down) 제어 신호를 제공하는 상기 위상 검출기 회로와;
    상기 위상 검출기 회로로부터 상기 업 또는 다운 제어 신호를 수신하기 위해 결합되고, 상기 재정렬 전류 임펄스를 생성하도록 동작하는 전하 펌프 회로
    를 더 포함하는, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회로.
  3. 제 2항에 있어서, 상기 재정렬 전류 임펄스는 상기 제어 전압에 비례하는 피크 진폭과, 상기 VCO 클록 출력이 상기 기준 클록 신호에 뒤쳐지거나 또는 상기 기준 클록 신호를 앞서는지 여부에 의존하는 양 또는 음의 부호와, 상기 기준 클록 신호와 상기 VCO 클록 출력 사이의 상대적 위상 차이에 대응하는 펄스 너비를 가짐으로써, 상기 각각의 재정렬 전류 임펄스에 대해 실질적으로 일정한 재정렬 인자를 획득하는 것인, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회로.
  4. 제 1항에 있어서, 상기 반전단들 각각은 캐스코드된(cascoded) NMOS 인버터를 포함하는 것인, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회로.
  5. 제4항에 있어서, 상기 전압-전류 컨버터는 상기 제어 전압을 수신하고, 상기 제어 전압에 비례하는 미러된(mirrored) 바이어스 전류 i0를 상기 캐스코드된 NMOS 인버터들 각각에 제공하는 것인, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회 로.
  6. 제5항에 있어서, 상기 재정렬 전류 임펄스를 수신하고 그 사본을 상기 캐스코드된 NMOS 인버터들 각각 내의 전류 복사 트랜지스터들에 병렬로 제공하여 상기 복사된 재정렬 전류 임펄스가 상기 미러된 바이어스 전류 i0와 중첩되도록 하기 위해, 재정렬 전류 복사 부회로가 결합되는 것인, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회로.
  7. 제5항에 있어서, 상기 전압-대-전류 컨버터는,
    전원 라인들 사이에 직렬로 접속된 제1 트랜지스터, 제1 NMOS 트랜지스터 및 제2 PMOS 트랜지스터로서, 상기 제1 NMOS의 게이트는 제1 바이어스 전류를 전도하기 위해 상기 제어 전압 입력을 수신하고, 상기 제2 PMOS 트랜지스터에 대한 게이트-대-드레인 접속은 제1 미러 제어 전압을 설정하는 것인, 상기 제1 트랜지스터, 제1 NMOS 트랜지스터 및 제2 PMOS 트랜지스터; 및
    상기 전원 라인들 사이에 직렬로 접속된 제3 PMOS 트랜지스터 및 제4 NMOS 트랜지스터로서, 상기 제3 PMOS 트랜지스터의 게이트는 제2 바이어스 전류를 전도하기 위해 상기 제1 미러 제어 전압을 수신하도록 접속되고, 상기 제4 NMOS 트랜지스터에 대한 게이트-대-드레인 접속은 제2 미러 제어 전압을 설정하는 것인, 상기 제3 PMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하고,
    상기 각각의 인버터 단(inverter stage)은, 상기 제1 바이어스 전류의 미러를 전도하기 위해 자신의 게이트에서 상기 제1 미러 제어 전압을 수신하며 상기 제2 PMOS 트랜지스터와 정합하는 PMOS 트랜지스터를 갖고, 또한 상기 제2 바이어스 전류의 미러를 전도하기 위해 자신의 게이트에서 상기 제2 미러 제어 전압을 수신하며 상기 제4 NMOS 트랜지스터와 정합하는 NMOS 트랜지스터를 가짐으로써, 상기 제어 전압 입력에 응답하는 것인, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회로.
  8. 제7항에 있어서, 상기 각 인버터 단은 캐스코드된 NMOS 인버터 단이고, 상기 캐스코드된 NMOS 인버터 단은,
    제5 및 제6 NMOS 트랜지스터, 제7 내지 제11 PMOS 트랜지스터, 및 커패시터를 포함하고,
    상기 제5 NMOS와 제7 및 제9 PMOS 트랜지스터는 상기 전원 라인들 사이에 직렬로 접속되고, 상기 제5 NMOS 트랜지스터는 상기 전압-대-전류 컨버터의 상기 제4 NMOS 트랜지스터와 정합되고 상기 제2 바이어스 전류의 미러가 상기 제5 NMOS 트랜지스터에 흐르도록 상기 제2 미러 제어 전압을 수신하도록 결합되는 게이트를 가지며, 상기 제7 및 제9 PMOS 트랜지스터 각각에 대한 게이트-대-드레인 접속이 있으며,
    상기 제6 NMOS와 제8 및 제10 PMOS 트랜지스터는 상기 전원 라인들 사이에 직렬로 접속되고, 상기 제10 PMOS 트랜지스터는 상기 전압-대-전류 컨버터의 제2 및 제3 PMOS 트랜지스터와 정합되고 상기 제1 바이어스 전류가 상기 제3 PMOS 트랜지스터에 흐르도록 상기 제1 미러 제어 전압을 수신하기 위해 결합되는 게이트를 가지며, 상기 제8 PMOS 트랜지스터는 상기 제7 PMOS 트랜지스터의 게이트-대-드레인 접속에 결합되는 게이트를 갖고, 상기 제6 NMOS 트랜지스터는 상기 인버터 단의 입력으로서, 상기 링의 선행 인버터 단으로부터 출력되는 발진 전압 신호를 수신하도록 결합된 게이트를 가지며, 상기 제6 NMOS 트랜지스터는 인버터 단의 출력으로서 발진 전압 신호를 제공하는 드레인도 갖고, 상기 커패시터는 상기 제6 NMOS 트랜지스터의 드레인과 소스 사이에 결합되며,
    상기 제11 PMOS 트랜지스터는, 상기 재정렬 전류 임펄스의 사본이 상기 제11 PMOS 트랜지스터를 통해 전도되도록 상기 재정렬 전류 복사 부회로에 접속되는 게이트를 갖는 전류 복사 트랜지스터를 포함하고, 상기 제11 PMOS 트랜지스터의 드레인은 상기 제10 PMOS 트랜지스터의 드레인에 결합되어, 상기 제6 NMOS 트랜지스터의 드레인에서의 상기 인버터 단의 발진 전압 신호 출력의 위상을 즉시 시프트하도록 인버터 단 내에서 상기 복사된 재정렬 전류 임펄스가 상기 미러된 제1 바이어스 전류에 중첩되는 것인, 다중위상 재정렬된 전압-제어형 발진기(VCO) 회로.
  9. 다중위상-재정렬된 위상-고정 루프(PLL; phase-locked loop) 회로에 있어서,
    발진 주파수의 장-기간 조정을 제공하기 위한 제어 전압 입력과, VCO 회로의 모든 링 단들 내의 즉각적인 위상 재정렬 및 VCO 클록 출력의 전체 위상 재정렬이 행해지도록 상기 링 단에 병렬로 인가되는 재정렬 전류 임펄스 양자 모두에 응답하 는 발진 클록 출력을 제공하도록 동작하는 링 타입의 다중위상-재정렬된 전압-제어형 발진기(VCO);
    상기 VCO 클록 출력을 수신하고 상기 VCO 클록 에지 상에서 상기 VCO 클록 출력에 관하여 l/N 주파수의 분주된 클록 신호를 발생시키도록 결합된 1/N 분주 회로(divide-by-N circuit);
    상기 분주된 클록 신호의 평균 주파수와 많은 클록 사이클에 걸쳐 안정적인 기준 클록의 평균 주파수를 비교하고 상기 비교의 결과로서 장-기간 업 또는 다운 제어 신호를 발생시키도록 구성된 메인 위상-주파수 검출 회로; 및
    상기 장-기간 업 또는 다운 제어 신호들에 응답하여 상기 VCO 회로에 대한 상기 제어 전압 입력을 생성하도록 구성된 메인 전하 펌프 및 로우 패스 필터
    를 포함하는 다중위상-재정렬된 위상-고정 루프(PLL) 회로.
  10. 제9항에 있어서, 상기 분주된 클록 신호의 상대 위상과 상기 안정적 기준 클록의 상대 위상을 비교하고 상기 비교의 결과로서 위상 재정렬 업 또는 다운 제어 신호들을 발생시키는 제2 위상-주파수 검출 회로; 및
    상기 재정렬 업 또는 다운 제어 신호들에 대한 응답하여 재정렬 전류 임펄스들을 생성하는 재정렬 전하 펌프
    를 더 포함하는 다중위상-재정렬된 위상-고정 루프(PLL) 회로.
  11. 제10항에 있어서, 상기 재정렬 전류 임펄스는, 상기 제어 전압 입력에 비례하는 피크 진폭과, 상기 분주된 클록 신호가 상기 기준 클록 신호에 뒤쳐지거나 앞서가는지의 여부에 의존하는 양 또는 음의 부호와, 상기 기준 클록 신호와 상기 분주된 클록 신호 사이의 상대 위상 차이에 대응하는 펄스 너비를 가짐으로써, 각 재정렬 전류 임펄스에 대해 실질적으로 일정한 재정렬 인자가 획득되는 것인, 다중위상-재정렬된 위상-고정 루프(PLL) 회로.
  12. 제9항에 있어서, 상기 다중위상-재정렬된 VCO 회로는,
    직렬로 결합되어 링을 이루는 복수의 반전단(inverting stage)으로서, 상기 링 단들 각각은 상기 링 내의 다음 단에 발진 전압 신호를 제공하고, 상기 단들 간의 상대적 위상 지연은 상기 링 내의 단들의 개수에 따라 자동으로 스스로 조정되며, 상기 각각의 링 단은 제어 전압 입력에 응답하여 각각의 링 단을 통해 전파 시간 지연의 장기간 조정을 제공하여 상기 링의 발진 주파수를 목표 주파수에 조정하는 것인, 상기 복수의 반전단과;
    상기 링 단들 중 한 링 단의 출력에 결합되어 VCO 클록 출력을 제공하도록 구성된 출력단을 포함하고,
    상기 링 단들 각각은, 재정렬 전류 임펄스를 병렬로 수신하도록 더 결합되며, 상기 링 단들은 상기 재정렬 전류 임펄스에 응답하여 각각의 단으로부터 출력되는 발진 전압 신호의 위상의 즉각적 시프트를 실행함으로써, 단들 간의 상대적 위상 재조정 이후에 상기 VCO 클록 출력의 전체 위상 재정렬이 달성되는 것인, 다 중위상-재정렬된 위상-고정 루프(PLL) 회로.
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