JPH118531A - Oversampling digital filter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To simplify the circuit configuration of oversampling digital filter. SOLUTION: Input data 'in' are generated, based on a sampling clock. A shift register 10 is operated at an identical frequency to that of the sampling clock, and the time sequence of input data in is stored in delayed flip-flops(D-FF) 100 -1015 inside the shift register 10 and outputted inparallel. Respective tap coefficient generation circuits 110 -117 input a timing signal T[3:0] for setting a period dividing one cycle of sampling clock into four parts and fetch two of output values among the D-FF 100 -1015 for every period set by the timing signal, and tap coefficients are respectively generated at the oversampling frequency. The sum of these tap coefficients is found by an adder circuit 12.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、移動体通信のディ
ジタル変調装置等に設けられ、例えば符号分割多元接続
（Code Division Multiple Access ；以下、ＣＤＭＡと
いう）方式により、ベースバンド信号を送信する場合に
高周波成分を除去するオーバサンプルディジタルフィル
タに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is provided in a digital modulator for mobile communication and the like, and is used when a baseband signal is transmitted by, for example, a code division multiple access (CDMA) system. The present invention relates to an oversampled digital filter for removing high frequency components.

【０００２】[0002]

【従来の技術】従来、このような種の技術としては、例
えば、次のような文献に記載されるものがあった。 文献１；日経エレクトロニクス、（１９９３−１０）
“スペクトラム拡散技術”日経ＢＰ社、P.253-265 文献２：山内雪路著、“ディジタル移動通信方式”（１
９９３−２）東京電機大学出版、P.24-31 移動体通信のディジタル変調装置で使用されるＣＤＭＡ
方式では、前記文献１に記載されているように、音声信
号の符号化、畳み込み符号化、インターリーブ、スクラ
ンブル、及びスペクトル拡散変調を順次行った後、入力
データのｎ倍のオーバサンプルディジタルフィルタを用
いて１．２５ＭＨｚ以外の帯域成分を除去し、Ｄ／Ａ
（ディジタル−アナログ）変換を行ったうえで高周波変
調して送信する。このＣＤＭＡ方式により、同じ帯域を
複数の通話チャネルで共有することができ、移動体通信
において収容できるユーザ数を増大させることができ
る。前記文献２に記載されているように、オーバサンプ
ルディジタルフィルタの役目は、変調されたベースバン
ドの信号では帯域が広すぎサイドローブが発生するた
め、これを抑えて帯域が広がらないようにフィルタリン
グし、高周波成分を取り除くことである。この目的のフ
ィルタリングは、隣接する帯域へ信号を出さないように
する必要があるため、急峻な特性を持つディジタルフィ
ルタが必要となる。特にＣＤＭＡ方式では、直線位相特
性を持つＦＩＲ（Finet Impulse Response）フィルタが
用いられる場合が多い。2. Description of the Related Art Conventionally, as such a kind of technique, for example, there is a technique described in the following literature. Reference 1: Nikkei Electronics, (1993-10)
"Spread Spectrum Technology", Nikkei BP, pp.253-265 Reference 2: Yukiji Yamauchi, "Digital Mobile Communication System" (1
993-2) Tokyo Denki University Press, P.24-31 CDMA used in digital modulator for mobile communication
In the method, as described in Document 1, after sequentially performing audio signal encoding, convolutional encoding, interleaving, scrambling, and spread spectrum modulation, an oversampled digital filter n times the input data is used. To remove band components other than 1.25 MHz,
After performing (digital-analog) conversion, high-frequency modulation is performed and transmitted. According to the CDMA system, the same band can be shared by a plurality of communication channels, and the number of users that can be accommodated in mobile communication can be increased. As described in Document 2, the role of the oversampled digital filter is to modulate the baseband signal so that the band is too wide and side lobes are generated. To remove high frequency components. For this purpose, it is necessary to prevent a signal from being output to an adjacent band, so that a digital filter having steep characteristics is required. In particular, in the CDMA system, an FIR (Finet Impulse Response) filter having a linear phase characteristic is often used.

【０００３】図２は、従来のオーバサンプルディジタル
フィルタの一例を示す構成図である。このオーバサンプ
ルディジタルフィルタは、６４個のタップ係数を用いる
４倍のＦＩＲフィルタであり、補間回路１と、該補間回
路１の出力側に縦続接続された６４個のラッチ回路２₀
〜２₆₃で構成されたシフトレジスタ２と、各ラッチ回路
２₀ 〜２₆₃の出力端子にそれぞれ接続された６４個のバ
ッファ３₀ 〜３₆₃で構成されたタップ係数バッファ３
と、これらバッファ３₀ 〜３₆₃の出力データを加算する
加算回路４とを備えている。補間回路１には、１ビット
幅の入力データｉｎとクロックｃｌｋとが入力されてい
る。クロックｃｌｋの周波数は、該入力データｉｎを生
成する際に用いられたサンプリングクロックと同じ周波
数である。補間回路１は入力データｉｎの値に１、−
１、または０を対応させてそれらを２ビット幅で出力す
ると共に、各データの間を補間するデータを出力するも
のである。補間回路１の出力端子は、ラッチ回路２₀ の
データ入力端子Ｄに接続されている。各ラッチ回路２₀
〜２₆₂のデータ出力端子Ｑには、各ラッチ回路２₁ 〜２
₆₃のデータ入力端子Ｄがそれぞれ接続されている。ま
た、各ラッチ回路２₀ 〜２₆₃のクロック端子ｃには、ク
ロックｃｌｋの周波数の４倍の周波数のクロックｃｌｋ
ｘ４がそれぞれ入力され、各ラッチ回路２₀ 〜２₆₃がク
ロックｃｌｋｘ４に同期して１、−１、または０をシフ
ト動作する構成になっている。各バッファ３₀ 〜３
₆₃は、タップ係数Ｋ₀ 〜Ｋ₆₃をそれぞれ記憶し、各ラッ
チ回路２₀ 〜２₆₃の値により、正負または零のいずれか
を出力するものである。FIG. 2 is a block diagram showing an example of a conventional oversampled digital filter. This oversampled digital filter is a four-fold FIR filter using 64 tap coefficients, and includes an interpolation circuit 1 and 64 latch circuits 2 ₀ cascaded to the output side of the interpolation circuit 1.
To 2 and the shift register 2 made up of _63, the tap coefficient buffer 3 which consists of 64 buffer 3 _{0-3 63} connected to the output terminals of the latch circuits 2 ₀ to 2 ₆₃
If, and an adding circuit 4 for adding the output data of the buffer 3 _{0-3 63.} Interpolation circuit 1 receives input data in of 1-bit width and clock clk. The frequency of the clock clk is the same as the sampling clock used for generating the input data in. The interpolation circuit 1 sets the value of the input data in to 1,-
These are output in a 2-bit width in correspondence with 1 or 0, and data for interpolating between data is output. Output terminals of the interpolation circuit 1 is connected to the data input terminal D of the latch circuit 2 _0. Each latch circuit 2 ₀
The ~ 2 ₆₂ data output terminal Q of the latch circuits 2 ₁ to 2
₆₃ data input terminals D are respectively connected. The clock terminal c of each of the latch circuits 2 ₀ to 2 ₆₃ has a clock clk having a frequency four times the frequency of the clock clk.
x4 is input, and each of the latch circuits 2 ₀ to 2 ₆₃ shifts 1, 1, or 0 in synchronization with the clock clkx4. Each buffer 3 _0-3
63 stores the tap coefficients K ₀ ~K ₆₃ respectively, the value of the latch circuit 2 _{0-2 63,} and outputs either a positive or negative or zero.

【０００４】このようなフィルタには、挿入型フィルタ
と保持型フィルタとがある。つまり、オーバサンプルデ
ィジタルフィルタには、挿入型のディジタルＦＩＲフィ
ルタと保持型のディジタルＦｌＲフィルタとがある。挿
入型と保持型とでは、構成は同じであるがその動作が―
部異なっている。具体的には、補間回路１の動作によっ
て異なる。挿入型のディジタルＦＩＲフィルタでは、補
間回路１はオーバサンプリングのフィルタリングを行な
うために入力データに零補間を行なっている。例えば、
入力データｉｎとしてデータＸ（ｎ）が入力されると、
入力データｉｎを生成するときに用いられたクロックの
４倍の周波数で４個のデータＸ（ｎ），０，０，０を順
に発生し、シフトレジスタ２に与える。シフトレジスタ
２では、データＸ（ｎ），０，０，０，Ｘ（ｎ＋１），
０，０，０，Ｘ（ｎ＋２），０，０，０，…を、オーバ
サンプル周波数であるクロックｃｌｋｘ４に同期してシ
フト動作するとともに、各ラッチ回路２₀ 〜２₆₃のラッ
チデータをタップ係数バッファ３に出力する。タップ係
数バッファ３中のバッファ３_i （ｉ＝０，１，２，…，
６３）では、ラッチ回路２_i の出力値の−１、１あるい
は０に応じてタップ係数Ｋ_i ，０，−Ｋｉを求めて加算
回路４に出力する。加算回路４では、タップ係数バッフ
ァ３から出力される６４個のタップ係数をクロックｃｌ
ｋｘ４と同じオーバサンプル周波数のクロックで加算
し、出力データｏｕｔを出力する。[0004] Such filters include insertion filters and holding filters. That is, the oversampled digital filter includes an insertion type digital FIR filter and a holding type digital FIR filter. The configuration is the same between the insertion type and the holding type, but the operation is-
Departments are different. Specifically, it depends on the operation of the interpolation circuit 1. In the insertion type digital FIR filter, the interpolation circuit 1 performs zero interpolation on input data to perform oversampling filtering. For example,
When data X (n) is input as input data in,
Four data X (n), 0, 0, 0 are sequentially generated at a frequency four times as high as the clock used to generate the input data in, and are supplied to the shift register 2. In the shift register 2, data X (n), 0, 0, 0, X (n + 1),
0,0,0, X (n + 2) , 0,0,0, ... , and with a shift operation in synchronism with a clock clkx4 is oversampling frequency, tap coefficient latch data of the latch circuits 2 _{0-2 63} Output to buffer 3. A buffer 3 _i (i = 0, 1, 2,...) In the tap coefficient buffer 3
In 63), the tap coefficients according to -1,1 or 0 of the output value of the latch circuit 2 _i K _i, 0, and outputs to the adder circuit 4 seeking-Ki. The adder 4 converts the 64 tap coefficients output from the tap coefficient buffer 3 into a clock cl.
The addition is performed using a clock having the same oversampling frequency as kx4, and output data out is output.

【０００５】保持型のディジタルＦＩＲフィルタでは、
入力データＸ（ｎ）が入力されると、クロックｃｌｋの
４倍の周波数で補間回路１が４個のデータＸ（ｎ）、Ｘ
（ｎ）、Ｘ（ｎ）、Ｘ（ｎ）を発生する。つまり、補間
回路１は、オーバサンプリングのフィルタリングを行な
うために、入力データを保持した補間を行なっている。
シフトレジスタ２では、データＸ（ｎ），Ｘ（ｎ），Ｘ
（ｎ），Ｘ（ｎ），Ｘ（ｎ＋１），Ｘ（ｎ＋１），Ｘ
（ｎ＋１），Ｘ（ｎ＋１），Ｘ（ｎ＋２），Ｘ（ｎ＋
２），Ｘ（ｎ＋２），Ｘ（ｎ＋２），…を、オーバサン
プル周波数であるクロックｃｌｋｘ４に同期してシフト
動作するとともに、各ラッチ回路２₀ 〜２₆₃のラッチデ
ータをタップ係数バッファ３に出力する。タップ係数バ
ッファ３中のバッファ３_i では、ラッチ回路２_i の出力
値の−１、１あるいは０に応じてタップ係数Ｋ_i ，０，
−Ｋ_i を求めて加算回路４に出力する。加算回路４で
は、タップ係数バッファ３から出力される６４個のタッ
プ係数を、オーバサンプリング周波数と同じ周波数のク
ロックｃｌｋｘ４に同期して加算し、出力データｏｕｔ
を出力する。In the holding type digital FIR filter,
When the input data X (n) is input, the interpolation circuit 1 outputs four data X (n), X at a frequency four times the frequency of the clock clk.
(N), X (n) and X (n). That is, the interpolation circuit 1 performs interpolation while retaining input data in order to perform oversampling filtering.
In the shift register 2, data X (n), X (n), X
(N), X (n), X (n + 1), X (n + 1), X
(N + 1), X (n + 1), X (n + 2), X (n +
2), X (n + 2 ), X (n + 2), the output ... to, as well as a shift operation in synchronism with a clock clkx4 is oversampling frequency, the latch data of the latch circuits 2 _{0-2 63} tap coefficient buffer 3 I do. In the buffer 3 _i in the tap coefficient buffer 3, the tap coefficients K _i, 0 according to -1,1 or 0 of the output value of the latch circuit 2 _i,
-K _i is obtained and output to the addition circuit 4. The adder 4 adds the 64 tap coefficients output from the tap coefficient buffer 3 in synchronization with the clock clkx4 having the same frequency as the oversampling frequency, and outputs the output data out.
Is output.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、従来の
４倍のオーバサンプルディジタルフィルタでは、次のよ
うな課題があった。帯域制限を行う急峻なオーバサンプ
ルディジタルフィルタをディジタルＦＩＲフィルタで実
現する場合、膨大なフィルタのタップ数（例えば６４
個）が必要となる。このためハードウエアを製作する場
合、フィルタのタップ係数の個数分を入力とする加算回
路４が必要となり、ハードウエア量が膨大になるという
問題があった。図３は、タップ係数６４の場合の加算回
路４の概要を示す構成図である。多入力加算回路は、２
入力加算回路（ＡＤＤ）を基本にしてトーナメント式に
加算するように多段で構成される。図３のように、例え
ばタップ係数の数が６４で、入力数が６４の加算回路４
では、１段目が３２個の２入力加算回路４_1-0 〜
４_1-31、２段目が１６個の２入力加算回路４_2-0 〜４
_2-15、３段目が８個の２入力加算回路４_3-0 〜４_3-7 、
４段目が４個の２入力加算回路４_4-0 〜４_4-3 、５段目
が２個の２入力加算回路４_5-0 〜４_5-1 、及び６段目が
１個の２入力加算回路４_6-0 で構成され、合計６３個の
２入力加算回路が必要となるHowever, the conventional quadruple oversampled digital filter has the following problems. When a digital FIR filter is used to implement a steep oversampled digital filter that performs band limiting, a large number of filter taps (for example, 64
Pieces) are required. For this reason, when manufacturing hardware, there is a need for an adder circuit 4 that receives as many inputs as the number of tap coefficients of a filter, resulting in a problem that the amount of hardware becomes enormous. FIG. 3 is a configuration diagram showing an outline of the adding circuit 4 in the case of the tap coefficient 64. The multi-input addition circuit is 2
The input adder circuit (ADD) is basically configured in multiple stages to add in a tournament manner. As shown in FIG. 3, for example, the number of tap coefficients is 64 and the number of inputs is 64.
In the first stage, 32 2-input adders 4 _1-0 to 32
4 _1-31 , 16 2-input adders 4 _2-0 to 4 in the second stage
_2-15, the third stage 8 two-input adder circuit 4 _3-0 to 4 _3-7,
The fourth stage has four 2-input adders 4 _4-0 to 4 _4-3 , the fifth stage has two 2-input adders 4 _5-0 to 4 _5-1 , and the sixth stage has one 1-input adder. It is composed of a 2-input adder circuit _46-0 , and requires a total of 63 2-input adder circuits.

【０００７】[0007]

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、サンプリングクロッ
クを用いて生成された入力データを入力し、該入力デー
タに対して該サンプリングクロックのｎ（ｎは、２以上
の自然数）倍の周波数のオーバサンプリング周波数でサ
ンプリングし、ｎ×２ｍ（ｍは、自然数）のタップ数で
フィルタリングするオーバサンプルディジタルフィルタ
において、次のようなシフトレジスタ、ｍ個のタップ係
数発生回路、及び加算回路で構成している。前記シフト
レジスタは、前記サンプリングクロックと同じ周波数の
第１のクロックに同期してシフト動作を行い、順次入力
される前記入力データをシリアルに格納する縦続接続さ
れた２ｍ個のラッチ回路を持ち、該各ラッチ回路が格納
した値をパラレルにタップ出力するものである。前記ｍ
個のタップ係数発生回路は、前記サンプリングクロック
の１周期をｎ個に分割した期間を設定するタイミング信
号を入力し、該タイミング信号で設定された期間毎に前
記シフトレジスタの２ｍ個の出力値のうちの２個の出力
値を取り込み、該タイミング信号と該２個の出力値とに
対応したタップ係数を前記オーバサンプリング周波数で
それぞれ発生するものである。前記加算回路は、前記オ
ーバサンプリング周波数と同じ周波数の第２のクロック
で動作し、前記ｍ個のタップ係数発生回路から与えられ
たｍ個のタップ係数の和を求めるものである。According to a first aspect of the present invention, an input data generated by using a sampling clock is input, and the input data is sampled by the sampling clock. In an oversampled digital filter that samples at an oversampling frequency n times the clock (n is a natural number of 2 or more) times and filters with n × 2m (m is a natural number) taps, the following shift register , M tap coefficient generation circuits, and an addition circuit. The shift register performs a shift operation in synchronization with a first clock having the same frequency as the sampling clock, and has cascaded 2m latch circuits that serially store the input data that is sequentially input. The value stored in each latch circuit is tapped and output in parallel. The m
Tap coefficient generating circuits input a timing signal for setting a period obtained by dividing one cycle of the sampling clock into n, and output 2m output values of the shift register for each period set by the timing signal. Two of the output values are taken in, and tap coefficients corresponding to the timing signal and the two output values are generated at the oversampling frequency, respectively. The adder circuit operates with a second clock having the same frequency as the oversampling frequency, and obtains the sum of m tap coefficients provided from the m tap coefficient generation circuits.

【０００８】第２の発明は、サンプリングクロックを用
いて生成された入力データを入力し、該入力データに対
して該サンプリングクロックのｎ倍の周波数のオーバサ
ンプリング周波数でサンプリングし、ｎ×２ｍのタップ
数でフィルタリングするオーバサンプルディジタルフィ
ルタにおいて、シフトレジスタ、ｍ個のタップ係数発生
回路、及び加算回路で構成している。前記シフトレジス
タは、前記サンプリングクロックと同じ周波数の第１の
クロックに同期してシフト動作を行い、順次入力される
前記入力データをシリアルに格納する縦続接続された
（２ｍ＋１）個のラッチ回路を持ち、該各ラッチ回路が
格納した値をパラレルにタップ出力するものである。前
記ｍ個のタップ係数発生回路は、前記サンプリングクロ
ックの１周期をｎ個に分割した期間を設定するタイミン
グ信号を入力し、該タイミング信号で設定された期間毎
に前記シフトレジスタの（２ｍ＋１）個の出力値のうち
の４個の出力値を取り込み、該タイミング信号と該４個
の出力値とに対応したタップ係数を前記オーバサンプリ
ング周波数でそれぞれ発生するものである。前記加算回
路は、前記オーバサンプリング周波数と同じ周波数の第
２のクロックで動作し、前記ｍ個のタップ係数発生回路
から与えられたｍ個のタップ係数の和を求めるものであ
る。According to a second aspect of the present invention, input data generated using a sampling clock is input, the input data is sampled at an oversampling frequency n times the sampling clock, and n × 2m taps are input. An oversampled digital filter that performs filtering by a number includes a shift register, m tap coefficient generation circuits, and an addition circuit. The shift register performs a shift operation in synchronization with a first clock having the same frequency as the sampling clock, and has cascade-connected (2m + 1) latch circuits for serially storing the input data sequentially input. , And outputs the values stored in the respective latch circuits in parallel by tapping. The m tap coefficient generation circuits receive a timing signal for setting a period obtained by dividing one cycle of the sampling clock into n, and (2m + 1) shift registers of the shift register are provided for each period set by the timing signal. Of the above output values, and tap coefficients corresponding to the timing signal and the four output values are generated at the oversampling frequency, respectively. The adder circuit operates with a second clock having the same frequency as the oversampling frequency, and obtains the sum of m tap coefficients provided from the m tap coefficient generation circuits.

【０００９】第３の発明は、サンプリングクロックを用
いて生成された入力データを入力し、該入力データに対
して該サンプリングクロックのｎ倍の周波数のオーバサ
ンプリング周波数でサンプリングし、ｎ×２ｍ＋ｐ（ｐ
は、ｎ未満の自然数）のタップ数でフィルタリングする
オーバサンプルディジタルフィルタにおいて、次のよう
なシフトレジスタ、ｍ個の第１のタップ係数発生回路、
１個の第２のタップ係数発生回路、及び加算回路で構成
している。前記シフトレジスタは、前記サンプリングク
ロックと同じ周波数の第１のクロックに同期してシフト
動作を行い、順次入力される前記入力データをシリアル
に格納する縦続接続された（２ｍ＋１）個のラッチ回路
を持ち、該各ラッチ回路が格納した値をパラレルにタッ
プ出力するものである。前記ｍ個の第１のタップ係数発
生回路は、前記サンプリングクロックの１周期をｎ個に
分割した期間を設定するタイミング信号を入力し、該タ
イミング信号で設定された期間毎に前記シフトレジスタ
の（２ｍ＋１）個の出力値のうちの２個の出力値を取り
込み、該タイミング信号と該２個の出力値とに対応した
タップ係数を前記オーバサンプリング周波数でそれぞれ
発生するものである。前記１個の第２のタップ係数発生
回路は、前記ダイミング信号を入力し、該ダイミング信
号で設定された期間毎に前記シフトレジスタの（２ｍ＋
１）個の出力値のうちの１個の出力値を取り込み、該タ
イミング信号と該１個の出力値とに対応したタップ係数
を前記オーバサンプリング周波数で発生するものであ
る。前記加算回路は、前記オーバサンプリング周波数と
同じ周波数の第２のクロックで動作し、前記第１及び第
２のタップ係数発生回路から与えられた（ｍ＋１）個の
タップ係数の和を求めるものである。According to a third aspect of the present invention, input data generated by using a sampling clock is input, and the input data is sampled at an oversampling frequency n times as high as the sampling clock, and n × 2m + p (p
Is an oversampled digital filter that filters with the number of taps of a natural number less than n), the following shift register, m first tap coefficient generation circuits,
It comprises one second tap coefficient generating circuit and an adding circuit. The shift register performs a shift operation in synchronization with a first clock having the same frequency as the sampling clock, and has cascade-connected (2m + 1) latch circuits for serially storing the input data sequentially input. , And outputs the values stored in the respective latch circuits in parallel by tapping. The m first tap coefficient generation circuits input a timing signal for setting a period obtained by dividing one cycle of the sampling clock into n periods, and input a timing signal of the shift register for each period set by the timing signal. Two of the 2m + 1) output values are fetched, and tap coefficients corresponding to the timing signal and the two output values are generated at the oversampling frequency. The one second tap coefficient generation circuit inputs the dimming signal, and outputs (2m +) of the shift register every period set by the dimming signal.
1) fetching one output value of the output values and generating tap coefficients corresponding to the timing signal and the one output value at the oversampling frequency. The adding circuit operates with a second clock having the same frequency as the oversampling frequency, and obtains the sum of (m + 1) tap coefficients provided from the first and second tap coefficient generating circuits. .

【００１０】第４の発明は、サンプリングクロックを用
いて生成された入力データを入力し、該入力データに対
して該サンプリングクロックのｎ倍の周波数のオーバサ
ンプリング周波数でサンプリングし、ｎ×２ｍ＋ｐのタ
ップ数でフィルタリングするオーバサンプルディジタル
フィルタにおいて、次のようなシフトレジスタ、ｍ個の
第１のタップ係数発生回路、１個のタップ係数発生回
路、及び加算回路で構成している。前記シフトレジスタ
は、前記サンプリングクロックと同じ周波数の第１のク
ロックに同期してシフト動作を行い、順次入力される前
記入力データをシリアルに格納する縦続接続された（２
ｍ＋２）個のラッチ回路を持ち、該各ラッチ回路が格納
した値をパラレルにタップ出力するものである。ｍ個の
第１のタップ係数発生回路は、前記サンプリングクロッ
クの１周期をｎ個に分割した期間を設定するタイミング
信号を入力し、該タイミング信号で設定された期間毎に
前記シフトレジスタの（２ｍ＋２）個の出力値のうちの
４個の出力値を取り込み、該タイミング信号と該４個の
出力値とに対応したタップ係数を前記オーバサンプリン
グ周波数でそれぞれ発生するものである。前記１個のタ
ップ係数発生回路は、前記ダイミング信号を入力し、該
ダイミング信号で設定された期間毎に前記シフトレジス
タの（２ｍ＋２）個の出力値のうちの２個の出力値を取
り込み、該タイミング信号と該２個の出力値とに対応し
たタップ係数を前記オーバサンプリング周波数で発生す
るものである。前記加算回路は、前記オーバサンプリン
グ周波数と同じ周波数の第２のクロックで動作し、前記
第１及び第２のタップ係数発生回路から与えられた（ｍ
＋１）個のタップ係数の和を求めるものである。According to a fourth aspect of the present invention, input data generated using a sampling clock is input, the input data is sampled at an oversampling frequency n times the sampling clock, and taps of n × 2m + p are input. An oversampled digital filter that performs filtering by a number includes a shift register, m first tap coefficient generation circuits, one tap coefficient generation circuit, and an addition circuit as described below. The shift register performs a shift operation in synchronization with a first clock having the same frequency as the sampling clock, and is cascaded (2) for serially storing the input data sequentially input.
It has (m + 2) latch circuits, and taps and outputs the values stored in the respective latch circuits in parallel. The m first tap coefficient generation circuits input a timing signal for setting a period obtained by dividing one cycle of the sampling clock into n periods, and (2m + 2) of the shift register for each period set by the timing signal. ) Of the four output values, and generates tap coefficients corresponding to the timing signal and the four output values at the oversampling frequency. The one tap coefficient generation circuit inputs the dimming signal, and takes in two output values of the (2m + 2) output values of the shift register for each period set by the dimming signal. A tap coefficient corresponding to the timing signal and the two output values is generated at the oversampling frequency. The adder circuit operates with a second clock having the same frequency as the oversampling frequency, and is supplied from the first and second tap coefficient generation circuits (m
The sum of +1) tap coefficients is obtained.

【００１１】第１の発明によれば、以上のようにオーバ
サンプルディジタルフィルタを構成したので、２ｍ個の
ラッチ回路を持つシフトレジスタにより、入力データと
同じ周波数の第１のクロックに同期したシフト動作が行
われ、入力データの時系列に対応した値がサンプリング
され、各ラッチ回路からタップ出力としてパラレルに出
力される。ｍ個のタップ係数発生回路により、タイミン
グ信号で設定された期間毎にシフトレジスタの２ｍ個の
出力値のうちの２個の出力値がそれぞれ取り込まれ、タ
ップ係数が出力される。即ち、オーバサンプリング周波
数と同じ周波数でｍ個のタップ係数が発生する。例えば
ｉ番目のラッチ回路と（２ｍ−ｉ＋１）番目のラッチ回
路とによって入力データがサンプリングされ、これらサ
ンプリングされた値に対応したタップ係数がｉ番目のタ
ップ係数発生回路から出力される。各ｉ番目のタップ係
数発生回路の出力するタップ係数は、加算回路により、
オーバサンプリング周波数と同じ周波数の第２のクロッ
クに同期して加算される。第２の発明によれば、（２ｍ
＋１）個のラッチ回路を持つシフトレジスタにより、入
力データと同じ周波数の第１のクロックに同期したシフ
ト動作が行われ、入力データの時系列に対応した値がサ
ンプリングされ、各ラッチ回路からタップ出力としてパ
ラレルに出力される。ｍ個のタップ係数発生回路によ
り、タイミング信号で設定された期間毎にシフトレジス
タの（２ｍ＋１）個の出力値のうちの４個の出力値がそ
れぞれ取り込まれ、タップ係数が出力される。即ち、オ
ーバサンプリング周波数と同じ周波数でｍ個のタップ係
数が発生する。例えばｉ番目のラッチ回路、（ｉ＋１）
番目のラッチ回路、（２ｍ−１−ｉ）番目のラッチ回
路、及び（２ｍ−ｉ）番目のラッチ回路によって入力デ
ータがサンプリングされ、これらサンプリングされた値
に対応したタップ係数がｉ番目のタップ係数発生回路か
ら出力される。各ｉ番目のタップ係数発生回路の出力す
るタップ係数は、加算回路により、オーバサンプリング
周波数と同じ周波数の第２のクロックに同期して加算さ
れる。According to the first aspect of the present invention, since the oversampled digital filter is configured as described above, the shift register having 2m latch circuits can perform a shift operation synchronized with the first clock having the same frequency as the input data. Is performed, and a value corresponding to the time series of the input data is sampled, and is output in parallel as a tap output from each latch circuit. The m tap coefficient generation circuits take in two output values of the 2m output values of the shift register for each period set by the timing signal, and output tap coefficients. That is, m tap coefficients are generated at the same frequency as the oversampling frequency. For example, input data is sampled by the i-th latch circuit and the (2m-i + 1) -th latch circuit, and tap coefficients corresponding to these sampled values are output from the i-th tap coefficient generation circuit. The tap coefficient output from each i-th tap coefficient generation circuit is calculated by an adder circuit.
The sum is added in synchronization with a second clock having the same frequency as the oversampling frequency. According to the second invention, (2m
By a shift register having +1) latch circuits, a shift operation synchronized with a first clock having the same frequency as input data is performed, a value corresponding to a time series of input data is sampled, and tap output from each latch circuit is performed. Are output in parallel. Four output values of the (2m + 1) output values of the shift register are fetched by the m tap coefficient generation circuits for each period set by the timing signal, and the tap coefficients are output. That is, m tap coefficients are generated at the same frequency as the oversampling frequency. For example, the i-th latch circuit, (i + 1)
The input data is sampled by the (2m-1-i) th latch circuit, the (2m-1) th latch circuit, and the (2m-i) th latch circuit, and the tap coefficient corresponding to these sampled values is the i-th tap coefficient. Output from the generator. The tap coefficients output from each of the i-th tap coefficient generation circuits are added by an adder circuit in synchronization with a second clock having the same frequency as the oversampling frequency.

【００１２】第３の発明によれば、（２ｍ＋１）個のラ
ッチ回路を持つシフトレジスタにより、入力データと同
じ周波数の第１のクロックに同期したシフト動作が行わ
れ、入力データの時系列に対応した値がサンプリングさ
れ、各ラッチ回路からタップ出力としてパラレルに出力
される。ｍ個の第１のタップ係数発生回路により、タイ
ミング信号で設定された期間毎にシフトレジスタの２ｍ
個の出力値のうちの２個の出力値がそれぞれ取り込ま
れ、タップ係数が出力される。即ち、オーバサンプリン
グ周波数と同じ周波数でｍ個のタップ係数が発生する。
例えばｉ番目のラッチ回路と（２ｍ−ｉ＋１）番目のラ
ッチ回路とによって入力データがサンプリングされ、こ
れらサンプリングされた値に対応したタップ係数がｉ番
目のタップ係数発生回路から出力される。また、１個の
第２のタップ係数発生回路は、シフトレジスタ中の１個
のラッチ回路の出力値に基づきタップ係数を発生する。
これらの（ｍ＋１）個のタップ係数が、加算回路によ
り、オーバサンプリング周波数と同じ周波数の第２のク
ロックに同期して加算される。According to the third aspect of the present invention, the shift register having (2m + 1) latch circuits performs a shift operation synchronized with the first clock having the same frequency as the input data, and corresponds to the time series of the input data. The sampled value is sampled and output in parallel as a tap output from each latch circuit. By the m first tap coefficient generation circuits, 2m of the shift register is generated every period set by the timing signal.
Two of the output values are fetched, and tap coefficients are output. That is, m tap coefficients are generated at the same frequency as the oversampling frequency.
For example, input data is sampled by the i-th latch circuit and the (2m-i + 1) -th latch circuit, and tap coefficients corresponding to these sampled values are output from the i-th tap coefficient generation circuit. Further, one second tap coefficient generation circuit generates a tap coefficient based on an output value of one latch circuit in the shift register.
These (m + 1) tap coefficients are added by an adding circuit in synchronization with a second clock having the same frequency as the oversampling frequency.

【００１３】第４の発明によれば、（２ｍ＋１）個のラ
ッチ回路を持つシフトレジスタにより、入力データと同
じ周波数の第１のクロックに同期したシフト動作が行わ
れ、入力データの時系列に対応した値がサンプリングさ
れ、各ラッチ回路からタップ出力としてパラレルに出力
される。ｍ個の第１のタップ係数発生回路により、タイ
ミング信号で設定された期間毎にシフトレジスタの２ｍ
個の出力値のうちの４個の出力値がそれぞれ取り込ま
れ、タップ係数が出力される。即ち、オーバサンプリン
グ周波数と同じ周波数でｍ個のタップ係数が発生する。
例えばｉ番目のラッチ回路、（ｉ＋１）番目のラッチ回
路、（２ｍ−１−ｉ）番目のラッチ回路、及び（２ｍ−
ｉ）番目のラッチ回路によって入力データがサンプリン
グされ、これらサンプリングされた値に対応したタップ
係数がｉ番目の第１のタップ係数発生回路から出力され
る。また、１個の第２のタップ係数発生回路は、シフト
レジスタ中の２個のラッチ回路の出力値に基づきタップ
係数を発生する。これらの（ｍ＋１）個のタップ係数
が、加算回路により、オーバサンプリング周波数と同じ
周波数の第２のクロックに同期して加算される。従っ
て、前記課題を解決できるのである。According to the fourth aspect of the present invention, the shift register having (2m + 1) latch circuits performs a shift operation in synchronization with the first clock having the same frequency as the input data, and corresponds to the time series of the input data. The sampled value is sampled and output in parallel as a tap output from each latch circuit. By the m first tap coefficient generation circuits, 2m of the shift register is generated every period set by the timing signal.
Four output values of the output values are taken in, and tap coefficients are output. That is, m tap coefficients are generated at the same frequency as the oversampling frequency.
For example, the i-th latch circuit, the (i + 1) -th latch circuit, the (2m-1-i) -th latch circuit, and the (2m-
The input data is sampled by the i) th latch circuit, and tap coefficients corresponding to these sampled values are output from the i-th first tap coefficient generation circuit. Further, one second tap coefficient generation circuit generates a tap coefficient based on output values of two latch circuits in the shift register. These (m + 1) tap coefficients are added by an adding circuit in synchronization with a second clock having the same frequency as the oversampling frequency. Therefore, the above problem can be solved.

【００１４】[0014]

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すオーバサンプル
ディジタルフィルタの構成図である。このオーバサンプ
ルディジタルフィルタは、オーバサンプリング周波数が
入力データのサンプリング周波数の４（＝ｎ）倍である
と共に、タップ数が６４（＝ｎ×２ｍ）の挿入型フィル
タであり、図１に示すように、シフトレジスタ１０と、
タップ係数発生部１１と、加算回路１２とを備えてい
る。図１のオーバサンプルディジタルフィルタが従来の
挿入型のオーバサンプルディジタルフィルタと異なる点
は、シフトレジスタ１０における縦続接続数を１６段に
減じ、該シフトレジスタ１０のシフト動作を制するクロ
ックに入力データｉｎを生成する際に用いたサンプリン
グクロックと同じ周波数の第１のクロックｃｌｋを用
い、シフトレジスタ１０の出力側に、オーバサンプリン
グ周波数を設定するための４つのビット信号Ｔ０〜Ｔ３
からなるタイミング信号Ｔ［３：０］（４ビット幅）を
入力し、該タイミング信号Ｔ［３：０］とシフトレジス
タ１０からの２個の値とによってクロックｃｌｋの４倍
の周波数のオーバサンプリング周波数でタップ係数を発
生する８個のタップ係数発生回路（ＳＥＬ）を持つタッ
プ係数発生部１１と、クロックｃｌｋの４倍の周波数の
第２のクロックｃｌｋｘ４で動作する８入力の加算回路
（ＡＤＤ）１２とを設けたことである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a block diagram of an oversampled digital filter according to a first embodiment of the present invention. This oversampling digital filter is an insertion filter whose oversampling frequency is 4 (= n) times the sampling frequency of input data and whose tap number is 64 (= n × 2 m), as shown in FIG. , A shift register 10,
A tap coefficient generator 11 and an adder circuit 12 are provided. The difference between the oversampled digital filter of FIG. 1 and the conventional insertion type oversampled digital filter is that the number of cascade connections in the shift register 10 is reduced to 16 stages, and the input data in is supplied to a clock for controlling the shift operation of the shift register 10. The four bit signals T0 to T3 for setting the oversampling frequency are set on the output side of the shift register 10 using the first clock clk having the same frequency as the sampling clock used when generating the
Is input, and the timing signal T [3: 0] and two values from the shift register 10 are used for oversampling at a frequency four times the clock clk by using the timing signal T [3: 0] and two values from the shift register 10. Tap coefficient generator 11 having eight tap coefficient generators (SEL) for generating tap coefficients at a frequency, and an 8-input adder circuit (ADD) operated with a second clock clkx4 having a frequency four times the clock clk. 12 is provided.

【００１５】シフトレジスタ１０は、縦続接続されたラ
ッチ回路である１６（＝２ｍ）個の遅延型フリップフロ
ップ（以下、Ｄ−ＦＦという）１０₀ 〜１０₁₅を有して
いる。Ｄ−ＦＦ１０₀ のデータ入力端子Ｄに、入力デー
タｉｎが入力される接続になっている。各Ｄ−ＦＦ１０
₀ 〜１０₁₄のデータ出力端子Ｑが、次段のＤ−ＦＦ１０
₁ 〜１０₁₅のデータ入力端子Ｄにそれぞれ接続されてい
る。また、各Ｄ−ＦＦ１０₀ 〜１０₁₅のクロック端子ｃ
には、共通にクロックｃｌｋが供給され、該クロックｃ
ｌｋに同期してシフト動作するようになっている。各Ｄ
−ＦＦ１０₀ 〜１０₁₅の出力端子Ｑから、タップ出力す
る構成であり、シフトレジスタ１０の出力側に、タップ
係数発生部１１が配置されている。タップ係数発生部１
１は、８（＝ｍ）個のタップ係数発生回路１１₀ 〜１１
₇を有している。各タップ係数発生回路１１_i （ｉ＝０
〜７）には、４ビット幅のタイミング信号Ｔ［３：０］
と、Ｄ−ＦＦ１０_i 及びＤ−ＦＦ１０_15-iからの出力値
ＳＨＲ_i 及びＳＨＲ₁₅とが、それぞれ入力される接続に
なっている。タイミング信号Ｔ［３：０］を構成する４
つのビット信号Ｔ０〜Ｔ３は、例えばクロックｃｌｋか
ら生成されたものであり、周波数はクロックｃｌｋと同
じであるが、ビット信号Ｔ０〜Ｔ３にはクロックｃｌｋ
の１周期を４分割した幅のパルスがそれぞれ形成されて
いる。これらのパルスは、４分の１づつ位相がずれてい
る。タップ係数発生部１１の出力側に、８入力の加算回
路１２が接続されている。加算回路１２はクロックｃｌ
ｋの４倍の周波数のクロックｃｌｋｘ４が入力され、該
クロックｃｌｋｘ４で動作するようになっている。加算
回路１２から、出力データｏｕｔが出力される構成にな
っている。The shift register 10 is a latch circuit connected in cascade 16 (= 2m) number of delay-type flip-flop (hereinafter, referred to as D-FF) and a 10 _{0 -} 10 _15. A data input terminal D of the D-FF10 _0, has become connected to the input data in is inputted. Each D-FF10
The data output terminals Q of ₀ to 10 ₁₄ are connected to the D-FF 10 of the next stage.
It is connected to _{1-10 15} data input terminal D of. Each D-FF10 ₀ ~10 ₁₅ clock terminal c
Are supplied with a clock clk in common, and the clock c
The shift operation is performed in synchronization with lk. Each D
From -FF10 ₀ ~10 ₁₅ output terminal Q of a configuration of tap outputs, to the output side of the shift register 10, the tap coefficient generator 11 is arranged. Tap coefficient generator 1
1, 8 (= m) number of tap coefficients generator 11 _0-11
Has _seven . Each tap coefficient generation circuit 11 _i (i = 0
To 7) include a 4-bit width timing signal T [3: 0].
And the output values SHR _i and SHR ₁₅ from the D-FF 10 _i and D-FF 10 _15-i are connected to be input respectively. 4 that constitutes the timing signal T [3: 0]
The two bit signals T0 to T3 are generated from, for example, the clock clk, and have the same frequency as the clock clk, but the bit signals T0 to T3 include the clock clk.
Each pulse is formed with a width obtained by dividing one period into four. These pulses are one-quarter out of phase. An 8-input adder circuit 12 is connected to the output side of the tap coefficient generator 11. The adder circuit 12 outputs the clock cl
A clock clkx4 having a frequency four times k is input and operates with the clock clkx4. The output circuit out is output from the adder circuit 12.

【００１６】図４は、タップ係数のメモリを示す図であ
る。図１のオーバサンプルディジタルフィルタのタップ
数は実質的に６４であり、用いるタップ係数の数も６４
である。従来のフィルタではＫ₀ 〜Ｋ₆₃の６４個のタッ
プ係数を用いたが、これらのタップ係数値は偶対称であ
る。すなわち、タップ係数Ｋ₀ ＝Ｋ₆₃、Ｋ₁ ＝Ｋ₆₂、
…、Ｋ₂₀＝Ｋ₃₃、Ｋ₃₁＝Ｋ₃₂である。図１のオーバサン
プルディジタルフィルタでは、その偶対称性を利用して
３２個のタップ係数Ｋ₀ ，Ｋ₁ ，Ｋ₂ ，…，Ｋ₃₁を元
に、予め図４のように計算しておいたタップ係数Ｋ
Ａ₀ ，ＫＢ₀ ，ＫＣ₀ ，ＫＤ₀ ，ＫＡ₁ ，ＫＢ₁ ，ＫＣ
₁ ，ＫＤ₁ ，…，ＫＡ₇ 、ＫＢ₇ 、ＫＣ₇ 、ＫＤ₇ を複
数のメモリに分散して格納しておく。各タップ係数発生
回路１１_i には、ＫＡ_ｉ、ＫＢ_i 、ＫＣ_i ，ＫＤ_i を格
納する図示しないメモリ接続しておく。図５は、図１の
動作例を示すタイムチャートであり、この図５を参照し
つつ、図１のオーバサンプルディジタルフィルタの動作
を説明する。シフトレジスタ１０中のＤ−ＦＦ１０₀ に
は、クロック信号ｃｌｋの立上がりのタイミングで入力
データｉｎ（ｎ），ｉｎ（ｎ＋１），ｉｎ（ｎ＋２），
…が順次入力される。Ｄ−ＦＦ１０₀ は、クロックｃｌ
ｋの立上がりのタイミングでシフト動作し、該Ｄ−ＦＦ
１０₀ の出力値ＳＨＲ₀ は、シフトレジスタ１０₁ とタ
ップ係数発生回路１１₀ とに与えられる。各Ｄ−ＦＦ１
０₁ 〜１０₁₅は、クロック信号ｃｌｋの立ち上がりのタ
イミングで１ビットシフト動作し、各Ｄ−ＦＦ１０₁ 〜
１０₁₄の出力値ＳＨＲ₁ 〜ＳＨＲ₁₄は、Ｄ−ＦＦ１０₂
〜１０₁₅にそれぞれ与えられる。即ち、シフト動作によ
って、Ｄ−ＦＦ１０₁ 〜１０₁₅は入力データｉｎを時系
列的に格納する。そして、各Ｄ−ＦＦ１０_i 及びＤ−Ｆ
Ｆ１０_{15 - i} の出力値ＳＨＲ_i 及びＳＨＲ_{15- i} は、タ
ップ係数発生回路１１_i に出力される。FIG. 4 is a diagram showing a memory for tap coefficients. The number of taps of the oversampled digital filter of FIG. 1 is substantially 64, and the number of tap coefficients used is also 64.
It is. Although 64 tap coefficients K _{0 to} K ₆₃ are used in the conventional filter, these tap coefficient values are even symmetric. That is, tap coefficients K ₀ = K ₆₃ , K ₁ = K ₆₂ ,
.., K ₂₀ = K ₃₃ and K ₃₁ = K ₃₂ . The oversampled digital filter shown in FIG. 1 utilizes the even symmetry to calculate in advance as shown in FIG. 4 based on 32 tap coefficients K ₀ , K ₁ , K ₂ ,..., K ₃₁ . Tap coefficient K
A ₀ , KB ₀ , KC ₀ , KD ₀ , KA ₁ , KB ₁ , KC
_1, KD _1, ..., is stored in a distributed _{KA 7, KB 7, KC 7} , KD 7 to a plurality of memory. Each tap coefficient generation circuit _{11 i, KA i, KB i} , KC i, keep memory connection (not shown) for storing the KD _i. FIG. 5 is a time chart showing the operation example of FIG. 1. The operation of the oversampled digital filter of FIG. 1 will be described with reference to FIG. The D-FF10 ₀ in the shift register 10 at the rising timing of the clock signal clk input data in (n), in (n + 1), in (n + 2),
... are sequentially input. D-FF10 _0, the clock cl
The shift operation is performed at the rising timing of k, and the D-FF
10 Output value SHR ₀ of ₀ is given to the shift register 10 ₁ and the tap coefficient generation circuit 11 _0. Each D-FF1
0 ₁ to 10 ₁₅ perform a 1-bit shift operation at the rising timing of the clock signal clk, and each of the D-FFs 10 ₁ to 10 ₁₅
10 output value SHR ₁ ~SHR ₁₄ of _14, D-FF10 ₂
Given each of the 10 _15. That is, by the shift operation, the D-FFs 10 ₁ to 10 ₁₅ store the input data in in time series. Then, each D-FF 10 _i and DF
F10 _{15 -} Output value SHR _i and SHR _15-i of _i is output to the tap coefficient generation circuit 11 _i.

【００１７】図６は、図１中のタップ係数発生部１１の
動作の論理を示す図である。タップ係数発生部１１中の
タップ係数発生回路１１_i には、Ｄ−ＦＦ１０_i 及びＤ
−ＦＦ１０_{15- i} の出力値ＳＨＲ_i 及びＳＨＲ_{15- i} と
タイミング信号Ｔ［３：０］である。タイミング信号Ｔ
［３：０］は、図５に示すようにクロックｃｌｋの１周
期の期間に“０００１”，“００１０”，“０１０
０”，“１０００”の４つの状態を設定する。例えば、
出力値ＳＨＲ_i が“０”で出力値ＳＨＲ_{15- i} が“０”
のとき、タップ係数発生回路１１_i は、タイミング信号
Ｔ［３：０］が“１０００”或いは“０００１”であれ
ばタップ係数のメモリに格納されているタップ係数ＫＡ
_i を選択し、タイミング信号Ｔ［３：０］が“０１０
０”或いは“００１０”であればタップ係数のメモリに
格納されているタップ係数ＫＢ_i を選択してタップ係値
を出力する。出力値ＳＨＲ_i が“０”で出力値ＳＨＲ
_{15- i} が“１”のとき、タップ係数発生回路１１_i は、
タイミング信号Ｔ［３：０］が“１０００”であればタ
ップ係数のメモリに格納されているタップ係数ＫＣ_i を
選択し、タイミング信号Ｔ［３：０］が“０１００”で
あればタップ係数のメモリに格納されているタップ係数
ＫＤ_i を選択してタップ係数値を出力する。そして、タ
イミング信号Ｔ［３：０］が“０１００”であればタッ
プ係数のメモリに格納されているタップ係数ＫＤ_i を選
択し、それを負にしたタップ係数値−ＫＤ_i を発生す
る。タイミング信号Ｔ［３：０］が“０００１”であれ
ばタップ係数のメモリに格納されているタップ係数ＫＣ
_i を選択し、それを負にしたタップ係数値−ＫＣ_i を発
生する。FIG. 6 is a diagram showing the logic of the operation of the tap coefficient generator 11 in FIG. D-FF 10 _i and D-FF 10 _i are provided in the tap coefficient generation circuit 11 _i in the tap coefficient generation section 11.
-The output values SHR _i and SHR _{15 -i} of the FF10 _{15- i} and the timing signal T [3: 0]. Timing signal T
[3: 0] are “0001”, “0010”, and “010” during one cycle of the clock clk as shown in FIG.
Four states of “0” and “1000” are set.
The output value SHR _i is “0” and the output value SHR _15-i is “0”
At this time, if the timing signal T [3: 0] is “1000” or “0001”, the tap coefficient generation circuit 11 _i outputs the tap coefficient KA stored in the tap coefficient memory.
_i , and the timing signal T [3: 0] is set to “010”.
0 "or" 0010 "is selected the tap coefficient KB _i stored in the memory of the tap coefficients when outputting the tap coefficient value. Output value SHR _i is" output value SHR 0 "
_{When 15-i} is “1”, the tap coefficient generation circuit 11 _i
If the timing signal T [3: 0] is “1000”, the tap coefficient KC _i stored in the tap coefficient memory is selected. If the timing signal T [3: 0] is “0100”, the tap coefficient KC _i is selected. The tap coefficient KD _i stored in the memory is selected and a tap coefficient value is output. If the timing signal T [3: 0] is “0100”, the tap coefficient KD _i stored in the tap coefficient memory is selected, and a tap coefficient value −KD _i obtained by making it negative is generated. If the timing signal T [3: 0] is "0001", the tap coefficient KC stored in the tap coefficient memory
Select _i, to generate a tap coefficient values -KC _i that it negatively.

【００１８】即ち、任意のタップ係数発生回路１１
_i は、タイミング信号Ｔ［３：０］で設定される状態
と、Ｄ−ＦＦ１０_i 及びＤ−ＦＦ_{15- i} の出力値ＳＨＲ
_i ，ＳＨＲ_{15- i} とに応じて、クロックｃｌｋの４倍の
周波数のオーバサンプリング周波数でタップ係数ＳＥＬ
_i を発生し、該タップ係数ＳＥＬ_i を加算回路１２に出
力する。８個のタップ係数発生回路により、クロックｃ
ｌｋの１周期の間に、合計６４（＝ｎ×２ｍ）個のタッ
プ係数が発生する。加算回路１２では、クロック信号ｃ
ｌｋの４倍の周波数のオーバサンプリング周波数のクロ
ックｃｌｋｘ４で動作し、タップ係数発生回路１１₀ 〜
１１₇ から出力されるタップ係数ＳＥＬ₀ 〜ＳＥＬ₇ を
加算し、出力データｏｕｔを図示しないＤ／Ａ変換回路
に出力する。次に、この第１の本実施形態のタップ係数
の数が６４で４倍のオーバサンプリングを行うオーバサ
ンプルディジタルフィルタの伝達特性と、図２の従来の
オーバサンプルディジタルフィルタの伝達特性とが等し
いことを、説明する。入力データｉｎとしてデータＸ
（１５），Ｘ（１４），…，Ｘ（１），Ｘ（０）がこの
順に入力されたとすると、図２中の補間回路１で“０”
が挿入され、シフトレジスタ２の６４個の各ラッチ回路
からは、以下（Ｉ）〜（IV）のパターンが出力される。That is, an arbitrary tap coefficient generation circuit 11
_i is the state set by the timing signal T [3: 0] and the output value SHR of the D-FF 10 _i and the D-FF _15-i.
i , SHR15 _-i, and tap coefficient SEL at an oversampling frequency four times the frequency of clock clk.
_i , and outputs the tap coefficient SEL _i to the addition circuit 12. The clock c is generated by the eight tap coefficient generation circuits.
A total of 64 (= n × 2m) tap coefficients are generated during one cycle of lk. In the addition circuit 12, the clock signal c
It operates with a clock clkx4 having an oversampling frequency four times the frequency of lk, and generates tap coefficient generation circuits 11 ₀ to 11k.
Adding the tap coefficients SEL ₀ to SEL ₇ output from 11 _7, and outputs it to the D / A converter circuit (not shown) the output data out. Next, the transfer characteristic of the oversampled digital filter of the first embodiment in which the number of tap coefficients is 64 and the oversampling is quadrupled is equal to the transfer characteristic of the conventional oversampled digital filter of FIG. Will be described. Data X as input data in
Assuming that (15), X (14),..., X (1), X (0) are input in this order, the interpolation circuit 1 in FIG.
Are inserted, and the following patterns (I) to (IV) are output from each of the 64 latch circuits of the shift register 2.

【００１９】（Ｉ） Ｘ（０），０，０，０，Ｘ
（１），０，０，０，…，Ｘ（１５），０，０，０ （II） ０，Ｘ（０），０，０，０，Ｘ（１），０，
０，０，…，０、Ｘ（１５），０，０ （III) ０，０，Ｘ（０），０，０，０，Ｘ（１），
０，…，０，０，Ｘ（１５），０ （IV） ０，０，０，Ｘ（０），０，０，０，Ｘ
（１），…，０，０，０，Ｘ（１５） そして、（Ｉ）〜（IV）の各出力パターンは、それぞれ
タイミング信号Ｔ［３：０］の立ち上がりに相当する図
２中のクロックｃｌｋｘ４の立ち上がりのタイミングで
ラッチ回路からパラレルに出力される。（Ｉ）〜（IV）
に示すように、図２において入力されるデータＸ
（０），Ｘ（１），…，Ｘ（１４），Ｘ（１５）に対
し、シフトレジスタ２の各ラッチ回路２₀ 〜２₆₃の出力
値は一意的に決まり、タップ係数バッファ３₀ 〜３₆₃に
それぞれ出力され、加算回路４でタップ係数が加算され
る。各（Ｉ）〜（IV）のパターンに対応する出力データ
ｏｕｔは、次式（ｉ）〜（iv）になる。(I) X (0), 0,0,0, X
(1), 0, 0, 0, ..., X (15), 0, 0, 0 (II) 0, X (0), 0, 0, 0, X (1), 0,
0,0, ..., 0, X (15), 0,0 (III) 0,0, X (0), 0,0,0, X (1),
0, ..., 0,0, X (15), 0 (IV) 0,0,0, X (0), 0,0,0, X
(1),..., 0, 0, 0, X (15) Each of the output patterns (I) to (IV) corresponds to the clock in FIG. 2 corresponding to the rise of the timing signal T [3: 0]. The data is output in parallel from the latch circuit at the rising edge of clkx4. (I)-(IV)
As shown in FIG. 2, the data X input in FIG.
(0), X (1) , ..., X (14), with respect to X (15), the output value of the latch circuit 2 _{0-2 63} of the shift register 2 is determined uniquely, the tap coefficient buffer 3 ₀ ~ ₃₆₃ , and the addition circuit 4 adds the tap coefficients. Output data out corresponding to each of the patterns (I) to (IV) is represented by the following equations (i) to (iv).

【００２０】[0020]

【数１】 一方、図１中のタップ係数発生回路１１_i は、上記
（Ｉ）〜（IV）の各出力パターンのＸ（０），Ｘ
（１），…，Ｘ（１５）が出力される図１中の２個のＤ
−ＦＦ１０_i ，１０_15-iの出力値に応じたタップ係数
を、タイミング信号Ｔ［３：０］で設定されたタイミン
グで選択し、図１中の加算回路１２で加算する。よって
加算回路１２の出力結果は、図２中の加算回路４の出力
結果と同じになる。即ち、この第１の実施形態の４倍の
オーバサンプル構成のタップ数６４のオーバサンプルデ
ィジタルフィルタの伝達特性は、従来のオーバサンプル
ディジタルフィルタの伝達特性と同じである。以上のよ
うに、第１の実施形態のオーバサンプルディジタルフィ
ルタには、次の（１）〜（３）のような利点がある。(Equation 1) On the other hand, the tap coefficient generation circuit 11 _i in FIG. 1 outputs X (0), X (0), X (X)
(1),..., X (15) are output and the two Ds in FIG.
A tap coefficient corresponding to the output value of -FF10 _i, 10 _15-i, the timing signal T [3: 0] selected at the set timing is added by the addition circuit 12 in FIG. Therefore, the output result of the adding circuit 12 is the same as the output result of the adding circuit 4 in FIG. That is, the transfer characteristics of the oversampled digital filter having the tap number of 64 and having the oversampling configuration four times that of the first embodiment are the same as the transfer characteristics of the conventional oversampled digital filter. As described above, the oversampled digital filter of the first embodiment has the following advantages (1) to (3).

【００２１】（１） 入力データｉｎを生成したクロッ
クと同じ周波数のクロックｃｌｋのタイミングで動作す
る１６段のシフトレジスタ１０と、該シフトレジスタ１
０中の２個のＤ−ＦＦ１０_i ，１０_15-iの出力値ＳＨＲ
_i ，ＳＨＲ_15-iとに応じて、クロックｃｌｋの１周期を
４分割した幅のパルスを持つ位相の異なる４つのタイミ
ング信号Ｔ［３：０］で設定されるオーバサンプリング
のタイミングで、タップ係数を発生して出力するタップ
係数発生回路１１_i と、クロックｃｌｋの４倍の周波数
のクロックｃｌｋｘ４で動作する加算回路を設けたの
で、加算回路１２で必要となる２入力加算回路の数を、
例えばタップ数が６４の場合、６３個から４分の１以下
の１５個に減らすことができ、ディジタルフィルタの回
路構成が簡単になるという利点がある。 （２） Ｄ−ＦＦの個数を、オーバサンプリング数がｎ
の場合、従来のｎ分の１個に減らすことができ、ディジ
タルフィルタの回路構成が簡単になるという利点があ
る。 （３） 図２中の補間回路１が不要になり、ディジタル
フィルタの回路構成が簡単になるという利点がある。(1) A 16-stage shift register 10 operating at the timing of a clock clk having the same frequency as the clock that generated the input data in, and the shift register 1
Output values SHR of two D-FFs 10 _i and 10 _15-i in 0
_i , SHR _15-i , the tap coefficient at the timing of oversampling set by four timing signals T [3: 0] having different phases having pulses of a width obtained by dividing one cycle of the clock clk into four. And a tap coefficient generating circuit 11 _i for generating and outputting a clock signal, and an adder circuit operating with a clock clkx4 having a frequency four times the frequency of the clock clk, the number of two-input adder circuits required by the adder circuit 12 is
For example, when the number of taps is 64, the number of taps can be reduced from 63 to 15 which is 1/4 or less, and there is an advantage that the circuit configuration of the digital filter is simplified. (2) The number of D-FFs is n
In the case of (1), the number can be reduced to 1 / n, which is an advantage that the circuit configuration of the digital filter is simplified. (3) There is an advantage that the interpolation circuit 1 in FIG. 2 becomes unnecessary and the circuit configuration of the digital filter is simplified.

【００２２】第２の実施形態 図７は、本発明の第２の実施形態を示すオーバサンプル
ディジタルフィルタの構成図である。このオーバサンプ
ルディジタルフィルタは、オーバサンプリング周波数が
入力データのサンプリング周波数の４（＝ｎ）倍である
と共に、タップ数が６４（＝ｎ×２ｍ）の挿入型フィル
タであり、図７に示すように、シフトレジスタ２０と、
タップ係数発生部２１と、加算回路２２とを備えてい
る。図７のオーバサンプルディジタルフィルタが従来の
保持型のオーバサンプルディジタルフィルタと異なる点
は、シフトレジスタ２０における縦続接続段数を１７段
に減じ、該シフトレジスタ２０のシフト動作を制するク
ロックに入力データｉｎと同じ周波数の第１のクロック
ｃｌｋを用い、且つ、シフトレジスタ２０の出力側に
は、オーバサンプリング周波数を設定するための４つの
ビット信号Ｔ０〜Ｔ３からなるタイミング信号Ｔ［３：
０］（４ビット幅）を入力して、該タイミング信号Ｔ
［３：０］とシフトレジスタ２０からの４個の値とによ
ってクロックｃｌｋの４倍の周波数のオーバサンプリン
グ周波数でタップ係数をそれぞれ発生する８個のタップ
係数発生回路を持つタップ係数発生部２１と、クロック
ｃｌｋの４倍の周波数の第２のクロックｃｌｋｘ４に同
期して動作する８入力の加算回路（ＡＤＤ）２２とを設
けたことである。 Second Embodiment FIG. 7 is a block diagram of an oversampled digital filter according to a second embodiment of the present invention. This oversampling digital filter is an insertion filter whose oversampling frequency is 4 (= n) times the sampling frequency of the input data and whose tap number is 64 (= n × 2 m), as shown in FIG. , A shift register 20, and
A tap coefficient generator 21 and an adder circuit 22 are provided. The difference between the oversampled digital filter of FIG. 7 and the conventional holding type oversampled digital filter is that the number of cascade connection stages in the shift register 20 is reduced to 17 stages, and the input data in is supplied to a clock for controlling the shift operation of the shift register 20. A first clock clk having the same frequency as the above is used, and a timing signal T [3: comprising four bit signals T0 to T3 for setting the oversampling frequency is provided on the output side of the shift register 20.
0] (4 bit width) and the timing signal T
A tap coefficient generator 21 having eight tap coefficient generators for generating tap coefficients at an oversampling frequency four times the frequency of the clock clk based on [3: 0] and the four values from the shift register 20; And an 8-input adder (ADD) 22 which operates in synchronization with a second clock clkx4 having a frequency four times the frequency of the clock clk.

【００２３】シフトレジスタ２０は、１７（＝２ｍ＋
１）個の縦続接続されたＤ−ＦＦ２０₀ 〜２０₁₆を備え
ている。入力データｉｎは、所定の周波数のサンプリン
グクロックに基づきサンプリングされたデータである
が、この入力データｉｎのサンプリングクロックと同じ
周波数のクロックｃｌｋに同期してシフト動作するもの
である。入力データｉｎは、Ｄ−ＦＦ２０₀ のデータ入
力端子Ｄに入力される接続になっている。各Ｄ−ＦＦ２
０₀ 〜２０₁₅のデータ出力端子Ｑには、次段のＤ−ＦＦ
２０₁ 〜２０₁₆のデータ入力端子Ｄがそれぞれ接続され
ている。これらＤ−ＦＦ２０₀ 〜２０₁₆のクロック端子
ｃには、クロックｃｌｋが共通に入力され、該クロック
ｃｌｋに同期してシフト動作する接続になっている。Ｄ
−ＦＦ２０₀〜２０₁₆は、パラレルにタップ出力する構
成であり、シフトレジスタ２０の出力側に、タップ係数
発生部２１が設けられている。タップ係数発生部２１
は、８（＝ｍ）個のタップ係数発生回路２１₀ 〜２１₇
を有している。各タップ係数発生回路２１_i （ｉ＝０〜
７）には、４ビットのタイミング信号Ｔ［３：０］と、
各Ｄ−ＦＦ２０_i ，２０_i+1 ，２０_15-i，２０_{16 -i}のそ
れぞれ出力する値ＳＨＲ_i ，ＳＨＲ_i+1 ，ＳＨＲ_15-i，
ＳＨＲ_16-iとが入力される接続になっている。４つのタ
イミング信号Ｔ［３：０］は、例えば入力データｉｎを
生成するときに用いられたクロックと同じ周波数のクロ
ックｃｌｋから生成されたものであり、タイミング信号
Ｔ［３：０］の各ビット信号Ｔ０〜Ｔ３の周波数はクロ
ックｃｌｋとそれぞれ同じであるがクロックｃｌｋの１
周期を４分割した幅のパルスがそれぞれ形成されてい
る。これらのパルスは、４分の１づつ位相がずれてい
る。タップ係数発生部２１の出力側には、８入力の加算
回路２２が接続されている。加算回路２２はクロックｃ
ｌｋの４倍の周波数のクロックｃｌｋｘ４が入力され、
該クロックｃｌｋｘ４で動作するようになっている。加
算回路２２から、出力データｏｕｔが出力される構成に
なっている。The shift register 20 has 17 (= 2m +
And a 1) of cascaded D-FF20 ₀ ~20 ₁₆ it was. The input data in is data sampled based on a sampling clock having a predetermined frequency, and performs a shift operation in synchronization with a clock clk having the same frequency as the sampling clock of the input data in. Input data in is adapted to connect input to the data input terminal D of the D-FF20 _0. Each D-FF2
0 _0-20 The ₁₅ data output terminal Q of the next-stage D-FF
20 ₁ to 20 ₁₆ data input terminal D of the are connected. A clock clk is commonly input to the clock terminals c of these D-FFs 20 _{0 to} 20 ₁₆ , and the connection is such that the shift operation is performed in synchronization with the clock clk. D
The -FFs 20 _{0 to} 20 ₁₆ are configured to output taps in parallel, and a tap coefficient generator 21 is provided on the output side of the shift register 20. Tap coefficient generator 21
Are 8 (= m) tap coefficient generating circuits 21 _{0 to} 21 ₇
have. Each tap coefficient generation circuit 21 _i (i = 0 to
7) includes a 4-bit timing signal T [3: 0],
Each _{D-FF20 i, 20 i +} 1, 20 15-i, 20 16 value SHR _i to output respective _{-i, SHR i + 1, SHR} 15-i,
SHR _16-i is connected. The four timing signals T [3: 0] are generated from, for example, a clock clk having the same frequency as the clock used when generating the input data in, and each bit of the timing signal T [3: 0] The frequencies of the signals T0 to T3 are the same as those of the clock clk.
Pulses each having a width obtained by dividing the period into four are formed. These pulses are one-quarter out of phase. The output side of the tap coefficient generator 21 is connected to an 8-input adder circuit 22. The adder circuit 22 outputs
A clock clkx4 having a frequency four times as high as lk is input,
It operates with the clock clkx4. The output data out is output from the adder circuit 22.

【００２４】図８は、タップ係数のメモリを示す図であ
る。このオーバサンプルディジタルフィルタの実質的な
タップ数は６４であり、用いるタップ係数Ｋ₀ 〜Ｋ₆₃の
数も６４である。従来のフィルタではＫ₀ 〜Ｋ₆₃の６４
個のタップ係数を用いたが、これらのタップ係数値は偶
対称である。すなわち、タップ係数Ｋ₀ ＝Ｋ₆₃、Ｋ₁ ＝
Ｋ₆₂、・・・、Ｋ₂₀＝Ｋ₃₃、Ｋ₃₁＝Ｋ₃₂である。このオ
ーバサンプルディジタルフィルタでは、その偶対称性を
利用して３２個のタップ係数Ｋ₀ ，Ｋ₁ ，Ｋ₂ ，…，Ｋ
₃₁を元に、予め図８のように計算されたＫＡ₀ ，Ｋ
Ｂ₀ ，ＫＣ₀ ，ＫＤ₀ ，ＫＥ₀ ，ＫＦ₀ ，ＫＧ₀ ，ＫＨ
₀ ，ＫＩ₀，ＫＪ₀ ，ＫＡ₁ ，ＫＢ₁ ，ＫＣ₁ ，Ｋ
Ｄ₁ ，ＫＥ₁ ，ＫＦ₁ ，ＫＧ₁ ，ＫＨ₁，ＫＩ₁ ，ＫＪ
₁ ，…，ＫＡ₇ ，ＫＢ₇ ，ＫＣ₇ ，ＫＤ₇ ，ＫＥ₇ ，Ｋ
Ｆ₇ ，ＫＧ₇ ，ＫＨ₇ ，ＫＩ₇ ，ＫＪ₇ を複数のメモリ
に分散されて格納しておく。各タップ係数発生回路２１
_i には、ＫＡ_i ，ＫＢ_i ，ＫＣ_i ，ＫＤ_i ，ＫＥ_i ，Ｋ
Ｆ_i ，ＫＧ_i ，ＫＨ_i ，ＫＩ_i を格納する図示しないメ
モリをそれぞれ接続しておく。次に、図７のオーバサン
プルディジタルフィルタの動作を、第１の実施形態で用
いた図５を参照しつつ説明する。FIG. 8 is a diagram showing a memory for tap coefficients. The substantial number of taps of this oversampled digital filter is 64, and the number of tap coefficients K _{0 to} K _{63 to be} used is also 64. 64 K ₀ ~K ₆₃ in the conventional filter
Although tap coefficients are used, these tap coefficient values are even symmetric. That is, tap coefficients K ₀ = K ₆₃ , K ₁ =
K ₆₂ ,..., K ₂₀ = K ₃₃ , K ₃₁ = K ₃₂ . In this oversampled digital filter, 32 tap coefficients K ₀ , K ₁ , K ₂ ,.
₃₁ based on the calculated KA ₀ as pre FIG 8, K
B ₀ , KC ₀ , KD ₀ , KE ₀ , KF ₀ , KG ₀ , KH
_{0, KI 0, KJ 0,} KA 1, KB 1, KC 1, K
D ₁ , KE ₁ , KF ₁ , KG ₁ , KH ₁ , KI ₁ , KJ
_{1, ..., KA 7, KB} 7, KC 7, KD 7, KE 7, K
_{F 7, KG 7, KH 7} , KI 7, is stored being dispersed KJ ₇ into a plurality of memory. Each tap coefficient generation circuit 21
_i includes KA _i , KB _i , KC _i , KD _i , KE _i , K
The memories (not shown) for storing F _i , KG _i , KH _i , and KI _i are respectively connected. Next, the operation of the oversampled digital filter of FIG. 7 will be described with reference to FIG. 5 used in the first embodiment.

【００２５】シフトレジスタ２０中のＤ−ＦＦ２０₀ に
は、クロックｃｌｋの立上がりのタイミングで入力デー
タのデータｉｎ（ｎ），ｉｎ（ｎ＋１），ｉｎ（ｎ＋
２），…が順次入力される。Ｄ−ＦＦ２０₀ では、クロ
ック信号ｃｌｋの立上がりのタイミングでシフト動作
し、該Ｄ−ＦＦ２０₀ の出力値ＳＨＲ₀ は、シフトレジ
スタ２０₁ とタップ係数発生回路２１₀ とに与えられ
る。各Ｄ−ＦＦ２０₁ 〜２０₁₆は、クロック信号ｃｌｋ
の立ち上がりのタイミングで１ビットシフト動作し、各
Ｄ−ＦＦ２０₁ 〜２０₁₅の出力値ＳＨＲ₁ 〜ＳＨＲ
₁₅は、Ｄ−ＦＦ２０₂ 〜２０₁₆にそれぞれ与えられる。
これらＤ−ＦＦ２０₁ 〜２０₁₆の出力値ＳＨＲ₁ 〜ＳＨ
Ｒ₁₆は、タップ係数発生部２１に与えられ、各タップ係
数発生回路２１_i には、各Ｄ−ＦＦ２０_i ，２０_i+1 ，
２０_15-i，２０_16-iのそれぞれ出力する値ＳＨＲ_i ，Ｓ
ＨＲ_i+1 ，ＳＨＲ_15-i，ＳＨＲ_16-iが入力される。図
９、図１０、図１１及び図１２は、図７中のタップ係数
発生部２１の動作の論理（その１〜４）をそれぞれ示す
図である。[0025] D-FF20 ₀ in shift register 20, data of the input data on the rising edge of the clock clk in (n), in ( n + 1), in (n +
2),... Are sequentially input. In D-FF20 _0, and the shift operation at the rise timing of the clock signal clk, the output value SHR ₀ of the D-FF20 ₀ is supplied to the shift register 20 ₁ and the tap coefficient generation circuit 21 _0. Each D-FF20 ₁ ~20 _16, the clock signal clk
Of 1-bit shift operation at the rising edge of the output value SHR ₁ ～SHR of each D-FF20 ₁ to 20 _15
15 are given respectively to D-FF20 ₂ ~20 _16.
Output values of these _{D-FF20 1 ~20 16 SHR 1} ~SH
R ₁₆ is provided to the tap coefficient generator 21, the respective tap coefficients generator circuit 21 _i, the _{D-FF20 i, 20 i +} 1,
The output values SHR _i , SHR of 2015 _-i and 2016 _-i , respectively
HR _{i + 1} , SHR _15-i , and SHR _16-i are input. FIGS. 9, 10, 11 and 12 are diagrams respectively showing the logics (1 to 4) of the operation of the tap coefficient generator 21 in FIG.

【００２６】タップ係数発生部２１中のタップ係数発生
回路２１_i における入力データは、Ｄ−ＦＦ２０_i ，２
０_i+1 ，２０_15-i，２０_16-iの出力値ＳＨＲ_i ，ＳＨＲ
_i+1，ＳＨＲ_15-i，ＳＨＲ_16-iとタイミング信号Ｔ
［３：０］とである。タイミング信号Ｔ［３：０］は、
図５に示すようにクロックｃｌｋの１周期の期間に“０
００１”，“００１０”“０１００”“１０００”の４
つの状態を設定することになる。例えば、タイミング信
号Ｔ［３：０］が“１０００”の状態で、出力値ＳＨＲ
_i が“０”、出力値ＳＨＲ_i+1 が“０”、出力値ＳＨＲ
_{15- i} が“０”及び出力値ＳＨＲ_16-iが“０”のとき、
タップ係数発生回路２１_i はメモリに格納されているタ
ップ係数ＫＡ_i を選択し、出力値ＳＨＲ_i が“０”、出
力値ＳＨＲ_{i+ 1} が“０”、出力値ＳＨＲ_{15- i} が“０”
及び出力値ＳＨＲ_16-iが“１”のとき、タップ係数発生
回路２１_i はメモリに格納されているタップ係数ＫＢ_i
を選択して出力する。また、タイミング信号Ｔ［３：
０］が“１０００”の状態で、出力値ＳＨＲ_i が
“０”、出力値ＳＨＲ_i+1 が“０”、出力値ＳＨＲ
_{15- i} が“１”及び出力値ＳＨＲ_16-iが“０”のとき、
タップ係数発生回路２１_i はメモリに格納されているタ
ップ係数ＫＣ_i を選択し、出力値ＳＨＲ_i が“０”、出
力値ＳＨＲ_i+1 が“０”、出力値ＳＨＲ_{15- i} が“１”
及び出力値ＳＨＲ_16-iが“１”のとき、タップ係数発生
回路２１_i はメモリに格納されている零を選択して出力
する。以下、同様に、タップ係数発生回路２１_i は、Ｄ
−ＦＦ２０_i ，２０_i+1，２０_15-i，２０_16-iの出力値
ＳＨＲ_i ，ＳＨＲ_i+1 ，ＳＨＲ_15-i，ＳＨＲ_16-iに応じ
て、タイミング信号Ｔ［３：０］の状態で設定されたク
ロックｃｌｋの４倍の周波数のオーバサンプリング周波
数でタップ係数ＳＥＬ_i を発生し、該タップ係数ＳＥＬ
_i を加算回路２２に出力する。８個のタップ係数発生回
路により、クロックｃｌｋの１周期の間に、合計６４
（＝ｎ×２ｍ）個のタップ係数が発生する。The input data in the tap coefficient generating circuit 21 _i in the tap coefficient generating section 21 is D-FF 20 _i , 2
_{0 i + 1, 20 15-} i, 20 16-i output value SHR _i of, SHR
_{i + 1} , SHR _15-i , SHR _16-i and the timing signal T
[3: 0]. The timing signal T [3: 0]
As shown in FIG. 5, “0” is set during one cycle of the clock clk.
001 "," 0010 "," 0100 "," 1000 "
One state will be set. For example, when the timing signal T [3: 0] is “1000”, the output value SHR
_i is “0”, output value SHR _{i + 1} is “0”, output value SHR
_{When 15-i} is “0” and the output value SHR _16-i is “0”,
The tap coefficient generation circuit 21 _i selects the tap coefficient KA _i stored in the memory, the output value SHR _i is “0”, the output value SHR _{i + 1} is “0”, and the output value SHR _15-i is “0”.
And when the output value SHR _16-i is “1”, the tap coefficient generation circuit 21 _i outputs the tap coefficient KB _i stored in the memory.
Select and output. Further, the timing signal T [3:
0] is “1000”, the output value SHR _i is “0”, the output value SHR _{i + 1} is “0”, and the output value SHR
_{When 15-i} is “1” and the output value SHR _16-i is “0”,
The tap coefficient generation circuit 21 _i selects the tap coefficient KC _i stored in the memory, the output value SHR _i is “0”, the output value SHR _{i + 1} is “0”, and the output value SHR _15-i is “1”. "
When the output value SHR _16-i is “1”, the tap coefficient generation circuit 21 _i selects and outputs zero stored in the memory. Hereinafter, similarly, the tap coefficient generation circuit 21 _{i
-FF20 i, 20 i + 1,} 20 15-i, 20 16-i output value SHR _{i of, SHR i + 1, SHR 15} -i, in accordance with the SHR _16-i, the timing signal T [3: 0] And generates a tap coefficient SEL _i at an oversampling frequency four times the frequency of the clock clk set in the state of
_i is output to the addition circuit 22. A total of 64 tap coefficients are generated during one cycle of the clock clk by the eight tap coefficient generation circuits.
(= N × 2m) tap coefficients are generated.

【００２７】加算回路２２では、クロック信号ｃｌｋの
４倍の周波数のオーバサンプリング周波数のクロックｃ
ｌｋｘ４で動作し、タップ係数発生回路２１₀ 〜２１₇
から出力されるタップ係数ＳＥＬ₀ 〜ＳＥＬ₇ を加算
し、出力データｏｕｔを図示しないＤ／Ａ変換回路に出
力する。次に、この第２の本実施形態のタップ係数が６
４で４倍のオーバサンプリングを行うオーバサンプルデ
ィジタルフィルタの伝達特性と、図２の従来のオーバサ
ンプルディジタルフィルタの伝達特性とが等しいこと
を、説明する。入力データｉｎとしてデータＸ（１
６），Ｘ（１５），…，Ｘ（１），Ｘ（０）がこの順に
入力されたとすると、図２中の補間回路１で保持補間さ
れ、シフトレジスタ２の６４個の各ラッチ回路からは、
以下の（Ｖ）〜（VIII) のパターンが出力される。The adder circuit 22 generates a clock c having an oversampling frequency four times the frequency of the clock signal clk.
It operates at lkx4 and generates tap coefficient generation circuits 21 _{0 to} 21 _7.
Adding the tap coefficients SEL ₀ to SEL ₇ is output from the outputs to the D / A converter circuit (not shown) the output data out. Next, the tap coefficient of the second embodiment is 6
The fact that the transfer characteristic of the oversampled digital filter that performs 4 times oversampling by 4 and the transfer characteristic of the conventional oversampled digital filter of FIG. 2 will be described. Data X (1
6), X (15),..., X (1), X (0) are input in this order, the interpolation is carried out by the interpolation circuit 1 in FIG. Is
The following patterns (V) to (VIII) are output.

【００２８】（Ｖ） Ｘ（０），Ｘ（１），Ｘ（１），
Ｘ（１），Ｘ（１），Ｘ（２），Ｘ（２），Ｘ（２），
…，Ｘ（１５），Ｘ（１６），Ｘ（１６），Ｘ（１６） （VI） Ｘ（０），Ｘ（０），Ｘ（１），Ｘ（１），Ｘ
（２），Ｘ（２），Ｘ（２），Ｘ（２），…，Ｘ（１
５），Ｘ（１５），Ｘ（１６），Ｘ（１６） （VII) Ｘ（０），Ｘ（０），Ｘ（０），Ｘ（１），Ｘ
（１），Ｘ（１），Ｘ（１），Ｘ（２），…，Ｘ（１
５），Ｘ（１５），Ｘ（１５），Ｘ（１６） （VIII） Ｘ（０），Ｘ（０），Ｘ（０），Ｘ（０），
Ｘ（１），Ｘ（１），Ｘ（１），Ｘ（１），…，Ｘ（１
５），Ｘ（１５），Ｘ（１５），Ｘ（１５） そして、（Ｖ）〜（VIII) の各出力パターンは、それぞ
れタイミング信号Ｔ［３：０］の立ち上がりに相当する
図２中のクロックｃｌｋｘ４の立ち上がりのタイミング
でパラレルに出力される。（Ｖ）〜（VIII) に示すよう
に、図２において入力されるデータＸ（０），Ｘ
（１），…，Ｘ（１５），Ｘ（１６）に対し、シフトレ
ジスタ２の各ラッチ回路２₀ 〜２₆₃の出力値は一意的に
決まり、タップ係数バッファ３₀ 〜３₆₃にそれぞれ出力
され、加算回路４でタップ係数が加算される。各（Ｖ）
〜（VIII) のパターンに対応する出力データｏｕｔは、
次の（ｖ）〜（viii）になる。(V) X (0), X (1), X (1),
X (1), X (1), X (2), X (2), X (2),
..., X (15), X (16), X (16), X (16) (VI) X (0), X (0), X (1), X (1), X
(2), X (2), X (2), X (2), ..., X (1
5), X (15), X (16), X (16) (VII) X (0), X (0), X (0), X (1), X
(1), X (1), X (1), X (2), ..., X (1
5), X (15), X (15), X (16) (VIII) X (0), X (0), X (0), X (0),
X (1), X (1), X (1), X (1),.
5), X (15), X (15), X (15) Each output pattern of (V) to (VIII) corresponds to the rising edge of the timing signal T [3: 0] in FIG. It is output in parallel at the rising edge of the clock clkx4. As shown in (V) to (VIII), data X (0), X
(1), ..., X ( 15), with respect to X (16), the output value of the latch circuit 2 _{0-2 63} of the shift register 2 is determined uniquely, each output tap coefficient buffer 3 _{0-3 63} Then, the tap coefficient is added by the adding circuit 4. Each (V)
Output data out corresponding to the patterns of (VIII) to (VIII) is
The following (v) to (viii) are obtained.

【００２９】[0029]

【数２】 一方、図１中のタップ係数発生回路２１_i は、上記
（Ｖ）〜（VIII) の各出力パターンのＸ（０），Ｘ
（１），…，Ｘ（１６）が出力される図７中の４個のＤ
−ＦＦ２０_i ，２０_i+1 ，２０_15-i，２０_16-iの出力値
に応じたタップ係数を、タイミング信号Ｔ［３：０］で
設定されたタイミングで選択し、図７中の加算回路２２
で加算する。よって、加算回路２２の出力結果は、図２
中の加算回路４の出力結果と同じになる。即ち、この第
２の実施形態の４倍のオーバサンプル構成のタップ数６
４のオーバサンプルディジタルフィルタの伝達特性は、
従来の保持型のオーバサンプルディジタルフィルタの伝
達特性と同じである。(Equation 2) On the other hand, the tap coefficient generation circuit 21 _i in FIG. 1 outputs X (0), X (0), X (0),
(1),..., X (16) are output and the four Ds in FIG.
The _{-FF20 i, 20 i + 1,} 20 15-i, 20 tap coefficients corresponding to the output value of _16-i, the timing signal T [3: 0] selected at a set timing, the addition in FIG Circuit 22
Add with Therefore, the output result of the adder circuit 22 is shown in FIG.
The result is the same as the output result of the adder 4 in the middle. That is, the number of taps of the oversampling configuration four times that of the second embodiment is six.
The transfer characteristic of the oversampled digital filter of No. 4 is
This is the same as the transfer characteristic of the conventional holding-type oversampled digital filter.

【００３０】以上のように、第２の実施形態のオーバサ
ンプルディジタルフィルタには、次の（４）〜（６）の
ような利点がある。 （４） 入力データｉｎを生成したクロックと同じ周波
数のクロックｃｌｋのタイミングで動作する１７段のシ
フトレジスタ２０と、該シフトレジスタ２０中の４個の
Ｄ−ＦＦ２０_i ，２０_i+1 ，２０_15-i，２０_16-iの出力
値ＳＨＲ_i ，ＳＨＲ_i+1 ，ＳＨＲ_15-i，ＳＨＲ_16-iとに
応じて、クロックｃｌｋの１周期を４分割した幅のパル
スを持つ位相の異なる４つのタイミング信号Ｔ［３：
０］で設定されるオーバサンプリングのタイミングで、
タップ係数を発生して出力するタップ係数発生回路２１
_i と、クロックｃｌｋの４倍の周波数のクロックｃｌｋ
ｘ４で動作する加算回路２２を設けたので、加算回路２
２で必要となる２入力加算回路の数を、例えばタップ数
が６４の場合に６３個必要であった２入力加算回路数を
４分の１以下の１５個に減らすことができ、ディジタル
フィルタの回路構成が簡単になるという利点がある。 （５） オーバサンプリング数がｎ倍の場合、Ｄ−ＦＦ
の個数を従来の（ｎ分の１）＋１個に減らすことがで
き、ディジタルフィルタの回路構成が簡単になるという
利点がある。 （６） 図２中の補間回路１が不要になり、ディジタル
フィルタの回路構成が簡単になるという利点がある。As described above, the oversampled digital filter according to the second embodiment has the following advantages (4) to (6). (4) Input data in clock that generated the shift register 20 of the 17 stages operating at the timing of the clock clk at the same frequency, four D-FF20 _i in the shift register 20, 20 _i + 1, 20 _{15 -i,} 20 _16-i output value SHR _i of, SHR _i + 1 in accordance with _{the, SHR 15-i, SHR 16} -i, four different phases with 4 divided width of the pulse and the one cycle of the clock clk Timing signals T [3:
0] at the timing of oversampling,
Tap coefficient generating circuit 21 for generating and outputting tap coefficients
_i and a clock clk having a frequency four times the frequency of the clock clk
Since the addition circuit 22 operating at x4 is provided, the addition circuit 2
The number of 2-input adders required for 2 can be reduced, for example, from 63 for 2-64 adder circuits when the number of taps is 64 to 15 which is 1/4 or less. There is an advantage that the circuit configuration is simplified. (5) When the number of oversampling is n times, D-FF
Can be reduced to (1 / n) +1 in the related art, and there is an advantage that the circuit configuration of the digital filter is simplified. (6) There is an advantage that the interpolation circuit 1 in FIG. 2 becomes unnecessary and the circuit configuration of the digital filter is simplified.

【００３１】第３の実施形態 図１３は、本発明の第３の実施形態を示すオーバサンプ
ルディジタルフィルタの構成図である。このオーバサン
プルディジタルフィルタは、オーバサンプリング周波数
が入力データのサンプリング周波数の４（＝ｎ）倍であ
ると共に、タップ数が６７（＝ｎ×２ｍ＋ｐ、但し、ｐ
はｎ以下の自然数）の挿入型のフィルタであり、第１の
実施形態と異なる点は、シフトレジスタの段数が１段多
い点と、その最終段から出力される値のみを入力とする
タップ係数発生回路を設けた点である。図７に示すよう
に、このオーバサンプルディジタルフィルタは、シフト
レジスタ３０と、タップ係数発生部３１と、加算回路３
２とを備えている。シフトレジスタ３０は、１７（＝２
ｍ＋１）個の縦続接続されたＤ−ＦＦ３０₀ 〜３０₁₆を
有している。入力データｉｎは、所定の周波数のサンプ
リングクロックに基づきサンプリングされたデータであ
る。この入力データｉｎと、該入力データｉｎのクロッ
クと同じ周波数のクロックｃｌｋとが、シフトレジスタ
３０に入力されている。入力データｉｎは、Ｄ−ＦＦ３
０₀ のデータ入力端子Ｄに入力される接続になってい
る。各Ｄ−ＦＦ３０₀ 〜３０₁₅のデータ出力端子Ｑに、
次段のＤ−ＦＦ３０₁ 〜３０₁₆のデータ入力端子Ｄがそ
れぞれ接続されている。これらＤ−ＦＦ３０₀ 〜３０₁₆
のクロック端子ｃには、クロックｃｌｋが共通に入力さ
れ、該クロックｃｌｋに同期してシフト動作する接続に
なっている。Ｄ−ＦＦ３０₀ 〜３０₁₆は、パラレルにタ
ップ出力する構成であり、シフトレジスタ３０の出力側
に、タップ係数発生部３１が設けられている。 Third Embodiment FIG. 13 is a block diagram of an oversampled digital filter according to a third embodiment of the present invention. In this oversampled digital filter, the oversampling frequency is 4 (= n) times the sampling frequency of the input data, and the number of taps is 67 (= n × 2m + p, where p
Is a natural number equal to or less than n), which is different from the first embodiment in that the number of stages of the shift register is one more, and the tap coefficient which receives only the value output from the last stage as an input. The point is that a generating circuit is provided. As shown in FIG. 7, the oversampled digital filter includes a shift register 30, a tap coefficient generator 31,
2 is provided. The shift register 30 has 17 (= 2
(m + 1) cascade-connected D-FFs 30 ₀ to 30 ₁₆ . The input data in is data sampled based on a sampling clock having a predetermined frequency. The input data in and the clock clk having the same frequency as the clock of the input data in are input to the shift register 30. The input data in is D-FF3
It has become connected inputted to 0 ₀ of the data input terminal D. Each D-FF30 ₀ ~30 ₁₅ data output terminal Q of
Data input terminal D of the next-stage D-FF30 ₁ to 30 ₁₆ are connected, respectively. These D-FF30 ₀ ~30 ₁₆
The clock clk is commonly input to a clock terminal c, and a shift operation is performed in synchronization with the clock clk. The D-FFs 30 ₀ to 30 ₁₆ are configured to output taps in parallel, and a tap coefficient generator 31 is provided on the output side of the shift register 30.

【００３２】タップ係数発生部３１は、８（＝ｍ）個の
第１のタップ係数発生回路３１₀ 〜３１₇ と、１個の第
２のタップ係数発生回路３１₈ とを有している。各タッ
プ係数発生回路３１_i （ｉ＝０〜７）には、４つのビッ
ト信号Ｔ０〜Ｔ３からなるタイミング信号Ｔ［３：０］
（４ビット幅）と、各Ｄ−ＦＦ３０_i ，３０_15-iのそれ
ぞれ出力する値ＳＨＲ_i ，ＳＨＲ_15-iとが入力される接
続になっている。タップ係数発生回路３１₈ には、タイ
ミング信号Ｔ［３：０］とＤ−ＦＦ３０₁₆の出力値ＳＨ
Ｒ₁₆とが入力されるようになっている。タイミング信号
Ｔ［３：０］の各ビット信号Ｔ０，Ｔ１，Ｔ２，Ｔ３
は、例えば入力データｉｎを生成するときに用いられた
クロックと同じ周波数のクロックｃｌｋから生成された
ものであり、周波数はクロックｃｌｋとそれぞれ同じで
あるが、クロックｃｌｋの１周期を４分割した幅のパル
スがそれぞれ形成されている。これらのパルスは、４分
の１づつ位相がずれている。タップ係数発生部３１の出
力側には、８入力の加算回路３２が接続されている。加
算回路３２はクロックｃｌｋの４倍の周波数のクロック
ｃｌｋｘ４が入力され、該クロックｃｌｋｘ４で動作す
るようになっている。加算回路３２から、出力データｏ
ｕｔが出力される構成になっている。The tap coefficient generating unit 31 includes a 8 (= m) number of first tap coefficient generation circuit 31 _{0-31 7,} and one of the second tap coefficient generating circuit 31 _8. Each of the tap coefficient generation circuits 31 _i (i = 0 to 7) has a timing signal T [3: 0] including four bit signals T0 to T3.
(4 bit width) and the values SHR _i , SHR _15-i output from the respective D-FFs 30 _i , 30 _15-i are connected. The tap coefficient generating circuit 31 _8, the timing signal T [3: 0] and D-FF30 ₁₆ output value SH of
R ₁₆ is input. Each bit signal T0, T1, T2, T3 of the timing signal T [3: 0]
Is generated from a clock clk having the same frequency as the clock used when generating the input data in, and has the same frequency as the clock clk, but has a width obtained by dividing one cycle of the clock clk into four. Are formed respectively. These pulses are one-quarter out of phase. The output side of the tap coefficient generator 31 is connected to an 8-input adder circuit 32. The adder circuit 32 receives a clock clkx4 having a frequency four times the frequency of the clock clk and operates with the clock clkx4. The output data o from the adder circuit 32
ut is output.

【００３３】図１４（ａ），（ｂ）は、図１３中のタッ
プ係数発生部３１の動作の論理を示す図であり、同図
（ａ）がタップ係数発生回路３１₁₆の論理、同図（ｂ）
がタップ係数発生回路３１_i の論理をそれぞれ示してい
る。これらの図１４（ａ），（ｂ）を参照しつつ、第１
の実施形態とは異なる点を中心にして図１３のオーバサ
ンプルディジタルフィルタの動作を説明する。入力デー
タｉｎに対して、シフトレジスタ３０は第１の実施形態
と同様に動作する。タップ係数発生回路３１_i は、タイ
ミング信号Ｔ［３：０］の状態に応じて、図１４（ｂ）
に示される論理に従ってタップ係数ＳＥＬ_i を出力す
る。タップ係数発生回路３１₈ は、図１４（ａ）に示さ
れる論理に従ってタップ係数ＳＥＬ₈ を発生する。この
オーバサンプルディジタルフィルタの実質的なタップ数
は、６７である。タップ係数発生回路３１_i で発生する
タップ数は６４（＝ｎ×２ｍ）である。残り３個（＝
ｐ）のタップ係数は、タップ係数発生回路３１₈ が発生
する。タップ係数ＳＥＬ_i とＳＥＬ₈ とは、加算回路３
２に与えられる。加算回路３２では、クロック信号ｃｌ
ｋの４倍の周波数のオーバサンプリング周波数のクロッ
クｃｌｋｘ４で動作し、タップ係数発生回路３１から出
力されるタップ係数ＳＥＬ₀ 〜ＳＥＬ₈ を加算し、出力
データｏｕｔを図示しないＤ／Ａ変換回路に出力する。
以上のように、この第３の実施形態のオーバサンプルデ
ィジタルフィルタには、次の（７）〜（９）のような利
点がある。FIG. 14 (a), (b) is a diagram showing the logical operation of the tap coefficient generator 31 in FIG. 13, FIG. (A) the logic of the tap coefficient generation circuit 31 _16, FIG. (B)
There is shown the logic of the tap coefficient generation circuit 31 _i, respectively. With reference to FIGS. 14A and 14B, the first
The operation of the oversampling digital filter of FIG. 13 will be described focusing on the differences from the embodiment. The shift register 30 operates on the input data in in the same manner as in the first embodiment. The tap coefficient generation circuit 31 _i outputs the signal shown in FIG. 14B according to the state of the timing signal T [3: 0].
The tap coefficient SEL _i is output in accordance with the logic shown in (1). The tap coefficient generation circuit 31 ₈ generates a tap coefficient SEL ₈ according to the logic shown in FIG. The substantial number of taps of this oversampled digital filter is 67. The number of taps generated by the tap coefficient generation circuit 31 _i is 64 (= n × 2m). 3 remaining (=
tap coefficients p) is the tap coefficient generation circuit 31 ₈ is generated. The tap coefficients SEL _i and SEL ₈ are added to the addition circuit 3
2 given. In the addition circuit 32, the clock signal cl
It operates at clock clkx4 of 4 times the frequency of the oversampling frequency k, by adding the tap coefficients SEL ₀ to SEL ₈ output from the tap coefficient generation circuit 31, the output to the D / A converter circuit (not shown) the output data out I do.
As described above, the oversampled digital filter according to the third embodiment has the following advantages (7) to (9).

【００３４】（７） 入力データｉｎを生成したクロッ
クと同じ周波数のクロックｃｌｋのタイミングで動作す
る１７段のシフトレジスタ３０と、該シフトレジスタ３
０中の２個のＤ−ＦＦ３０_i ，３０_15-iの出力値ＳＨＲ
_i ，ＳＨＲ_15-iに応じて、クロックｃｌｋの１周期を４
分割した幅のパルスを持つ位相の異なる４つのタイミン
グ信号Ｔ［３：０］で設定されるオーバサンプリングの
タイミングで、タップ係数を発生して出力するタップ係
数発生回路３１_i と、Ｄ−ＦＦ３０₁₆の出力値ＳＨＲ₁₆
に応じて、タイミング信号Ｔ［３：０］で設定されるオ
ーバサンプリングのタイミングで、タップ係数ＳＥＬ₈
を発生して出力するタップ係数発生回路３１₈ と、クロ
ックｃｌｋの４倍の周波数のクロックｃｌｋｘ４で動作
する加算回路３２とを設けたので、加算回路３２で必要
となる２入力加算回路の数を減らすことができ、ディジ
タルフィルタの回路構成が簡単になるという利点があ
る。 （８） オーバサンプリング数がｎ倍の場合、Ｄ−ＦＦ
の個数を従来のｎ分の１に減らすことができ、ディジタ
ルフィルタの回路構成が簡単になるという利点がある。 （９） 図２中の補間回路１が不要になり、ディジタル
フィルタの回路構成が簡単になるという利点がある。(7) A 17-stage shift register 30 operating at the timing of the clock clk having the same frequency as the clock that generated the input data in, and the shift register 3
Output values SHR of two D-FFs 30 _i and 30 _15-i in 0
_i , SHR _15-i , one cycle of clock clk is set to 4
A tap coefficient generating circuit 31 _i that generates and outputs tap coefficients at an oversampling timing set by four timing signals T [3: 0] having different phases having pulses of a divided width, and a D-FF 30 ₁₆ Output value of SHR ₁₆
At the oversampling timing set by the timing signal T [3: 0], the tap coefficient SEL ₈
And a tap coefficient generating circuit 31 ₈ for generating and outputting a clock signal, and an adder circuit 32 operating with a clock clkx4 having a frequency four times the frequency of the clock clk, the number of 2-input adder circuits required by the adder circuit 32 is reduced. This has the advantage that the circuit configuration of the digital filter can be simplified. (8) When the number of oversampling is n times, D-FF
Can be reduced to 1 / n of the conventional one, and there is an advantage that the circuit configuration of the digital filter is simplified. (9) There is an advantage that the interpolation circuit 1 in FIG. 2 becomes unnecessary and the circuit configuration of the digital filter is simplified.

【００３５】第４の実施形態 図１５は、本発明の第４の実施形態を示すオーバサンプ
ルディジタルフィルタの構成図である。このオーバサン
プルディジタフィルタは、オーバサンプリング周波数が
入力データのサンプリング周波数の４（＝ｎ）倍である
と共に、タップ数が６７（＝ｎ×２ｍ＋ｐ）の保持型の
フィルタであり、第２の実施形態と異なる点は、シフト
レジスタの段数が１段多い点と、その最終段と該最終段
の前段から出力される値を入力とするタップ係数発生回
路を設けた点である。図１５に示すように、このオーバ
サンプルディジタルフィルタは、シフトレジスタ４０
と、タップ係数発生部４１と、加算回路４２とを備えて
いる。シフトレジスタ４０は、１８（＝２ｍ＋２）個の
縦続接続されたＤ−ＦＦ４０₀ 〜３０₁₇を有している。
入力データｉｎは、所定の周波数のサンプリングクロッ
クに基づきサンプリングされたデータである。この入力
データｉｎと該入力データｉｎのクロックと同じ周波数
のクロックｃｌｋとが、シフトレジスタ４０に入力され
ている。入力データｉｎは、Ｄ−ＦＦ４０₀ のデータ入
力端子Ｄに入力される接続になっている。各Ｄ−ＦＦ４
０₀ 〜４０₁₆のデータ出力端子Ｑに、次段のＤ−ＦＦ４
０₁ 〜４０₁₇のデータ入力端子Ｄがそれぞれ接続されて
いる。これらＤ−ＦＦ４０₀ 〜４０₁₇のクロック端子ｃ
に、クロックｃｌｋが共通に入力され、該クロックｃｌ
ｋに同期してシフト動作する接続になっている。Ｄ−Ｆ
Ｆ４０₀ 〜４０₁₇は、パラレルにタップ出力する構成で
あり、シフトレジスタ４０の出力側に、タップ係数発生
部４１が設けられている。 Fourth Embodiment FIG. 15 is a block diagram of an oversampled digital filter according to a fourth embodiment of the present invention. This oversampling digital filter is a holding filter whose oversampling frequency is 4 (= n) times the sampling frequency of input data and whose number of taps is 67 (= n × 2m + p). The difference from the above is that the number of stages of the shift register is one more, and a tap coefficient generation circuit that receives a final stage and a value output from a stage preceding the final stage is provided. As shown in FIG. 15, this oversampled digital filter
, A tap coefficient generator 41 and an adder circuit 42. Shift register 40 has 18 (= 2m + 2) pieces of cascaded D-FF40 ₀ ~30 _17.
The input data in is data sampled based on a sampling clock having a predetermined frequency. The input data in and the clock clk having the same frequency as the clock of the input data in are input to the shift register 40. Input data in is adapted to connect input to the data input terminal D of the D-FF 40 _0. Each D-FF4
0 _{0-40 16} data output terminal Q, the next stage of the D-FF4
0 _{1-40 17} data input terminal D of the are connected. These D-FF40 ₀ ~40 ₁₇ clock terminal c
, A clock clk is input in common, and the clock clk is
It is a connection that performs a shift operation in synchronization with k. DF
F <b> 40 ₀ to 40 <b> ₁₇ are configured to output taps in parallel, and a tap coefficient generator 41 is provided on the output side of the shift register 40.

【００３６】タップ係数発生部４１は、８（＝ｍ）個の
第１のタップ係数発生回路４１₀ 〜４１₇ と、１個の第
２のタップ係数発生回路４１₈ とを有している。各タッ
プ係数発生回路４１_i （ｉ＝０〜７）には、４つのビッ
ト信号Ｔ０〜Ｔ３で構成されたタイミング信号Ｔ［３：
０］と、各Ｄ−ＦＦ４０_i ，４０_i+1 ，４０_15-i，４０
_16-iがそれぞれ出力する値ＳＨＲ_i ，ＳＨＲ_i+1 ，ＳＨ
Ｒ_15-i，ＳＨＲ_16-iとが入力される接続になっている。
タップ係数発生回路４１₈ には、タイミング信号Ｔ
［３：０］と、Ｄ−ＦＦ４０₁₇の出力値ＳＨＲ₁₇と、Ｄ
−ＦＦ４０₁₆の出力値ＳＨＲ₁₆とが入力されるようにな
っている。タイミング信号Ｔ［３：０］の各ビット信号
Ｔ０，Ｔ１，Ｔ２，Ｔ３は、例えば入力データｉｎを生
成するときに用いられたサンプリングクロックと同じ周
波数のクロックｃｌｋから生成されたものであり、周波
数はクロックｃｌｋと同じであるが、クロックｃｌｋの
１周期を４分割した幅のパルスがそれぞれ形成されてい
る。これらのパルスは、４分の１づつ位相がずれてい
る。タップ係数発生部４１の出力側に、９入力の加算回
路４２が接続されている。加算回路４２はクロックｃｌ
ｋの４倍の周波数のクロックｃｌｋｘ４が入力され、該
クロックｃｌｋｘ４で動作するようになっている。加算
回路４２から、出力データｏｕｔが出力される構成にな
っている。図１６〜図２０は、図１５中のタップ係数発
生部４１の動作の論理（その１〜５）を示す図であり、
図１６〜図１９がタップ係数発生回路４１_i の論理（ｃ
ｋ１〜４）をそれぞれ示し、図２０がタップ係数発生回
路４１₈ の論理を示している。これらの図１６〜図２０
を参照しつつ、第２の実施形態とは異なる点を中心にし
て図１５のオーバサンプルディジタルフィルタの動作を
説明する。The tap coefficient generator 41 includes a 8 (= m) number of first tap coefficient generating circuit 41 ₀ to 41 _7, and one of the second tap coefficient generating circuit 41 _8. Each of the tap coefficient generation circuits 41 _i (i = 0 to 7) has a timing signal T [3: 4] composed of four bit signals T0 to T3.
0], the _{D-FF40 i, 40 i +} 1, 40 15-i, 40
_16-i output values SHR _i , SHR _{i + 1} , SH
R _15-i and SHR _16-i are connected.
The tap coefficient generating circuit 41 _8, the timing signal T
[3: 0] and the output value SHR ₁₇ of D-FF 40 _17, D
-FF40 ₁₆ and the output value SHR ₁₆ of are inputted. Each bit signal T0, T1, T2, T3 of the timing signal T [3: 0] is generated from, for example, a clock clk having the same frequency as the sampling clock used when generating the input data in. Is the same as the clock clk, except that pulses each having a width obtained by dividing one cycle of the clock clk into four are formed. These pulses are one-quarter out of phase. A nine-input addition circuit 42 is connected to the output side of the tap coefficient generator 41. The addition circuit 42 outputs the clock cl
A clock clkx4 having a frequency four times k is input and operates with the clock clkx4. The output data out is output from the adding circuit 42. FIGS. 16 to 20 are diagrams showing the logic (Nos. 1 to 5) of the operation of the tap coefficient generator 41 in FIG.
16-19 tap coefficient generation circuit 41 _i logic (c
K1～4) are shown respectively, FIG. 20 shows the logic of the tap coefficient generation circuit 41 _8. These FIGS. 16 to 20
The operation of the oversampling digital filter of FIG. 15 will be described with reference to FIG.

【００３７】入力データｉｎに対して、シフトレジスタ
４０は第２の実施形態と同様に動作する。タップ係数発
生回路４２_i は、タイミング信号Ｔ［３：０］の状態と
Ｄ−ＦＦ４０_i ，４０_i+1 ，４０_15-i，４０_16-iの出力
値ＳＨＲ_i ，ＳＨＲ_i+1 ，ＳＨＲ_15-i，ＳＨＲ_16-iとに
応じ、図１６〜図１９に示される論理に従ってタップ係
数ＳＥＬ_i を出力する。タップ係数発生回路４１₈ は、
出力値ＳＨＲ₁₆，ＳＨＲ₁₇とに応じ、図２０に示される
論理に従ってタップ係数ＳＥＬ₈ を発生する。このオー
バサンプルディジタルフィルタの実質的なタップ数は６
７であり。タップ係数発生回路４１_i で発生するタップ
係数は６４（＝ｎ×２ｍ）である。残り３（＝ｐ）個の
タップ係数は、タップ係数発生回路４１₈ が発生する。
タップ係数ＳＥＬ_i とＳＥＬ₈ とは、加算回路４２に与
えられる。加算回路４２では、クロック信号ｃｌｋの４
倍の周波数のオーバサンプリング周波数のクロックｃｌ
ｋｘ４で動作し、タップ係数発生回路４１から出力され
るタップ係数ＳＥＬ₀ 〜ＳＥＬ₈ を加算し、出力データ
ｏｕｔを図示しないＤ／Ａ変換回路に出力する。以上の
ように、この第４の実施形態のオーバサンプルディジタ
ルフィルタには、次の（１０）〜（１２）のような利点
がある。The shift register 40 operates on the input data in in the same manner as in the second embodiment. Tap coefficient generating circuit 42 _i, the timing signal T [3: 0] state and _{D-FF40 i, 40 i +} 1, 40 15-i, 40 16-i output value SHR _i of, SHR _i + 1, SHR _15-i, depending on the SHR _16-i, and outputs the tap coefficients SEL _i in accordance with the logic shown in FIGS. 16 to 19. Tap coefficient generating circuit 41 _8,
According to the output values SHR ₁₆ and SHR ₁₇ , a tap coefficient SEL ₈ is generated according to the logic shown in FIG. The actual number of taps of this oversampled digital filter is 6
7 The tap coefficient generated by the tap coefficient generation circuit 41 _i is 64 (= n × 2m). The remaining 3 (= p) pieces of tap coefficients, the tap coefficient generation circuit 41 ₈ is generated.
The tap coefficients SEL _i and SEL ₈ are provided to the adding circuit 42. In the adder circuit 42, the clock signal clk 4
Clock cl of double frequency oversampling frequency
It operates at k × ₄ , adds tap coefficients SEL _{0 to} SEL ₈ output from the tap coefficient generation circuit 41, and outputs output data out to a D / A conversion circuit (not shown). As described above, the oversampled digital filter according to the fourth embodiment has the following advantages (10) to (12).

【００３８】（１０） 入力データｉｎを生成したサン
プルクロックと同じ周波数のクロックｃｌｋのタイミン
グで動作する１８段のシフトレシジスタ４０と、該シフ
トレジスタ４０中の４個のＤ−ＦＦ４０_i ，４０_i+1 ，
４０_16-i，４０_15-iの出力値ＳＨＲ_i ，ＳＨＲ_i+1 ，Ｓ
ＨＲ_16-i，ＳＨＲ_15-iに応じて、クロックｃｌｋの１周
期を４分割した幅のパルスを持つ位相の異なる４つのタ
イミング信号Ｔ［３：０］で設定されるオーバサンプリ
ングのタイミングで、タップ係数を発生して出力する７
個のタップ係数発生回路４１_i と、２個のＤ−ＦＦ４０
₁₇，４０₁₆の出力値ＳＨＲ₁₆，ＳＨＲ₁₇に応じ、タイミ
ング信号Ｔ［３：０］で設定されるオーバサンプリング
のタイミングで、タップ係数ＳＥＬ₈ を発生して出力す
る１個のタップ係数発生回路４１₈ と、クロックｃｌｋ
の４倍の周波数のクロックｃｌｋｘ４で動作する加算回
路４２とを設けたので、加算回路４２で必要となる２入
力加算回路の数を減らすことができ、ディジタルフィル
タの回路構成が簡単になるという利点がある。 （１１） オーバサンプリング数がｎ倍の場合、Ｄ−Ｆ
Ｆの個数を（ｎ分の１＋１）に減らすことができ、ディ
ジタルフィルタの回路構成が簡単になるという利点があ
る。 （１２） 図２中の補間回路１が不要になり、ディジタ
ルフィルタの回路構成が簡単になるという利点がある。 なお、本発明は、上記実施形態に限定されず種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。[0038] (10) a shift Residencial register 40 of 18 stages which operates at the timing of the clock clk having the same frequency as the sample clock which generated the input data in, 4 pieces of D-FF 40 _i in the shift register 40, 40 _{i +1} ,
The output values SHR _i , SHR _{i + 1} , S of 40 _16-i and 40 _15-i
In accordance with HR _16-i and SHR _15-i , at the timing of oversampling set by four timing signals T [3: 0] having different phases and having a pulse having a width obtained by dividing one cycle of the clock clk into four, Generate and output tap coefficients 7
Tap coefficient generation circuits 41 _i and two D-FFs 40
One tap coefficient generation circuit for generating and outputting a tap coefficient SEL ₈ at the timing of oversampling set by the timing signal T [3: 0] in accordance with the output values SHR ₁₆ and SHR ₁₇ of the signals ₁₇ and 40 ₁₆ 41 and _8, the clock clk
Since the addition circuit 42 that operates with the clock clkx4 having a frequency four times as large as the above is provided, the number of 2-input addition circuits required in the addition circuit 42 can be reduced, and the circuit configuration of the digital filter is simplified. There is. (11) When the number of oversampling is n times, DF
There is an advantage that the number of F can be reduced to (1 / n + 1), and the circuit configuration of the digital filter is simplified. (12) There is an advantage that the interpolation circuit 1 in FIG. 2 becomes unnecessary and the circuit configuration of the digital filter is simplified. Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications.

【００３９】（ａ） 第１の実施形態では、ｎ＝４及び
ｍ＝８として、オーバサンプリング周波数が４倍でタッ
プ数が６４の挿入型のオーバサンプルディジタルフィル
タについて説明しているが、他のｎ，ｍが他の自然数の
場合でも、２ｍ個のＤ−ＦＦ１０₀ 〜１０_2m-1と、ｍ個
のタップ係数発生回路１１₀ 〜１１_m-1 と、クロックｃ
ｌｋｘ４で動作する加算回路１２を採用することで、上
記実施形態と同様の効果が得られる。 （ｂ） 第２の実施形態では、ｎ＝４及びｍ＝８とし
て、オーバサンプリング周波数が４倍でタップ数が６４
の保持型のオーバサンプルディジタルフィルタについて
説明しているが、他のｎ，ｍが他の自然数の場合でも、
（２ｍ＋１）個のＤ−ＦＦ２０₀ 〜２０_2mと、ｍ個のタ
ップ係数発生回路２１₀ 〜２１_m-1 と、クロックｃｌｋ
ｘ４で動作する加算回路２２を採用することで、上記実
施形態と同様の効果が得られる。 （ｃ） 第３の実施形態では、ｎ＝４、ｍ＝８として、
オーバサンプリング周波数が４倍でタップ数が６７の挿
入型のオーバサンプルディジタルフィルタについて説明
しているが、他のｎ，ｍが他の自然数の場合でも、（２
ｍ＋１）個のＤ−ＦＦ３０₀ 〜３０_2mと、（ｍ＋１）個
のタップ係数発生回路３１₀ 〜３１_m と、クロックｃｌ
ｋｘ４で動作する加算回路３２を採用することで、上記
実施形態と同様の効果が得られる。 （ｄ） 第４の実施形態では、ｎ＝４及びｍ＝８とし
て、オーバサンプリング周波数が４倍でタップ数が６７
の保持型のオーバサンプルディジタルフィルタについて
説明しているが、他のｎ，ｍが他の自然数の場合でも、
（２ｍ＋２）個のＤ−ＦＦ４０₀ 〜４０_2m+1と、（ｍ＋
１）個のタップ係数発生回路４１₀ 〜４１_m と、クロッ
クｃｌｋｘ４で動作する加算回路４２を採用すること
で、上記実施形態と同様の効果が得られる。(A) In the first embodiment, an insertion type oversampling digital filter having n = 4 and m = 8, the oversampling frequency is four times, and the number of taps is 64 is described. n, even when m is other natural numbers, and the 2m _{D-FF10 0 ~10 2m-1} , and m-number of tap coefficients generator 11 ₀ to 11 _m-1, a clock c
By employing the addition circuit 12 operating at lkx4, the same effect as in the above embodiment can be obtained. (B) In the second embodiment, n = 4 and m = 8, the oversampling frequency is four times, and the number of taps is 64.
Is described, but even if other n and m are other natural numbers,
(2m + 1) and the number of D-FF20 ₀ ~20 _2m, and m-number of tap coefficients generator 21 ₀ ~21 _m-1, the clock clk
By employing the addition circuit 22 operating at x4, the same effect as in the above embodiment can be obtained. (C) In the third embodiment, n = 4 and m = 8,
The insertion type oversampling digital filter having an oversampling frequency of 4 and the number of taps of 67 has been described. However, even when other n and m are other natural numbers, (2)
m + 1) and the number of D-FF30 ₀ ~30 _2m, and (m + 1) of the tap coefficient generation circuit 31 ₀ to 31 _m, a clock cl
By employing the addition circuit 32 operating at k × 4, the same effect as in the above embodiment can be obtained. (D) In the fourth embodiment, n = 4 and m = 8, the oversampling frequency is four times, and the number of taps is 67.
Is described, but even if other n and m are other natural numbers,
And (2m + 2) number of _{D-FF40 0 ~40 2m + 1} , (m +
By adopting 1) tap coefficient generation circuits 41 _{0 to} 41 _m and the addition circuit 42 operated by the clock clkx4, the same effect as the above embodiment can be obtained.

【００４０】（ｅ） 第１及び第３の実施形態では、１
ビットの入力データｉｎを入力する例を説明している
が、２ビット以上のデータを入力する場合には、シフト
レジスタ１０，３０を入力データのビット数と同じ構成
とし、タップ係数発生部１１，３１中のタップ係数発生
回路で、２個のシフトレジスタの出力値に応じたタップ
係数を選択するようにすればよい。 （ｆ） 第２及び第４の実施形態では、１ビットの入力
データｉｎを入力する例を説明しているが、２ビット以
上のデータを入力する場合には、シフトレジスタ２０，
４０を入力データのビット数と同じ構成とし、タップ係
数発生部２１，４１中のタップ係数発生回路で、４個の
シフトレジスタの出力値に応じたタップ係数を選択する
ようにすればよい。 （ｇ） 第１から第４の実施形態では、４ビットの信号
でタイミング信号Ｔ［３：０］を構成したが、オーバサ
ンプリング周波数を４分割したパルス幅を持ち、４つの
位相を表現する信号であればよく、例えば、２ビットで
“００”“０１”“１０”“１１”を表現するようにし
てもよい。(E) In the first and third embodiments, 1
Although an example of inputting bit input data in is described, when inputting data of 2 bits or more, the shift registers 10 and 30 have the same configuration as the number of bits of the input data, and the tap coefficient generators 11 and The tap coefficient generation circuit in 31 may select a tap coefficient according to the output values of the two shift registers. (F) In the second and fourth embodiments, an example is described in which 1-bit input data in is input. However, when inputting data of 2 bits or more, the shift register 20 is used.
40 may have the same configuration as the number of bits of the input data, and the tap coefficient generating circuits in the tap coefficient generating sections 21 and 41 may select tap coefficients according to the output values of the four shift registers. (G) In the first to fourth embodiments, the timing signal T [3: 0] is configured by a 4-bit signal. However, a signal having a pulse width obtained by dividing the oversampling frequency into four and representing four phases is provided. For example, “00”, “01”, “10”, and “11” may be expressed by two bits.

【００４１】[0041]

【発明の効果】以上詳細に説明したように、第１の発明
によれば、サンプリングクロックと同じ周波数の第１の
クロックに同期してシフト動作を行う２ｍ個のラッチ回
路をもつシフトレジスタと、タイミング信号で設定され
た期間毎にシフトレジスタの２ｍ個の出力値のうちの２
個の出力値を取り込み、タップ係数をオーバサンプリン
グ周波数でそれぞれ発生するｍ個のタップ係数発生回路
と、オーバサンプリング周波数と同じ周波数の第２のク
ロックで動作し、ｍ個のタップ係数の和を求める加算回
路とで、オーバサンプルディジタルフィルタを構成した
ので、加算回路に２入力加算回路の数を減じると共に、
シフトレジスタにおけるラッチ回路の数を減じることが
でき、ハードウエア構成を簡素化できる。第２の発明に
よれば、サンプリングクロックと同じ周波数の第１のク
ロックに同期してシフト動作を行う（２ｍ＋１）個のラ
ッチ回路をもつシフトレジスタと、タイミング信号で設
定された期間毎にシフトレジスタの（２ｍ＋１）個の出
力値のうちの４個の出力値を取り込み、タップ係数をオ
ーバサンプリング周波数でそれぞれ発生するｍ個のタッ
プ係数発生回路と、オーバサンプリング周波数と同じ周
波数の第２のクロックで動作し、ｍ個のタップ係数の和
を求める加算回路とで、オーバサンプルディジタルフィ
ルタを構成したので、加算回路に２入力加算回路の数を
減じると共に、シフトレジスタにおけるラッチ回路の数
を減じることができ、ハードウエア構成を簡素化でき
る。As described in detail above, according to the first invention, a shift register having 2m latch circuits for performing a shift operation in synchronization with a first clock having the same frequency as a sampling clock; For every period set by the timing signal, 2 of the 2m output values of the shift register are output.
T output coefficients, the tap coefficients are generated at m over-sampling frequencies, and a second clock having the same frequency as the over-sampling frequency is operated to obtain the sum of m tap coefficients. Since the oversampling digital filter is constituted by the adding circuit, the number of the two-input adding circuits is reduced in the adding circuit.
The number of latch circuits in the shift register can be reduced, and the hardware configuration can be simplified. According to the second aspect, the shift register having (2m + 1) latch circuits that perform the shift operation in synchronization with the first clock having the same frequency as the sampling clock, and the shift register for each period set by the timing signal Of the (2m + 1) output values, and m tap coefficient generating circuits for generating tap coefficients at the oversampling frequency, respectively, and a second clock having the same frequency as the oversampling frequency. Since the oversampled digital filter is constituted by the operating circuit and the adding circuit for obtaining the sum of the m tap coefficients, the number of 2-input adding circuits can be reduced in the adding circuit, and the number of latch circuits in the shift register can be reduced. And the hardware configuration can be simplified.

【００４２】第３の発明によれば、サンプリングクロッ
クと同じ周波数の第１のクロックに同期してシフト動作
を行う（２ｍ＋１）個のラッチ回路をもつシフトレジス
タと、タイミング信号で設定された期間毎にシフトレジ
スタの（２ｍ＋１）個の出力値のうちの２個の出力値を
取り込み、タップ係数をオーバサンプリング周波数でそ
れぞれ発生するｍ個の第１のタップ係数発生回路と、第
２のタップ係数発生回路と、オーバサンプリング周波数
と同じ周波数の第２のクロックで動作し、（ｍ＋１）個
のタップ係数の和を求める加算回路とで、オーバサンプ
ルディジタルフィルタを構成したので、加算回路に２入
力加算回路の数を減じると共に、シフトレジスタにおけ
るラッチ回路の数を減じることができ、ハードウエア構
成を簡素化できる。第４の発明によれば、サンプリング
クロックと同じ周波数の第１のクロックに同期してシフ
ト動作を行う（２ｍ＋２）個のラッチ回路をもつシフト
レジスタと、タイミング信号で設定された期間毎にシフ
トレジスタの（２ｍ＋２）個の出力値のうちの４個の出
力値を取り込み、タップ係数をオーバサンプリング周波
数でそれぞれ発生するｍ個の第１のタップ係数発生回路
と、第２のタップ係数発生回路と、オーバサンプリング
周波数と同じ周波数の第２のクロックで動作し、（ｍ＋
１）個のタップ係数の和を求める加算回路とで、オーバ
サンプルディジタルフィルタを構成したので、加算回路
に２入力加算回路の数を減じると共に、シフトレジスタ
におけるラッチ回路の数を減じることができ、ハードウ
エア構成を簡素化できる。According to the third aspect, a shift register having (2m + 1) latch circuits for performing a shift operation in synchronization with the first clock having the same frequency as the sampling clock, and for each period set by the timing signal And m first tap coefficient generation circuits for taking in two output values of the (2m + 1) output values of the shift register and generating tap coefficients at an oversampling frequency, respectively, and a second tap coefficient generation circuit. Since the oversampling digital filter is composed of a circuit and an addition circuit that operates with the second clock having the same frequency as the oversampling frequency and obtains the sum of the (m + 1) tap coefficients, the addition circuit has a two-input addition circuit. And the number of latch circuits in the shift register can be reduced, and the hardware configuration can be simplified. According to the fourth aspect, a shift register having (2m + 2) latch circuits that performs a shift operation in synchronization with the first clock having the same frequency as the sampling clock, and a shift register for each period set by the timing signal M first tap coefficient generators that take in four output values of the (2m + 2) output values and generate tap coefficients at an oversampling frequency, and a second tap coefficient generator, It operates with the second clock having the same frequency as the oversampling frequency, and (m +
1) Since an oversampling digital filter is formed by an addition circuit for obtaining the sum of tap coefficients, the number of 2-input addition circuits in the addition circuit can be reduced, and the number of latch circuits in the shift register can be reduced. The hardware configuration can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態を示すオーバサンプル
ディジタルフィルタの構成図である。FIG. 1 is a configuration diagram of an oversampled digital filter according to a first embodiment of the present invention.

【図２】従来のオーバサンプルディジタルフィルタの一
例を示す構成図である。FIG. 2 is a configuration diagram illustrating an example of a conventional oversampled digital filter.

【図３】タップ係数６４の場合の加算回路４の概要を示
す構成図である。FIG. 3 is a configuration diagram showing an outline of an addition circuit 4 in the case of a tap coefficient 64;

【図４】タップ係数のメモリを示す図である。FIG. 4 is a diagram showing a memory of tap coefficients;

【図５】図１の動作例を示すタイムチャートである。FIG. 5 is a time chart illustrating an operation example of FIG. 1;

【図６】図１中のタップ係数発生部１１の動作の論理を
示す図である。6 is a diagram showing the logic of the operation of the tap coefficient generator 11 in FIG.

【図７】本発明の第２の実施形態を示すオーバサンプル
ディジタルフィルタの構成図である。FIG. 7 is a configuration diagram of an oversampled digital filter according to a second embodiment of the present invention.

【図８】タップ係数のメモリを示す図である。FIG. 8 is a diagram showing a memory of tap coefficients;

【図９】図７中のタップ係数発生部２１の動作の論理
（その１）を示す図である。9 is a diagram illustrating a logic (part 1) of an operation of the tap coefficient generation unit 21 in FIG.

【図１０】図７中のタップ係数発生部２１の動作の論理
（その２）を示す図である。FIG. 10 is a diagram showing a logic (part 2) of an operation of the tap coefficient generator 21 in FIG. 7;

【図１１】図７中のタップ係数発生部２１の動作の論理
（その３）を示す図である。11 is a diagram illustrating a logic (part 3) of an operation of the tap coefficient generator 21 in FIG. 7;

【図１２】図７中のタップ係数発生部２１の動作の論理
（その４）を示す図である。12 is a diagram illustrating a logic (part 4) of an operation of the tap coefficient generation unit 21 in FIG. 7;

【図１３】本発明の第３の実施形態を示すオーバサンプ
ルディジタルフィルタの構成図である。FIG. 13 is a configuration diagram of an oversampled digital filter according to a third embodiment of the present invention.

【図１４】図１３中のタップ係数発生部３１の動作の論
理を示す図である。14 is a diagram showing the logic of the operation of the tap coefficient generator 31 in FIG.

【図１５】本発明の第４の実施形態を示すオーバサンプ
ルディジタルフィルタの構成図である。FIG. 15 is a configuration diagram of an oversampled digital filter according to a fourth embodiment of the present invention.

【図１６】図１５中のタップ係数発生部４１の動作の論
理（その１）を示す図である。16 is a diagram illustrating a logic (part 1) of an operation of the tap coefficient generation unit 41 in FIG.

【図１７】図１５中のタップ係数発生部４１の動作の論
理（その２）を示す図である。17 is a diagram illustrating a logic (part 2) of an operation of the tap coefficient generator 41 in FIG.

【図１８】図１５中のタップ係数発生部４１の動作の論
理（その３）を示す図である。18 is a diagram illustrating a logic (part 3) of an operation of the tap coefficient generator 41 in FIG.

【図１９】図１５中のタップ係数発生部４１の動作の論
理（その４）を示す図である。19 is a diagram illustrating a logic (part 4) of an operation of the tap coefficient generation unit 41 in FIG.

【図２０】図１５中のタップ係数発生部４１の動作の論
理（その５）を示す図である。20 is a diagram illustrating a logic (No. 5) of an operation of the tap coefficient generation unit 41 in FIG.

【符号の説明】[Explanation of symbols]

１０，２０，３０，４０シフトレジスタ １０₀ 〜１０₁₅，２０₀ 〜２０₁₆，３０₀ 〜３０₁₆，４
０₀ 〜４０₁₇Ｄ−ＦＦ １１，２１，３１，４１タップ係数発生部 １１₀ 〜１１₇ ，２１₀ 〜２１₇ ，３１₀ 〜３１₈ ，４
１₀ 〜４１₈タップ係数発生回路 １２，２２，３２，４２加算回路10, 20, 30, 40 shift registers 10 ₀ to 10 ₁₅ , 20 _{0 to} 20 ₁₆ , 30 ₀ to 30 ₁₆ , 4
₀ 0 ~40 ₁₇ D-FF 11,21,31,41 tap coefficient generator 11 _{0-11 7,} 21 _{0-21 7,} 31 _{0-31 8,} 4
1 _{0-41 8} tap coefficients generator 12, 22, 32, 42 adder circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 サンプリングクロックを用いて生成され
た入力データを入力し、該入力データに対して該サンプ
リングクロックのｎ（ｎは、２以上の自然数）倍の周波
数のオーバサンプリング周波数でサンプリングし、ｎ×
２ｍ（ｍは、自然数）のタップ数でフィルタリングする
オーバサンプルディジタルフィルタにおいて、 前記サンプリングクロックと同じ周波数の第１のクロッ
クに同期してシフト動作を行い、順次入力される前記入
力データをシリアルに格納する縦続接続された２ｍ個の
ラッチ回路を持ち、該各ラッチ回路が格納した値をパラ
レルにタップ出力するシフトレジスタと、 前記サンプリングクロックの１周期をｎ個に分割した期
間を設定するタイミング信号を入力し、該タイミング信
号で設定された期間毎に前記シフトレジスタの２ｍ個の
出力値のうちの２個の出力値を取り込み、該タイミング
信号と該２個の出力値とに対応したタップ係数を前記オ
ーバサンプリング周波数でそれぞれ発生するｍ個のタッ
プ係数発生回路と、 前記オーバサンプリング周波数と同じ周波数の第２のク
ロックで動作し、前記ｍ個のタップ係数発生回路から与
えられたｍ個のタップ係数の和を求める加算回路とを、 備えたことを特徴とするオーバサンプルディジタルフィ
ルタ。1. An input data generated by using a sampling clock is input, and the input data is sampled at an oversampling frequency n times (n is a natural number of 2 or more) times the sampling clock, nx
In an oversampled digital filter for filtering with a tap number of 2m (m is a natural number), a shift operation is performed in synchronization with a first clock having the same frequency as the sampling clock, and the input data sequentially input is stored serially. A shift register that has 2m latch circuits connected in cascade and that tap-outputs the values stored in the respective latch circuits in parallel; and a timing signal that sets a period obtained by dividing one cycle of the sampling clock into n. Input, takes in two output values of the 2m output values of the shift register for each period set by the timing signal, and calculates tap coefficients corresponding to the timing signal and the two output values. M tap coefficient generation circuits respectively generated at the oversampling frequency; An adder circuit that operates with a second clock having the same frequency as the sampling frequency and obtains a sum of m tap coefficients provided from the m tap coefficient generator circuits. filter. 【請求項２】 サンプリングクロックを用いて生成され
た入力データを入力し、該入力データに対して該サンプ
リングクロックのｎ（ｎは、２以上の自然数）倍の周波
数のオーバサンプリング周波数でサンプリングし、ｎ×
２ｍ（ｍは、自然数）のタップ数でフィルタリングする
オーバサンプルディジタルフィルタにおいて、 前記サンプリングクロックと同じ周波数の第１のクロッ
クに同期してシフト動作を行い、順次入力される前記入
力データをシリアルに格納する縦続接続された（２ｍ＋
１）個のラッチ回路を持ち、該各ラッチ回路が格納した
値をパラレルにタップ出力するシフトレジスタと、 前記サンプリングクロックの１周期をｎ個に分割した期
間を設定するタイミング信号を入力し、該タイミング信
号で設定された期間毎に前記シフトレジスタの（２ｍ＋
１）個の出力値のうちの４個の出力値を取り込み、該タ
イミング信号と該４個の出力値とに対応したタップ係数
を前記オーバサンプリング周波数でそれぞれ発生するｍ
個のタップ係数発生回路と、 前記オーバサンプリング周波数と同じ周波数の第２のク
ロックで動作し、前記ｍ個のタップ係数発生回路から与
えられたｍ個のタップ係数の和を求める加算回路とを、 備えたことを特徴とするオーバサンプルディジタルフィ
ルタ。2. Input data generated using a sampling clock is input, and the input data is sampled at an oversampling frequency n times (n is a natural number of 2 or more) times the sampling clock. nx
In an oversampled digital filter for filtering with a tap number of 2m (m is a natural number), a shift operation is performed in synchronization with a first clock having the same frequency as the sampling clock, and the input data sequentially input is stored serially. (2m +
1) a shift register which has latch circuits and tap-outputs the values stored in the respective latch circuits in parallel, and a timing signal for setting a period obtained by dividing one cycle of the sampling clock into n; (2m +) of the shift register for each period set by the timing signal.
1) taking four output values of the output values and generating tap coefficients corresponding to the timing signal and the four output values at the oversampling frequency, respectively.
Tap coefficient generation circuits, and an addition circuit that operates with a second clock having the same frequency as the oversampling frequency and obtains the sum of m tap coefficients given from the m tap coefficient generation circuits, An oversampled digital filter, comprising: 【請求項３】 サンプリングクロックを用いて生成され
た入力データを入力し、該入力データに対して該サンプ
リングクロックのｎ（ｎは、２以上の自然数）倍の周波
数のオーバサンプリング周波数でサンプリングし、ｎ×
２ｍ（ｍは、自然数）＋ｐ（ｐは、ｎ未満の自然数）の
タップ数でフィルタリングするオーバサンプルディジタ
ルフィルタにおいて、 前記サンプリングクロックと同じ周波数の第１のクロッ
クに同期してシフト動作を行い、順次入力される前記入
力データをシリアルに格納する縦続接続された（２ｍ＋
１）個のラッチ回路を持ち、該各ラッチ回路が格納した
値をパラレルにタップ出力するシフトレジスタと、 前記サンプリングクロックの１周期をｎ個に分割した期
間を設定するタイミング信号を入力し、該タイミング信
号で設定された期間毎に前記シフトレジスタの（２ｍ＋
１）個の出力値のうちの２個の出力値を取り込み、該タ
イミング信号と該２個の出力値とに対応したタップ係数
を前記オーバサンプリング周波数でそれぞれ発生するｍ
個の第１のタップ係数発生回路と、 前記ダイミング信号を入力し、該ダイミング信号で設定
された期間毎に前記シフトレジスタの（２ｍ＋１）個の
出力値のうちの１個の出力値を取り込み、該タイミング
信号と該１個の出力値とに対応したタップ係数を前記オ
ーバサンプリング周波数で発生する１個の第２のタップ
係数発生回路と、 前記オーバサンプリング周波数と同じ周波数の第２のク
ロックで動作し、前記第１及び第２のタップ係数発生回
路から与えられた（ｍ＋１）個のタップ係数の和を求め
る加算回路とを、 備えたことを特徴とするオーバサンプルディジタルフィ
ルタ。3. Input data generated by using a sampling clock is input, and the input data is sampled at an oversampling frequency n times (n is a natural number of 2 or more) times the sampling clock, nx
In an oversampled digital filter for filtering with a tap number of 2m (m is a natural number) + p (p is a natural number less than n), a shift operation is performed in synchronization with a first clock having the same frequency as the sampling clock, and The cascade-connected (2m +
1) a shift register which has latch circuits and tap-outputs the values stored in the respective latch circuits in parallel, and a timing signal for setting a period obtained by dividing one cycle of the sampling clock into n; (2m +) of the shift register for each period set by the timing signal.
1) fetching two output values of the output values, and generating tap coefficients corresponding to the timing signal and the two output values at the oversampling frequency, respectively.
The first tap coefficient generation circuit, and the dimming signal, and takes in one output value of the (2m + 1) output values of the shift register every period set by the dimming signal. One second tap coefficient generation circuit for generating a tap coefficient corresponding to the timing signal and the one output value at the oversampling frequency; and operating with a second clock having the same frequency as the oversampling frequency. An adder circuit for obtaining a sum of (m + 1) tap coefficients provided from the first and second tap coefficient generator circuits. 【請求項４】 サンプリングクロックを用いて生成され
た入力データを入力し、該入力データに対して該サンプ
リングクロックのｎ（ｎは、２以上の自然数）倍の周波
数のオーバサンプリング周波数でサンプリングし、ｎ×
２ｍ（ｍは、自然数）＋ｐ（ｐは、ｎ未満の自然数）の
タップ数でフィルタリングするオーバサンプルディジタ
ルフィルタにおいて、 前記サンプリングクロックと同じ周波数の第１のクロッ
クに同期してシフト動作を行い、順次入力される前記入
力データをシリアルに格納する縦続接続された（２ｍ＋
２）個のラッチ回路を持ち、該各ラッチ回路が格納した
値をパラレルにタップ出力するシフトレジスタと、 前記サンプリングクロックの１周期をｎ個に分割した期
間を設定するタイミング信号を入力し、該タイミング信
号で設定された期間毎に前記シフトレジスタの（２ｍ＋
２）個の出力値のうちの４個の出力値を取り込み、該タ
イミング信号と該４個の出力値とに対応したタップ係数
を前記オーバサンプリング周波数でそれぞれ発生するｍ
個の第１のタップ係数発生回路と、 前記ダイミング信号を入力し、該ダイミング信号で設定
された期間毎に前記シフトレジスタの（２ｍ＋２）個の
出力値のうちの２個の出力値を取り込み、該タイミング
信号と該２個の出力値とに対応したタップ係数を前記オ
ーバサンプリング周波数で発生する１個の第２のタップ
係数発生回路と、 前記オーバサンプリング周波数と同じ周波数の第２のク
ロックで動作し、前記第１及び第２のタップ係数発生回
路から与えられた（ｍ＋１）個のタップ係数の和を求め
る加算回路とを、 備えたことを特徴とするオーバサンプルディジタルフィ
ルタ。4. Input data generated using a sampling clock is input, and the input data is sampled at an oversampling frequency n times (n is a natural number of 2 or more) times the sampling clock, nx
In an oversampled digital filter for filtering with a tap number of 2m (m is a natural number) + p (p is a natural number less than n), a shift operation is performed in synchronization with a first clock having the same frequency as the sampling clock, and The cascade-connected (2m +
2) a shift register having two latch circuits and tap-outputting the values stored in each of the latch circuits in parallel, and a timing signal for setting a period obtained by dividing one cycle of the sampling clock into n, and (2m +) of the shift register for each period set by the timing signal.
2) taking four output values of the output values and generating tap coefficients corresponding to the timing signal and the four output values at the oversampling frequency, respectively.
The first tap coefficient generation circuit, the dimming signal, and taking in two output values of the (2m + 2) output values of the shift register for each period set by the dimming signal; One second tap coefficient generating circuit for generating tap coefficients corresponding to the timing signal and the two output values at the oversampling frequency, and operating with a second clock having the same frequency as the oversampling frequency An adder circuit for obtaining a sum of (m + 1) tap coefficients provided from the first and second tap coefficient generator circuits.