WO2005002051A1 - Digital filter - Google Patents

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WO2005002051A1
WO2005002051A1 PCT/JP2004/003690 JP2004003690W WO2005002051A1 WO 2005002051 A1 WO2005002051 A1 WO 2005002051A1 JP 2004003690 W JP2004003690 W JP 2004003690W WO 2005002051 A1 WO2005002051 A1 WO 2005002051A1
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WO
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moving average
output
processing unit
average calculation
filter
Prior art date
Application number
PCT/JP2004/003690
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French (fr)
Japanese (ja)
Inventor
Yukio Koyanagi
Original Assignee
Neuro Solution Corp.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures

Definitions

  • the present invention relates to a digital filter, and more particularly to an improved technique of a FIR filter.
  • FIR Finite Impulse Response
  • This FIR filter is a type of filter that has a delay line with taps consisting of multiple delay devices, multiplies the output signal of each tap by a filter coefficient, adds the result of multiplication, and outputs the result. It has the following advantages. First, the pole of the transfer function of the FIR filter is only at the origin of the z-plane, so the circuit is always stable. Second, if the filter coefficients are symmetric, completely accurate linear phase characteristics can be realized.
  • designing a FIR filter means determining the filter coefficients so as to obtain the desired frequency characteristics.
  • an infinite impulse response is obtained based on a target frequency characteristic, and a so-called “windowing” is performed on the response to determine a finite number of filter coefficients.
  • Figure 1 is a diagram showing the configuration of a conventional FIR filter.
  • N— 1 cascaded (N— 1) D-type flip-flops 10 1 to 10
  • N— 1 D-type flip-flops
  • N- 1 D-type flip-flops
  • Adder of 1 0 —, ⁇ :! 0 3- (N-1 ) is added.
  • N multipliers and (N_1) adders are required to configure an FIR filter with N taps by hardware. Even if the circuit configuration is rationalized using the symmetry of the filter coefficients, ⁇ (N-1) / 2 + 1 ⁇ multipliers and (N-1) adders are required.
  • Windowing in the design of the FIR filter is because if the filter coefficients based on the infinite impulse response are used as they are, the number of taps becomes enormous, and an extremely large number of multipliers and adders must be provided. It is. However, in order to obtain a characteristic as close as possible to the target frequency characteristic, the filter coefficient could not be reduced unnecessarily by windowing, and the number of taps N had to be increased.
  • the conventional FIR filter has a problem that the hardware scale becomes very large. Therefore, IIR (Infinite Impulse Response), which can make the circuit size relatively small, was often used, but the phase characteristics of IIR filters are worse than those of FIR filters. There was a problem. Disclosure of the invention
  • the present invention has been made to solve such a problem, and an object of the present invention is to make it possible to configure a FIR filter that realizes favorable frequency characteristics on an extremely small hardware scale.
  • a digital filter adds or subtracts input data and previous data that is a predetermined delay before the input data.
  • the moving average calculation circuit includes: an output processing unit that switches between outputting the result of the amplitude adjustment to the next stage or feeding back the input result as its own input data; And an input processing unit for switching between inputting the data fed back from the output processing unit and inputting the data, and the moving average calculation of the m times is performed by time division multiplexing processing. .
  • a waveform which has a contact at a position where the frequency amplitude characteristic of the n-stage moving average arithmetic circuit has a local maximum value, and realizes a correction frequency amplitude characteristic having a local minimum value at the contact point.
  • An adjustment circuit is further provided, wherein the waveform adjustment circuit is cascaded to the n-stage moving average calculation circuit.
  • the waveform adjustment circuit includes: a plurality of cascade-connected delay circuits; a plurality of coefficient units connected to input / output taps of the plurality of delay circuits; And a plurality of adders connected to the output stage.
  • three coefficient units are connected to input / output taps of two sets of the delay circuits, and output data of the input / output taps are multiplied by coefficients a, b, and a.
  • the two adders connected to the output stages of the three coefficient units are configured to add and subtract the result of the multiplication and to output the result.
  • the coefficients a, b, and a are
  • the FIR filter is configured by repeatedly performing a simple moving average operation on input data.
  • the multiplier can be eliminated from the FIR filter.
  • special time division multiplexing processing is applied to the moving average calculation, the number of adders used can be significantly reduced.
  • an FIR filter having good frequency characteristics can be configured on a very small hardware scale without using a window function.
  • FIG. 1 is a diagram showing a configuration of a conventional FIR filter.
  • FIG. 2 is a diagram illustrating an example of the overall configuration of the FIR filter according to the present embodiment.
  • FIG. 3 is a diagram showing in detail the configuration of the delay processing unit in the first-stage multiplex processing unit.
  • FIG. 4 is a diagram illustrating a detailed configuration example of the input processing unit.
  • FIG. 5 is a timing chart showing each clock used in the present embodiment.
  • FIG. 6 is a diagram illustrating an operation when an impulse signal having an amplitude of “1” is input to the first-stage multiplex processing unit.
  • FIG. 7 is a diagram illustrating a detailed configuration example of the waveform adjustment unit.
  • FIG. 8 is a frequency characteristic diagram for explaining the operation of the waveform adjustment unit.
  • FIG. 9 is a diagram illustrating the frequency amplitude characteristics of the moving average operation processing unit and the frequency amplitude characteristics obtained when one to three waveform adjustment units are cascaded to the moving average operation processing unit.
  • FIG. 10 is a diagram for explaining a principle of a change in frequency characteristics obtained when a plurality of waveform adjustment units are connected in cascade.
  • FIG. 11 is a diagram illustrating filter coefficients of 107 taps that constitute the FIR filter of the present embodiment.
  • FIG. 12 is a diagram illustrating frequency characteristics of the FIR filter according to the present embodiment.
  • the inventor of the present invention focused on the fact that the convolution of the impulse response is the integration of the frequency response in the relationship between the impulse response on the time axis and the frequency characteristics on the frequency axis.
  • the filter design method described in No. 65 has already been proposed. In this method, a basic filter having a finite impulse response is synthesized on the frequency axis, and the slope of the stopband, the bandwidth of the passband, and the flatness of the passband are adjusted by coefficient calculation.
  • the method described in Japanese Patent Application No. 2003-56265 is further generalized, and the simplest moving average is repeated. It is possible to eliminate the multiplier from.
  • the bandwidth of the passband can be adjusted without using a multiplier.
  • special time-division multiplexing processing to the moving average calculation unit, it was possible to reduce the number of adders occupying a large area in the circuit configuration.
  • FIG. 2 shows the F according to the present embodiment.
  • FIG. 3 is a diagram illustrating an example of the overall configuration of an IR filter 10.
  • the FIR filter 10 of the present embodiment includes a moving average calculation processing unit 1 and a waveform adjustment unit 2.
  • the moving average calculation processing unit 1 includes n stages (n ⁇ 1) of multiplex processing units 1-2 ,..., 1- n .
  • Individual multiple processing unit 1 have 1 _ 2, ..., the interior of l _ n is the input processing unit 1 1 having a Sui tool switch function of the data, a plurality of D-type flip-flop is cascade connected It comprises a delay processing unit 12, an adder 13, a shift operation unit 14, and an output processing unit 15 having a data switch function.
  • Each multiplexing processor 1 1; 1 - 2, ⁇ , the delay amount of the delay processing unit 1 2 provided in the 1- n M l, M 2, ⁇ ⁇ ⁇ M n are all may be the same, wherein Let's assume that they are different.
  • the waveform adjustment unit 2 operates according to the clock ck of the reference frequency.
  • FIG. 2 the configurations of the input processing unit 11 and the delay processing unit 12 are shown in a simplified manner. These detailed configuration examples will be described with reference to FIGS. 3 and 4 below.
  • FIG. 3 is a diagram showing in detail the configuration of the delay processing unit 12 for the first-stage multiplex processing unit 1-i.
  • the delay processing unit 12 is configured by cascade-connecting a plurality (nine in this example) of D-type flip-flops. These D-type flip-flops operate in accordance with a quadruple clock 4 ck having a frequency four times that of the reference clock ck, and propagate input data sequentially with a delay corresponding to the quadruple clock 4 ck. .
  • First stage D-type flip-flop Dl 1 output tap and final stage D-type Off 1] and flop D 3 1 output taps are connected to respective adders 1 third input terminal.
  • the adder 13 subtracts the output data of the last stage D-type flip-flop D 31 from the output data of the first stage D-type flip-flop D 11, and outputs the result to the shift operation unit 14. To supply.
  • the shift calculator 14 adjusts the amplitude by multiplying the output data from the adder 13 by 1Z2. Here, multiplication of 1 Z 2 times is performed, but this can be handled by bit shift.
  • the data output from the shift operation unit 14 is switched by the output processing unit 15 and is supplied to the multiplex processing unit 1-2 at a certain timing and fed to the input processing unit 11 at a certain timing. Be packed.
  • the input processing unit 11 and the output processing unit 15 perform switching operation in synchronization with a switching clock ck 1 described below.
  • FIG. 4 is a diagram illustrating a detailed configuration example of the input processing unit 11.
  • FIG. 5 is a timing chart showing the reference clock ck, the quadruple clock 4 ck, and the switching clock ckl.
  • the input processing unit 11 of the present embodiment includes a D-type flip-flop 21, an inverter 22, AND gates 23 and 24, and an OR gate 25. It is configured.
  • the D-type flip-flop 21 holds and outputs the input data for the time of the switching clock ck1.
  • the switching clock c kl is a clock that becomes ⁇ N during one cycle period at a rate of once every four clocks of the quadrupled clock 4 c k.
  • the switching clock c kl is supplied to the input terminal of one AND gate 23 and supplied to the input terminal of the other AND gate 24 via the inverter 22.
  • the AND gate 23 inputs the output data of the D-type flip-flop 21 in addition to the switching clock ck1, and outputs the output data of the D-type flip-flop 21 while the switching clock ck1 is ON. Let it pass. AN of the other The D gate 24 feeds in the output data of the output processing unit 15 in addition to the switching clock ck1 passed through the inverter 22 and feeds back the input data during the period when the switching clock ck1 is FFFF. Pass the data through. The OR gate 25 passes one of the data output from the two AND gates 23 and 24 and supplies the data to the first stage D-type flip-flop D 11. The switching operation in the output processing unit 15 in FIG. 3 is performed in synchronization with the switching operation in the input processing unit 11.
  • the output processing section 1 5, during switching clock ckl is ON, you sweep rate Tsuchingu operative to provide the output data of the shift operation unit 1 4 to the next multiple processing unit 1 _ 2.
  • the switching clock ckl is OFF, the switching operation is performed so that the output data of the shift operation unit 14 is fed back to the input processing unit 11. .
  • the external input data is transmitted to the first stage. Is supplied to the D-type flip-flop D 11 of FIG. 1, and the output data of the shift operation unit 14 is supplied to the multiplex processing unit 1-2 in the next stage. During the remaining three cycles during which the switching clock ck 1 becomes FFFF, the output data of the shift operation unit 14 is fed to the first stage D-type flip-flop D 11 by feed knocking. You.
  • FIG. 6 is a diagram illustrating an operation when an impulse signal having an amplitude of “1” is input to the multiplex processing unit 1_ illustrated in FIG. In FIG.
  • the vertical axis indicates the cycle of 4 times clock 4 ck
  • the horizontal axis indicates the data holding state of each D-type flip-flop constituting the delay processing unit 12.
  • the multiplex processing unit 1 inputs one data every four clocks and outputs one moving average calculation data, during which four moving average calculations are performed. I have done it repeatedly.
  • the numerical value sequence of the output data shown in the rightmost column ⁇ 0.0625,0, -0.25,0,0.375,0, -0.25,0 , 0.06 2 5 ⁇ indicates the filter coefficient obtained as a result of repeating the moving average calculation four times.
  • This filter coefficient is equivalent to a four-stage cascade connection of a basic filter having a filter coefficient of ⁇ 0.5, 0, 0.5 ⁇ , and realizes a high-pass filter frequency characteristic. The details of this are described in Japanese Patent Application No. 2003-56265.
  • multiplexing having the delay amount d between the first stage and the last stage of the delay processing unit 12 is performed.
  • the high-pass filter configured by the processing unit is represented by “H 0 d”. If the moving average operation is repeated four times with the delay amount d, the number of D-type flip-flops used will be ⁇ 4 (d + 1) + 1 ⁇ .
  • the pass band of the filter can be adjusted by changing the delay amount d.
  • the multiplex processing unit 1 i becomes ⁇ —0.5, 0, 10.
  • the multiplex processing unit 1 i becomes ⁇ —0.5, 0, 10.
  • L 0 the low-pass filter
  • L 0 1 1 By cascade-connecting a high-pass filter and a single-pass filter appropriately in this way, the respective frequency characteristics are multiplied, and a band-pass filter having good attenuation characteristics is generated.
  • FIG. 7 is a diagram illustrating a detailed configuration example of the waveform adjustment unit 2.
  • FIG. 8 is a frequency characteristic diagram for explaining the operation of the waveform adjustment unit 2.
  • the waveform indicated by the symbol A in FIG. 8 is realized by the moving average calculation processing unit 1.
  • the original filter a digital filter that has a numerical sequence output from the multiplexing unit 1- n at the final stage as a filter coefficient when an impulse signal with amplitude "1" is input to the multiplexing unit 1-i at the first stage
  • the frequency amplitude characteristics are shown.
  • the gain is normalized (normalized) by "1" in the frequency amplitude characteristics of the original filter.
  • the stopband (the part that changes from the passband to the cutoff) is obtained.
  • Slope and pass bandwidth can be adjusted. That is, as shown by a waveform indicated by reference character C in FIG. 8, the slope can be made steep and the pass band width can be widened.
  • the frequency amplitude characteristic of the correction waveform indicated by reference sign B in FIG. 8 has a contact at a position where the maximum value is obtained in the frequency amplitude characteristic of the original waveform, and has a minimum value at the contact. is there.
  • FIG. 7 shows a configuration example for realizing such a frequency amplitude characteristic of the correction waveform.
  • the waveform adjusting unit 2 includes two cascaded sets of D-type flip-flops 3 l—i S 1 — 2 (corresponding to the delay circuit of the present invention) and each D-type flip-flop.
  • flops 3 and 1 _ i ⁇ 3 1 _ 2 of the three coefficient units, which are connected to the input and output taps 3 S- i S 2 3, connected to these three output stages of the coefficient multiplier 3 2 i to 3 2 3 is configured to include a 2 and - 2 adders 3 3- i to 3 3, which is.
  • the first adder 33_i subtracts the multiplication result of the first coefficient unit 32_2_i from the multiplication result of the second coefficient unit 32_2.
  • the second adder 3 3 2 from the subtraction result of the first adder 3 third coefficient multiplier 3 2 3 multiplication result is subtracted output.
  • the resulting waveform C can be obtained by multiplying the original waveform A in FIG. 8 by the correction waveform B.
  • the coefficient values a and b changes the slope and amplitude of the correction waveform B.
  • the coefficient values a and b be powers of two. If a power of 2, because the coefficient units 3 2- 2- 3 can be constituted by a shift operation unit.
  • Fig. 9 shows the frequency amplitude characteristics of the moving average calculation processing unit 1 (original filter) and the frequency amplitude obtained when one to three waveform adjustment units 2 are cascaded to this moving average calculation processing unit 1. It is a figure showing a characteristic.
  • 4 1 is the frequency amplitude characteristic of the original filter
  • 4 2 is Frequency amplitude characteristics obtained when one waveform adjustment unit 2 is cascaded
  • 4 3 frequency amplitude characteristics obtained when two waveform adjustment units 2 are cascaded
  • 4 4 cascade 3 waveform adjustment units 2 The frequency amplitude characteristics obtained when connected are shown below.
  • FIG. 10 is a diagram for explaining the principle of a change in frequency characteristics obtained when a plurality of waveform adjustment units 2 are cascaded. It should be noted that FIG. 10 is for explaining the basic principle, and does not match the waveform of the frequency characteristic shown in FIG.
  • FIG. 10A shows a change in the frequency amplitude characteristic when the first waveform adjustment unit 2 is cascade-connected to the moving average calculation processing unit 1.
  • A is the frequency amplitude characteristic of the moving average calculation processing unit 1
  • B is the frequency amplitude characteristic of the first waveform adjustment unit 2
  • C is the moving average calculation processing unit 1 and the first waveform.
  • the figure shows the frequency amplitude characteristics obtained when cascaded with the adjustment unit 2.
  • the new frequency amplitude characteristic C is the frequency amplitude characteristic A of the moving average arithmetic processing unit 1 and the waveform adjusting unit 2
  • FIG. 10 (b) shows the change in the frequency amplitude characteristic when the second waveform adjustment unit 2 is further cascaded.
  • a ' is the frequency amplitude characteristic when the first waveform adjustment unit 2 is connected in cascade, and is the same as the frequency amplitude characteristic C obtained in Fig. 10 (a).
  • B is the frequency amplitude characteristic of the second waveform adjustment unit 2, which is the same as that in Fig. 10 (a). is there.
  • C ′ is a new frequency amplitude characteristic obtained when the second waveform adjustment unit 2 is further connected in cascade, and has a form in which the two frequency amplitude characteristics A ′ and B are multiplied.
  • multiplex processing units l_i, 1—2 ,..., 1— such as H01 * L03 * H05 * L07 * H09 * L011 6 are cascaded to form a moving average calculation processing section 1, and one waveform adjustment section 2 is connected to this to form an FIR filter 10.
  • the waveform adjustment unit 2 outputs filter coefficients for 107 taps as shown in FIG.
  • FIG. 12 is a diagram showing frequency characteristics obtained when the filter coefficients of the 107 taps are subjected to FFT (fast Fourier transform).
  • Fig. 12 (a) shows the frequency amplitude characteristics in which the gain is expressed in a linear scale
  • Fig. 12 (b) shows the frequency amplitude characteristics in which the gain is expressed in a logarithmic scale
  • Fig. 12 (c) shows the phase characteristics. Is shown.
  • FIG. 12 it is possible to obtain an extremely good bandpass filter having a linear phase characteristic with an attenuation of 70 dB or more in the cutoff region.
  • the number of multipliers and adders required as a hardware configuration for realizing such good frequency characteristics can be extremely small. That is, although the moving average calculation processing unit 1 and the waveform adjustment unit 2 perform multiplication, the coefficients are all expressed by powers of 2, so the shift operation is sufficient, and no multiplier is required. . Also, the adder multiplexing processing unit of the six stages 1- i, 1 _ 2, ⁇ ⁇ ⁇ , requires only a total of eight one at 6 and two for the waveform adjusting section 2.
  • the moving average calculation is repeated. Since the filter coefficients are obtained by return, the number of multipliers can be zero. Furthermore, since the moving average calculation is performed by time-division multiplexing, the number of adders can be reduced to only eight. As a result, the circuit scale can be significantly reduced as a whole. Moreover, the FIR filter 10 of the present embodiment is extremely easy to design and does not require windowing. As described in detail above, according to the present embodiment, a filter is provided for each tap output of the tapped delay line.
  • the FIR filter 10 is configured using a moving average calculation processing unit 1 that repeatedly performs a simple moving average calculation. All multipliers needed to multiply the filter coefficient can be eliminated. In other words, during the moving average calculation, it is necessary to perform multiplication for amplitude adjustment, but the multiplication can be realized by pit shift calculation. Therefore, the moving average calculation processing unit 1 can completely eliminate the need for a multiplier.
  • the moving average processing unit 1 multiplexing processing unit 1 - I 1 _ 2, ⁇ ⁇ ⁇ , 1. , And the moving average calculation is performed four times by time division multiplexing under a 4 ⁇ clock 4 ck. Therefore, the number of adders required for performing the moving average calculation can be reduced to 14 as compared with the case of performing the normal moving average calculation. Thereby, the circuit scale of the moving average calculation processing unit 1 can be significantly reduced.
  • the waveform adjustment unit 2 is provided for adjusting the waveform of the frequency characteristic, but all the multiplications can be realized by bit shift operation. Therefore, a multiplier can be dispensed with at all in the waveform adjusting section 2 as well. Therefore, even if the FIR filter 10 including the moving average calculation processing unit 1 and the waveform adjustment unit 2 is viewed as a whole, The number of uses is zero, the number of adders used is very small, and an FIR filter 10 having an excellent frequency characteristic with an extremely small hardware scale can be configured.
  • the waveform adjustment unit 2 is provided, but this is not an essential configuration in the present invention. That is, if the target characteristic can be achieved with the frequency characteristic realized by the moving average calculation processing unit 1 depending on the application of the electronic device using the digital filter of the present embodiment, the waveform adjustment unit 2 needs to be provided. Absent.
  • the waveform adjustment unit 2 may be connected in an arbitrary number of stages when the frequency characteristics realized by the moving average calculation processing unit 1 have a narrow passband width or when the slope of the stopband is insufficient.
  • the present invention provides an FIR digital filter of a type that includes a delay line with taps composed of a plurality of delay units, multiplies the output signal of each tap by a filter coefficient, adds the multiplication results thereof, and outputs the result. Useful.

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Abstract

A digital filter has n-stage multiplex processing sections (1-1, 1-2, ..., 1-n) connected in the longitudinal way for repeating a moving average calculation m times by time division multiplex according to an m-multiplication frequency clock m*ck. In the moving average calculation, addition or subtraction is performed by an adder (13) between input data and preceding data preceding by a predetermined delay amount and the result is amplitude-adjusted by a shift calculator (14) for output. The simple moving average calculation is repeatedly performed to the input data, thereby constituting the FIR filter (10). This can eliminate a multiplier conventionally required for multiplying the filter coefficient for each tap output of the tap-equipped delay line. Moreover, by performing the moving average calculation m times by time division multiplex, it is also possible to significantly reduce the number of uses of the adder.

Description

明 細 書 デジタルフィルタ 技術分野  Description Digital filter Technical field
本発明はデジタルフィルタに関し、 特に F I Rフィルタの改良技術 に関するものである。 背景技術  The present invention relates to a digital filter, and more particularly to an improved technique of a FIR filter. Background art
デジタルフィルタの 1つの形態として、 F I R (Finite Impulse Resp onse： 有限長インパルス応答） フィルタが存在する。 この F I Rフィル 夕は、 複数の遅延器から成るタップ付き遅延線を備え、 各タップの出力 信号をそれぞれフィルタ係数により数倍した後、 それらの乗算結果を加 算して出力するタイプのフィルタであり、 次のような利点を持つ。 第 1 に、 F I Rフィルタの伝達関数の極は z平面の原点のみにあるため、 回 路は常に安定である。 第 2 に、 フィルタ係数が対称型であれば、 完全に 正確な直線位相特性を実現することができる。  One form of digital filter is a FIR (Finite Impulse Response) filter. This FIR filter is a type of filter that has a delay line with taps consisting of multiple delay devices, multiplies the output signal of each tap by a filter coefficient, adds the result of multiplication, and outputs the result. It has the following advantages. First, the pole of the transfer function of the FIR filter is only at the origin of the z-plane, so the circuit is always stable. Second, if the filter coefficients are symmetric, completely accurate linear phase characteristics can be realized.
この F I Rフィルタは、 有限時間長で表されるインパルス応答がその ままフィルタ係数となっている。 したがって、 F I Rフィルタを設計す るという ことは、 希望の周波数特性が得られるようにフィルタ係数を決 定するという ことである。 従来、 F I Rフィルタを設計する際には、 目 標とする周波数特性に基づき無限インパルス応答を求め、 これに所謂 " 窓掛け" を行う ことによって有限個のフィルタ係数を決定していた。  In this FIR filter, an impulse response represented by a finite time length is used as it is as a filter coefficient. Therefore, designing a FIR filter means determining the filter coefficients so as to obtain the desired frequency characteristics. Conventionally, when designing an FIR filter, an infinite impulse response is obtained based on a target frequency characteristic, and a so-called “windowing” is performed on the response to determine a finite number of filter coefficients.
図 1 は、 従来の F I Rフィル夕の構成を示す図である。 この図 1 に示 すように、 タップ数 （フィルタ係数の数） が N個の F I Rフィルタでは 、 縦続接続された （ N— 1 ) 個の D型フリ ップフロップ 1 0 1 ~ 1 0 1 の入出力タップから取り出した N個の信号に対し、 N個の乗算器 1 0 2 〜 1 0 2 Nでフィルタ係数をそれぞれ乗算し、 それらの乗算結果 をすベて （N— 1 ) 個の加算器 1 0 —,〜 ：！ 0 3 -(N-1)で加算する。 Figure 1 is a diagram showing the configuration of a conventional FIR filter. As shown in FIG. 1, in an FIR filter having N taps (the number of filter coefficients), (N— 1) cascaded (N— 1) D-type flip-flops 10 1 to 10 The N signals extracted from the input / output taps of No. 1 are respectively multiplied by filter coefficients by N multipliers 102 to 102N, and all the multiplication results are (N-1). Adder of 1 0 —, ~:! 0 3- (N-1 ) is added.
上記図 1 に示したように、 タップ数が N個の F I Rフィルタをハード ウェアで構成するためには、 N個の乗算器と （ N _ 1 ) 個の加算器とが 必要である。 フィルタ係数の対称性を利用して回路構成を合理化しても 、 { (N - 1 ) / 2 + 1 } 個の乗算器と （N— 1 ) 個の加算器とが必要 である。  As shown in Fig. 1 above, N multipliers and (N_1) adders are required to configure an FIR filter with N taps by hardware. Even if the circuit configuration is rationalized using the symmetry of the filter coefficients, {(N-1) / 2 + 1} multipliers and (N-1) adders are required.
F I Rフィルタの設計で窓掛けを行うのは、 無限インパルス応答によ るフィルタ係数をそのまま用いると、 タップ数が膨大となり、 非常に多 くの乗算器および加算器を設けなければならなくなってしまうからであ る。 ただし、 目標とする周波数特性にできるだけ近い特性を得るために は、 窓掛けによってフィルタ係数を無闇に減らすことができず、 タップ 数 Nは多くならざるを得なかった。  Windowing in the design of the FIR filter is because if the filter coefficients based on the infinite impulse response are used as they are, the number of taps becomes enormous, and an extremely large number of multipliers and adders must be provided. It is. However, in order to obtain a characteristic as close as possible to the target frequency characteristic, the filter coefficient could not be reduced unnecessarily by windowing, and the number of taps N had to be increased.
これに伴い、 従来の F I Rフィルタはハードウェア規模が非常に大き くなつてしまう という問題があった。 そのため、 回路規模を比較的小さ くできる I I R (Infinite Impulse Response： 無限長インパルス応答） が用いられることも多かったが、 I I Rフィルタの場合には F I Rフィ ルタに比べて位相特性が悪くなってしまうという問題があつた。 発明の開示  Accordingly, the conventional FIR filter has a problem that the hardware scale becomes very large. Therefore, IIR (Infinite Impulse Response), which can make the circuit size relatively small, was often used, but the phase characteristics of IIR filters are worse than those of FIR filters. There was a problem. Disclosure of the invention
本発明は、 このような問題を解決するために成されたものであり、 良 好な周波数特性を実現する F I Rフィル夕を極めて小さいハードウェア 規模で構成できるようにすることを目的とする。  The present invention has been made to solve such a problem, and an object of the present invention is to make it possible to configure a FIR filter that realizes favorable frequency characteristics on an extremely small hardware scale.
上記の課題を解決するために、 本発明によるデジタルフィルタは、 入 力データとそれより所定遅延量だけ前の前データとを加算もしくは減算 し振幅調整して出力する移動平均演算を m回繰り返し行う移動平均演算 回路を備え、 上記移動平均演算回路を n段縦続接続して構成したことを 特徴とする。 In order to solve the above-described problem, a digital filter according to the present invention adds or subtracts input data and previous data that is a predetermined delay before the input data. A moving average calculation circuit for repeating the moving average calculation for adjusting the amplitude and outputting the result m times, wherein the moving average calculation circuit is configured by cascading n stages.
本発明の他の態様では、 上記移動平均演算回路は、 上記振幅調整の結 果を次段に出力するか自身の入力データとしてフィードパックするかの 切り替えを行う出力処理部と、 外部からのデータを入力するか上記出力 処理部からフィードバックされたデータを入力するかの切り替えを行う 入力処理部とを備え、 上記 m回の移動平均演算を時分割多重処理により 行うようにしたことを特徴とする。  In another aspect of the present invention, the moving average calculation circuit includes: an output processing unit that switches between outputting the result of the amplitude adjustment to the next stage or feeding back the input result as its own input data; And an input processing unit for switching between inputting the data fed back from the output processing unit and inputting the data, and the moving average calculation of the m times is performed by time division multiplexing processing. .
本発明の他の態様では、 上記 n段の移動平均演算回路の周波数振幅特 性において極大値をとる位置に接点を有し、 当該接点において極小値を とる補正用の周波数振幅特性を実現する波形調整回路を更に備え、 上記 n段の移動平均演算回路に対して上記波形調整回路を縦続接続して構成 したことを特徴とする。  According to another aspect of the present invention, there is provided a waveform which has a contact at a position where the frequency amplitude characteristic of the n-stage moving average arithmetic circuit has a local maximum value, and realizes a correction frequency amplitude characteristic having a local minimum value at the contact point. An adjustment circuit is further provided, wherein the waveform adjustment circuit is cascaded to the n-stage moving average calculation circuit.
本発明の他の態様では、 上記波形調整回路は、 縦続接続された複数の 遅延回路と、 上記複数の遅延回路の入出力タップに接続された複数の係 数器と、 上記複数の係数器の出力段に接続された複数の加算器とを備え て構成されることを特徴とする。  In another aspect of the present invention, the waveform adjustment circuit includes: a plurality of cascade-connected delay circuits; a plurality of coefficient units connected to input / output taps of the plurality of delay circuits; And a plurality of adders connected to the output stage.
本発明の他の態様では、 2組の上記遅延回路の入出力タップに 3個の 上記係数器を接続し、 上記入出力タップの出力データに対して係数 a， b , aを乗算するとともに、 上記 3個の係数器の出力段に接続された 2 個の加算器で上記乗算の結果を加減算して出力するように構成し、 上記 係数 a , b， aを | b | — | 2 a | = l の関係が成り立つように設 定した （例えば、 a = 0 . 5、 b = 2 ) ことを特徴とする。  In another aspect of the present invention, three coefficient units are connected to input / output taps of two sets of the delay circuits, and output data of the input / output taps are multiplied by coefficients a, b, and a. The two adders connected to the output stages of the three coefficient units are configured to add and subtract the result of the multiplication and to output the result. The coefficients a, b, and a are | b | — | 2 a | = l is established (for example, a = 0.5, b = 2).
以上説明したように本発明によれば、 入力データに対してシンプルな 移動平均演算を繰り返し行う構成によって F I Rフィルタを構成したの で、 F I Rフィル夕から乗算器を無くすことができる。 また、 移動平均 演算に特殊な時分割多重処理を適用したので、 加算器の使用数も大幅に 削減することができる。 これにより、 窓関数を用いることなく、 良好な 周波数特性を有する F I Rフィルタを極めて小さなハードウェア規模で 構成することができる。 図面の簡単な説明 As described above, according to the present invention, the FIR filter is configured by repeatedly performing a simple moving average operation on input data. The multiplier can be eliminated from the FIR filter. In addition, since special time division multiplexing processing is applied to the moving average calculation, the number of adders used can be significantly reduced. As a result, an FIR filter having good frequency characteristics can be configured on a very small hardware scale without using a window function. Brief Description of Drawings
図 1 は、 従来の F I Rフィルタの構成を示す図である。  FIG. 1 is a diagram showing a configuration of a conventional FIR filter.
図 2は、 本実施形態による F I Rフィルタの全体構成例を示す図であ る。  FIG. 2 is a diagram illustrating an example of the overall configuration of the FIR filter according to the present embodiment.
図 3は、 1段目の多重処理部について遅延処理部の構成を詳細に示し た図である。  FIG. 3 is a diagram showing in detail the configuration of the delay processing unit in the first-stage multiplex processing unit.
図 4は、 入力処理部の詳細な構成例を示す図である。  FIG. 4 is a diagram illustrating a detailed configuration example of the input processing unit.
図 5は、 本実施形態で用いる各クロックを示すタイミングチャートで ある。  FIG. 5 is a timing chart showing each clock used in the present embodiment.
図 6 は、 1段目の多重処理部に振幅 " 1 " のインパルス信号を入力し た場合の動作を示す図である。  FIG. 6 is a diagram illustrating an operation when an impulse signal having an amplitude of “1” is input to the first-stage multiplex processing unit.
図 7 は、 波形調整部の詳細な構成例を示す図である。  FIG. 7 is a diagram illustrating a detailed configuration example of the waveform adjustment unit.
図 8は、 波形調整部の動作を説明するための周波数特性図である。 図 9は、 移動平均演算処理部の周波数振幅特性およびこの移動平均演 算処理部に対して 1 〜 3個の波形調整部を縦続接続した場合に得られる 周波数振幅特性を示す図である。  FIG. 8 is a frequency characteristic diagram for explaining the operation of the waveform adjustment unit. FIG. 9 is a diagram illustrating the frequency amplitude characteristics of the moving average operation processing unit and the frequency amplitude characteristics obtained when one to three waveform adjustment units are cascaded to the moving average operation processing unit.
図 1 0は、 複数の波形調整部を縦続接続した場合に得られる周波数特 性の変化の原理を説明するための図である。  FIG. 10 is a diagram for explaining a principle of a change in frequency characteristics obtained when a plurality of waveform adjustment units are connected in cascade.
図 1 1 は、 本実施形態の F I Rフィルタを構成する 1 0 7タップのフ ィルタ係数を示す図である。 図 1 2は、 本実施形態による F I Rフィルタの周波数特性を示す図で ある。 発明を実施するための最良の形態 FIG. 11 is a diagram illustrating filter coefficients of 107 taps that constitute the FIR filter of the present embodiment. FIG. 12 is a diagram illustrating frequency characteristics of the FIR filter according to the present embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
本発明者は、 時間軸上のインパルス応答と周波数軸上の周波数特性と の関係において、 ィ ンパルス応答の畳み込みが周波数応答の積算となる 点に着目し、 特願 2 0 0 3 - 5 6 2 6 5号に記載のフィルタ設計法を既 に提案した。 これは、 有限インパルス応答を有する基本フィルタを周波 数軸上で合成し、 係数演算により阻止域の傾斜、 通過域の帯域幅および 通過域の平坦度を調整する手法である。  The inventor of the present invention focused on the fact that the convolution of the impulse response is the integration of the frequency response in the relationship between the impulse response on the time axis and the frequency characteristics on the frequency axis. The filter design method described in No. 65 has already been proposed. In this method, a basic filter having a finite impulse response is synthesized on the frequency axis, and the slope of the stopband, the bandwidth of the passband, and the flatness of the passband are adjusted by coefficient calculation.
この手法を簡単に説明すると、 次の通りである。 まず、 所定の基本的 な数値列より成るフィルタ係数に基づき F I R演算を行う。 その後、 そ の演算データに対して、 演算前の元データとそれより所定遅延量だけ前 の前データとを加算し振幅調整して出力する移動平均演算を複数回繰り 返し行う ことによってフィルタ係数を求める。 この手法によれば、 窓掛 けの必要がなく、 減衰特性に優れ位相の直線性も有する良好なフィルタ 特性を得ることが可能である。  A brief description of this method is as follows. First, FIR calculation is performed based on a filter coefficient composed of a predetermined basic numerical sequence. Then, the filter coefficient is obtained by adding the original data before the operation and the previous data before the operation by a predetermined delay amount to the operation data, adjusting the amplitude, and repeating the moving average operation several times to output the filter coefficient. Ask. According to this method, there is no need for windowing, and good filter characteristics having excellent attenuation characteristics and linearity of phase can be obtained.
これに対して、 本実施形態では、 この特願 2 0 0 3 - 5 6 2 6 5号に 記載の手法を更に一般化し、 最もシンプルな移動平均の繰り返しを行う 構成とすることにより、 F I Rフィルタから乗算器を無くすことを可能 とした。 また、 この移動平均演算により生成されるオリジナル波形に対 して補正波形による調整を行う構成を採用することにより、 乗算器なし で通過域の帯域幅を調整することを可能とした。 さ らに、 移動平均演算 部に特殊な時分割多重処理を適用することにより、 回路構成上で大きな 面積を占める加算器を削減することも可能とした。  On the other hand, in the present embodiment, the method described in Japanese Patent Application No. 2003-56265 is further generalized, and the simplest moving average is repeated. It is possible to eliminate the multiplier from. In addition, by adopting a configuration in which the original waveform generated by the moving average calculation is adjusted by the correction waveform, the bandwidth of the passband can be adjusted without using a multiplier. In addition, by applying special time-division multiplexing processing to the moving average calculation unit, it was possible to reduce the number of adders occupying a large area in the circuit configuration.
以下に、 本実施形態の詳細を説明する。 図 2は、 本実施形態による F I Rフィルタ 1 0 の全体構成例を示す図である。 図 2 に示すように、 本 実施形態の F I Rフィルタ 1 0は、 移動平均演算処理部 1および波形調 整部 2 を備えて構成されている。 移動平均演算処理部 1 は、 n段 （ n≥ 1 ) の多重処理部 1 - 2, ···, 1— nを備えて構成されている。 個々の多重処理部 1—い 1 _2， ···， l _nの内部は、 データのスイ ツ チ機能を備えた入力処理部 1 1、 複数の D型フリ ップフロップが縦続接 続された遅延処理部 1 2、 加算器 1 3、 シフ ト演算器 1 4、 データのス イッチ機能を備えた出力処理部 1 5により構成されている。 各多重処理 部 1— 1 ; 1 — 2， ·· ·， 1— nが備える遅延処理部 1 2の遅延量 M l， M 2 ， · · · M nは、 全て同じでも構わないが、 ここでは異なっているものとす る。 Hereinafter, details of the present embodiment will be described. FIG. 2 shows the F according to the present embodiment. FIG. 3 is a diagram illustrating an example of the overall configuration of an IR filter 10. As shown in FIG. 2, the FIR filter 10 of the present embodiment includes a moving average calculation processing unit 1 and a waveform adjustment unit 2. The moving average calculation processing unit 1 includes n stages (n≥1) of multiplex processing units 1-2 ,..., 1- n . Individual multiple processing unit 1 have 1 _ 2, ..., the interior of l _ n is the input processing unit 1 1 having a Sui tool switch function of the data, a plurality of D-type flip-flop is cascade connected It comprises a delay processing unit 12, an adder 13, a shift operation unit 14, and an output processing unit 15 having a data switch function. Each multiplexing processor 1 1; 1 - 2, ···, the delay amount of the delay processing unit 1 2 provided in the 1- n M l, M 2, · · · M n are all may be the same, wherein Let's assume that they are different.
波形調整部 2は、 基準周波数のクロック c kに従って動作する。 これ に対して多重処理部 1— 1 ; 1 - 2, ·· ·， l _n内の遅延処理部 1 2は、 基 準クロック c kに比べて周波数が m倍 （m≥ l ) のクロック m ' c k ( 以下では一例として m= 4 とする） に従って動作する。 The waveform adjustment unit 2 operates according to the clock ck of the reference frequency. Multiprocessing unit contrast 1- 1; 1 - 2, ···, delay processing unit 1 2 in the l _ n, the clock m of frequency m times as compared to reference clock ck (m≥ l) 'Operates according to ck (here, m = 4 as an example).
図 2では、 入力処理部 1 1および遅延処理部 1 2 の構成を簡略化して 図示している。 これらの詳細な構成例を、 次の図 3および図 4を用いて 説明する。  In FIG. 2, the configurations of the input processing unit 11 and the delay processing unit 12 are shown in a simplified manner. These detailed configuration examples will be described with reference to FIGS. 3 and 4 below.
図 3は、 1段目の多重処理部 1 — iについて遅延処理部 1 2の構成を詳 細に示した図である。  FIG. 3 is a diagram showing in detail the configuration of the delay processing unit 12 for the first-stage multiplex processing unit 1-i.
図 3 に示すように、 遅延処理部 1 2は、 複数 （この例では 9個） の D 型フリ ップフ口ップを縦続接続して構成されている。 これらの D型フリ ップフロップは、 基準クロック c kの 4倍の周波数を有する 4倍クロッ ク 4 c kに従って動作し、 入力データを当該 4倍クロック 4 c kに相当 する時間ずつ順次遅延させて伝搬していく。  As shown in FIG. 3, the delay processing unit 12 is configured by cascade-connecting a plurality (nine in this example) of D-type flip-flops. These D-type flip-flops operate in accordance with a quadruple clock 4 ck having a frequency four times that of the reference clock ck, and propagate input data sequentially with a delay corresponding to the quadruple clock 4 ck. .
1段目の D型フリ ップフロップ D l 1 の出力タップと、 最終段の D型 フ 1〕 ップフロップ D 3 1 の出力タップとが、 それぞれ加算器 1 3の入力 端に接続されている。 加算器 1 3は、 1段目の D型フリ ップフロップ D 1 1 の出力データから、 最終段の D型フリ ップフロップ D 3 1 の出力デ 一夕を減算し、 その結果をシフ ト演算器 1 4に供給する。 First stage D-type flip-flop Dl 1 output tap and final stage D-type Off 1] and flop D 3 1 output taps are connected to respective adders 1 third input terminal. The adder 13 subtracts the output data of the last stage D-type flip-flop D 31 from the output data of the first stage D-type flip-flop D 11, and outputs the result to the shift operation unit 14. To supply.
シフ ト演算器 1 4は、 加算器 1 3からの出力データを 1 Z 2倍して振 幅を調整する。 ここでは 1 Z 2倍の乗算を行っているが、 これはビッ ト シフ トで対応することができる。 シフ ト演算器 1 4から出力されるデー タは、 出力処理部 1 5 によりスイッチングされて、 あるタイミングでは 次段の多重処理部 1— 2に供給され、 あるタイミングでは入力処理部 1 1 にフィードパックされる。 入力処理部 1 1および出力処理部 1 5は、 以 下に説明する切替クロック c k 1 に従って同期してスィ ツチング動作す る。 The shift calculator 14 adjusts the amplitude by multiplying the output data from the adder 13 by 1Z2. Here, multiplication of 1 Z 2 times is performed, but this can be handled by bit shift. The data output from the shift operation unit 14 is switched by the output processing unit 15 and is supplied to the multiplex processing unit 1-2 at a certain timing and fed to the input processing unit 11 at a certain timing. Be packed. The input processing unit 11 and the output processing unit 15 perform switching operation in synchronization with a switching clock ck 1 described below.
図 4は、 入力処理部 1 1 の詳細な構成例を示す図である。 また、 図 5 は、 基準クロック c k、 4倍クロック 4 c k、 切替クロック c k l を示 すタイミ ングチャートである。 図 4に示すように、 本実施形態の入力処 理部 1 1 は、 D型フリ ップフロップ 2 1 と、 インバー夕 2 2 と、 AND ゲート 2 3 , 2 4と、 O Rゲート 2 5 とを備えて構成されている。  FIG. 4 is a diagram illustrating a detailed configuration example of the input processing unit 11. FIG. 5 is a timing chart showing the reference clock ck, the quadruple clock 4 ck, and the switching clock ckl. As shown in FIG. 4, the input processing unit 11 of the present embodiment includes a D-type flip-flop 21, an inverter 22, AND gates 23 and 24, and an OR gate 25. It is configured.
D型フリ ップフロップ 2 1 は、 入力データを切替クロック c k 1 の時 間分だけ保持して出力する。 切替クロック c k l は、 図 5 に示すように 、 4倍クロック 4 c kの 4クロックに 1回の割合で 1サイクル期間中〇 Nとなるクロックである。 この切替クロック c k l は、 一方の ANDゲ —卜 2 3の入力端に供給されるとともに、 インバー夕 2 2 を介して他方 の ANDゲート 2 4の入力端に供給される。  The D-type flip-flop 21 holds and outputs the input data for the time of the switching clock ck1. As shown in FIG. 5, the switching clock c kl is a clock that becomes ΔN during one cycle period at a rate of once every four clocks of the quadrupled clock 4 c k. The switching clock c kl is supplied to the input terminal of one AND gate 23 and supplied to the input terminal of the other AND gate 24 via the inverter 22.
一方の ANDゲート 2 3は、 切替クロック c k 1 の他に D型フリ ップ フロップ 2 1 の出力データを入力し、 切替クロック c k 1が ONの期間 中に D型フリ ップフロップ 2 1 の出力データを通過させる。 他方の AN Dゲー ト 2 4は、 インバ一タ 2 2 を通過した切替クロック c k 1 の他に 出力処理部 1 5の出力データをフィー ドバック入力し、 切替クロック c k 1が〇 F Fの期間中に当該フィー ドバックデータを通過させる。 O R ゲート 2 5は、 2つの A N Dゲート 2 3 , 2 4から出力されるデータの 何れかを通過させ、 1段目の D型フリ ップフロップ D 1 1 に供給する。 図 3 の出力処理部 1 5 におけるスイッチング動作は、 入力処理部 1 1 におけるスイ ッチング動作と同期して行われる。 すなわち、 出力処理部 1 5は、 切替クロック c k lが O Nの期間中は、 シフ ト演算器 1 4の出 力データを次段の多重処理部 1 _ 2に供給するようにスィ ツチング動作す る。 一方、 切替クロック c k lが O F Fの期間中は、 シフ ト演算器 1 4 の出力データを入力処理部 1 1 にフィードバックするようにスィ ッチン グ動作する。 . On the other hand, the AND gate 23 inputs the output data of the D-type flip-flop 21 in addition to the switching clock ck1, and outputs the output data of the D-type flip-flop 21 while the switching clock ck1 is ON. Let it pass. AN of the other The D gate 24 feeds in the output data of the output processing unit 15 in addition to the switching clock ck1 passed through the inverter 22 and feeds back the input data during the period when the switching clock ck1 is FFFF. Pass the data through. The OR gate 25 passes one of the data output from the two AND gates 23 and 24 and supplies the data to the first stage D-type flip-flop D 11. The switching operation in the output processing unit 15 in FIG. 3 is performed in synchronization with the switching operation in the input processing unit 11. That is, the output processing section 1 5, during switching clock ckl is ON, you sweep rate Tsuchingu operative to provide the output data of the shift operation unit 1 4 to the next multiple processing unit 1 _ 2. On the other hand, while the switching clock ckl is OFF, the switching operation is performed so that the output data of the shift operation unit 14 is fed back to the input processing unit 11. .
以上のように 1段目の多重処理部 1— を構成することにより、 4つの 4倍クロック 4 c k中で切替クロック c k 1が O Nとなる 1サイクル期 間中は、 外部入力データが 1段目の D型フリ ップフロップ D 1 1 に供給 されるとともに、 シフ ト演算器 1 4の出力データが次段の多重処理部 1— 2に供給される。 また、 切替クロック c k 1が〇 F Fとなる残りの 3サイ クル期間中は、 シフ ト演算器 1 4の出力データが 1段目の D型フリ ップ フロップ D 1 1 にフィードノ ック入力される。 By configuring the first-stage multiplex processing section 1— as described above, during one cycle period in which the switching clock ck 1 is turned on in the four quadrupled clocks 4 ck, the external input data is transmitted to the first stage. Is supplied to the D-type flip-flop D 11 of FIG. 1, and the output data of the shift operation unit 14 is supplied to the multiplex processing unit 1-2 in the next stage. During the remaining three cycles during which the switching clock ck 1 becomes FFFF, the output data of the shift operation unit 14 is fed to the first stage D-type flip-flop D 11 by feed knocking. You.
このような構成により、 多重処理部 1— では、 4倍クロック 4 c kの 下で移動平均演算を 4回繰り返し行う ことができる。 通常、 4回の移動 平均演算を行うには、 加算器と乗算器とが 4個ずつ必要になる。 これに 対して、 本実施形態の多重処理部 1 iによれば、 加算器 1 3 と乗算器 （ シフ ト演算器 1 4 ) とが 1個ずつで済み、 使用数を 1 4に削減するこ とができる。 しかも、 1 Z 2倍の乗算はビッ トシフ ト演算で実現できる ので、 乗算器は全く不要である。 図 6 は、 図 3 に示す多重処理部 1 _ に対して振幅 " 1 " のインパルス 信号を入力した場合の動作を示す図である。 図 6 において、 縦軸は 4倍 クロック 4 c kのサイクルを示し、 横軸は遅延処理部 1 2 を構成する各 D型フリ ップフ口ップのデータ保持犬態を示す。 この図 6からも分かる ように、 多重処理部 1 — では、 4クロックごとに 1個のデータを入力す るとともに 1個の移動平均演算データを出力し、 その間に 4回の移動平 均演算を繰り返し行っている。 With such a configuration, the multiplex processing unit 1-can repeat the moving average calculation four times under the quadrupled clock 4 ck. Normally, four adders and four multipliers are required to perform four moving average calculations. On the other hand, according to the multiplex processing unit 1i of the present embodiment, only one adder 13 and one multiplier (shift operation unit 14) are required, and the number of uses is reduced to 14. Can be. In addition, since multiplication of 1Z times can be realized by bit shift operation, no multiplier is required. FIG. 6 is a diagram illustrating an operation when an impulse signal having an amplitude of “1” is input to the multiplex processing unit 1_ illustrated in FIG. In FIG. 6, the vertical axis indicates the cycle of 4 times clock 4 ck, and the horizontal axis indicates the data holding state of each D-type flip-flop constituting the delay processing unit 12. As can be seen from FIG. 6, the multiplex processing unit 1—inputs one data every four clocks and outputs one moving average calculation data, during which four moving average calculations are performed. I have done it repeatedly.
図 6 において、 一番右の列に示した出力データの数値列 { 0 . 0 6 2 5， 0， - 0 . 2 5 , 0 , 0 . 3 7 5， 0 , - 0 . 2 5 , 0， 0 . 0 6 2 5 } が、 4回の移動平均演算を繰り返し行った結果得られるフィルタ 係数を示している。 このフィルタ係数は、 { 0 . 5， 0， 0 . 5 } のフ ィルタ係数を有する基本フィルタを 4段縦続接続したものと等価であり 、 ハイパスフィル夕の周波数特性を実現する。 なお、 このことの詳細は 、 特願 2 0 0 3 - 5 6 2 6 5号に記載されている。  In FIG. 6, the numerical value sequence of the output data shown in the rightmost column {0.0625,0, -0.25,0,0.375,0, -0.25,0 , 0.06 2 5} indicates the filter coefficient obtained as a result of repeating the moving average calculation four times. This filter coefficient is equivalent to a four-stage cascade connection of a basic filter having a filter coefficient of {0.5, 0, 0.5}, and realizes a high-pass filter frequency characteristic. The details of this are described in Japanese Patent Application No. 2003-56265.
以下、 基準クロック c kで 1 クロック分 （= 4倍クロック 4 c kで 4 クロック分） の遅延量を dとした場合、 遅延処理部 1 2の初段と最終段 との間に遅延量 dを有する多重処理部で構成されるハイパスフィルタを " H 0 d " で表すこととする。 遅延量が dの下で移動平均演算を 4回繰 り返し行う場合、 使用する D型フリ ップフロップの数は { 4 ( d + 1 ) + 1 } 個となる。  Hereinafter, when the delay amount for one clock of the reference clock ck (= 4 clocks for the 4 × clock 4 ck) is d, multiplexing having the delay amount d between the first stage and the last stage of the delay processing unit 12 is performed. The high-pass filter configured by the processing unit is represented by “H 0 d”. If the moving average operation is repeated four times with the delay amount d, the number of D-type flip-flops used will be {4 (d + 1) + 1}.
また、 初段と最終段との間に挿入する遅延量を d とすることによ り、 周波数振幅特性の周波数軸 （周波数方向に対する周期） は l Z d となる 。 よって、 遅延量 dを変えることにより、 フィルタの通過帯域を調整す ることが可能である。  Also, by setting the amount of delay inserted between the first stage and the last stage to be d, the frequency axis (period in the frequency direction) of the frequency amplitude characteristic becomes lZd. Therefore, the pass band of the filter can be adjusted by changing the delay amount d.
なお、 図 3 に示した多重処理部 I — は、 基準クロック c kで見た場合 に初段となる D型フリ ップフロップ D 1 1〜 D 1 4 と、 最終段となる D 型フリ ップフロップ D 3 1 との間に、 基準クロック c kで 1 クロック分 の遅延量 （ d = l ) に相当する D型フリ ップフロップ D 2 1 ~D 2 4を 備えているから、 ハイパスフィルタ H 0 1 と表すことができる。 Note that the multiplex processing unit I shown in FIG. 3 has D-type flip-flops D 11 to D 14 as the first stage and D as the last stage when viewed with the reference clock ck. Since a D-type flip-flop D 21 to D 24 corresponding to a delay amount (d = l) of one reference clock ck is provided between the high-pass filter H 0 and the D-type flip-flop D 31. It can be expressed as 1.
2段目以降の多重処理部 1 _ 2， ···， 1—。についても、 1段目の多重 処理部 1— iと同様に構成する。 ただし、 上述したように遅延処理部 1 2 の遅延量 （ D型フリ ップフロップの使用数） は、 それぞれの段ごとに異 ならせても良い。 また、 加算器 1 3 において、 初段の D型フリ ップフロ ップの出力デ一夕と最終段の D型フリ ップフロップの出力データとを加 算するようにしても良い。 加算を行うようにした場合、 4回の移動平均 演算によって得られるフィルタ係数は、 ローパスフィルタの周波数特性 を実現するものとなる。 Multiple processing units 1 _ 2 ,..., 1— in the second and subsequent stages. Is configured in the same manner as the first-stage multiplex processing section 1-i. However, as described above, the delay amount (the number of D-type flip-flops used) of the delay processing unit 12 may be different for each stage. Also, the adder 13 may add the output data of the first stage D-type flip-flop and the output data of the last stage D-type flip-flop. When the addition is performed, the filter coefficients obtained by the four moving average calculations realize the frequency characteristics of the low-pass filter.
例えば、 図 3 に示した多重処理部 1— iの構成で、 加算器 1 3 において 減算ではなく加算を行うようにすると、 多重処理部 1 iは、 {— 0. 5 , 0， 一 0. 5 } のフィルタ係数を有する基本フィルタを 4段縦続接続 したものと等価となり、 口一パスフィル夕の周波数特性を実現すること ができる。 この場合は、 ローパスフィルタ L 0 1 と表すこととする。 一例として、 多重処理部 1 — い 1 _2, ·· ·, 1— nを 6段構成にし （ n = 6 ) 、 H 0 1 * L 0 3 * H 0 5 * L 0 7 * H 0 9 * L 0 1 1 のように 多重処理部 I - , 1 - 2 , · ' ·， 1— 6を縦続接続する。 このように、 ハイ パスフィルタと口一パスフィルタとを適当に組み合わせて縦続接続する ことにより、 それぞれの周波数特性が掛け合わされて、 減衰特性の良好 なバンドパスフィル夕が生成される。 For example, in the configuration of the multiplex processing unit 1-i shown in FIG. 3, if the adder 13 performs addition instead of subtraction, the multiplex processing unit 1 i becomes {—0.5, 0, 10. This is equivalent to a four-stage cascade connection of a basic filter with a filter coefficient of 5}, and the frequency characteristics of a one-pass filter can be realized. In this case, it is represented as a low-pass filter L 0 1. As an example, the multiplex processing section 1 — 1 1, 2 ,..., 1— n has a 6-stage configuration (n = 6), and H 0 1 * L 0 3 * H 0 5 * L 0 7 * H 0 9 * Multi-processing units I-, 1-2, · '·, 1 – 6 are connected in cascade like L 0 1 1. By cascade-connecting a high-pass filter and a single-pass filter appropriately in this way, the respective frequency characteristics are multiplied, and a band-pass filter having good attenuation characteristics is generated.
次に、 波形調整部 2 について説明する。 図 7は、 波形調整部 2の詳細 な構成例を示す図である。 また、 図 8は、 波形調整部 2の動作を説明す るための周波数特性図である。  Next, the waveform adjustment unit 2 will be described. FIG. 7 is a diagram illustrating a detailed configuration example of the waveform adjustment unit 2. FIG. 8 is a frequency characteristic diagram for explaining the operation of the waveform adjustment unit 2.
図 8中に符号 Aで示す波形は、 移動平均演算処理部 1 によって実現さ れるオリジナルフィルタ (初段の多重処理部 1— iに振幅 " 1 " のインパ ルス信号を入力した場合に最終段の多重処理部 1— nから出力される数値 列をフィルタ係数として持つデジタルフィルタ） の周波数振幅特性を示 している。 こ こでは、 オリジナルフィルタの周波数振幅特性においてゲ インが " 1 " で基準化 （正規化） されている。 The waveform indicated by the symbol A in FIG. 8 is realized by the moving average calculation processing unit 1. Of the original filter (a digital filter that has a numerical sequence output from the multiplexing unit 1- n at the final stage as a filter coefficient when an impulse signal with amplitude "1" is input to the multiplexing unit 1-i at the first stage) The frequency amplitude characteristics are shown. Here, the gain is normalized (normalized) by "1" in the frequency amplitude characteristics of the original filter.
このようなオリジナル波形の周波数振幅特性に対して、 図 8 中の符号 Bで示すような補正波形の周波数振幅特性をさらに掛け合わせることに より、 阻止域 （通過域から遮断域に変化する部分） の傾斜、 通過帯域幅 を調整することができる。 すなわち、 図 8中に符号 Cで示す波形のよう に、 傾斜を急峻にするとともに、 通過帯域幅を広くすることができる。 図 8 中の符号 Bで示す補正波形の周波数振幅特性は、 オリジナル波形 の周波数振幅特性において極大値をとる位置に接点を有し、 当該接点に おいて極小値をとるように成されたものである。 図 7は、 このような補 正波形の周波数振幅特性を実現するための構成例を示している。  By multiplying the frequency amplitude characteristic of such an original waveform by the frequency amplitude characteristic of the correction waveform as shown by reference symbol B in Fig. 8, the stopband (the part that changes from the passband to the cutoff) is obtained. Slope and pass bandwidth can be adjusted. That is, as shown by a waveform indicated by reference character C in FIG. 8, the slope can be made steep and the pass band width can be widened. The frequency amplitude characteristic of the correction waveform indicated by reference sign B in FIG. 8 has a contact at a position where the maximum value is obtained in the frequency amplitude characteristic of the original waveform, and has a minimum value at the contact. is there. FIG. 7 shows a configuration example for realizing such a frequency amplitude characteristic of the correction waveform.
図 7 に示すように、 波形調整部 2 は、 縦続接続された 2組の D型フ リ ップフロップ 3 l— i S 1 _ 2 (本発明の遅延回路に相当） .と、 各 D型フ リ ップフロップ 3 1 _ i〜 3 1 _ 2の入出力タップに接続された 3個の係数 器 3 S— i S 2 3と、 これら 3個の係数器 3 2 i〜 3 2 3の出力段に 接続された 2個の加算器 3 3— i〜 3 3 - 2とを備えて構成されている。 As shown in FIG. 7, the waveform adjusting unit 2 includes two cascaded sets of D-type flip-flops 3 l—i S 1 — 2 (corresponding to the delay circuit of the present invention) and each D-type flip-flop. flops 3 and 1 _ i~ 3 1 _ 2 of the three coefficient units, which are connected to the input and output taps 3 S- i S 2 3, connected to these three output stages of the coefficient multiplier 3 2 i to 3 2 3 is configured to include a 2 and - 2 adders 3 3- i to 3 3, which is.
2組の D型フリ ップフロップ 3 1— i〜 3 1— 2は、 入力データ （移動平 均演算処理部 1からの出力デ一夕） を基準クロック c kに従って kクロ ック分ずつ順次遅延させる。 こ こでの遅延量 kは、 最終段の多重処理部 1 _ nから出力される数値列のうち、 各フィルタ係数の間に挿入されてい る " 0 " の数と同数程度で調整した適当な値とする。 2 sets of D-type flip-flop 3 1-i to 3 1-2, the input data (Isseki output data from the mobile average processing unit 1) k black Tsu successively delayed by click minutes in accordance with the reference clock ck to. Delay k at here, among the numerical sequence output from the multiplexing processing unit 1 _ n of the final stage, the appropriate adjusted by the same number of about each that are inserted between the filter coefficient "0" Value.
3個の係数器 3 2— i〜 3 2 - 3は、 各 D型フリ ップフロップ 3 1 _ j ~ 3 1 _ 2の入出力タップから取り出したデータに対して、 それぞれ 1ノ 2 ， 2 , 1 Z 2 の係数を乗算する。 なお、 ここでは 1ノ 2倍および 2倍の 乗算を行っているが、 何れもビッ トシフ 卜で対応することができる。 第 1 の加算器 3 3 _ iは、 第 2の係数器 3 2— 2の乗算結果から第 1 の係 数器 3 2 _ iの乗算結果を減算する。 また、 第 2の加算器 3 3— 2は、 第 1 の加算器 3 の減算結果から第 3の係数器 3 2— 3の乗算結果を減算し て出力する。 このような構成により、 図 8 中のオリ ジナル波形 Aに対し て補正波形 Bを掛け合わせて結果波形 Cを得ることができる。 Three coefficient units 3 2-i to 3 2 - 3, to the data retrieved from the D-type flip-flop 3 1 _ j ~ 3 1 _ 2 of the input and output taps, each 1 Bruno 2 , 2, 1 Z 2 are multiplied. Here, the multiplication of 1 × 2 and 2 × is performed, but both can be handled by bit shift. The first adder 33_i subtracts the multiplication result of the first coefficient unit 32_2_i from the multiplication result of the second coefficient unit 32_2. The second adder 3 3 2 from the subtraction result of the first adder 3 third coefficient multiplier 3 2 3 multiplication result is subtracted output. With such a configuration, the resulting waveform C can be obtained by multiplying the original waveform A in FIG. 8 by the correction waveform B.
なお、 上記 3個の係数器 3 2 — i〜 3 2 — 3が持つ係数値は、 単なる一例 を示したに過ぎない。 第 1および第 3の係数器 3 2 _ ， 3 2 _ 3が持つ係 数値を a、 第 2の係数器 3 2— 2が持つ係数値 b とした場合、 I b I 一 I 2 a I = 1 の関係が成り立つように設定すれば、 周波数振幅特性の極小 値は常に " 1 " となり、 その極小値がオリ ジナルフィル夕の周波数振幅 特性の極大値 （これも " 1 " に基準化されている） と接するようにでき る。 Note that the coefficient values of the above three coefficient units 3 2 — i to 3 2 — 3 are merely examples. If the coefficient values of the first and third coefficient units 3 2 _ and 3 2 _ 3 are a and the coefficient value b of the second coefficient unit 3 2-2 is b, I b I − I 2 a I = If the relation of 1 is established, the minimum value of the frequency amplitude characteristic is always “1”, and the minimum value is the maximum value of the frequency amplitude characteristic of the original fill (this is also normalized to “1”). ).
係数値 a , bを変えると、 補正波形 Bの傾斜や振幅が変わる。 これに より、 係数値 a， bとして適当な値を設定することにより、 結果波形 C の阻止域の傾斜や通過帯域幅を微調整することができる。 ただし、 係数 値 a， bは 2のべき乗とするのが好ましい。 2のべき乗とすれば、 係数 器 3 2— 2— 3をシフ ト演算器で構成できるからである。 Changing the coefficient values a and b changes the slope and amplitude of the correction waveform B. Thus, by setting appropriate values for the coefficient values a and b, the slope of the stop band and the pass band width of the resultant waveform C can be finely adjusted. However, it is preferable that the coefficient values a and b be powers of two. If a power of 2, because the coefficient units 3 2- 2- 3 can be constituted by a shift operation unit.
また、 ここでは、 移動平均演算処理部 1 に対して 1個の波形調整部 2 を縦続接続する場合について説明しているが、 複数の波形調整部 2 を縦 続接続するようにしても良い。 図 9は、 移動平均演算処理部 1 (オリジ ナルフィルタ） の周波数振幅特性およびこの移動平均演算処理部 1 に対 して 1 ~ 3個の波形調整部 2 を縦続接続した場合に得られる周波数振幅 特性を示す図である。  Also, here, a case has been described where one waveform adjustment unit 2 is cascaded to the moving average calculation processing unit 1, but a plurality of waveform adjustment units 2 may be cascaded. Fig. 9 shows the frequency amplitude characteristics of the moving average calculation processing unit 1 (original filter) and the frequency amplitude obtained when one to three waveform adjustment units 2 are cascaded to this moving average calculation processing unit 1. It is a figure showing a characteristic.
図 9 において、 4 1 はオリジナルフィルタの周波数振幅特性、 4 2は 波形調整部 2 を 1個縦続接続した場合に得られる周波数振幅特性、 4 3 は波形調整部 2 を 2個縦続接続した場合に得られる周波数振幅特性、 4 4は波形調整部 2 を 3個縦続接続した場合に得られる周波数振幅特性を それぞれ示す。 In FIG. 9, 4 1 is the frequency amplitude characteristic of the original filter, and 4 2 is Frequency amplitude characteristics obtained when one waveform adjustment unit 2 is cascaded, 4 3 frequency amplitude characteristics obtained when two waveform adjustment units 2 are cascaded, 4 4 cascade 3 waveform adjustment units 2 The frequency amplitude characteristics obtained when connected are shown below.
この図 9に示すように、 移動平均演算処理部 1 に対して接続する波形 調整部 2の段数を多くすることにより、 通過帯域幅がより広くて阻止域 の傾斜もより急峻なフィルタ特性を得ることができる。  As shown in Fig. 9, by increasing the number of stages of the waveform adjustment unit 2 connected to the moving average calculation processing unit 1, a filter characteristic with a wider pass band width and a steeper slope of the stop band is obtained. be able to.
図 1 0は、 複数の波形調整部 2 を縦続接続した場合に得られる周波数 特性の変化の原理を説明するための図である。 なお、 この図 1 0は基本 原理を説明するためのものであり、 図 8 に示した周波数特性の波形と一 致するものではない。  FIG. 10 is a diagram for explaining the principle of a change in frequency characteristics obtained when a plurality of waveform adjustment units 2 are cascaded. It should be noted that FIG. 10 is for explaining the basic principle, and does not match the waveform of the frequency characteristic shown in FIG.
図 1 0 ( a ) は、 移動平均演算処理部 1 に対して 1個目の波形調整部 2 を縦続接続した場合における周波数振幅特性の変化を示す。 図 1 0 ( a ) において、 Aは移動平均演算処理部 1 の周波数振幅特性、 Bは 1個 目の波形調整部 2の周波数振幅特性、 Cは移動平均演算処理部 1 と 1個 目の波形調整部 2 とを縦続接続した場合に得られる周波数振幅特性を示 す。  FIG. 10A shows a change in the frequency amplitude characteristic when the first waveform adjustment unit 2 is cascade-connected to the moving average calculation processing unit 1. In Fig. 10 (a), A is the frequency amplitude characteristic of the moving average calculation processing unit 1, B is the frequency amplitude characteristic of the first waveform adjustment unit 2, and C is the moving average calculation processing unit 1 and the first waveform. The figure shows the frequency amplitude characteristics obtained when cascaded with the adjustment unit 2.
すなわち、 移動平均演算処理部 1 に対して波形調整部 2 を 1個縦続接 続した場合の新たな周波数振幅特性 Cは、 移動平均演算処理部 1 の周波 数振幅特性 Aと、 波形調整部 2の周波数振幅特性 Bとを掛け合わせた形 となる。  That is, when one waveform adjusting unit 2 is cascade-connected to the moving average arithmetic processing unit 1, the new frequency amplitude characteristic C is the frequency amplitude characteristic A of the moving average arithmetic processing unit 1 and the waveform adjusting unit 2 And the frequency amplitude characteristic B of
図 1 0 ( b ) は、 2個目の波形調整部 2 を更に縦続接続した場合にお ける周波数振幅特性の変化を示す。 図 1 0 ( b ) において、 A ' は 1個 目の波形調整部 2 を縦続接続した場合の周波数振幅特性であり、 図 1 0 ( a ) で求められた周波数振幅特性 Cと同じものである。 Bは 2個目の 波形調整部 2の周波数振幅特性であり、 図 1 0 ( a ) 中のものと同じで ある。 C ' は 2個目の波形調整部 2 を更に縦続接続した場合に得られる 新たな周波数振幅特性であり、 2つの周波数振幅特性 A ' ， Bを掛け合 わせた形のものとなっている。 FIG. 10 (b) shows the change in the frequency amplitude characteristic when the second waveform adjustment unit 2 is further cascaded. In Fig. 10 (b), A 'is the frequency amplitude characteristic when the first waveform adjustment unit 2 is connected in cascade, and is the same as the frequency amplitude characteristic C obtained in Fig. 10 (a). . B is the frequency amplitude characteristic of the second waveform adjustment unit 2, which is the same as that in Fig. 10 (a). is there. C ′ is a new frequency amplitude characteristic obtained when the second waveform adjustment unit 2 is further connected in cascade, and has a form in which the two frequency amplitude characteristics A ′ and B are multiplied.
一例として、 H 0 1 * L 0 3 * H 0 5 * L 0 7 * H 0 9 * L 0 1 1 の ように 6個の多重処理部 l _ i， 1— 2， ···， 1— 6を縦続接続して移動平 均演算処理部 1 を構成するとともに、 これに 1個の波形調整部 2 を接続 して F I Rフィルタ 1 0 を構成する。 この場合は、 波形調整部 2から図 1 1 に示すような 1 0 7タップ分のフィルタ係数が出力されることとな る。 As an example, six multiplex processing units l_i, 1—2 ,..., 1— such as H01 * L03 * H05 * L07 * H09 * L011 6 are cascaded to form a moving average calculation processing section 1, and one waveform adjustment section 2 is connected to this to form an FIR filter 10. In this case, the waveform adjustment unit 2 outputs filter coefficients for 107 taps as shown in FIG.
図 1 2は、 この 1 0 7タップのフィルタ係数を F F T (高速フ一リエ 変換） した場合に得られる周波数特性を示す図である。 このうち、 図 1 2 ( a ) はゲインを直線目盛りで表した周波数振幅特性、 図 1 2 ( b ) はゲインを対数目盛りで表した周波数振幅特性、 図 1 2 ( c ) は位相特 性を示している。 この図 1 2から分かるように、 遮断域での減衰量が 7 0 d B以上で、 直線的な位相特性も有する極めて良好なバンドパスフィ ルタを得ることができている。  FIG. 12 is a diagram showing frequency characteristics obtained when the filter coefficients of the 107 taps are subjected to FFT (fast Fourier transform). Among them, Fig. 12 (a) shows the frequency amplitude characteristics in which the gain is expressed in a linear scale, Fig. 12 (b) shows the frequency amplitude characteristics in which the gain is expressed in a logarithmic scale, and Fig. 12 (c) shows the phase characteristics. Is shown. As can be seen from FIG. 12, it is possible to obtain an extremely good bandpass filter having a linear phase characteristic with an attenuation of 70 dB or more in the cutoff region.
しかも、 本実施形態の F I Rフィルタ 1 0では、 このように良好な周 波数特性を実現するためのハードウェア構成として必要な乗算器および 加算器の数は、 極めて少なくて済む。 すなわち、 移動平均演算処理部 1 や波形調整部 2 において乗算を行ってはいるが、 その係数は全て 2のべ き乗で表されるので、 シフ ト演算で済み、 乗算器は全く不要である。 ま た、 加算器は 6段の多重処理部 1— i， 1 _ 2 , · · · , 1 6に 1個ずつと波 形調整部 2 に 2個との合計 8個だけで済む。 Moreover, in the FIR filter 10 of the present embodiment, the number of multipliers and adders required as a hardware configuration for realizing such good frequency characteristics can be extremely small. That is, although the moving average calculation processing unit 1 and the waveform adjustment unit 2 perform multiplication, the coefficients are all expressed by powers of 2, so the shift operation is sufficient, and no multiplier is required. . Also, the adder multiplexing processing unit of the six stages 1- i, 1 _ 2, · · ·, requires only a total of eight one at 6 and two for the waveform adjusting section 2.
従来の F I Rフィル夕においては、 1 0 7タップを実現するためには 、 係数の対称性を利用して合理化しても乗算器が 5 4個、 加算器が 1 0 6個必要であった。 これに対して、 本実施形態では移動平均演算の繰り 返しによってフィルタ係数を求めるようにしているので、 乗算器は 0個 とすることができる。 さらに、 移動平均演算を時分割多重処理で行って いるので、 加算器をわずか 8個に減らすことができる。 これにより、 全 体として回路規模を大幅に小さくすることができる。 しかも、 本実施形 態の F I Rフィルタ 1 0は設計が極めて容易で、 窓掛けも必要としない 以上詳しく説明したように、 本実施形態によれば、 タップ付遅延線の 各タップ出力に対してフィルタ係数を乗算するタイプの一般的な F I R フィルタの構成ではなく、 シンプルな移動平均演算を繰り返し行う移動 平均演算処理部 1 を用いて F I Rフィルタ 1 0 を構成したので、 従来は 各タップ出力に対してフィル夕係数を乗算するために必要であった乗算 器を全て無くすことができる。 すなわち、 移動平均演算の際には、 振幅 調整のために乗算を行う必要があるが、 その乗算はピッ トシフ ト演算で 実現することができる。 したがって、 移動平均演算処理部 1 において乗 算器を全く不要とすることができる。 In the conventional FIR filter, to realize 107 taps, even if rationalization was performed using the symmetry of coefficients, 54 multipliers and 106 adders were required. On the other hand, in the present embodiment, the moving average calculation is repeated. Since the filter coefficients are obtained by return, the number of multipliers can be zero. Furthermore, since the moving average calculation is performed by time-division multiplexing, the number of adders can be reduced to only eight. As a result, the circuit scale can be significantly reduced as a whole. Moreover, the FIR filter 10 of the present embodiment is extremely easy to design and does not require windowing. As described in detail above, according to the present embodiment, a filter is provided for each tap output of the tapped delay line. Instead of a general FIR filter configuration that multiplies coefficients, the FIR filter 10 is configured using a moving average calculation processing unit 1 that repeatedly performs a simple moving average calculation. All multipliers needed to multiply the filter coefficient can be eliminated. In other words, during the moving average calculation, it is necessary to perform multiplication for amplitude adjustment, but the multiplication can be realized by pit shift calculation. Therefore, the moving average calculation processing unit 1 can completely eliminate the need for a multiplier.
また、 本実施形態では、 移動平均演算処理部 1 を多重処理部 1 -ぃ 1 _ 2， · · ·， 1—。で構成し、 4倍クロック 4 c kの下で 4回の移動平均演 算を時分割多重で行うようにしている。 したがって、 移動平均演算を行 う際に必要な加算器の使用数も、 通常の移動平均演算を行う場合に比べ て 1 4に削減することができる。 これにより、 移動平均演算処理部 1 の回路規模を格段に小さくすることができる。 Further, in the present embodiment, the moving average processing unit 1 multiplexing processing unit 1 - I 1 _ 2, · · ·, 1. , And the moving average calculation is performed four times by time division multiplexing under a 4 × clock 4 ck. Therefore, the number of adders required for performing the moving average calculation can be reduced to 14 as compared with the case of performing the normal moving average calculation. Thereby, the circuit scale of the moving average calculation processing unit 1 can be significantly reduced.
さらに、 本実施形態では、 周波数特性の波形調整用に波形調整部 2 を 設けているが、 これについても全ての乗算はビッ トシフ ト演算で実現す ることができる。 よって、 この波形調整部 2 においても乗算器は全く不 要とすることができる。 したがって、 移動平均演算処理部 1 と波形調整 部 2 とを合わせた F I Rフィルタ 1 0の全体として見ても、 乗算器の使 用数は 0、 加算器の使用数もほんのわずかで済み、 極めて小さいハー ド ウェア規模で、 良好な周波数特性を有する F I Rフィルタ 1 0 を構成す ることができる。 Further, in the present embodiment, the waveform adjustment unit 2 is provided for adjusting the waveform of the frequency characteristic, but all the multiplications can be realized by bit shift operation. Therefore, a multiplier can be dispensed with at all in the waveform adjusting section 2 as well. Therefore, even if the FIR filter 10 including the moving average calculation processing unit 1 and the waveform adjustment unit 2 is viewed as a whole, The number of uses is zero, the number of adders used is very small, and an FIR filter 10 having an excellent frequency characteristic with an extremely small hardware scale can be configured.
なお、 上記実施形態では、 波形調整部 2 を設けているが、 これは本発 明において必須の構成ではない。 すなわち、 本実施形態のデジタルフィ ルタを用いる電子機器の用途によって、 移動平均演算処理部 1 により実 現される周波数特性で目標とする特性が達成できる場合には、 波形調整 部 2は設ける必要がない。 波形調整部 2は、 移動平均演算処理部 1 によ り実現される周波数特性では通過帯域幅が狭い場合や阻止域の傾斜が不 十分であるような場合に、 任意段数接続すれば良い。  In the above embodiment, the waveform adjustment unit 2 is provided, but this is not an essential configuration in the present invention. That is, if the target characteristic can be achieved with the frequency characteristic realized by the moving average calculation processing unit 1 depending on the application of the electronic device using the digital filter of the present embodiment, the waveform adjustment unit 2 needs to be provided. Absent. The waveform adjustment unit 2 may be connected in an arbitrary number of stages when the frequency characteristics realized by the moving average calculation processing unit 1 have a narrow passband width or when the slope of the stopband is insufficient.
その他、 上記実施形態は、 何れも本発明を実施するにあたっての具体 化の一例を示したものに過ぎず、 これによつて本発明の技術的範囲が限 定的に解釈されてはならないものである。 すなわち、 本発明はその精神 、 またはその主要な特徴から逸脱することなく、 様々な形で実施するこ とができる。 産業上の利用可能性  In addition, each of the above embodiments is merely an example of a specific embodiment for carrying out the present invention, and the technical scope of the present invention should not be interpreted in a limited manner. is there. That is, the present invention can be implemented in various forms without departing from its spirit or its main features. Industrial applicability
本発明は、 複数の遅延器から成るタップ付き遅延線を備え、 各タップ の出力信号をそれぞれフィルタ係数により数倍した後、 それらの乗算結 果を加算して出力するタイプの F I Rデジタルフィル夕に有用である。  The present invention provides an FIR digital filter of a type that includes a delay line with taps composed of a plurality of delay units, multiplies the output signal of each tap by a filter coefficient, adds the multiplication results thereof, and outputs the result. Useful.

Claims

請 求 の 範 囲 The scope of the claims
1 . 入力データとそれより所定遅延量だけ前の前データとを加算もしく は減算し振幅調整して出力する移動平均演算を m回繰り返し行う,移動平 均演算回路を備え、 1. A moving average calculation circuit that repeats the moving average calculation for adding or subtracting the input data and the previous data that is a predetermined amount of delay before and after adjusting the amplitude and outputting the result m times,
上記移動平均演算回路を n段縦続接続して構成したことを特徴とする デジタルフィルタ。  A digital filter, wherein the moving average calculation circuit is configured by cascading n stages.
2 . 上記移動平均演算回路は、 上記振幅調整の結果を次段に出力するか 自身の入力データとしてフィードバックするかの切り替えを行う出力処 理部と、  2. The moving average arithmetic circuit includes an output processing unit that switches between outputting the result of the amplitude adjustment to the next stage or feeding back the result as its own input data,
外部からのデータを入力するか上記出力処理部からフィードバックさ れたデータを入力するかの切り替えを行う入力処理部とを瀹え、 上記 m回の移動平均演算を時分割多重処理により行うようにしたこと を特徴とする請求の範囲第 1項に記載のデジタルフィルタ。'  An input processing unit that switches between inputting data from the outside and inputting data fed back from the output processing unit is provided. The digital filter according to claim 1, wherein '
3 . 上記 n段の移動平均演算回路の周波数振幅特性において極大値をと る位置に接点を有し、 当該接点において極小値をとる補正用の周波数振 幅特性を実現する波形調整回路を更に備え、  3. A waveform adjustment circuit having a contact point at a position where the frequency amplitude characteristic of the n-stage moving average arithmetic circuit has a local maximum value and realizing a correction frequency amplitude characteristic having a local minimum value at the contact point is further provided. ,
上記 n段の移動平均演算回路に対して上記波形調整回路を縦続接続し て構成したことを特徴とする請求の範囲第 1項に記載のデジタルフィル 夕。  2. The digital filter according to claim 1, wherein the waveform adjustment circuit is cascaded to the n-stage moving average calculation circuit.
4 . 上記 n段の移動平均演算回路の周波数振幅特性において極大値をと る位置に接点を有し、 当該接点において極小値をとる補正用の周波数振 幅特性を実現する波形調整回路を更に備え、  4. A waveform adjustment circuit having a contact at a position where the frequency amplitude characteristic of the n-stage moving average arithmetic circuit has a local maximum value and realizing a correction frequency amplitude characteristic having a local minimum value at the contact point is further provided. ,
上記 n段の移動平均演算回路に対して上記波形調整回路を縦続接続し て構成したことを特徴とする請求の範囲第 2項に記載のデジタルフィル 夕。 3. The digital filter according to claim 2, wherein the waveform adjustment circuit is cascaded to the n-stage moving average calculation circuit.
5 . 上記波形調整回路は、 縦続接続された複数の遅延回路と、 5. The waveform adjustment circuit includes a plurality of cascaded delay circuits,
上記複数の遅延回路の入出力タップに接続された複数の係数器と、 上記複数の係数器の出力段に接続された複数の加算器とを備えて構成 されることを特徴とする請求の範囲第 3項に記載のデジタルフィルタ。 A plurality of coefficient units connected to input / output taps of the plurality of delay circuits, and a plurality of adders connected to output stages of the plurality of coefficient units, are configured. A digital filter according to item 3.
6 . 2組の上記遅延回路の入出力タップに 3個の上記係数器を接続し、 上記入出力タップの出力データに対して係数 a， b， a を乗算するとと もに、 上記 3個の係数器の出力段に接続された 2個の加算器で上記乗算 の結果を加減算して出力するように構成し、 6.2. Connect the three coefficient units to the input and output taps of the two sets of delay circuits, multiply the output data of the input and output taps by coefficients a, b, and a, and The two adders connected to the output stage of the coefficient unit add and subtract the result of the multiplication and output the result.
上記係数 a , b， aを l b I — I 2 a 1 = 1 の関係が成り立つよ うに設定したことを特徴とする請求の範囲第 5項に記載のデジタルフィ ル夕。  6. The digital filter according to claim 5, wherein the coefficients a, b, and a are set such that a relationship of l b I—I 2 a 1 = 1 is satisfied.
7 . a = 0 . 5、 b = 2であることを特徴とする請求の範囲第 6項に記 載のデジタルフィルタ。  7. The digital filter according to claim 6, wherein a = 0.5 and b = 2.
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