JPH06132780A - Conversion method and conversion circuit of digital signal frequency - Google Patents

Abstract

PURPOSE:To cut the storage capacity of a coefficient to give to a multiplier circuit necessary for DD conversion by selecting a coefficient string obtained from the order inversion of a coefficient string to multiply the output signal of each tap. CONSTITUTION:An input signal 153 is latched by an m*fc clock 150 in a latch circuit 154 to obtain 1 to (N-1) clock delay signals. The coefficient string is provided from ROM 162 to respective delay signals for arithmetic interpolation and the delay signals are timely switched by a switching switch 163 in synchronizing with a switch timing signal outputted from a switch timing signal generation circuit 164. An arithmetic interpolation output is corrected to a proper level by a level shift circuit 157 and latched by a thinning m*fc clock thinned with a given timing in a thinning m*fc clock latch circuit 158 so as to form a thinning m*fc latch output. The thinning m*fc output is fetched into RAM 160 to read it with the timing of an m*fc clock 159 to form an output signal 161 to complete DD conversion from m*fc to n*fc.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、デジタル信号の周波数
変換方法、及び変換回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal frequency conversion method and a conversion circuit.

【０００２】[0002]

【従来の技術】デジタル信号処理回路を用いた装置の開
発が盛んになり、機器間の互換性を容易にするデジタル
信号の周波数変換（以下ＤＤ変換と呼ぶ）技術が必要不
可欠になってきている。2. Description of the Related Art With the active development of devices using digital signal processing circuits, frequency conversion (hereinafter referred to as DD conversion) technology of digital signals for facilitating compatibility between devices has become indispensable. .

【０００３】ＤＤ変換の基本的考え方についてはいくつ
かの文献（「画像のデジタル信号処理」吹抜敬彦 著
等）、特願平３−３４６１１１号で説明されているので
ここでは詳細な説明を省略する。Regarding the basic concept of the DD conversion, some documents ("Digital signal processing of images" by Takahiko Fukibe)
Etc.) and Japanese Patent Application No. 3-346111, so detailed description will be omitted here.

【０００４】図２〜図４はＤＤ変換フィルターのタップ
数を７タップに設定したときの周波数変換比率４ｆｃ→
３ｆｃ（ｆｃは単位周波数）のＤＤ変換の考え方を示す
ものである。図２はＤＤ変換の特性を表わすオーバーサ
ンプリングフィルター（すなわちｆｓ（サンプリング周
波数）＝１２ｆｃ、帯域（１／２）＊（３ｆｃ）、タッ
プ数３＊７タップのローパスフィルター）の周波数特性
の一例を示すものである。図３は本フィルターのインパ
ルス応答であり、ｓ₀，ｓ₁……、はインパルス応答の各
係数を示す。図４は図３のインパルス応答をＤＤ変換時
の信号補間にあてはめた補間形式を示すものであり、１
０は変換前の信号形式、１１は変換後の信号形成を示す
ものである。１２は原信号ｇ（ｔ）、１３はサンプリン
グデーター（ｆｓ＝４ｆｃ）ｇ（０），ｇ（１），…
…、１４はＤＤ変換後のサンプリングデーター（ｆｓ＝
３ｆｃ）ｆ（１），ｆ（２），……、１５は再生信号ｆ
（ｔ）である。また、１６で示す点線は、図２で示した
インパルス応答のサンプリングデーター１３への重み付
けの度合を明らかにするためのものである。2 to 4 show the frequency conversion ratio 4fc when the number of taps of the DD conversion filter is set to 7 taps.
3 shows the concept of DD conversion of 3 fc (fc is a unit frequency). FIG. 2 shows an example of frequency characteristics of an oversampling filter (namely, fs (sampling frequency) = 12 fc, band (1/2) * (3 fc), tap number 3 * 7 taps low-pass filter) representing the characteristics of DD conversion. It is a thing. FIG. 3 shows the impulse response of this filter, where s ₀ , s ₁ ..., Show the respective coefficients of the impulse response. FIG. 4 shows an interpolation format in which the impulse response of FIG. 3 is applied to signal interpolation during DD conversion.
0 indicates a signal format before conversion, and 11 indicates signal formation after conversion. 12 is the original signal g (t), 13 is sampling data (fs = 4fc) g (0), g (1), ...
..., 14 is sampling data after the DD conversion (fs =
3fc) f (1), f (2), ..., 15 is a reproduction signal f
(T). The dotted line indicated by 16 is for clarifying the degree of weighting the sampling data 13 of the impulse response shown in FIG.

【０００５】図４の３ｆｃサンプルの信号に変換された
サンプルポイントｆ（１），ｆ（２）に着目すると（数
１）である。Focusing on the sample points f (1) and f (2) converted into the signal of 3fc samples in FIG. 4, it is (Equation 1).

【０００６】[0006]

【数１】 [Equation 1]

【０００７】この結果からも分かるように、４ｆｃ→３
ｆｃのＤＤ変換において３ｆｃサンプルのデーターは、
４ｆｃサンプルのデーターにオーバーサンプリングフィ
ルターのインパルス応答の係数列から３飛ばしに選択し
た係数を順番に掛けてゆき、それらをすべて加算して再
現している。As can be seen from this result, 4fc → 3
The data of 3fc samples in the DD conversion of fc is
The data of 4 fc samples are sequentially multiplied by the coefficient selected in every 3 skips from the coefficient sequence of the impulse response of the oversampling filter, and all of them are added and reproduced.

【０００８】この関係をｍ＊ｆｃ→ｎ＊ｆｃ、タップ数
ＮのＤＤ変換にあてはめると、オーバーサンプリングフ
ィルター（すなわちｆｓ＝ｍ＊ｎ＊ｆｃ タップ数ｎ＊
Ｎタップのローパスフィルター）のインパルス応答の係
数列を（数２）とし、その係数列を（表１）のようにｎ
飛ばしにグループ化すれば、与えられた係数グループの
いずれかをｍ＊ｆｃサンプルの信号のクロックタイミン
グに対して選択してフィルター処理を施していることに
相当している。Applying this relationship to the DD conversion of m * fc → n * fc and the number of taps N, an oversampling filter (that is, fs = m * n * fc, the number of taps n *) is obtained.
The coefficient sequence of the impulse response of the N-tap low-pass filter is defined as (Equation 2), and the coefficient sequence is n as shown in (Table 1).
If the groups are skipped, it is equivalent to selecting one of the given coefficient groups with respect to the clock timing of the signal of m * fc samples and performing the filtering process.

【０００９】[0009]

【数２】 [Equation 2]

【００１０】[0010]

【表１】 [Table 1]

【００１１】では次に、ｍ＊ｆｃサンプルの信号のクロ
ックタイミングに対して（表１）のごとく配列された係
数グループのいずれのグループが選択されるのかを考え
てみる。Next, let us consider which of the coefficient groups arranged as shown in (Table 1) is selected with respect to the clock timing of the signal of m * fc samples.

【００１２】まずｎ，Ｎがともに奇数の場合を考える。
ここでは、７ｆｃ→５ｆｃのＤＤ変換を例に取り説明を
行う。今、ｎ＝５でありＮ＝３とすると、この時オーバ
ーサンプリングフィルターのタップ数は（数３）であ
る。First, consider the case where both n and N are odd numbers.
Here, the description will be given taking the DD conversion of 7fc → 5fc as an example. Now, assuming that n = 5 and N = 3, the number of taps of the oversampling filter at this time is (Equation 3).

【００１３】[0013]

【数３】 [Equation 3]

【００１４】図５は７ｆｃ→５ｆｃ、Ｎ＝３のＤＤ変換
を行うためのオーバーサンプリングフィルター（すなわ
ちｆｓ＝３５ｆｃ、帯域２．５ｆｃ、タップ数１５タッ
プのローパスフィルター）の特性の一例、図６は本フィ
ルターのインパルス応答を示したものである。ＤＤ変換
フィルターの補間演算の係数は図５で示すオーバーサン
プリングフィルターのインパルス応答を５飛ばしにして
グループ化するので（数４）と表せる。FIG. 5 shows an example of characteristics of an oversampling filter (that is, fs = 35 fc, band 2.5 fc, low-pass filter with 15 taps) for performing DD conversion of 7 fc → 5 fc, N = 3, and FIG. 6 shows It shows the impulse response of this filter. The coefficient of the interpolation calculation of the DD conversion filter can be expressed as (Equation 4) because the impulse response of the oversampling filter shown in FIG.

【００１５】[0015]

【数４】 [Equation 4]

【００１６】図７は７ｆｃ→５ｆｃ、Ｎ＝３のＤＤ変換
のタイミングと上記オーバーサンプリングフィルターに
よる補間演算の値を示したものである、３０は７ｆｃの
サンプルタイミング、３１は変換された５ｆｃのサンプ
ルタイミングである。これを（数４）の補間演算の係数
グループの現れる順序に照らし合わせてみると（数５）
となる。FIG. 7 shows the timing of DD conversion of 7 fc → 5 fc, N = 3 and the value of the interpolation calculation by the above-mentioned oversampling filter. 30 is the sample timing of 7 fc, 31 is the sample of converted 5 fc. It's timing. By comparing this with the order in which the coefficient groups of the interpolation calculation of (Equation 4) appear, (Equation 5)
Becomes

【００１７】[0017]

【数５】 [Equation 5]

【００１８】ここで［ヌケ］は補間処理を行わないタイ
ミングを示している。これらの係数グループの登場順序
は、（数５）のＧ［２］、すなわちオーバーサンプリン
グフィルターのインパルス応答のセンター値の属するグ
ループから開始して２つ飛ばしに選択し、Ｇ［４］を越
える時、上に戻って繰り返し、その際［ヌケ］を一つ介
する、という規則性を持っている。これをｍ＊ｆｃ→ｎ
＊ｆｃのＤＤ変換方式に当てはめると、ｎ，Ｎがともに
奇数の場合、ｆｓ＝ｎ＊ｍ＊ｆｃ、タップ数ｎ＊Ｎタッ
プのオーバーサンプリングフィルターのインパルス応答
をｎ飛ばしにグループ化した係数グループを作り、その
並びをＧ［０］，Ｇ［１］，……，Ｇ［ｎ−１］とした
時にＧ［（ｎ−１）／２］から開始して（ｍ−ｎ）飛ば
しに選択し、Ｇ［ｎ−１］を越える時、上に戻って繰り
返し、その際［ヌケ］を一つ介する、という規則性を持
っていると言える。この関係を、オーバーサンプリング
フィルターのインパルス応答をｎ飛ばしにグループ化し
た係数グループをＧ［ｋ］＝ｓ_k，ｓ_k+n，……，ｓ
_k+n*(N-1)］（ｋ＝０，１，……，ｎ−１）、整数ｉを
ｊで割った剰余系を_iＪ_j、基準タイミングからのｍ＊ｆ
ｃのクロックの数を１（１＝０，１，……）という記号
条件のもとで数式で表すと、選択される係数グループは
（数６）であり、（数７）の時、補間処理を行わずクロ
ックを飛ばし、その時の信号を無効にする、という形で
表せる。[Nuke] indicates the timing at which interpolation processing is not performed. The order of appearance of these coefficient groups is G [2] in (Equation 5), that is, starting from the group to which the center value of the impulse response of the oversampling filter belongs, selecting two skips, and exceeding G [4]. , It returns to the top and repeats, and in that case, it has a regularity of passing one [nuke]. This is m * fc → n
When applied to the DD conversion method of * fc, when n and N are both odd, fs = n * m * fc and the number of taps n * N taps the impulse response of the oversampling filter is grouped into n skip coefficient groups. When the arrangement is G [0], G [1], ..., G [n-1], start from G [(n-1) / 2] and select (m-n) skip. , G [n-1], it returns to the upper part and repeats, and at that time, it has a regularity of passing one [nuke]. A coefficient group obtained by grouping this relationship by skipping the impulse response of the oversampling filter into n is G [k] = s _k , s _{k + n} ,.
_{k + n * (N-1} )] (k = 0,1, ......, n-1), a coset of the integer i is divided by j _i J _j, from a reference timing m * f
When the number of clocks of c is expressed by a mathematical expression under the symbol condition of 1 (1 = 0, 1, ...), the selected coefficient group is (Equation 6), and when (Equation 7), the interpolation is performed. It can be expressed in the form of skipping the clock without processing and invalidating the signal at that time.

【００１９】[0019]

【数６】 [Equation 6]

【００２０】[0020]

【数７】 [Equation 7]

【００２１】次にｎが奇数でＮが偶数の場合を考える。
ここでも、７ｆｃ→５ｆｃのＤＤ変換を例に取り説明を
行う。今、ｎ＝５でありＮ＝２とすると、この時オーバ
ーサンプリングフィルターのタップ数は（数８）であ
る。Next, consider the case where n is an odd number and N is an even number.
Here, the description will be made taking the DD conversion of 7fc → 5fc as an example. Now, assuming that n = 5 and N = 2, the number of taps of the oversampling filter at this time is (Equation 8).

【００２２】[0022]

【数８】 [Equation 8]

【００２３】図８は７ｆｃ→５ｆｃ、Ｎ＝２のＤＤ変換
を行うためのオーバーサンプリングフィルター（すなわ
ちｆｓ＝３５ｆｃ、帯域２．５ｆｃ、タップ数１１タッ
プのローパスフィルター）の特性の一例、図９は本フィ
ルターのインパルス応答を示したものである。ＤＤ変換
フィルターの補間演算の係数は図８で示すオーバーサン
プリングフィルターのインパルス応答を５飛ばしにして
グループ化するので（数９）と表せる。FIG. 8 shows an example of the characteristics of an oversampling filter (that is, fs = 35fc, band 2.5fc, 11-tap low-pass filter) for performing DD conversion of 7fc → 5fc, N = 2, and FIG. 9 shows It shows the impulse response of this filter. The coefficient of the interpolation calculation of the DD conversion filter can be expressed as (Equation 9) because the impulse response of the oversampling filter shown in FIG.

【００２４】[0024]

【数９】 [Equation 9]

【００２５】図１０は７ｆｃ→５ｆｃ、Ｎ＝２のＤＤ変
換のタイミングと上記オーバーサンプリングフィルター
による補間演算の値を示したものであり、３２は７ｆｃ
のサンプルタイミング、３３は変換された５ｆｃのサン
プルタイミングである。これを（数９）の補間演算の係
数グループの現れる順序に照らし合わせてみると（数１
０）となる。FIG. 10 shows the DD conversion timing of 7 fc → 5 fc, N = 2 and the value of the interpolation calculation by the above-mentioned oversampling filter, and 32 is 7 fc.
And 33 is the converted 5fc sample timing. By comparing this with the order in which the coefficient groups of the interpolation calculation of (Equation 9) appear, (Equation 1
0).

【００２６】[0026]

【数１０】 [Equation 10]

【００２７】これらの係数グループの登場順序は、（数
１０）のＧ［０］、すなわちオーバーサンプリングフィ
ルターのインパルス応答のセンター値の属するグループ
から開始して２つ飛ばしに選択し、Ｇ［４］を越える
時、上に戻って繰り返し、その際［ヌケ］を一つ介す
る、という規則性を持っている。これをｍ＊ｆｃ→ｎ＊
ｆｃのＤＤ変換方式に当てはめると、ｎが奇数でＮが偶
数の場合、ｆｓ＝ｎ＊ｍ＊ｆｃ、タップ数ｎ＊Ｎ＋１タ
ップのオーバーサンプリングフィルターのインパルス応
答をｎ飛ばしにグループ化した係数グループを作り、そ
の並びをＧ［０］，Ｇ［１］，……，Ｇ［ｎ−１］とし
た時にＧ［０］から開始して（ｍ−ｎ）飛ばしに選択
し、Ｇ［ｎ−１］を越える時、上に戻って繰り返し、そ
の際［ヌケ］を一つ介する、という規則性を持っている
と言える。この関係を先の記号条件を用いて数式で表す
と、選択される係数グループは（数１１）であり、（数
１２）の時、補間処理を行わずクロックを飛ばし、その
時の信号を無効にする、という形で表せる。The order of appearance of these coefficient groups is selected from G [0] of (Equation 10), that is, the group to which the center value of the impulse response of the oversampling filter belongs, and skipping two, and G [4]. It has the regularity that when it crosses, it returns to the top and repeats, and at that time, it passes through one [nuke]. M * fc → n *
When applied to the fc DD conversion method, when n is an odd number and N is an even number, a coefficient group in which the impulse response of the oversampling filter with fs = n * m * fc and the number of taps n * N + 1 taps is grouped into n skips When the arrangement is G [0], G [1], ..., G [n-1], start from G [0] and select (m-n) skip and G [n-1] It can be said that it has the regularity that when it exceeds [], it returns to the top and repeats, and at that time, it passes through one [nuke]. When this relationship is expressed by a mathematical expression using the above symbol condition, the selected coefficient group is (Equation 11), and in the case of (Equation 12), interpolation processing is not performed, the clock is skipped, and the signal at that time is invalidated. Can be expressed as

【００２８】[0028]

【数１１】 [Equation 11]

【００２９】[0029]

【数１２】 [Equation 12]

【００３０】次にｎ，Ｎがともに偶数の場合を考える。
ここでは、７ｆｃ→４ｆｃのＤＤ変換を例に取り説明を
行う。今、ｎ＝４でありＮ＝２とすると、この時オーバ
ーサンプリングフィルターのタップ数は（数１３）であ
る。Next, consider the case where both n and N are even numbers.
Here, the description will be given taking the DD conversion of 7fc → 4fc as an example. Now, assuming that n = 4 and N = 2, the number of taps of the oversampling filter at this time is (Equation 13).

【００３１】[0031]

【数１３】 [Equation 13]

【００３２】図１１は７ｆｃ→４ｆｃ、Ｎ＝２のＤＤ変
換を行うためのオーバーサンプリングフィルター（すな
わちｆｓ＝２８ｆｃ、帯域２．０ｆｃ、タップ数９タッ
プのローパスフィルター）の特性の一例、図１２は本フ
ィルターのインパルス応答を示したものである。ＤＤ変
換フィルターの補間演算の係数は図１１で示すオーバー
サンプリングフィルターのインパルス応答を４飛ばしに
してグループ化するので（数１４）と表せる。FIG. 11 shows an example of characteristics of an oversampling filter (that is, fs = 28fc, band 2.0fc, low-pass filter with 9 taps) for performing DD conversion of 7fc → 4fc, N = 2, and FIG. It shows the impulse response of this filter. The coefficient of the interpolation calculation of the DD conversion filter can be expressed as (Equation 14) because the impulse response of the oversampling filter shown in FIG.

【００３３】[0033]

【数１４】 [Equation 14]

【００３４】図１３は７ｆｃ→４ｆｃ、Ｎ＝２のＤＤ変
換のタイミングと上記オーバーサンプリングフィルター
による補間演算の値を示したものであり、３４は７ｆｃ
のサンプルタイミング、３５は変換された４ｆｃのサン
プルタイミングである。これを（数１４）の補間演算の
係数グループの現れる順序に照らし合わせてみると（数
１５）となる。FIG. 13 shows the timing of DD conversion of 7 fc → 4 fc, N = 2 and the value of the interpolation calculation by the above-mentioned oversampling filter, and 34 is 7 fc.
, And 35 is the converted 4fc sample timing. By comparing this with the order in which the coefficient groups of the interpolation calculation of (Equation 14) appear, (Equation 15) is obtained.

【００３５】[0035]

【数１５】 [Equation 15]

【００３６】これらの係数グループの登場順序は、（数
１４）のＧ［０］、すなわちオーバーサンプリングフィ
ルターのインパルス応答のセンター値の属するグループ
から開始して３つ飛ばしに選択し、Ｇ［３］を越える
時、上に戻って繰り返し、その際［ヌケ］を一つ介す
る、という規則性を持っている。これをｍ＊ｆｃ→ｎ＊
ｆｃのＤＤ変換方式に当てはめると、ｎ，Ｎがともに偶
数の場合、ｆｓ＝ｎ＊ｍ＊ｆｃ、タップ数ｎ＊Ｎ＋１タ
ップのオーバーサンプリングフィルターのインパルス応
答をｎ飛ばしにグループ化した係数グループを作り、そ
の並びをＧ［０］，Ｇ［１］，……，Ｇ［ｎ−１］とし
た時にＧ［０］から開始して（ｍ−ｎ）飛ばしに選択
し、Ｇ［ｎ−１］を越える時、上に戻って繰り返し、そ
の際［ヌケ］を一つ介する、という規則性を持っている
と言える。この関係は先に示したｎが奇数でＮが偶数の
場合と同一である。従ってこの関係を数式で表すと、
（数１１），（数１２）の式がそのまま適応できる。The order of appearance of these coefficient groups is selected from G [0] of (Equation 14), that is, the group to which the center value of the impulse response of the oversampling filter belongs, and skipping three, and G [3]. It has the regularity that when it crosses, it returns to the top and repeats, and at that time, it passes through one [nuke]. M * fc → n *
When applied to the fc DD conversion method, when both n and N are even, fs = n * m * fc and the number of taps n * N + 1 taps the impulse response of the oversampling filter is grouped into n skip groups. , G [0], G [1], ..., G [n-1], starting from G [0] and selecting (m-n) skip, G [n-1] It can be said that it has the regularity of returning to the top and repeating when passing over, and then passing through one [nosuke]. This relationship is the same as in the case where n is an odd number and N is an even number as described above. Therefore, if this relationship is expressed by a mathematical formula,
The equations of (Equation 11) and (Equation 12) can be directly applied.

【００３７】次にｎが偶数でＮが奇数の場合を考える。
ここでも、７ｆｃ→４ｆｃのＤＤ変換を例に取り説明を
行う。今、ｎ＝４でありＮ＝３とすると、この時オーバ
ーサンプリングフィルターのタップ数は（数１６）であ
る。Next, consider the case where n is an even number and N is an odd number.
Here, the description will be made taking the DD conversion of 7fc → 4fc as an example. Now, assuming that n = 4 and N = 3, the number of taps of the oversampling filter at this time is (Equation 16).

【００３８】[0038]

【数１６】 [Equation 16]

【００３９】図１４は７ｆｃ→４ｆｃ、Ｎ＝３のＤＤ変
換を行うためのオーバーサンプリングフィルター（すな
わちｆｓ＝２８ｆｃ、帯域２．０ｆｃ、タップ数１３タ
ップのローパスフィルター）の特性の一例、図１５は本
フィルターのインパルス応答を示したものである。ＤＤ
変換フィルターの補間演算の係数は図１４で示すオーバ
ーサンプリングフィルターのインパルス応答を５飛ばし
にしてグループ化するので（数１７）と表せる。FIG. 14 shows an example of characteristics of an oversampling filter (that is, fs = 28fc, band 2.0fc, tap number 13 taps) for performing DD conversion of 7fc → 4fc, N = 3, and FIG. 15 shows It shows the impulse response of this filter. DD
The coefficient of the interpolation calculation of the conversion filter can be expressed as (Equation 17) because the impulse response of the oversampling filter shown in FIG.

【００４０】[0040]

【数１７】 [Equation 17]

【００４１】図１６は７ｆｃ→５ｆｃ、Ｎ＝３のＤＤ変
換のタイミングと上記オーバーサンプリングフィルター
による補間演算の値を示したものであり、３６は７ｆｃ
のサンプルタイミング、３７は変換された５ｆｃのサン
プルタイミングである。これを（数１７）の補間演算の
係数グループの現れる順序に照らし合わせてみると（数
１８）となる。FIG. 16 shows the DD conversion timing of 7 fc → 5 fc, N = 3 and the value of the interpolation calculation by the above oversampling filter, and 36 is 7 fc.
And 37 is the converted sample timing of 5 fc. By comparing this with the order of appearance of the coefficient group of the interpolation calculation of (Expression 17), it becomes (Expression 18).

【００４２】[0042]

【数１８】 [Equation 18]

【００４３】これらの係数グループの登場順序は、（数
１７）のＧ［２］、すなわちオーバーサンプリングフィ
ルターのインパルス応答のセンター値の属するグループ
から開始して３つ飛ばしに選択し、Ｇ［３］を越える
時、上に戻って繰り返し、その際［ヌケ］を一つ介す
る、という規則性を持っている。これをｍ＊ｆｃ→ｎ＊
ｆｃのＤＤ変換方式に当てはめると、ｎが偶数でＮが奇
数の場合、ｆｓ＝ｎ＊ｍ＊ｆｃ、タップ数ｎ＊Ｎ＋１タ
ップのオーバーサンプリングフィルターのインパルス応
答をｎ飛ばしにグループ化した係数グループを作り、そ
の並びをＧ［０］，Ｇ［１］，……，Ｇ［ｎ−１］とし
た時にＧ［ｎ／２］から開始して（ｍ−ｎ）飛ばしに選
択し、Ｇ［ｎ−１］を越える時、上に戻って繰り返し、
その際［ヌケ］を一つ介する、という規則性を持ってい
ると言える。この関係を先の記号条件を用いて数式で表
すと、選択される係数グループは（数１９）であり、
（数２０）の時、補間処理を行わずクロックを飛ばし、
その時の信号を無効にする、という形で表せる。The order of appearance of these coefficient groups is selected from G [2] of (Equation 17), that is, the group to which the center value of the impulse response of the oversampling filter belongs, and skipping three, and G [3]. It has the regularity that when it crosses, it returns to the top and repeats, and at that time, it passes through one [nuke]. M * fc → n *
When applied to the fc DD conversion method, when n is an even number and N is an odd number, a coefficient group in which the impulse response of the oversampling filter with fs = n * m * fc and the number of taps n * N + 1 taps is grouped into n skips When the arrangement is G [0], G [1], ..., G [n-1], start from G [n / 2] and select (m-n) skip, then G [n When it exceeds [-1], return to the top and repeat,
In that case, it can be said that it has the regularity of passing through one [nuke]. When this relationship is expressed by a mathematical expression using the above symbol condition, the selected coefficient group is (Equation 19),
When (Equation 20), interpolation processing is not performed and the clock is skipped,
It can be expressed as invalidating the signal at that time.

【００４４】[0044]

【数１９】 [Formula 19]

【００４５】[0045]

【数２０】 [Equation 20]

【００４６】図１７は従来のｍ＊ｆｃ→ｎ＊ｆｃのＤＤ
変換回路の構成の一例を示すものである。図１７で５０
はｍ＊ｆｃクロック、５１は間引きｍ＊ｆｃクロック発
生回路、５２は間引きｍ＊ｆｃクロック、５３はｆｓ＝
ｍ＊ｆｃの入力信号、５４はタップ数Ｎタップのラッチ
回路、５５は掛け算回路、５６は加算回路、５７はレベ
ルシフト回路、５８は間引きｍ＊ｆｃクロックラッチ回
路、５９はｎ＊ｆｃクロック、６０は間引きｍ＊ｆｃク
ロックラッチ回路４８から出力する信号を一時格納する
ＲＡＭ、６１は出力信号、６２は補間係数を格納してい
るＲＯＭである。FIG. 17 shows a conventional m * fc → n * fc DD.
It shows an example of a configuration of a conversion circuit. 50 in FIG.
Is an m * fc clock, 51 is a thinned m * fc clock generation circuit, 52 is a thinned m * fc clock, 53 is fs =
m * fc input signal, 54 is a latch circuit with N taps, 55 is a multiplication circuit, 56 is an addition circuit, 57 is a level shift circuit, 58 is a thinned m * fc clock latch circuit, and 59 is an n * fc clock. Reference numeral 60 is a RAM for temporarily storing the signal output from the thinned-out m * fc clock latch circuit 48, 61 is an output signal, and 62 is a ROM for storing interpolation coefficients.

【００４７】図１８は、図１７で示したＤＤ変換回路の
信号処理形式を示したものである。図１８で、７０はｍ
＊ｆｃクロック（図１７ａ）、７１は入力信号（図１７
ｂ）、７２は１クロック遅延信号（図１７ｃ）、７３は
２クロック遅延信号（図１７ｄ）、７４は（Ｎ−１）ク
ロック遅延信号（図１７ｅ）、７５は補間演算、７６は
レベルシフトした後の補間演算出力信号（図１７ｇ）、
７７は間引きｍ＊ｆｃクロック（図１７ｈ）、７８は間
引き４ｆｃラッチ出力（図１７ｉ）、７９はｎ＊ｆｃク
ロック（図１７ｊ）、７０は出力信号（図１７ｋ）であ
る。FIG. 18 shows a signal processing format of the DD conversion circuit shown in FIG. In FIG. 18, 70 is m
* Fc clock (Fig. 17a), 71 is an input signal (Fig. 17)
b), 72 is a 1-clock delay signal (Fig. 17c), 73 is a 2-clock delay signal (Fig. 17d), 74 is a (N-1) clock delay signal (Fig. 17e), 75 is an interpolation operation, and 76 is a level-shifted signal. The subsequent interpolation calculation output signal (FIG. 17g),
Reference numeral 77 is a thinned-out m * fc clock (FIG. 17h), 78 is a thinned-out 4fc latch output (FIG. 17i), 79 is an n * fc clock (FIG. 17j), and 70 is an output signal (FIG. 17k).

【００４８】入力信号５３（図１８ ７１）をラッチ回
路５４でｍ＊ｆｃクロック５０（図１８ ７０）でラッ
チし、１〜（Ｎ−１）クロック遅延信号（図１８ ７２
〜７４）を得る。各遅延信号にＲＯＭ６２から（数
６），（数１１），（数１９）で与えられる係数を供給
し補間演算がなされる。補間演算出力はレベルシフト回
路５７で適切なレベルに補正され（図１８ ７６）、間
引きｍ＊ｆｃクロックラッチ回路５８内で（数７），
（数１２），（数２０）で与えられるタイミングで間引
きを行った間引きｍ＊ｆｃクロック（図１８ ７７）で
ラッチを行い、間引きｍ＊ｆｃラッチ出力（図１８ ７
８）を形成する。間引きｍ＊ｆｃ出力をＲＡＭ６０に取
り込み、ｍ＊ｆｃクロック５９（図１８ ７９）のタイ
ミングで読み出し、出力信号６１（図１８ ８０）を形
成しｍ＊ｆｃ→ｎ＊ｆｃのＤＤ変換が完了する。The input signal 53 (Fig. 18 71) is latched by the latch circuit 54 with the m * fc clock 50 (Fig. 1870), and 1 to (N-1) clock delay signals (Fig. 1872) are input.
~ 74) is obtained. The coefficients given by (Equation 6), (Equation 11), and (Equation 19) are supplied from the ROM 62 to each delay signal, and interpolation calculation is performed. The interpolation calculation output is corrected to an appropriate level by the level shift circuit 57 (76 in FIG. 187), and is output in the thinning-out m * fc clock latch circuit 58 (Equation 7).
Latching is performed by the thinned-out m * fc clock (77 in FIG. 18) that is thinned out at the timing given by (Equation 12) and (Equation 20), and the thinned-out m * fc latch output (FIG. 18 7
8) is formed. The thinned-out m * fc output is loaded into the RAM 60, read out at the timing of the m * fc clock 59 (FIG. 18 79), and the output signal 61 (FIG. 18 80) is formed to complete the DD conversion of m * fc → n * fc.

【００４９】図１９は間引きｍ＊ｆｃクロック発生回路
の構成の一例を示すものである。図１９で９０はｍ＊ｆ
ｃクロック、９１はカウンター、９２はオーバーフロー
値設定部、９３は初期値設定部、９４はオーバーフロー
キャリー信号、９５はＡＮＤ回路、９６は間引きｍ＊ｆ
ｃクロックである。カウンター９１は初期値設定部９３
から与えられる初期値からｍ＊ｆｃクロック９０のクロ
ック数を数え始め、オーバーフロー値設定部９２で与え
られるオーバーフロー値を越えた場合オーバーフローキ
ャリー信号９４を発生する。ＡＮＤ回路９５でオーバー
フローキャリー信号９４とｍ＊ｆｃクロック９０のＡＮ
Ｄを取ることで間引きｍ＊ｆｃクロックを形成する。Ｄ
Ｄ変換の変換比率、ＤＤ変換フィルターのタップ数によ
りオーバーフロー値、初期値が設定される。FIG. 19 shows an example of the configuration of the thinned-out m * fc clock generation circuit. In FIG. 19, 90 is m * f
c clock, 91 counter, 92 overflow value setting unit, 93 initial value setting unit, 94 overflow carry signal, 95 AND circuit, 96 thinning out m * f
c clock. The counter 91 has an initial value setting section 93.
The count value of the m * fc clock 90 is started from the initial value given by the above, and when the overflow value given by the overflow value setting unit 92 is exceeded, an overflow carry signal 94 is generated. AND circuit 95 performs AN of overflow carry signal 94 and m * fc clock 90
By taking D, the thinned m * fc clock is formed. D
An overflow value and an initial value are set according to the conversion ratio of D conversion and the number of taps of the DD conversion filter.

【００５０】[0050]

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、各タップに与える係数グループの数はｎ
個必要であり、変換比率が複雑でｎが非常に大きい場合
は係数を格納するメモリーの容量が大きくなり、ハード
ウェア構成上の問題点となる。However, in the above configuration, the number of coefficient groups given to each tap is n.
When the conversion ratio is complicated and n is very large, the capacity of the memory for storing the coefficient becomes large, which causes a problem in hardware configuration.

【００５１】本発明は上記問題点を解決するものであっ
て、順序を逆にした係数列を適時選択することにより、
ＤＤ変換に必要な掛け算回路に与える係数の格納容量を
削減するデジタル信号の周波数変換方法及び変換回路を
提供することを目的とする。The present invention is to solve the above-mentioned problems, and by selecting a coefficient sequence whose order is reversed at a proper time,
An object of the present invention is to provide a digital signal frequency conversion method and a conversion circuit that reduce the storage capacity of the coefficient given to the multiplication circuit necessary for the DD conversion.

【００５２】[0052]

【課題を解決するための手段】上記課題を解決するため
に本発明では、タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、各タップの出力信号に所定の係
数を掛ける演算回路を用いてサンプリング周波数ｍ＊ｆ
ｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは単位ク
ロック周波数、ｍ，ｎは互いに素な自然数）の信号に変
換するデジタル信号の周波数変換方法であって、ｎ，Ｎ
がそれぞれ奇数の場合、クロック周波数ｍ＊ｎ＊ｆｃ、
タップ数ｎ＊Ｎタップのローパスフィルターのインパル
ス応答をｓ₀，ｓ₁，……，Ｓ_(n*N-1)、インパルス応答
をｎ飛ばしにしてグループ化した係数列をＧ［ｋ］＝
［ｓ_k，ｓ_k+n，……，ｓ_k+n*(N-1)］（ｋ＝０，１，…
…，ｎ−１）、係数列を順序を逆に並べ替えた係数列を
Ｇ^-1［Ｋ］＝［ｓ_k+n*(N-1)，……，ｓ_k+n，ｓ_k］（ｋ
＝０，１，……，ｎ−１）、整数ｉをｊで割った剰余系
を_iＪ_j、基準タイミングからのｍ＊ｆｃのクロックの数
を１（１＝０，１，……）とした時、各タップの出力信
号に Ｇ［_{(((n-1)/2)+1*(m-n))}Ｊ_n］ なる係数を掛けるデジタル信号の周波数変換方法であっ
て、前記各タップの出力信号に掛ける係数を_{(((n-1)/2)+1*(m-n))} Ｊ_n＞（ｎ＋１）２ の時 Ｇ^-1［_{(((n-1)/2)-1*(m-n))}Ｊ_n］ に切り換えることを特徴とするデジタル信号の周波数変
換方法を提案する。。In order to solve the above problems, the present invention employs an FIR type digital filter having a number N of taps and uses an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient. Sampling frequency m * f
A frequency conversion method of a digital signal for converting a signal of c into a signal of a sampling frequency n * fc (fc is a unit clock frequency, m and n are relatively prime natural numbers).
Are odd numbers, clock frequencies m * n * fc,
The impulse response of the low-pass filter with the number of taps n * N taps is s ₀ , s ₁ , ..., S _{(n * N-1)} , and the impulse response is skipped n and the coefficient sequence is grouped by G [k] =
[S _k , s _{k + n} , ..., S _{k + n * (N-1)} ] (k = 0, 1, ...
, N-1), and the coefficient sequence obtained by rearranging the coefficient sequence in the reverse order is G ^-1 [K] = [s _{k + n * (N-1)} , ..., S _{k + n} , s _k ]. (K
= 0,1, ..., n-1), a coset of the integer i is divided by j _i J _j, the m * fc of the reference timing number of clock 1 (1 = 0,1, ...) _Is a frequency conversion method for a digital signal, in which the output signal of each tap is multiplied by a coefficient of G [ _{(((n-1) / 2) + 1 * (mn))} J _n ], When the coefficient to be multiplied with the output signal is _{(((n-1) / 2) + 1 * (mn))} J _n > (n + 1) 2 G ^-1 [ _{(((n-1) / 2) -1 * ( mn))} propose a frequency conversion method for a digital signal, characterized in that switching to J _n]. .

【００５３】さらに、Ｎが偶数の場合、クロック周波数
ｍ＊ｎ＊ｆｃ、タップ数ｎ＊Ｎ＋１タップのローパスフ
ィルターのインパルス応答をｓ₀，ｓ₁，……，
Ｓ_(n*N)、インパルス応答をｎ飛ばしにしてグループ化
した係数列をＧ［ｋ］＝［ｓ_k，ｓ_k+n，……，ｓ
_k+n*(N-1)］（ｋ＝０，１，……，ｎ−１）、係数列を
順序を逆に並べ替えた係数列をＧ^-1［Ｋ］＝［ｓ
_k+n*(N-1)，……，ｓ_k+n，ｓ_k］（ｋ＝０，１，……，
ｎ−１）、整数ｉをｊで割った剰余系を_iＪ_j、基準タイ
ミングからのｍ＊ｆｃのクロックの数を１（１＝０，
１，……）とした時、各タップの出力信号に、 Ｇ［_(1*(m-n))Ｊ_n］ なる係数を掛けるデジタル信号の周波数変換方法であっ
て、各タップの出力信号に掛ける係数を_(1*(m-n)) Ｊ_n＞ｎ／２ の時 Ｇ^-1［_-(1*(m-n))Ｊ_n］ に切り換えることを特徴とするデジタル信号の周波数変
換方法を提案する。Furthermore, when N is an even number, the impulse response of the low-pass filter having the clock frequency m * n * fc and the number of taps n * N + 1 taps is s ₀ , s ₁ ,.
S _{(n * N)} , the impulse response is skipped by n and the coefficient sequence grouped by G is skipped by G [k] = [s _k , s _{k + n} , ..., S
_{k + n * (N-1)} ] (k = 0, 1, ..., N-1), and a coefficient sequence obtained by rearranging the coefficient sequence in reverse order is G ^-1 [K] = [s
_{k + n * (N-1)} , ..., s _{k + n} , s _k ] (k = 0,1, ...,
n-1), the remainder system obtained by dividing the integer i by j is _i J _j , and the number of m * fc clocks from the reference timing is 1 (1 = 0,
1, ...) is a digital signal frequency conversion method in which the output signal of each tap is multiplied by a coefficient G [ _{(1 * (mn))} J _n ], and the coefficient is multiplied by the output signal of each tap. We propose a frequency conversion method for digital signals, which is characterized by switching to G ^-1 [ _{-(1 * (mn))} J _n ] when _{(1 * (mn))} J _n > n / 2.

【００５４】さらに、ｎが偶数、Ｎが奇数の場合、クロ
ック周波数ｍ＊ｎ＊ｆｃ、タップ数ｎ＊Ｎ＋１タップの
ローパスフィルターのインパルス応答をｓ₀，ｓ₁，…
…，ｓ _(n*N)、インパルス応答をｎ飛ばしにしてグルー
プ化した係数列をＧ［ｋ］＝［ｓ_k，ｓ_k+n，……，ｓ
_k+n*(N-1)］（ｋ＝０，１，……，ｎ−１）、係数列を
順序を逆に並べ替えた係数列をＧ^-1［Ｋ］＝［ｓ
_k+n*(N-1)，……，ｓ_k+n，ｓ_k］（ｋ＝０，１，……，
ｎ−１）、整数ｉをｊで割った剰余系を_iＪ_j、基準タイ
ミングからのｍ＊ｆｃのクロックの数を１（１＝０，
１，……）とした時、各タップの出力信号に、 Ｇ［_{((n/2)+1*(m-n))}Ｊ_n］ なる係数を掛けるデジタル信号の周波数変換方法であっ
て、各タップの出力信号に掛ける係数を_{((n/2)+1*(m-n))} Ｊ_n＞ｎ／２ の時 Ｇ^-1［_{((n/2)-1*(m-n))}Ｊ_n］ に切り換えることを特徴とするデジタル信号の周波数変
換方法を提案する。Further, when n is an even number and N is an odd number, the black
Clock frequency m * n * fc, number of taps n * N + 1 taps
S the impulse response of the low-pass filter₀, S₁、…
…, S _{(n * N)}, The impulse response is skipped n
The converted coefficient sequence G [k] = [s_k, S_{k + n}, ……, s
_{k + n * (N-1)}] (K = 0, 1, ..., N-1), the coefficient sequence
G is a coefficient sequence in which the order is reversed.^-1[K] = [s
_{k + n * (N-1)}, ……, s_{k + n}, S_k] (K = 0, 1, ...,
n-1), the remainder system obtained by dividing the integer i by j_iJ_j, Standard Thailand
The number of m * fc clocks from Ming is 1 (1 = 0,
1, ...), G []_{((n / 2) + 1 * (mn))}J_n] It is a frequency conversion method for digital signals that is multiplied by
And multiply the output signal of each tap by the coefficient_{((n / 2) + 1 * (mn))} J_nWhen> n / 2 G^-1[_{((n / 2) -1 * (mn))}J_n] To change the frequency of the digital signal.
We propose a replacement method.

【００５５】さらに、タップ数ＮからなるＦＩＲ型デジ
タルフィルターの構成をとり、各タップの出力信号に所
定の係数を掛ける演算回路を用いてサンプリング周波数
ｍ＊ｆｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは
単位クロック周波数、ｍ，ｎは互いに素な自然数）の信
号に変換するデジタル信号の周波数変換回路であって、
周波数ｍ＊ｆｃの第１のクロックをｍ回に（ｍ−ｎ）回
間引く間引きｍ＊ｆｃクロック形成手段と、サンプリン
グ周波数ｍ＊ｆｃの第１のデジタル信号を第１のクロッ
クでＮタップラッチする第１のラッチ手段と、第１のラ
ッチ手段の各単位ラッチ出力に任意の係数を掛ける掛け
算手段と、掛け算手段の出力を加算する加算手段と、加
算手段の出力を間引きｍ＊ｆｃクロックでラッチする第
２のラッチ手段と、第２のラッチ出力を一時格納し、か
つ周波数ｎ＊ｆｃの第２のクロックのタイミングで格納
データーを読み出すメモリー手段と、掛け算手段に係数
を供給する係数列供給手段からなり、ｎ，Ｎがそれぞれ
奇数の場合、前記係数列供給手段は掛け算手段に、 Ｇ［_{(((n-1)/2)+1*(m-n))}Ｊ_n］ なる係数列を供給し、かつ間引きｍ＊ｆｃクロック形成
手段は、_{(((n-1)/2)+(1+1)*(m-n))} Ｊ_n＜_{(((n-1)/2)+1*(m-n))}Ｊ_n の時、ｍ＊ｆｃクロックからクロックを間引くデジタル
信号の周波数変換回路であって、デジタル信号の周波数
変換回路は係数列、 Ｇ［_{(((n-1)/2)-1*(m-n))}Ｊ_n］ の列順序を反転させ係数列、 Ｇ^-1［_{(((n-1)/2)-1*(m-n))}Ｊ_n］ を形成する反転手段と、_{(((n-1)/2)+1*(m-n))} Ｊ_n＞（ｎ＋１）／２ の時、係数
列 Ｇ［_{(((n-1)/2)+1*(m-n))}Ｊ_n］ を係数列 Ｇ^-1［_{(((n-1)/2)-1*(m-n))}Ｊ_n］ に切り換える切り換え手段を有することを特徴とするデ
ジタル信号の周波数変換回路を提案する。Further, the FIR digital filter having the number of taps N is constructed, and a signal of sampling frequency m * fc is converted into a sampling frequency n * fc (fc by using an arithmetic circuit which multiplies the output signal of each tap by a predetermined coefficient. Is a unit clock frequency, and m and n are frequency conversion circuits for digital signals that convert to signals of mutually prime natural numbers,
A thinning-out m * fc clock forming means for thinning out the first clock of frequency m * fc m times (m−n) times and N tap latch of the first digital signal of sampling frequency m * fc with the first clock. First latch means, multiplication means for multiplying each unit latch output of the first latch means by an arbitrary coefficient, addition means for adding the outputs of the multiplication means, and output of the addition means are latched with a thinning m * fc clock. Second latch means, a memory means for temporarily storing the second latch output and for reading the stored data at the timing of the second clock of frequency n * fc, and a coefficient string supplying means for supplying a coefficient to the multiplying means. When n and N are odd numbers, the coefficient sequence supply means supplies the multiplication means with a coefficient sequence G [ _{(((n-1) / 2) + 1 * (mn))} J _n ]. , And thinned m * fc clock The forming means is _{(((n-1) / 2) + (1 + 1) * (mn))} J _n < _{(((n-1) / 2) + 1 * (mn))} J _n , A digital signal frequency conversion circuit for thinning a clock from an m * fc clock, wherein the digital signal frequency conversion circuit is a coefficient sequence, G [ _{(((n-1) / 2) -1 * (mn))} J _n ]. column coefficients by inverting the column order, G ^-1 and _[(((n-1) / 2) -1 * (mn)) J n] inverting means for _{forming, (((n-1)} / 2) _{When + 1 * (mn))} J _n > (n + 1) / 2, the coefficient string G [ _{(((n-1) / 2) + 1 * (mn))} J _n ] is _replaced with the coefficient string G- ¹ [ ₍ We propose a frequency conversion circuit for a digital signal, which has a switching means for switching to _{((n-1) / 2) -1 * (mn))} J _n ].

【００５６】さらに、Ｎが偶数の場合、係数列供給手段
は掛け算手段に、 Ｇ［_(1*(m-n))Ｊ_n］ なる係数列を供給し、かつ間引きｍ＊ｆｃクロック形成
手段は、_{((1+1)*(m-n))} Ｊ_n＜_(1*(m-n))Ｊ_n の時、ｍ＊ｆｃクロックからクロックを間引くデジタル
信号の周波数変換回路であって、デジタル信号の周波数
変換回路は係数列 Ｇ［_-(1*(m-n))Ｊ_n］ の列順序を反転させ係数列 Ｇ^-1［_-(1*(m-n))Ｊ_n］ を形成する反転手段と、_(1*(m-n)) Ｊ_n＞ｎ／２ の時、係数列 Ｇ［_(1*(m-n))Ｊ_n］ を係数列 Ｇ^-1［_-(1*(m-n))Ｊ_n］ に切り換える切り換え手段を有することを特徴とするデ
ジタル信号の周波数変換回路を提案する。Further, when N is an even number, the coefficient sequence supply means supplies the multiplication means with a coefficient sequence G [ _{(1 * (mn))} J _n ], and the thinning-out m * fc clock generation means _{: When (1 + 1) * (mn))} J _n < _{(1 * (mn))} J _n , the frequency conversion circuit for digital signals thins the clock from the m * fc clock. coefficient sequence _{G [- (1 * (mn} )) J n] column coefficients by inverting the column order of G ^-1 - inverting means for forming _{^{[(1 * (mn))}} J n], (1 * (mn _{)) When} J _n > n / 2, there should be a switching means for switching the coefficient sequence G [ _{(1 * (mn))} J _n ] to the coefficient sequence G ^-1 [ _{-(1 * (mn))} J _n ]. We propose a frequency conversion circuit for digital signals.

【００５７】さらに、ｎが偶数、Ｎが奇数の場合、係数
列供給手段は掛け算手段に、 Ｇ［_{((n/2)+1*(m-n))}Ｊ_n］ なる係数列を供給し、かつ間引きｍ＊ｆｃクロック形成
手段は、_{((n/2)+(1+1)*(m-n))} Ｊ_n＜_{((n/2)+1*(m-n))}Ｊ_n の時、ｍ＊ｆｃクロックからクロックを間引くデジタル
信号の周波数変換回路であって、デジタル信号の周波数
変換回路は係数列 Ｇ［_{((n/2)-1*(m-n))}Ｊ_n］ の列順序を反転させ係数列、 Ｇ^-1［_{((n/2)-1*(m-n))}Ｊ_n］ を形成する反転手段と、_{((n/2)+1*(m-n))} Ｊ_n＞ｎ／２ の時、係数列 Ｇ［_{((n/2)+1*(m-n))}Ｊ_n］ を係数列 Ｇ^-1［_{((n/2)-1*(m-n))}Ｊ_n］ に切り換える切り換え手段を有することを特徴とするも
のである。Further, when n is an even number and N is an odd number, the coefficient string supply means supplies the coefficient string G [ _{((n / 2) + 1 * (mn))} J _n ] to the multiplication means, and The decimation m * fc clock forming means is m * fc when _{((n / 2) + (1 + 1) * (mn))} J _n < _{((n / 2) + 1 * (mn))} J _n. A digital signal frequency conversion circuit for thinning a clock from a clock, wherein the digital signal frequency conversion circuit inverts the order of the coefficient sequence G [ _{((n / 2) -1 * (mn))} J _n ] , G ⁻¹ [ _{((n / 2) -1 * (mn))} J _n ], and _{((n / 2) + 1 * (mn))} J _n > n / 2, There is provided switching means for switching the coefficient sequence G [ _{((n / 2) + 1 * (mn))} J _n ] into the coefficient sequence G ^-1 [ _{((n / 2) -1 * (mn))} J _n ]. It is characterized by.

【００５８】[0058]

【作用】上記構成により、各タップの出力信号に掛ける
係数列の順序を逆にした係数列を選択することができ
る。With the above structure, it is possible to select a coefficient sequence in which the order of the coefficient sequence applied to the output signal of each tap is reversed.

【００５９】[0059]

【実施例】以下に、本発明のＤＤの変換の変換方法の一
実施例について説明を行う。EXAMPLE An example of the conversion method of the DD conversion of the present invention will be described below.

【００６０】従来例に示した、ＤＤ変換フィルターのタ
ップ数を７タップに設定したときの周波数変換比率４ｆ
ｃ→３ｆｃ（ｆｃは単位周波数）のＤＤ変換の場合、図
３のオーバーサンプリングフィルターのインパルス応答
に着目すると、その係数の値はｔ＝０を中心にして対称
になっている。すなわちｔ＝−１０Ｔにおける係数ｓ ₀
とｔ＝１０Ｔにおける係数ｓ₂₀は同一の値であり、同様
に、ｓ₁＝ｓ₁₉，ｓ₂＝ｓ₁₈，……，ｓ₉＝ｓ₁₁である。
この関係を例えばＤＤ変換後のサンプリングデーターの
ポイントｆ（２）に適用すると（数２１）のように変更
できる。The DD conversion filter type shown in the conventional example.
Frequency conversion ratio 4f when the number of taps is set to 7 taps
c → 3fc (fc is unit frequency) DD conversion
Impulse response of 3 oversampling filter
Focusing on, the coefficient value is symmetric about t = 0
It has become. That is, the coefficient s at t = -10T ₀
And the coefficient s at t = 10T₂₀Are the same value,
, S₁= S₁₉, S₂= S₁₈, ……, s₉= S₁₁Is.
This relationship can be expressed by, for example, sampling data after DD conversion.
When applied to point f (2), it changes to (Equation 21)
it can.

【００６１】[0061]

【数２１】 [Equation 21]

【００６２】この関係は、サンプリングデーターｆ
（１）の形成（数２２）の時用いられた係数列（数２
３）の順序を逆にした係数列（数２４）をｆ（２）形成
の時運用していることに相当している。This relationship is represented by sampling data f
The coefficient sequence (Equation 2) used when forming (1) (Equation 22)
This corresponds to the fact that the coefficient sequence (Equation 24) in which the order of 3) is reversed is used when f (2) is formed.

【００６３】[0063]

【数２２】 [Equation 22]

【００６４】[0064]

【数２３】 [Equation 23]

【００６５】[0065]

【数２４】 [Equation 24]

【００６６】この関係をｍ＊ｆｃ→ｎ＊ｆｃ、タップ数
ＮのＤＤ変換について対応させ、そのオーバーサンプリ
ングフィルターのインパルス応答を従来例（表１）のご
とくグループ化した時のある係数列Ｇ［ｋ］（数２５）
に対しＧ［ｋ］の係数の順序を逆にした係数列をＧ
^-1［ｋ］（数２６）とした時、この係数列はＧ［（ｎ−
１）−ｋ］（数２７）に等しい事に相当する。This relation is made to correspond to m * fc → n * fc and the DD conversion with the number of taps N, and the impulse response of the oversampling filter is grouped as in the conventional example (Table 1) to obtain a certain coefficient sequence G [ k] (Equation 25)
, The coefficient sequence in which the order of the coefficients of G [k] is reversed is G
^-1 [k] (Equation 26), this coefficient sequence is G [(n-
1) −k] (equation 27).

【００６７】[0067]

【数２５】 [Equation 25]

【００６８】[0068]

【数２６】 [Equation 26]

【００６９】[0069]

【数２７】 [Equation 27]

【００７０】上述の事象は、ＤＤ変換を行うために準備
しておかねばならない（メモリーに格納しておかねばな
らない）係数の個数を約半分にできる事を意味してい
る。従来、ｍ＊ｆｃ→ｎ＊ｆｃ、タップ数ＮのＤＤ変換
に対し（表１）のごとくグループ化した場合、格納して
おかねばならない係数列の数はＧ［０］〜Ｇ［ｎ−１］
のｎグループであった。本発明のＤＤ変換の変換方法で
は、ｎが奇数の場合Ｇ［（ｎ＋１）／２］より後の係数
グループを削除し、格納する係数列の数をＧ［０］〜Ｇ
［（ｎ＋１）／２］の（（ｎ＋１）／２＋１）グループ
にする。また、ｎが偶数の場合Ｇ［ｎ／２］より後の係
数グループを削除し、格納する係数列の数をＧ［０］〜
Ｇ［ｎ／２］の（ｎ／２＋１）グループにする。選択す
る係数グループは、ｎ，Ｎがともに奇数の場合、（数２
８）であるが、削除した係数列が選択される場合、格納
されている係数列を（数２７）の関係を利用して変型し
充足する。すなわち（数３１）の時（数２８）を（数３
２）に切り換えて削除した係数列を充足する。同様に、
ｎが奇数でＮが偶数の場合、（数３３）の時（数２９）
を（数３４）に、ｎが偶数の場合、（数３５）の時（数
３０）を（数３６）に切り換える。The above-mentioned phenomenon means that the number of coefficients that must be prepared (stored in the memory) for performing the DD conversion can be reduced to about half. Conventionally, when the DD conversion of m * fc → n * fc and the number of taps N is grouped as shown in (Table 1), the number of coefficient sequences that must be stored is G [0] to G [n−1]. ]
It was the n group. In the conversion method of the DD conversion of the present invention, when n is an odd number, coefficient groups after G [(n + 1) / 2] are deleted and the number of coefficient sequences to be stored is G [0] to G [G].
[(N + 1) / 2] ((n + 1) / 2 + 1) groups are formed. If n is an even number, coefficient groups after G [n / 2] are deleted and the number of coefficient sequences to be stored is G [0] to
G (n / 2) group of G [n / 2]. The coefficient group to be selected is (Equation 2) when both n and N are odd.
8) However, when the deleted coefficient string is selected, the stored coefficient string is modified by using the relationship of (Equation 27) and satisfied. That is, when (Formula 31), (Formula 28) is converted into (Formula 3)
Switch to 2) and fill the deleted coefficient sequence. Similarly,
When n is an odd number and N is an even number, when (Equation 33), (Equation 29)
To (Equation 34), and when n is an even number, (Equation 35) switches (Equation 30) to (Equation 36).

【００７１】[0071]

【数２８】 [Equation 28]

【００７２】[0072]

【数２９】 [Equation 29]

【００７３】[0073]

【数３０】 [Equation 30]

【００７４】[0074]

【数３１】 [Equation 31]

【００７５】[0075]

【数３２】 [Equation 32]

【００７６】[0076]

【数３３】 [Expression 33]

【００７７】[0077]

【数３４】 [Equation 34]

【００７８】[0078]

【数３５】 [Equation 35]

【００７９】[0079]

【数３６】 [Equation 36]

【００８０】次に、本発明のＤＤ変換回路の一例につい
て説明を行う。図１は本発明のｍ＊ｆｃ→ｎ＊ｆｃＤＤ
変換回路の概略を表したものである。図１で１５０はｍ
＊ｆｃクロック、１５１は間引きｍ＊ｆｃクロック発生
回路、１５２は間引きｍ＊ｆｃクロック、１５３はｆｓ
＝ｍ＊ｆｃの入力信号、１５４はタップ数Ｎタップのラ
ッチ回路、１５５は掛け算回路、１５６は加算回路、１
５７はレベルシフト回路、１５８は間引きｍ＊ｆｃクロ
ックラッチ回路、１５９はｎ＊ｆｃクロック、１６０は
間引きｍ＊ｆｃクロックラッチ回路１５８から出力する
信号を一時格納するＲＡＭ、１６１は出力信号、１６２
は補間係数を格納しているＲＯＭ、１６３はＲＯＭ１６
２から出力するデーターを切り換える切り換えスイッ
チ、１６４は切り換えスイッチ１６３の切り換えタイミ
ングを指示する切り換えタイミング信号発生回路、１６
５は切り換えタイミング信号である。Next, an example of the DD conversion circuit of the present invention will be described. FIG. 1 shows m * fc → n * fcDD of the present invention.
3 is a schematic diagram of a conversion circuit. In Figure 1, 150 is m
* Fc clock, 151 is a thinned m * fc clock generation circuit, 152 is a thinned m * fc clock, 153 is fs
= M * fc input signal, 154 is a latch circuit with N taps, 155 is a multiplication circuit, 156 is an addition circuit, 1
57 is a level shift circuit, 158 is a thinned-out m * fc clock latch circuit, 159 is an n * fc clock, 160 is a RAM for temporarily storing the signal output from the thinned-out m * fc clock latch circuit 158, 161 is an output signal, 162
Is a ROM storing interpolation coefficients, 163 is a ROM 16
2 is a changeover switch for changing over the data output from 2; 164 is a changeover timing signal generation circuit for instructing the changeover timing of the changeover switch 163;
Reference numeral 5 is a switching timing signal.

【００８１】入力信号１５３をラッチ回路１５４でｍ＊
ｆｃクロック１５０でラッチし、１〜（Ｎ−１）クロッ
ク遅延信号を得る。各遅延信号にＲＯＭ１６２から係数
列を供給し補間演算がなされる。ここで、供給する係数
列は、ｎ，Ｎがともに奇数の場合、（数３１）の時（数
２８）を（数３２）に、ｎが奇数でＮが偶数の場合、
（数３３）の時（数２９）を（数３４）に、ｎが偶数の
場合、（数３５）の時（数３０）を（数３６）に切り換
えて削除した係数列を充足するのであるが、本回路では
切り換えタイミング信号発生回路１６４から出力する切
り換えタイミング信号１６５に同期して切り換えスイッ
チ１６３で係数列の順序を全く逆にすることで行ってい
る。補間演算出力はレベルシフト回路１５７で適切なレ
ベルに補正され、間引きｍ＊ｆｃクロックラッチ回路１
５８内で（数７），（数１２），（数２０）で与えられ
るタイミングで間引きを行った間引きｍ＊ｆｃクロック
でラッチを行い、間引きｍ＊ｆｃラッチ出力を形成す
る。間引きｍ＊ｆｃ出力をＲＡＭ１６０に取り込み、ｍ
＊ｆｃクロック１５９のタイミングで読み出し、出力信
号１６１を形成しｍ＊ｆｃ→ｎ＊ｆｃのＤＤ変換が完了
する。The latch circuit 154 inputs the input signal 153 to m *.
Latch with fc clock 150 to obtain 1- (N-1) clock delay signals. A coefficient string is supplied from the ROM 162 to each delay signal and interpolation calculation is performed. Here, the coefficient sequence to be supplied is such that, when n and N are both odd, (Equation 31) is given by (Equation 28) as (Equation 32), and when n is an odd number and N is an even number,
When (Equation 33) is satisfied, (Equation 29) is changed to (Equation 34), and when n is an even number, when (Equation 35) is changed to (Equation 36), the deleted coefficient sequence is satisfied. However, in this circuit, the order of the coefficient sequence is completely reversed by the changeover switch 163 in synchronization with the changeover timing signal 165 output from the changeover timing signal generation circuit 164. The interpolation calculation output is corrected to an appropriate level by the level shift circuit 157, and thinned out m * fc clock latch circuit 1
In 58, the thinned-out m * fc clocks, which are thinned out at the timings given by (Equation 7), (Equation 12), and (Equation 20), are latched to form a thinned-out m * fc latch output. The thinned-out m * fc output is loaded into the RAM 160, and m
The * fc clock 159 is read at the timing, the output signal 161 is formed, and the DD conversion of m * fc → n * fc is completed.

【００８２】[0082]

【発明の効果】以上のように本発明によれば、従来格納
しておかねばならない係数列の数はｎグループであった
が、ｎが奇数の場合（（ｎ＋１）／２＋１）グループ
に、ｎが偶数の場合（ｎ／２＋１）グループとメモリー
容量を削減したＤＤ変換回路の構築がなされ、その効果
は大なるものである。As described above, according to the present invention, the number of coefficient sequences that must be stored in the past is n groups, but when n is an odd number, ((n + 1) / 2 + 1) groups have n groups. Is even (n / 2 + 1), a DD conversion circuit with reduced memory capacity is constructed, and the effect is great.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例におけるＤＤ変換回路の回路
図FIG. 1 is a circuit diagram of a DD conversion circuit according to an embodiment of the present invention.

【図２】従来における特性図FIG. 2 Conventional characteristic diagram

【図３】従来における特性図[Fig. 3] Conventional characteristic diagram

【図４】従来における特性図[Fig. 4] Conventional characteristic diagram

【図５】従来における特性図[Fig. 5] Conventional characteristic diagram

【図６】従来における特性図FIG. 6 is a conventional characteristic diagram.

【図７】従来における特性図FIG. 7 is a conventional characteristic diagram.

【図８】従来における特性図FIG. 8 is a conventional characteristic diagram.

【図９】従来における特性図FIG. 9 is a conventional characteristic diagram.

【図１０】従来における特性図FIG. 10 is a conventional characteristic diagram.

【図１１】従来における特性図FIG. 11 is a conventional characteristic diagram.

【図１２】従来における特性図FIG. 12 is a conventional characteristic diagram.

【図１３】従来における特性図FIG. 13 is a conventional characteristic diagram.

【図１４】従来における特性図FIG. 14 is a conventional characteristic diagram.

【図１５】従来における特性図FIG. 15 is a conventional characteristic diagram.

【図１６】従来における特性図FIG. 16 is a conventional characteristic diagram.

【図１７】従来のＤＤ変換回路の回路図FIG. 17 is a circuit diagram of a conventional DD conversion circuit.

【図１８】従来のＤＤ変換回路におけるタイミングチャ
ートFIG. 18 is a timing chart of a conventional DD conversion circuit.

【図１９】従来の間引きｍ＊ｆｃクロック発生回路のブ
ロック図FIG. 19 is a block diagram of a conventional thinned-out m * fc clock generation circuit.

【符号の説明】[Explanation of symbols]

１５０ ｍ＊ｆｃクロック １５１ 間引きｍ＊ｆｃクロック発生回路 １５２ 間引きｍ＊ｆｃクロック １５３ ｆｓ＝ｍ＊ｆｃの入力信号 １５４ タップ数Ｎタップのラッチ回路 １５５ 掛け算回路 １５６ 加算回路 １５７ レベルシフト回路 １５８ 間引きｍ＊ｆｃクロックラッチ回路 １５９ ｎ＊ｆｃクロック １６０ ＲＡＭ １６１ 出力信号 １６２ ＲＯＭ １６３ 切り換えスイッチ １６４ 切り換えタイミング信号発生回路 １６５ 切り換えタイミング信号 150 m * fc clock 151 thinning m * fc clock generation circuit 152 thinning m * fc clock 153 fs = m * fc input signal 154 tap number N tap latch circuit 155 multiplication circuit 156 adder circuit 157 level shift circuit 158 thinning m * fc clock latch circuit 159 n * fc clock 160 RAM 161 output signal 162 ROM 163 changeover switch 164 changeover timing signal generation circuit 165 changeover timing signal

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
＊ｆｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは単
位クロック周波数、ｍ，ｎは互いに素な自然数）の信号
に変換するデジタル信号の周波数変換方法であって、
ｎ，Ｎがそれぞれ奇数の場合、クロック周波数ｍ＊ｎ＊
ｆｃ、タップ数ｎ＊Ｎタップのローパスフィルターのイ
ンパルス応答をｓ₀，ｓ₁，……，Ｓ _(n*N-1)、前期イン
パルス応答をｎ飛ばしにしてグループ化した係数列をＧ
［ｋ］＝［ｓ_k，ｓ_k+n，……，ｓ_k+n*(N-1)］（ｋ＝
０，１，……，ｎ−１）、前記係数列を順序を逆に並べ
替えた係数列をＧ^-1［Ｋ］＝［ｓ_k+n*(N-1)，……，ｓ_k
+n，ｓ_k］（ｋ＝０，１，……，ｎ−１）、整数ｉをｊ
で割った剰余系を_iＪ_j、基準タイミングからのｍ＊ｆｃ
のクロックの数を１（１＝０，１，……）とした時、各
タップの出力信号に、 Ｇ［_{(((n-1)/2)+1*(m-n))}Ｊ_n］ なる係数を掛けるデジタル信号の周波数変換方法であっ
て、前記各タップの出力信号に掛ける係数を_{(((n-1)/2)+1*(m-n))} Ｊ_n＞（ｎ＋１）２ の時 Ｇ^-1［_{(((n-1)/2)-1*(m-n))}Ｊ_n］ に切り換えることを特徴とするデジタル信号の周波数変
換方法。1. A FIR digital filter having N taps.
Filter, and the output signal of each tap is specified
Sampling frequency m using an arithmetic circuit that multiplies
The sampling frequency n * fc (fc is a single
Clock frequency, where m and n are relatively prime natural numbers)
A frequency conversion method for converting a digital signal into
When n and N are odd numbers, clock frequency m * n *
fc, number of taps n * N taps of low-pass filter
Impulse response₀, S₁, ……, S _{(n * N-1)}, The previous term inn
The coefficient sequence grouped by skipping the pulse response n
[K] = [s_k, S_{k + n}, ……, s_{k + n * (N-1)}] (K =
0, 1, ..., N-1), the coefficient sequences are arranged in reverse order.
The replaced coefficient sequence is G^-1[K] = [s_{k + n * (N-1)}, ……, s<sub>k
+ n</sub>, S_k] (K = 0, 1, ..., N-1), and the integer i is j
The remainder system divided by_iJ_j, M * fc from the reference timing
When the number of clocks in is 1 (1 = 0, 1, ...)
The output signal of the tap is G [_{(((n-1) / 2) + 1 * (mn))}J_n] It is a frequency conversion method for digital signals that is multiplied by
And multiply the output signal of each tap by the coefficient_{(((n-1) / 2) + 1 * (mn))} J_n> (N + 1) 2 G^-1[_{(((n-1) / 2) -1 * (mn))}J_n] To change the frequency of the digital signal.
Exchange method. 【請求項２】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
＊ｆｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは単
位クロック周波数、ｍ，ｎは互いに素な自然数）の信号
に変換するデジタル信号の周波数変換方法であって、Ｎ
が偶数の場合、クロック周波数ｍ＊ｎ＊ｆｃ、タップ数
ｎ＊Ｎ＋１タップのローパスフィルターのインパルス応
答をｓ₀，ｓ₁，……，Ｓ_(n*N)、前期インパルス応答を
ｎ飛ばしにしてグループ化した係数列をＧ［ｋ］＝［ｓ
_k，ｓ_k+n，……，ｓ_k+n*(N-1)］（ｋ＝０，１，……，
ｎ−１）、前記係数列を順序を逆に並べ替えた係数列を
Ｇ^-1［Ｋ］＝［ｓ_k+n*(N-1)，……，ｓ_k+n，ｓ_k］（ｋ
＝０，１，……，ｎ−１）、整数ｉをｊで割った剰余系
を_iＪ_j、基準タイミングからのｍ＊ｆｃのクロックの数
を１（１＝０，１，……）とした時、前記各タップの出
力信号に、 Ｇ［_(1*(m-n))Ｊ_n］ なる係数を掛けるデジタル信号の周波数変換方法であっ
て、前記各タップの出力信号に掛ける係数を、_(1*(m-n)) Ｊ_n＞ｎ／２ の時 Ｇ^-1［_-(1*(m-n))Ｊ_n］ に切り換えることを特徴とするデジタル信号の周波数変
換方法。2. A FIR type digital filter having a number of taps N is constructed, and a sampling frequency m is used by using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
A frequency conversion method of a digital signal for converting a signal of * fc into a signal of a sampling frequency n * fc (fc is a unit clock frequency, m and n are natural numbers that are relatively prime),
Is an even number, the impulse response of the low-pass filter with the clock frequency m * n * fc and the number of taps n * N + 1 taps is s ₀ , s ₁ , ..., S _{(n * N)} , and the previous impulse response is skipped n. G [k] = [s
_k , s _{k + n} , ..., S _{k + n * (N-1)} ] (k = 0, 1, ...,
n-1), the coefficient sequence obtained by rearranging the coefficient sequence in reverse order is G ^-1 [K] = [s _{k + n * (N-1)} , ..., S _{k + n} , s _k ] ( k
= 0,1, ..., n-1), a coset of the integer i is divided by j _i J _j, the m * fc of the reference timing number of clock 1 (1 = 0,1, ...) when a, the output signal of each tap, a _{G [(1 * (mn)} ) J n] becomes the frequency conversion method for digital signal multiplying the coefficients, a coefficient multiplying the output signal of said each tap, _{( When 1 * (mn))} J _n > n / 2, it is switched to G ^-1 [ _{-(1 * (mn))} J _n ]. 【請求項３】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
＊ｆｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは単
位クロック周波数、ｍ，ｎは互いに素な自然数）の信号
に変換するデジタル信号の周波数変換方法であって、ｎ
が偶数、Ｎが奇数の場合、クロック周波数ｍ＊ｎ＊ｆ
ｃ、タップ数ｎ＊Ｎ＋１タップのローパスフィルターの
インパルス応答をｓ₀，ｓ₁，……，Ｓ_(n*N)、前期イン
パルス応答をｎ飛ばしにしてグループ化した係数列をＧ
［ｋ］＝［ｓ_k，ｓ_k+n，……，ｓ_k+n*(N-1)］（ｋ＝
０，１，……，ｎ−１）、前記係数列を順序を逆に並べ
替えた係数列をＧ^-1［Ｋ］＝［ｓ_k+n*(N-1)，……，ｓ_k
+n，ｓ_k］（ｋ＝０，１，……，ｎ−１）、整数ｉをｊ
で割った剰余系を_iＪ_j、基準タイミングからのｍ＊ｆｃ
のクロックの数を１（１＝０，１，……）とした時、前
記各タップの出力信号に、 Ｇ［_{((n/2)+1*(m-n))}Ｊ_n］ なる係数を掛けるデジタル信号の周波数変換方法であっ
て、前記各タップの出力信号に掛ける係数を_{((n/2)+1*(m-n))} Ｊ_n＞ｎ／２ の時 Ｇ^-1［_{((n/2)-1*(m-n))}Ｊ_n］ に切り換えることを特徴とするデジタル信号の周波数変
換方法。3. A FIR type digital filter having a number of taps N, and a sampling frequency m using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
A frequency conversion method of a digital signal for converting a signal of * fc into a signal of a sampling frequency n * fc (fc is a unit clock frequency, m and n are natural numbers that are relatively prime),
Is even and N is odd, clock frequency m * n * f
c, the impulse response of the low-pass filter with the number of taps n * N + 1 taps is s ₀ , s ₁ , ..., S _{(n * N)} , and the impulse sequence of the previous period is skipped by n to group the coefficient sequence G
[K] = [s _k , s _{k + n} , ..., S _{k + n * (N-1)} ] (k =
0, 1, ..., N-1), and the coefficient sequence obtained by rearranging the coefficient sequence in the reverse order is G ^-1 [K] = [s _{k + n * (N-1)} , ..., s <sub>k
+ n</sub> , s _k ] (k = 0, 1, ..., N-1), and the integer i is j
The remainder system divided by is _i J _j , m * fc from the reference timing
When the number of clocks of 1 is set to 1 (1 = 0, 1, ...), the output signal of each tap is multiplied by a coefficient of G [ _{((n / 2) + 1 * (mn))} J _n ]. A method of converting a frequency of a digital signal, wherein a coefficient by which the output signal of each tap is multiplied is _{((n / 2) + 1 * (mn))} J _n > n / 2 G ^-1 [ _{((n / 2 ) -1 * (mn))} J _n ]. 【請求項４】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
＊ｆｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは単
位クロック周波数、ｍ，ｎは互いに素な自然数）の信号
に変換するデジタル信号の周波数変換回路であって、周
波数ｍ＊ｆｃの第１のクロックをｍ回に（ｍ−ｎ）回間
引く間引きｍ＊ｆｃクロック形成手段と、サンプリング
周波数ｍ＊ｆｃの第１のデジタル信号を前記第１のクロ
ックでＮタップラッチする第１のラッチ手段と、前記第
１のラッチ手段の各単位ラッチ出力に任意の係数を掛け
る掛け算手段と、前記掛け算手段の出力を加算する加算
手段と、前記加算手段の出力を前記間引きｍ＊ｆｃクロ
ックでラッチする第２のラッチ手段と、前記第２のラッ
チ出力を一時格納し、かつ周波数ｎ＊ｆｃの第２のクロ
ックのタイミングで格納データーを読み出すメモリー手
段と、前記掛け算手段に係数を供給する係数列供給手段
からなり、ｎ，Ｎがそれぞれ奇数の場合、前記係数列供
給手段は前記掛け算手段に、 Ｇ［_{(((n-1)/2)+1*(m-n))}Ｊ_n］ なる係数列を供給し、かつ間引きｍ＊ｆｃクロック形成
手段は、_{(((n-1)/2)+(1+1)*(m-n))} Ｊ_n＜_{(((n-1)/2)+1*(m-n))}Ｊ_n の時、ｍ＊ｆｃクロックからクロックを間引くデジタル
信号の周波数変換回路であって、前記デジタル信号の周
波数変換回路は係数列、 Ｇ［_{(((n-1)/2)-1*(m-n))}Ｊ_n］ の列順序を反転させ係数列、 Ｇ^-1［_{(((n-1)/2)-1*(m-n))}Ｊ_n］ を形成する反転手段と、_{(((n-1)/2)+1*(m-n))} Ｊ_n＞（ｎ＋１）／２ の時、係数列 Ｇ［_{(((n-1)/2)+1*(m-n))}Ｊ_n］ を前記係数列 Ｇ^-1［_{((((n-1)/2)-1*(m-n))}Ｊ_n］ に切り換える切り換え手段を有することを特徴とするデ
ジタル信号の周波数変換回路。4. A FIR type digital filter having a number of taps N is constructed, and a sampling frequency m is obtained by using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
A frequency conversion circuit of a digital signal for converting a signal of * fc into a signal of a sampling frequency n * fc (fc is a unit clock frequency, m and n are natural numbers that are relatively prime), and is a first clock having a frequency of m * fc. A thinning m * fc clock forming means for thinning out m times (m−n) times, a first latching means for N-tap latching a first digital signal having a sampling frequency m * fc with the first clock, A multiplication means for multiplying each unit latch output of the first latch means by an arbitrary coefficient, an addition means for adding the outputs of the multiplication means, and a second means for latching the output of the addition means with the thinned-out m * fc clock. Latch means, memory means for temporarily storing the second latch output and for reading stored data at the timing of the second clock of frequency n * fc; Consists coefficient sequence supplying means for supplying a coefficient to stage, n, where N is an odd number, respectively, wherein the coefficient sequence supplying means to said multiplying _{means, G [(((n-} 1) / 2) + 1 * (mn ₎₎ J _n ], and the decimation m * fc clock forming means supplies _{(((n-1) / 2) + (1 + 1) * (mn))} J _n < _{((((n -1) / 2) + 1 * (mn))} J _n , a frequency conversion circuit for a digital signal in which the clock is thinned out from the m * fc clock, wherein the frequency conversion circuit for the digital signal is a coefficient sequence G [ _{( The} sequence of _{((n-1) / 2) -1 * (mn))} J _n ] is inverted to the coefficient sequence, G ^-1 [ _{(((n-1) / 2) -1 * (mn))} J _n ]] and _{(((n-1) / 2) + 1 * (mn))} J _n > (n + 1) / 2, the coefficient sequence G [ _{(((n-1) / 2 ) + 1 * (mn))} J _n ] to the coefficient sequence G ^-1 [ _{((((n-1) / 2) -1 * (mn))} J _n ]. Frequency conversion circuit for digital signals. 【請求項５】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
＊ｆｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは単
位クロック周波数、ｍ，ｎは互いに素な自然数）の信号
に変換するデジタル信号の周波数変換回路であって、周
波数ｍ＊ｆｃの第１のクロックをｍ回に（ｍ−ｎ）回間
引く間引きｍ＊ｆｃクロック形成手段と、サンプリング
周波数ｍ＊ｆｃの第１のデジタル信号を前記第１のクロ
ックでＮタップラッチする第１のラッチ手段と、前記第
１のラッチ手段の各単位ラッチ出力に任意の係数を掛け
る掛け算手段と、前記掛け算手段の出力を加算する加算
手段と、前記加算手段の出力を前記間引きｍ＊ｆｃクロ
ックでラッチする第２のラッチ手段と、前記第２のラッ
チ出力を一時格納し、かつ周波数ｎ＊ｆｃの第２のクロ
ックのタイミングで格納データーを読み出すメモリー手
段と、前記掛け算手段に係数を供給する係数列供給手段
からなり、Ｎが偶数の場合、前記係数列供給手段は前記
掛け算手段に、 Ｇ［_(1*(m-n))Ｊ_n］ なる係数列を供給し、かつ間引きｍ＊ｆｃクロック形成
手段は、_{((1+1)*(m-n))} Ｊ_n＜_(1*(m-n))Ｊ_n の時、ｍ＊ｆｃクロックからクロックを間引くデジタル
信号の周波数変換回路であって、該デジタル信号の周波
数変換回路は係数列、 Ｇ［_-(1*(m-n))Ｊ_n］ の列順序を反転させ係数列、 Ｇ^-1［_-(1*(m-n))Ｊ_n］ を形成する反転手段と、_(1*(m-n)) Ｊ_n＞ｎ／２ の時、係数列、 Ｇ［_(1*(m-n))Ｊ_n］ を前記係数列、 Ｇ^-1［_-(1*(m-n))Ｊ_n］ に切り換える切り換え手段を有することを特徴とするデ
ジタル信号の周波数変換回路。5. A FIR type digital filter having a number of taps N is constructed, and a sampling frequency m is used by using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
A frequency conversion circuit of a digital signal for converting a signal of * fc into a signal of a sampling frequency n * fc (fc is a unit clock frequency, m and n are natural numbers that are relatively prime), and is a first clock having a frequency of m * fc. A thinning m * fc clock forming means for thinning out m times (m−n) times, a first latching means for N-tap latching a first digital signal having a sampling frequency m * fc with the first clock, A multiplication means for multiplying each unit latch output of the first latch means by an arbitrary coefficient, an addition means for adding the outputs of the multiplication means, and a second means for latching the output of the addition means with the thinned-out m * fc clock. Latch means, memory means for temporarily storing the second latch output and for reading stored data at the timing of the second clock of frequency n * fc; Consists coefficient sequence supplying means for supplying a coefficient to stage, when N is an even number, said coefficient sequence supplying means to said multiplication means to supply coefficient sequence composed _{G [(1 * (mn)} ) J n], and The thinning-out m * fc clock forming means is a frequency conversion circuit for digital signals for thinning out the clock from the m * fc clock when _{((1 + 1) * (mn))} J _n < _{(1 * (mn))} J _n. there, the frequency conversion circuit coefficient string of the digital _{signal, G [- (1 * (} mn)) J n] coefficient sequence by inverting the column order _{^{of, G -1 [- (1 *}} (mn)) J n ], And when _{(1 * (mn))} J _n > n / 2, a coefficient string G [ _{(1 * (mn))} J _n ] is _added to the coefficient string G ^-1 [ _{-( 1 * (mn))} J _n ], which has a switching means for switching to a digital signal frequency conversion circuit. 【請求項６】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
＊ｆｃの信号をサンプリング周波数ｎ＊ｆｃ（ｆｃは単
位クロック周波数、ｍ，ｎは互いに素な自然数）の信号
に変換するデジタル信号の周波数変換回路であって、周
波数ｍ＊ｎ＊ｆｃの第１のクロックをｍ回に（ｍ−ｎ）
回間引く間引きｍ＊ｆｃクロック形成手段と、サンプリ
ング周波数ｍ＊ｆｃの第１のデジタル信号を前記第１の
クロックでＮタップラッチする第１のラッチ手段と、前
記第１のラッチ手段の各単位ラッチ出力に任意の係数を
掛ける掛け算手段と、前記掛け算手段の出力を加算する
加算手段と、前記加算手段の出力を前記間引きｍ＊ｆｃ
クロックでラッチする第２のラッチ手段と、前記第２の
ラッチ出力を一時格納し、かつ周波数ｎ＊ｆｃの第２の
クロックのタイミングで格納データーを読み出すメモリ
ー手段と、前記掛け算手段に係数を供給する係数列供給
手段からなり、ｎが偶数、Ｎが奇数の場合、前記係数列
供給手段は前記掛け算手段に、 Ｇ［_{((n/2)+1*(m-n))}Ｊ_n］ なる係数列を供給し、かつ間引きｍ＊ｆｃクロック形成
手段は、_{((n/2)+(1+1)*(m-n))} Ｊ_n＜_{((n/2)+1*(m-n))}Ｊ_n の時、ｍ＊ｆｃクロックからクロックを間引くデジタル
信号の周波数変換回路であって、該デジタル信号の周波
数変換回路は係数列、 Ｇ［_{((n/2)-1*(m-n))}Ｊ_n］ の列順序を反転させ係数列、 Ｇ^-1［_{((n/2)-1*(m-n))}Ｊ_n］ を形成する反転手段と、_{((n/2)+1*(m-n))} Ｊ_n＞ｎ／２ の時、係数列 Ｇ［_{((n/2)+1*(m-n))}Ｊ_n］ を前記係数列 Ｇ^-1［_{((n/2)-1*(m-n))}Ｊ_n］ に切り換える切り換え手段を有することを特徴とするデ
ジタル信号の周波数変換回路。6. An FIR type digital filter having a number of taps N, and a sampling frequency m using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
A frequency conversion circuit for converting a signal of * fc into a signal of sampling frequency n * fc (fc is a unit clock frequency, m and n are relatively prime natural numbers), and is a first frequency of m * n * fc. Clock of m times (mn)
Thinning-out thinning m * fc clock forming means, first latching means for N-tap latching a first digital signal of sampling frequency m * fc with the first clock, and unit latches of the first latching means Multiplying means for multiplying the output by an arbitrary coefficient, adding means for adding the outputs of the multiplying means, and the thinning out m * fc of the output of the adding means.
A second latch means for latching with a clock, a memory means for temporarily storing the second latch output and for reading stored data at the timing of a second clock of frequency n * fc, and a coefficient for supplying to the multiplying means. It consists coefficient sequence supplying means for, n is an even number, if n is an odd number, wherein the coefficient array supplier means the multiplying _{means, G [((n / 2} ) + 1 * (mn)) J n] becomes coefficient sequence And the thinning-out m * fc clock forming means is _{((n / 2) + (1 + 1) * (mn))} J _n < _{((n / 2) + 1 * (mn))} J _n At this time, it is a frequency conversion circuit for a digital signal that thins the clock from the m * fc clock, and the frequency conversion circuit for the digital signal is a coefficient sequence G [ _{((n / 2) -1 * (mn))} J _n ]. Inverting means for inverting the column order to form a coefficient sequence, G ^-1 [ _{((n / 2) -1 * (mn))} J _n ], and _{((n / 2) + 1 * (mn))} J _n > when n / 2, the coefficient sequence _{G [((n / 2)} + 1 * (mn)) J n] Serial coefficient sequence _{^{G -1 [((n / 2}} ) -1 * (mn)) J n] frequency conversion circuit of the digital signal, characterized in that it comprises a switching means for switching to.