JP2001339279A - Filter circuit - Google Patents
Filter circuitInfo
- Publication number
- JP2001339279A JP2001339279A JP2000158364A JP2000158364A JP2001339279A JP 2001339279 A JP2001339279 A JP 2001339279A JP 2000158364 A JP2000158364 A JP 2000158364A JP 2000158364 A JP2000158364 A JP 2000158364A JP 2001339279 A JP2001339279 A JP 2001339279A
- Authority
- JP
- Japan
- Prior art keywords
- filter
- sub
- multiplier
- filter circuit
- product
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、離散化された情報
データ系列による演算を行うデジタルＦＩＲ （Ｆｉｎ
ｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限イン
パルス応答）フィルタからなるフィルタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital FIR (Fin) for performing an operation based on a discretized information data sequence.
The present invention relates to a filter circuit including an item impulse response (finite impulse response) filter.
【０００２】[0002]
【従来の技術】ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ
Ｒｅｓｐｏｎｓｅ）とは、有限インパルス応答のこと
であり、ＦＩＲフィルタとは、離散化された入力信号に
対して、その出力応答が有限時間長で表わされるデジタ
ルフィルタのことである。2. Description of the Related Art FIR (Finite Impulse)
(Response) is a finite impulse response, and the FIR filter is a digital filter whose output response is represented by a finite time length with respect to a discretized input signal.
【０００３】このようなＦＩＲフィルタには、下記１乃
至３の利点がある。Such an FIR filter has the following advantages.
【０００４】１．直線位相特性を正確に、しかも容易に
実現可能である。[0004] 1. The linear phase characteristic can be accurately and easily realized.
【０００５】２．帰還回路が無いので、常に安定したフ
ィルタ機能を実現できる。[0005] 2. Since there is no feedback circuit, a stable filter function can always be realized.
【０００６】３．フーリエ級数展開等により、容易に設
計が可能である。[0006] 3. Design can be easily performed by Fourier series expansion and the like.
【０００７】特に、上記１及び２の利点を生かした信号
処理の方式として、０内挿処理がある。これは、入力に
対してｎ倍（ｎは２以上の整数）のオーバーサンプリン
グを行い、１つの入力データに対して得られるｎ個のサ
ンプリングデータのうち１つを除いて、残りを全て０に
置き換えることで、入力データのエネルギーの偏りを１
／ｎに緩和する処理である。In particular, there is a 0 interpolation process as a signal processing system utilizing the advantages of the above 1 and 2. In this method, the input is oversampled by n times (n is an integer of 2 or more), and all the remaining data are set to 0 except one of n sampled data obtained for one input data. By replacing, the energy bias of the input data can be reduced by 1
/ N.
【０００８】図５は、ＦＩＲフィルタの基本構成を示す
図である。FIG. 5 is a diagram showing a basic configuration of the FIR filter.
【０００９】同図において、５０１ａ，５０１ｂ，５０
１ｃ，５０１ｄ，５０１ｅ，５０１ｆ，５０１ｇは乗算
器、５０２ａ，５０２ｂ，５０２ｃ，５０２ｄ，５０２
ｅは遅延素子、５０３は加算器、５０４は信号出力端
子、５０５は信号入力端子、ｘ（ｎ），ｘ（ｎ-1），ｘ
（ｎ-2），ｘ（ｎ-3），ｘ（2），ｘ（2），ｘ（1）は
入力信号系列、ｈ0，ｈ1，ｈ2，ｈ3，…ｈn-2，ｈn-1，
ｈnはフィルタ係数である。In FIG. 1, 501a, 501b, 50
1c, 501d, 501e, 501f, 501g are multipliers, 502a, 502b, 502c, 502d, 502
e is a delay element, 503 is an adder, 504 is a signal output terminal, 505 is a signal input terminal, x (n), x (n-1), x
(N-2), x (n-3), x (2), x (2), x (1) are input signal sequences, h0, h1, h2, h3,... Hn-2, hn-1,.
hn is a filter coefficient.
【００１０】入力信号系列ｘ（ｎ）は、入力端子５０５
より順次入力され、１番目の乗算器５０１ａと１番目の
遅延素子５０２ａに分配される。そして、１番目の乗算
器５０１ａに送られた信号は、該乗算器５０１ａにより
フィルタ係数ｈ0と乗算されて加算器５０３へ送られ
る。一方、１番目の遅延素子５０２ａに送られた信号
は、該遅延素子５０２ａによりサンプリンク間隔Ｔだけ
遅延された後、再び分配され、２番目の乗算器５０１ｂ
と２番目の遅延素子５０２ｂに送られる。このとき、１
番目の乗算器５０１ａには次の信号が入力されている。An input signal sequence x (n) is supplied to an input terminal 505
And is sequentially input to the first multiplier 501a and the first delay element 502a. The signal sent to the first multiplier 501a is multiplied by the filter coefficient h0 by the multiplier 501a and sent to the adder 503. On the other hand, the signal sent to the first delay element 502a is again distributed after being delayed by the sampling interval T by the delay element 502a, and the second multiplier 501b
Is sent to the second delay element 502b. At this time, 1
The next signal is input to the second multiplier 501a.
【００１１】このように、順次遅延された信号とそれに
対応するフィルタ係数とを乗算演算し、ｎ番目の信号と
ｎ番目のフィルタ係数との乗算演算結果までを全て加算
器５０３で加算したものが、フィルタ出力として信号出
力端子５０４より出力される。入力されたデータが最後
の遅延素子５０２ｆに到達するまでにサンプリング周期
のｎ周期分の時間がかかるため、入力データに対応する
出力データも、その分遅延して出力されることになる。As described above, the signal obtained by multiplying the sequentially delayed signal by the corresponding filter coefficient and adding the result of the multiplication of the n-th signal and the n-th filter coefficient by the adder 503 is obtained. Are output from the signal output terminal 504 as filter outputs. Since it takes time for n sampling periods until the input data reaches the last delay element 502f, the output data corresponding to the input data is also output with a delay corresponding to that.
【００１２】次に、０内挿処理に関して図６及び図７を
用いて説明する。Next, the zero interpolation process will be described with reference to FIGS.
【００１３】図６は、４倍でオーバーサンプリングした
デジタルデータを入力した場合の、ＦＩＲフィルタにお
けるデータの流れを示す図である。同図において、６０
１ａ，６０１ｂ，６０１ｃ，６０１ｄ，６０１ｅは乗算
器、６０２は加算器、ｘｎ+1，ｘｎ，ｘｎ-1，ｘ2，ｘ
1，ｘ0は入力信号系列、ｈ0，ｈ1，ｈ2，…ｈ4n-1，ｈ4
nはフィルタ係数である。FIG. 6 is a diagram showing the flow of data in the FIR filter when digital data oversampled by a factor of 4 is input. In FIG.
1a, 601b, 601c, 601d, 601e are multipliers, 602 is an adder, xn + 1, xn, xn-1, x2, x
1, x0 is an input signal sequence, h0, h1, h2,... H4n-1, h4
n is a filter coefficient.
【００１４】デジタル値の入力データに対して４倍オー
バーサンプリングを行っているので、フィルタに入力さ
れるデータとしては、図６に示すように、入力信号系列
として同じ値が４回ずつ連続するデータとなる。Since the input data of the digital value is oversampled four times, the data to be input to the filter is, as shown in FIG. Becomes
【００１５】図７は、０内挿処理を施したもの、即ち、
連続した４つのデータのうちで、最初の１つを除いて残
りの３つを０に置き換えたものを入力データとした場合
の、ＦＩＲフィルタにおけるデータの流れを示す図であ
る。同図において、図６と同一部分には同一符号が付し
てある。FIG. 7 shows the result of the 0 interpolation processing, that is,
It is a figure which shows the flow of the data in an FIR filter in the case where what replaced three except for the first one with 0 among 4 continuous data was input data. 6, the same parts as those in FIG. 6 are denoted by the same reference numerals.
【００１６】図７に示すように、有効データ数が１／４
になっているので、出力の演算結果の取り得る範囲も１
／４となる。フィルタ出力の演算精度はタップ数に依存
するので、このような形式でデータを入力することによ
り、積和演算結果の精度を損なうことなく、振幅変動を
小さくできる（この例では１／４）。この結果、図示は
していないが、フィルタ演算後のデジタルデータをＤ／
Ａ変換した後、アナログ処理を行う場合のノイズ特性等
に対して、特性改善の効果がある。As shown in FIG. 7, the number of valid data is 1/4.
, The possible range of the output operation result is also 1
/ 4. Since the calculation accuracy of the filter output depends on the number of taps, by inputting data in such a format, the amplitude fluctuation can be reduced (1/4 in this example) without impairing the accuracy of the product-sum calculation result. As a result, although not shown, the digital data after the filter operation is
After the A conversion, there is an effect of improving characteristics with respect to noise characteristics when analog processing is performed.
【００１７】[0017]
【発明が解決しようとする課題】上述したような４倍オ
ーバーサンプリングによる０内挿処理を入力データとす
る１６タップのＦＩＲフィルタを考える。このようなＦ
ＩＲフィルタの演算処理過程を順に示したのが図８であ
る。同図において、８０１は乗算器、８０２は加算器、
ｘ3，0，ｘ2，ｘ1，ｘ0は入力信号系列、ｈ0乃至ｈ15は
フィルタ係数である。A 16-tap FIR filter using input data of 0 interpolation by 4 times oversampling as described above is considered. Such F
FIG. 8 shows the operation process of the IR filter in order. In the figure, 801 is a multiplier, 802 is an adder,
x3,0, x2, x1, x0 are input signal sequences, and h0 to h15 are filter coefficients.
【００１８】ここでは、図８（ａ）乃至（ｄ）のそれぞ
れの状態において、有効となる乗算演算を行っている乗
算器は、全タップ中の１／４のみであり、それ以外の乗
算器の演算結果は、全て内挿された０データとの積、即
ち、０になっている。しかし、有効となる演算結果の出
力される乗算器は順次変わっていくので、その後の加算
器においては、１６タップ全ての乗算器の出力を加算演
算しなければならず、実効演算量の４倍の演算処理を行
わなければならないという問題点があった。In this case, in each of the states shown in FIGS. 8A to 8D, only one quarter of all taps are performing a valid multiplication operation. Are all products of interpolated 0 data, that is, 0. However, since the multipliers that output valid operation results change sequentially, in the subsequent adder, the outputs of the multipliers of all 16 taps must be added, which is four times the effective operation amount. Has to be performed.
【００１９】本発明は上述した従来の技術の有するこの
ような問題点に鑑みてなされたものであり、その第１の
目的とするところは、不要な演算処理を排除することが
でき、大幅な回路構成の削減を図ることができるフィル
タ回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and a first object of the present invention is to eliminate unnecessary arithmetic processing and greatly reduce An object of the present invention is to provide a filter circuit capable of reducing a circuit configuration.
【００２０】また、本発明の第２の目的とするところ
は、記憶容量の大幅な削減を図ることができるフィルタ
回路を提供することにある。A second object of the present invention is to provide a filter circuit capable of greatly reducing the storage capacity.
【００２１】[0021]
【課題を解決するための手段】上記第１の目的を達成す
るために請求項１に記載のフィルタ回路は、量子化され
た入力データと内蔵する係数との積和演算を行い、その
積和演算結果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉ
ｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応
答）フィルタからなるフィルタ回路であって、乗算器を
複数の副乗算器に分割して順次乗算する構成とし、それ
ぞれの乗算演算結果を個別に加算器に送るように構成し
たことを特徴とする。In order to achieve the first object, a filter circuit according to a first aspect of the present invention performs a product-sum operation of quantized input data and a built-in coefficient, and performs the product-sum operation. FIR (Finite I) that sequentially outputs the calculation results
A filter circuit composed of a pulse response (finite impulse response) filter, wherein the multiplier is divided into a plurality of sub-multipliers and sequentially multiplied, and each multiplication operation result is individually sent to the adder. It is characterized by the following.
【００２２】また、上記第２の目的を達成するために請
求項２に記載のフィルタ回路は、量子化された入力デー
タと内蔵する係数との積和演算を行い、その積和演算結
果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタ
からなるフィルタ回路であって、乗算器を複数の副乗算
器に分割して順次乗算し、それぞれの乗算演算結果を個
別に加算器に送る構成をメモリフィルタとして実現する
ことを特徴とする。In order to achieve the second object, a filter circuit according to a second aspect of the present invention performs a product-sum operation of quantized input data and a built-in coefficient, and sequentially outputs the product-sum operation results. FIR (Finite Impulses) to be output
e Response: A filter circuit including a finite impulse response (FIR) filter, in which a multiplier is divided into a plurality of sub-multipliers and sequentially multiplied, and each multiplication operation result is individually transmitted to an adder, which is realized as a memory filter. It is characterized by doing.
【００２３】また、上記第１の目的を達成するために請
求項３に記載のフィルタ回路は、量子化された入力デー
タと内蔵する係数との積和演算を行い、その積和演算結
果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタ
からなるフィルタ回路であって、前記ＦＩＲフィルタの
タップ数をオーバーサンプリング倍数ｎで除算した数に
等しいタップ数からなる副乗算器と、前記ｎ個の副乗算
器から構成される乗算器群と、前記副乗算器のタップ数
と同数のビット数からなりデータレートに同期してシフ
トするシフトレジスタと、前記副乗算器のタップ数及び
前記シフトレジスタのビット数と等しい数の入力を持つ
加算器と、前記乗算器群を構成する前記副乗算器をオー
バーサンプリングレートに同期して巡回させ且つ前記シ
フトレジスタの各ビットのデータ出力を前記副乗算器に
順次入力し前記各副乗算器の出力を前記加算器に順次入
力しその加算演算結果をオーバーサンプリングレートに
同期して出力するように制御する制御手段とを具備した
ことを特徴とする。According to a third aspect of the present invention, there is provided a filter circuit for performing a product-sum operation of quantized input data and a built-in coefficient, and sequentially outputting a result of the product-sum operation. FIR (Finite Impulses) to be output
e Response: a filter circuit including a finite impulse response (FIR) filter. A multiplier group configured, a shift register having the same number of bits as the number of taps of the sub-multiplier and shifting in synchronization with a data rate, and the same as the number of taps of the sub-multiplier and the number of bits of the shift register An adder having a number of inputs and the sub-multipliers constituting the multiplier group are circulated in synchronization with an oversampling rate, and the data output of each bit of the shift register is sequentially input to the sub-multiplier. The output of each sub-multiplier is sequentially input to the adder, and the addition operation result is output in synchronization with the oversampling rate. And control means for performing the control as described above.
【００２４】また、上記第１の目的を達成するために請
求項４に記載のフィルタ回路は、請求項３に記載のフィ
ルタ回路において、前記ＦＩＲフィルタは、所望の帯域
制限機能を実現するための左右対称の係数で構成される
積和演算の総タップ数が偶数個となるＦＩＲフィルタで
あることを特徴とする。According to a fourth aspect of the present invention, there is provided a filter circuit according to the third aspect, wherein the FIR filter has a function of realizing a desired band limiting function. The FIR filter is characterized in that the total number of taps in a product-sum operation composed of symmetric coefficients is an even number.
【００２５】また、上記第１の目的を達成するために請
求項５に記載のフィルタ回路は、請求項３または４に記
載のフィルタ回路において、前記ＦＩＲフィルタは、入
力データレートの周波数に対して整数倍の周波数でサン
プリングを行うオーバーサンプリング機能を有し、前記
オーバーサンプリング機能によりｎ倍（ｎは２以上の整
数）にオーバーサンプリングされたデータのうち１つを
除いた残りのデータを０若しくはそれに相当する値とす
る０内挿処理を施した後に前記積和演算を行う０内挿Ｆ
ＩＲフィルタであることを特徴とする。According to a fifth aspect of the present invention, there is provided a filter circuit as set forth in the third or fourth aspect, wherein the FIR filter is provided for a frequency of an input data rate. It has an oversampling function of sampling at an integral multiple frequency, and the remaining data excluding one of the data oversampled n times (n is an integer of 2 or more) by the oversampling function is set to 0 or 0 0 interpolation F for performing the sum-of-products operation after performing 0 interpolation processing to obtain a corresponding value
It is an IR filter.
【００２６】また、上記第２の目的を達成するために請
求項６に記載のフィルタ回路は、請求項３乃至５のいず
れかに記載のフィルタ回路において、前記乗算器群を構
成する前記副乗算器に用いられる各系数と入力データと
の乗算演算結果を予め記憶しておく乗算演算結果記憶部
と、入力データ系列に従い該当する乗算演算結果を選択
する乗算演算結果選択部とを有することを特徴とする。According to a sixth aspect of the present invention, there is provided a filter circuit according to any one of the third to fifth aspects, wherein the sub-multiplier constituting the multiplier group is provided. A multiplication operation result storage unit for preliminarily storing a multiplication operation result of each coefficient used in the input device and input data, and a multiplication operation result selection unit for selecting a corresponding multiplication operation result according to the input data sequence. And
【００２７】また、上記第２の目的を達成するために請
求項７に記載のフィルタ回路は、請求項３乃至５のいず
れかに記載のフィルタ回路において、前記乗算器群を構
成する前記副乗算器に用いられる各系数と入力データと
の乗算演算結果及びその後の加算演算からなる積和演算
結果の全てを予め記憶しておく積和演算結果記憶部と、
入力データ系列に従い該当する積和演算結果を選択する
積和演算結果選択部とを有することを特徴とする。According to a seventh aspect of the present invention, there is provided a filter circuit as set forth in any one of the third to fifth aspects, wherein the sub-multiplier constituting the multiplier group is provided. A product-sum operation result storage unit that stores in advance all of the product-sum operation results of the multiplication operation results of each coefficient used for the input device and the input data and the subsequent addition operation;
A product-sum operation result selector for selecting a corresponding product-sum operation result in accordance with the input data sequence.
【００２８】[0028]
【発明の実施の形態】以下、本発明の各実施の形態を図
面に基づき説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２９】（第１の実施の形態）まず、本発明の第１
の実施の形態を図１に基づき説明する。(First Embodiment) First, the first embodiment of the present invention will be described.
The embodiment will be described with reference to FIG.
【００３０】図１は、本実施の形態に係るフィルタ回路
の構成を示すブロック図である。同図に示すように本実
施の形態に係るフィルタ回路は、４倍オーバーサンプリ
ングによる０内挿ＦＩＲフィルタにより構成されてい
る。ここで、タップ数は１６、入力データレートは２Ｍ
Ｈｚ、０内挿ＦＩＲフィルタの動作クロックは８ＭＨｚ
とする。４倍オーバーサンプリングであるから、シフト
レジスタは４段、タップ数「４」のＦＩＲフィルタ副乗
算器は４つの構成になる。FIG. 1 is a block diagram showing a configuration of a filter circuit according to the present embodiment. As shown in the figure, the filter circuit according to the present embodiment is configured by a 0 interpolation FIR filter by 4 times oversampling. Here, the number of taps is 16, and the input data rate is 2M
Hz, 0 operation clock of FIR filter is 8MHz
And Since the sampling is 4 times oversampling, the shift register has four stages and the FIR filter submultiplier with the number of taps “4” has four configurations.
【００３１】図１において、１０１乃至１０４はＦＩＲ
フィルタ副乗算器、１０５は４段のシフトレジスタ、１
０６はクロック発生器、１０７は４分周回路、１０８は
乗算演算結果選択器、１０９はＦＩＲフィルタ加算器、
ｈ0乃至ｈ15はフィルタ係数である。In FIG. 1, reference numerals 101 to 104 denote FIRs.
Filter submultiplier, 105 is a 4-stage shift register, 1
06 is a clock generator, 107 is a divide-by-4 circuit, 108 is a multiplication operation result selector, 109 is an FIR filter adder,
h0 to h15 are filter coefficients.
【００３２】ＦＩＲフィルタ副乗算器１０１乃至１０４
の各乗算器中のフィルタ係数は、通常の１６タップのＦ
ＩＲフィルタの係数を入力側から順に、ｈ0ｈ1，ｈ2，
…ｈ15とした場合、ｈ0，ｈ4，ｈ8，ｈ12がＦＩＲフィ
ルタ副乗算器１０１に、ｈ1，ｈ5，ｈ9，ｈ13がＦＩＲ
フィルタ副乗算器１０２に、ｈ2，ｈ6，ｈ10，ｈ14がＦ
ＩＲフィルタ副乗算器１０３に、ｈ3，ｈ7，ｈ11，ｈ15
がＦＩＲフィルタ副乗算器１０４に、それぞれ割り振ら
れる。FIR filter sub multipliers 101 to 104
The filter coefficients in each multiplier of
The coefficients of the IR filter are sequentially determined from the input side as h0h1, h2,
.., H15, h0, h4, h8, h12 are supplied to the FIR filter submultiplier 101, and h1, h5, h9, h13 are supplied to the FIR filter.
In the filter submultiplier 102, h2, h6, h10, and h14 are F
H3, h7, h11, h15 are added to the IR filter submultiplier 103.
Are allocated to the FIR filter sub multipliers 104, respectively.
【００３３】本実施の形態における０内挿フィルタは、
２ＭＨｚのデータレートに対して４倍の周波数である８
ＭＨｚをメインクロックとして動作するが、入力データ
をシフトさせるシフトレジスタ１０５と、該シフトレジ
スタ１０５からデータを取り込み乗算演算を行うＦＩＲ
フィルタ副乗算器１０１乃至１０４は、入力データのレ
ートに合わせるため、クロック発生器１０６から発生さ
れる８ＭＨｚのクロックを４分周回路１０７により分周
して作り出した２ＭＨｚのクロックにより動作する。The 0 interpolation filter in this embodiment is
8 times 4 times the frequency of 2 MHz data rate
MHz, and operates as a main clock. The shift register 105 shifts input data, and the FIR which takes in data from the shift register 105 and performs a multiplication operation.
The filter sub-multipliers 101 to 104 operate with a 2 MHz clock generated by dividing the frequency of the 8 MHz clock generated by the clock generator 106 by the 4 frequency dividing circuit 107 in order to match the input data rate.
【００３４】２ＭＨｚの周波数で入力されるデータは、
まず、４段シフトレジスタ１０５に図１の左側から入力
される。４段シフトレジスタ１０５は、クロック発生器
１０６から発生される８ＭＨｚのクロックを、４分周回
路１０７により１／４に分周した２ＭＨｚのクロックに
よって、データレートに同期して１ビットずつ図１の右
へシフトしていく。図１では、４周期分のデータ、ｄ０
乃至ｄ３が入力された状態になっている。図１の一番右
までいったデータは、次のタイミングで、シフトしてき
た次のデータに上書きされることで破棄される。The data input at a frequency of 2 MHz is
First, the data is input to the four-stage shift register 105 from the left side of FIG. The four-stage shift register 105 uses a 2 MHz clock obtained by dividing the 8 MHz clock generated by the clock generator 106 into 1/4 by the 4 frequency dividing circuit 107, in synchronization with the data rate, one bit at a time in FIG. Shift right. In FIG. 1, data for four cycles, d0
Through d3 have been input. The data up to the right end in FIG. 1 is discarded by being overwritten by the next shifted data at the next timing.
【００３５】４段シフトレジスタ１０５の各ビットのデ
ータは、４分周回路１０７からの２ＭＨｚのクロックに
同期して、ＦＩＲフィルタ副乗算器１０１乃至１０４の
対応するビット位置に分配される。各ＦＩＲフィルタ副
乗算器１０１乃至１０４において乗算演算された結果
は、乗算演算結果選択器１０８に送られ、各ＦＩＲフィ
ルタ副乗算器１０１乃至１０４ごとに、４つの乗算演算
結果を順にＦＩＲフィルタ加算器１０９へ送る。このと
き、乗算演算結果選択器１０８がクロック発生器１０６
から発生される乗算演算動作のクロック周波数２ＭＨｚ
に対して４倍速い８ＭＨｚのメインクロックで直接動作
することで、各ＦＩＲフィルタ副乗算器１０１乃至１０
４が１回の乗算演算を行う間に４つのＦＩＲフィルタ副
乗算器１０１乃至１０４の演算演算結果を順に４つ分送
ることが可能となる。The data of each bit of the four-stage shift register 105 is distributed to corresponding bit positions of the FIR filter submultipliers 101 to 104 in synchronization with a 2 MHz clock from the divide-by-4 circuit 107. The result of the multiplication operation in each of the FIR filter submultipliers 101 to 104 is sent to the multiplication operation result selector 108, and the four multiplication operation results are sequentially output to the FIR filter adder for each of the FIR filter submultipliers 101 to 104. Send to 109. At this time, the multiplication operation result selector 108 is
2MHz clock frequency for multiplication operation generated from
Operates directly with the 8 MHz main clock, which is four times faster than the FIR filter sub-multipliers 101 to 10.
While four performs one multiplication operation, it is possible to sequentially send four operation results of the four FIR filter submultipliers 101 to 104.
【００３６】ＦＩＲフィルタ加算器１０９では、乗算演
算結果選択器１０８と同様に８ＭＨｚのメインクロック
で加算演算を行う。The FIR filter adder 109 performs an addition operation using an 8 MHz main clock, similarly to the multiplication operation result selector 108.
【００３７】本実施の形態に係るフィルタ回路によれ
ば、従来のＦＩＲフィルタ回路に比べ、０内挿による無
駄な演算処理がなくなるので、タップ数１６に対して１
／４の入力による加算演算のみで済ませることが可能と
なる。According to the filter circuit of the present embodiment, useless arithmetic processing by zero interpolation is eliminated as compared with the conventional FIR filter circuit.
Only the addition operation by the input of / 4 can be completed.
【００３８】即ち、ＦＩＲフィルタ回路の乗算器を複数
の副乗算器に分割して順次乗算演算する構成とし、それ
ぞれの乗算演算結果を個別に加算器に送る構成とするこ
とで、入力データの０内挿処理により生じる０データを
含んだ不要な演算処理を排除することが可能となり、大
幅な回路構成の削減を図ることができる。That is, the multiplier of the FIR filter circuit is divided into a plurality of sub-multipliers and the multiplication operation is sequentially performed, and the results of each multiplication operation are individually sent to the adder. Unnecessary arithmetic processing including 0 data generated by the interpolation processing can be eliminated, and a significant reduction in the circuit configuration can be achieved.
【００３９】（第２の実施の形態）次に、本発明の第２
の実施の形態を図２乃至図４に基づき説明する。(Second Embodiment) Next, a second embodiment of the present invention will be described.
The embodiment will be described with reference to FIGS.
【００４０】本実施の形態は、本発明の０内挿ＦＩＲフ
ィルタ回路をメモリフィルタ回路に適用したものであ
る。In this embodiment, the zero interpolation FIR filter circuit of the present invention is applied to a memory filter circuit.
【００４１】例えば、入力データが±１の２値のみの場
合、ＦＩＲフィルタの積和演算のうち、積の部分はフィ
ルタ係数そのものの符号の正負判定で済ませることが可
能で、実際に乗算を行う必要はなくなる。また、上記の
ように入力データが取り得る値が少なく、タップ数も比
較的少ない場合は、記憶回路の容量の制限内であれば、
全ての演算結果の組み合わせパターンを記憶しておくこ
とも可能である。このように演算結果の一部または全部
を記憶回路に予め記憶しておき、入力データの条件を解
析して対応する演算結果の値を出力するフィルタが知ら
れている。ここでは、これをメモリフィルタと記述す
る。For example, when the input data is only binary data of ± 1, the product part in the product-sum operation of the FIR filter can be determined by the sign of the filter coefficient itself, and the multiplication is actually performed. There is no need. Further, as described above, when the input data has a small possible value and the number of taps is relatively small, if the number of taps is within the limit of the capacity of the storage circuit,
It is also possible to store a combination pattern of all calculation results. As described above, there is known a filter that stores a part or all of the operation result in a storage circuit in advance, analyzes conditions of input data, and outputs a corresponding operation result value. Here, this is described as a memory filter.
【００４２】図２は、本実施の形態に係るフィルタ回路
の構成を示すブロック図である。同図に示すように本実
施の形態に係るフィルタ回路は、４倍オーバーサンプリ
ングによる０内挿ＦＩＲフィルタにより構成されてい
る。ここで、タップ数は１６、入力データレートは２Ｍ
Ｈｚ、０内挿ＦＩＲフィルタの動作クロックは８ＭＨｚ
とする。FIG. 2 is a block diagram showing a configuration of the filter circuit according to the present embodiment. As shown in the figure, the filter circuit according to the present embodiment is configured by a 0 interpolation FIR filter by 4 times oversampling. Here, the number of taps is 16, and the input data rate is 2M
Hz, 0 operation clock of FIR filter is 8MHz
And
【００４３】図２において、２０１は４段シフトレジス
タ、２０２はクロック発生器、２０３は４分周回路、２
０４は演算結果選択器、２０５は演算結果記憶部であ
る。In FIG. 2, 201 is a four-stage shift register, 202 is a clock generator, 203 is a divide-by-4 circuit,
04 is an operation result selector, and 205 is an operation result storage unit.
【００４４】入力データは４段シフトレジスタ２０１に
図２の左側から入力される。４段シフトレジスタ２０１
は、クロック発生器２０２から発生される８ＭＨｚのク
ロックを、４分周回路２０３により１／４に分周した２
ＭＨｚのクロックによって、データレートに同期して１
ビットずつ図１の右へシフトしていく。図２では、４周
期分のデータ、ｄ０乃至ｄ３が入力された状態になって
いる。図１の一番右までいったデータは、次のタイミン
グで、シフトしてきた次のデータに上書きされることで
破棄される。The input data is input to the four-stage shift register 201 from the left side of FIG. Four-stage shift register 201
Is obtained by dividing the 8 MHz clock generated from the clock generator 202 into 1/4 by the 4 frequency dividing circuit 203.
1 MHz in synchronization with the data rate
It shifts bit by bit to the right in FIG. In FIG. 2, data for four cycles, d0 to d3, have been input. The data up to the right end in FIG. 1 is discarded by being overwritten by the next shifted data at the next timing.
【００４５】４段シフトレジスタ２０１の各ビットのデ
ータは、４分周回路２０３からの２ＭＨｚのクロックに
同期して演算結果選択器２０４へ入力される。演算結果
選択器２０４では、入力されたデータ系列に対応する演
算結果が格納されているアドレス値への変換を行い、演
算結果記憶部２０５へアドレスデータを出力する。The data of each bit of the four-stage shift register 201 is input to the operation result selector 204 in synchronization with the 2 MHz clock from the divide-by-4 circuit 203. The operation result selector 204 performs conversion to an address value in which the operation result corresponding to the input data series is stored, and outputs the address data to the operation result storage unit 205.
【００４６】演算結果記憶部２０５では、必要とされる
全ての演算結果が予め格納されており、演算結果選択器
２０４からのアドレス指示により、必要な演算結果を出
力する。演算結果選択器２０４では、得られた演算結果
データを出力ポートよりフィルタ演算結果として８ＭＨ
ｚのメインクロックに同期して出力する。The operation result storage unit 205 stores all necessary operation results in advance, and outputs necessary operation results in accordance with an address instruction from the operation result selector 204. In the operation result selector 204, the obtained operation result data is output from the output port as a filter operation result of 8 MHz.
Output in synchronization with the main clock of z.
【００４７】図３は、演算結果記憶部２０５の内部構成
を示す図である。入力データを解析して、対応する演算
結果を求める処理を簡略化して説明するため、入力デー
タは０，１の１ビット表現とする。FIG. 3 is a diagram showing the internal configuration of the calculation result storage unit 205. In order to simplify and explain the process of analyzing the input data and obtaining the corresponding operation result, the input data is represented by 1-bit representation of 0 and 1.
【００４８】４段シフトレジスタ２０１からの入力デー
タ４ビットの状態より出力すべき演算結果を用意するの
で、前記４ビットのデータがそのままアドレス指定に置
き換えられる。よって、アドレス空間としては、２＾４
＝１６の大きさがあれば良い。Since the operation result to be output is prepared from the 4-bit state of the input data from the 4-stage shift register 201, the 4-bit data is directly replaced with the address designation. Therefore, the address space is 2 ＾ 4
= 16.
【００４９】１つのアドレス指定に対して、上記第１の
実施の形態のように、４つの副乗算器１０１乃至１０４
それぞれの演算結果が存在するので、演算結果記憶空間
としては４倍の容量が必要になるので、１６×４＝６４
の空間が用意されている。格納する演算結果データの精
度は、必要に応じて考慮すれば良いので、ここでは明示
せず、上記第１の実施の形態において示したフィルタ係
数表現を用いた演算式のみを示す。For one address designation, four sub-multipliers 101 to 104 are provided as in the first embodiment.
Since each operation result is present, the operation result storage space requires four times the capacity, so that 16 × 4 = 64
Space is prepared. Since the precision of the stored operation result data may be considered as necessary, only an operation expression using the filter coefficient expression shown in the first embodiment will not be described here.
【００５０】図４は、通常の１６タップのＦＩＲフィル
タをメモリフィルタ化した場合の演算結果記憶部２０５
の内部構成を示す図である。入力データの状態判定は、
タップ数と同じ１６ビットが必要であるので、アドレス
空間としても２＾４＝６５５３６の大きさが必要にな
る。アドレスと演算結果データとは１対１で対応するの
で、演算結果記憶空間の容量も６５５３６になる。FIG. 4 shows an operation result storage unit 205 when a normal 16-tap FIR filter is converted to a memory filter.
FIG. 3 is a diagram showing an internal configuration of the device. To determine the status of input data,
Since 16 bits, the same as the number of taps, are required, a size of 2 の 4 = 65536 is also required for the address space. Since the addresses correspond to the operation result data on a one-to-one basis, the capacity of the operation result storage space is 65536.
【００５１】以上のように、本実施の形態に係るフィル
タ回路によれば、ＦＩＲフィルタの乗算器を複数の乗算
器に分割して順次乗算し、それぞれ乗算結果を個別に加
算器に送る構成をメモリフィルタとして実現すること
で、入力データの０内挿処理により生じる０データを含
んだ不要な演算処理結果を記憶しておくことや、実際に
は使用しない無駄な記憶空間の必要がなくなり、通常の
構成のままメモリフィルタを実現する場合に比べて記憶
容量の大幅な削減が図れる。As described above, according to the filter circuit of the present embodiment, the multiplier of the FIR filter is divided into a plurality of multipliers and sequentially multiplied, and each multiplication result is individually sent to the adder. By implementing as a memory filter, unnecessary calculation processing results including 0 data generated by 0 interpolation processing of input data are not stored, and unnecessary storage space that is not actually used is not required. The storage capacity can be significantly reduced as compared with the case where the memory filter is realized with the configuration of FIG.
【００５２】[0052]
【発明の効果】以上詳述したように本発明のフィルタ回
路によれば、大幅な回路構成の削減を図ることができる
という効果を奏する。As described in detail above, according to the filter circuit of the present invention, it is possible to greatly reduce the circuit configuration.
【図１】本発明の第１の実施の形態に係るフィルタ回路
の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a filter circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態に係るフィルタ回路
の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a filter circuit according to a second embodiment of the present invention.
【図３】本発明の第２の実施の形態に係るフィルタ回路
における演算結果記憶部の内部構成を示す図である。FIG. 3 is a diagram illustrating an internal configuration of a calculation result storage unit in a filter circuit according to a second embodiment of the present invention.
【図４】本発明の第２の実施の形態に係るフィルタ回路
における演算結果記憶部の内部構成と比較した通常のメ
モリフィルタにおける演算結果記憶部の内部構成を示す
図である。FIG. 4 is a diagram illustrating an internal configuration of an operation result storage unit in a normal memory filter in comparison with an internal configuration of an operation result storage unit in a filter circuit according to a second embodiment of the present invention.
【図５】通常のＦＩＲフィルタの基本構成を示す図であ
る。FIG. 5 is a diagram showing a basic configuration of a normal FIR filter.
【図６】通常のＦＩＲフィルタにおいてオーバーサンプ
リング処理を行った際の入力データの流れを示す図であ
る。FIG. 6 is a diagram showing a flow of input data when an oversampling process is performed in a normal FIR filter.
【図７】通常のＦＩＲフィルタにおいて０内挿処理を行
った際の入力データの流れを示す図である。FIG. 7 is a diagram showing a flow of input data when zero interpolation processing is performed in a normal FIR filter.
【図８】通常のＦＩＲフィルタにおいて０内挿処理を行
った際の有効データの変化の様子を示す図である。FIG. 8 is a diagram illustrating a state of a change in effective data when zero interpolation processing is performed in a normal FIR filter.
１０１ ＦＩＲフィルタ副乗算器 １０２ ＦＩＲフィルタ副乗算器 １０３ ＦＩＲフィルタ副乗算器 １０４ ＦＩＲフィルタ副乗算器 １０５ ４段シフトレジスタ １０６ クロック発生器 １０７ ４分周回路 １０８ 乗算演算結果選択器 １０９ ＦＩＲフィルタ加算器 ２０１ ４段シフトレジスタ ２０２ クロック発生器 ２０３ ４分周回路 ２０４ 演算結果選択器 ２０５ 演算結果記憶部 Reference Signs List 101 FIR filter sub-multiplier 102 FIR filter sub-multiplier 103 FIR filter sub-multiplier 104 FIR filter sub-multiplier 105 4-stage shift register 106 Clock generator 107 Frequency dividing circuit 108 Multiplication operation result selector 109 FIR filter adder 201 Four-stage shift register 202 Clock generator 203 Frequency dividing circuit 204 Operation result selector 205 Operation result storage unit
Claims (7)
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路であって、乗算器を複数の副乗算器に分割して順次
乗算する構成とし、それぞれの乗算演算結果を個別に加
算器に送るように構成したことを特徴とするフィルタ回
路。An FIR (Finite Impulse Response) for performing a product-sum operation of quantized input data and a built-in coefficient and sequentially outputting the product-sum operation result.
se: finite impulse response) A filter circuit comprising a filter, wherein the multiplier is divided into a plurality of sub-multipliers and sequentially multiplied, and each multiplication operation result is individually sent to the adder. A filter circuit characterized by the above-mentioned.
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路であって、乗算器を複数の副乗算器に分割して順次
乗算し、それぞれの乗算演算結果を個別に加算器に送る
構成をメモリフィルタとして実現することを特徴とする
フィルタ回路。2. An FIR (Finite Impulse Response) for performing a product-sum operation of quantized input data and a built-in coefficient and sequentially outputting the product-sum operation result.
se: a finite impulse response) filter circuit, which implements, as a memory filter, a configuration in which a multiplier is divided into a plurality of sub-multipliers and sequentially multiplied, and each multiplication operation result is individually sent to an adder. A filter circuit characterized by the above-mentioned.
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路であって、前記ＦＩＲフィルタのタップ数をオーバ
ーサンプリング倍数ｎで除算した数に等しいタップ数か
らなる副乗算器と、前記ｎ個の副乗算器から構成される
乗算器群と、前記副乗算器のタップ数と同数のビット数
からなりデータレートに同期してシフトするシフトレジ
スタと、前記副乗算器のタップ数及び前記シフトレジス
タのビット数と等しい数の入力を持つ加算器と、前記乗
算器群を構成する前記副乗算器をオーバーサンプリング
レートに同期して巡回させ且つ前記シフトレジスタの各
ビットのデータ出力を前記副乗算器に順次入力し前記各
副乗算器の出力を前記加算器に順次入力しその加算演算
結果をオーバーサンプリングレートに同期して出力する
ように制御する制御手段とを具備したことを特徴とする
フィルタ回路。3. An FIR (Finite Impulse Response) for performing a product-sum operation of quantized input data and a built-in coefficient and sequentially outputting the product-sum operation result.
se: a finite impulse response) filter circuit comprising a sub-multiplier having a tap number equal to the number of taps of the FIR filter divided by an oversampling multiple n, and the n sub-multipliers Multiplier group, a shift register having the same number of bits as the number of taps of the sub-multiplier and shifting in synchronization with a data rate, a number equal to the number of taps of the sub-multiplier and the number of bits of the shift register And the sub-multipliers constituting the group of multipliers are circulated in synchronization with an oversampling rate, and the data output of each bit of the shift register is sequentially input to the sub-multiplier, and The output of the sub-multiplier is sequentially input to the adder, and the result of the addition operation is controlled so as to be output in synchronization with the oversampling rate. Filter circuit is characterized in that and means.
機能を実現するための左右対称の係数で構成される積和
演算の総タップ数が偶数個となるＦＩＲフィルタである
ことを特徴とする請求項３に記載のフィルタ回路。4. The FIR filter according to claim 1, wherein the FIR filter has an even number of total taps in a product-sum operation composed of symmetric coefficients for realizing a desired band limiting function. Item 4. The filter circuit according to Item 3.
トの周波数に対して整数倍の周波数でサンプリングを行
うオーバーサンプリング機能を有し、前記オーバーサン
プリング機能によりｎ倍（ｎは２以上の整数）にオーバ
ーサンプリングされたデータのうち１つを除いた残りの
データを０若しくはそれに相当する値とする０内挿処理
を施した後に前記積和演算を行う０内挿ＦＩＲフィルタ
であることを特徴とする請求項３または４に記載のフィ
ルタ回路。5. The FIR filter has an oversampling function for sampling at a frequency that is an integral multiple of the frequency of the input data rate, and the oversampling function causes the oversampling to be n times (n is an integer of 2 or more). A zero-interpolation FIR filter for performing the product-sum operation after performing a zero-interpolation process to set the remaining data except one of the sampled data to zero or a value corresponding thereto, and performing the product-sum operation. Item 5. The filter circuit according to item 3 or 4.
用いられる各系数と入力データとの乗算演算結果を予め
記憶しておく乗算演算結果記憶部と、入力データ系列に
従い該当する乗算演算結果を選択する乗算演算結果選択
部とを有することを特徴とする請求項３乃至５のいずれ
かに記載のフィルタ回路。6. A multiplication operation result storage unit for preliminarily storing a multiplication operation result of each coefficient used in the sub-multipliers constituting the multiplier group and input data, and a multiplication operation corresponding to the input data sequence The filter circuit according to claim 3, further comprising a multiplication operation result selection unit that selects a result.
用いられる各系数と入力データとの乗算演算結果及びそ
の後の加算演算からなる積和演算結果の全てを予め記憶
しておく積和演算結果記憶部と、入力データ系列に従い
該当する積和演算結果を選択する積和演算結果選択部と
を有することを特徴とする請求項３乃至５のいずれかに
記載のフィルタ回路。7. A sum of products in which all multiplication results of multiplication factors and input data used in the sub-multipliers constituting the multiplier group and the sum of multiplication and sum results obtained after the addition operation are stored in advance. The filter circuit according to any one of claims 3 to 5, further comprising: a calculation result storage unit; and a product-sum calculation result selection unit that selects a corresponding product-sum calculation result according to the input data sequence.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158364A JP2001339279A (en) | 2000-05-29 | 2000-05-29 | Filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158364A JP2001339279A (en) | 2000-05-29 | 2000-05-29 | Filter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339279A true JP2001339279A (en) | 2001-12-07 |
Family
ID=18662845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158364A Withdrawn JP2001339279A (en) | 2000-05-29 | 2000-05-29 | Filter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339279A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232079A (en) * | 2008-03-21 | 2009-10-08 | Japan Radio Co Ltd | Interpolation filter |
| JP2010178307A (en) * | 2009-02-02 | 2010-08-12 | Toshiba Tec Corp | Digital filter |
| JP2014183414A (en) * | 2013-03-18 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | Sampling rate conversion system and sampling rate conversion method |
| JP2018088231A (en) * | 2016-11-18 | 2018-06-07 | キヤノン株式会社 | Image processing circuit |
| CN116961622A (en) * | 2023-09-21 | 2023-10-27 | 灿芯半导体(苏州)有限公司 | IIR filter capable of dynamically adjusting calculation speed |
| JP7486439B2 (en) | 2018-06-22 | 2024-05-17 | マンタ | Digital signal processor and method of operation |
-
2000
- 2000-05-29 JP JP2000158364A patent/JP2001339279A/en not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232079A (en) * | 2008-03-21 | 2009-10-08 | Japan Radio Co Ltd | Interpolation filter |
| JP2010178307A (en) * | 2009-02-02 | 2010-08-12 | Toshiba Tec Corp | Digital filter |
| JP2014183414A (en) * | 2013-03-18 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | Sampling rate conversion system and sampling rate conversion method |
| JP2018088231A (en) * | 2016-11-18 | 2018-06-07 | キヤノン株式会社 | Image processing circuit |
| JP7005228B2 (en) | 2016-11-18 | 2022-01-21 | キヤノン株式会社 | Image processing circuit |
| JP7486439B2 (en) | 2018-06-22 | 2024-05-17 | マンタ | Digital signal processor and method of operation |
| CN116961622A (en) * | 2023-09-21 | 2023-10-27 | 灿芯半导体(苏州)有限公司 | IIR filter capable of dynamically adjusting calculation speed |
| CN116961622B (en) * | 2023-09-21 | 2023-12-26 | 灿芯半导体(苏州)有限公司 | IIR filter capable of dynamically adjusting calculation speed |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5696708A (en) | Digital filter with decimated frequency response | |
| EP0695032B1 (en) | Digital-to-digital sample rate converter | |
| US5068818A (en) | Hardware implemented moving average processor | |
| US4835723A (en) | Phase coordinated multistage digital filter | |
| US5367476A (en) | Finite impulse response digital filter | |
| US5966314A (en) | Finite impulse response filter | |
| CN101617235B (en) | Method and apparatus for implementing finite impulse response filters without the use of multipliers | |
| US4809208A (en) | Programmable multistage digital filter | |
| US6202074B1 (en) | Multiplierless digital filtering | |
| US5191547A (en) | Decimating digital finite impulse response filter | |
| JP2001339279A (en) | Filter circuit | |
| AU724637B2 (en) | Decimation method and decimation filter | |
| US7945610B2 (en) | Convolution operation circuit | |
| JP2929807B2 (en) | Digital filter | |
| WO2005002051A1 (en) | Digital filter | |
| US6745218B1 (en) | Adaptive digital filter | |
| JP2628506B2 (en) | Digital filter | |
| Brandt et al. | A versatile, efficient digital filter for decimation and interpolation | |
| JPH118531A (en) | Oversampling digital filter | |
| KR100369337B1 (en) | Half band linear phase finite impulse response filter | |
| SUSHMA et al. | Design of High Speed Low Power FIR Filter by using Systolic Architecture | |
| JP2012085177A (en) | Decimator circuit, and operation method for decimator circuit | |
| JPS63217816A (en) | Digital filter | |
| JPH03211910A (en) | Digital filter | |
| JP2003168957A (en) | Digital filter and information communication equipment |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060316 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |