JPH118387A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH118387A
JPH118387A JP9161488A JP16148897A JPH118387A JP H118387 A JPH118387 A JP H118387A JP 9161488 A JP9161488 A JP 9161488A JP 16148897 A JP16148897 A JP 16148897A JP H118387 A JPH118387 A JP H118387A
Authority
JP
Japan
Prior art keywords
layer
drain
source
oxide film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9161488A
Other languages
English (en)
Inventor
Masao Nishida
征男 西田
Satoru Shimizu
悟 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9161488A priority Critical patent/JPH118387A/ja
Priority to US08/990,754 priority patent/US6518625B1/en
Priority to KR1019980000282A priority patent/KR100300695B1/ko
Publication of JPH118387A publication Critical patent/JPH118387A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 ソース／ドレインを深くせず、十分なコンタ
クト幅を保ったままで、高速化を図るとともに、接合リ
ーク電流を低減させ、微細化しても素子特性を劣化させ
ることのない半導体装置およびその製造方法を提供す
る。 【解決手段】 ソース／ドレイン１０とフィールド酸化
膜２の境界部分で、ソース／ドレイン１０よりも深い部
分にｎ型不純物層１２が形成されているため、Ｃｏシリ
サイド層１１などの金属シリサイド層がフィールド酸化
膜２の下に潜り込んだり、フィールド酸化膜２の端部が
落ち込んだりしても、金属シリサイド層１１が直接ウェ
ルやチャネルカット注入層４またはチャネル注入層５と
接続したり、ソース／ドレイン１０とウェル３によって
形成されるＰＮ接合と、金属シリサイド層１１端部との
距離が短くなったりすることがなく、ソース／ドレイン
の深さを保ったままで、リーク電流が抑制されるなど素
子動作の信頼性が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものであり、特にサリサイド構
造により、低抵抗化が図られた半導体装置およびその製
造方法関するものである。
【０００２】
【従来の技術】近年のＬＳＩにおいては、集積回路の設
計やプロセス技術の進歩により、微細化され、高密度化
された集積回路の製造が可能になって来ているが、それ
とともに、特にロジック回路において、その動作の高速
化が強く要求されて来ている。この高速化のためには、
低抵抗化が有効な手段であり、ソース／ドレインおよび
ゲート電極のコンタクト部に抵抗の低い層を形成するサ
リサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄ
ｅ）構造により、コンタクト抵抗の低抵抗化が図られて
いる。
【０００３】図５５は従来のサリサイド構造の半導体装
置を示す素子の断面図である。図において、１０１は半
導体基板、１０２はフィールド酸化膜、１０３はＰウェ
ル、１０４はチャネルカット注入層、１０５はチャネル
注入層、１０６はゲート絶縁膜、１０７はゲート電極、
１０８はサイドウォール、１０９はｎ型エクステンショ
ン層、１０１０はソース／ドレイン、１０１１は金属シ
リサイド層、１０１６は層間絶縁膜、１０１７はコンタ
クトである。
【０００４】この図に示すように、コンタクト１０１７
とソース／ドレイン１０１０の間に金属シリサイド層１
０１１を形成することによって、低抵抗化を図ってい
る。金属の種類としては、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、Ｐｔ
などがある。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
装置では、シリサイド膜の形状を完全に制御することは
難しく、図５６に示すように、金属シリサイド層１０１
１が、フィールド酸化膜１０２とソース／ドレイン１０
１０の境界部に沿ってフィールド酸化膜１０２の下へ潜
り込むことがある。この現象は特に、ＣｏやＮｉなど、
シリコンと反応するときに金属が拡散種となる金属の場
合に顕著である。
【０００６】このように、ソース／ドレイン１０１０と
Ｐウェル１０３によって形成されるＰＮ接合と、金属シ
リサイド層１０１１端部との距離が短くなったり、金属
シリサイド層１０１１がソース／ドレイン１０１０から
突出することによって、金属シリサイド層１０１１が直
接、半導体基板１０１内に形成されたＰウェル１０３、
チャネルカット注入層１０４またはチャネル注入層１０
５と接続したりすることがある。
【０００７】また、分離酸化膜形成後に金属膜を形成す
る場合、金属膜形成前に行なわれる自然酸化膜を除去す
るためのウェットエッチによって、図５７に示すよう
に、フィールド酸化膜１０２の端部が削られて落ち込む
ことがある。
【０００８】このようにフィールド酸化膜１０２の端部
が落ち込んだ場合も、フィールド酸化膜１０２の端部で
半導体基板１０１表面が露出し、金属シリサイド層１０
１１が直接半導体基板１０１内に形成されたＰウェル１
０３やチャネルカット注入層１０４またはチャネル注入
層１０５と接続したり、ソース／ドレイン１０１０とＰ
ウェル１０３によって形成されるＰＮ接合と、金属シリ
サイド層１０１１端部との距離が短くなったりすること
がある。
【０００９】トレンチ分離を用いた場合もフィールド酸
化膜を用いた場合と同様に、図５８に示すように、金属
シリサイド層１０１１の金属がＣｏやＮｉの場合、埋め
込み酸化膜１０１８の端部で金属シリサイド層１０１１
が潜り込みを生じたり、図５９に示すように埋め込み酸
化膜１０１８の端部が落ち込んだりして、ソース／ドレ
イン１０１０とＰウェル１０３によって形成されるＰＮ
接合と、金属シリサイド層１０１１端部との距離が短く
なったり、金属シリサイド層１０１１がソース／ドレイ
ン１０１０から突出することによって、金属シリサイド
層１０１１が直接、半導体基板１０１内に形成されたＰ
ウェル１０３、チャネルカット注入層１０４またはチャ
ネル注入層１０５と接続したりすることがある。
【００１０】金属シリサイド層が、ソース／ドレインか
ら突出して、直接ウェルやチャネルカット層またはチャ
ネル注入層に接続すると、電圧をかけた時にドレインと
ウェルの間にリーク電流が流れ、素子の信頼性が著しく
低下する。
【００１１】また、ソース／ドレインとウェルによって
形成されるＰＮ接合と金属シリサイド層の距離が短くな
った場合も、電圧をかけることによって空乏層が延びる
ため金属シリサイド層とウェルが電気的に接続してしま
い、リーク電流が増大し、素子の信頼性が低下するとい
う問題がある。
【００１２】そこで図６０に示すように、低濃度ｎ型不
純物層１０９１を形成することによって、リーク電流の
減少が図られている。これは、例えば米国特許第４，９
４９，１３６号などに開示されている。
【００１３】しかし、このような構造においては、フィ
ールド酸化膜１０２の端部での金属シリサイド１０１１
の突出を防ぐために低濃度ｎ型不純物層１０９１を深く
形成すると、低濃度ｎ型不純物層１０９１全体の深さが
深くなるため、パンチスルーを起こしてしまう。
【００１４】加えて、この構造では、サイドウォール１
０８および１０８１を薄くすれば、パンチスルーが起き
やすくなり、厚くすればソース／ドレイン１０１０の表
面の露出部分が小さくなり、十分なコンタクトが取れず
抵抗が高くなるという問題を生じる。
【００１５】本発明は、上記した点に鑑みてなされたも
のであり、ソース／ドレインを深くせず、十分なコンタ
クト幅を保ったままで、ソース／ドレインとウェルによ
って形成されるＰＮ接合と、サリサイド膜端部との距離
が短くなったり、サリサイド膜がソース／ドレインを形
成する不純物層から突出することを防ぐため、接合リー
ク電流を低減させ、高速化を図るとともに、微細化して
も素子特性を劣化させることのない半導体装置およびそ
の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置は、第１導電型の半導体基板と、半導体基板の主表面
の分離領域に形成された分離酸化膜と、半導体基板の主
表面の分離領域に囲まれた活性領域に形成された第２導
電型のソースおよびドレインと、活性領域の主表面上に
絶縁膜を介して形成されたゲート電極と、ソースおよび
ドレインの表面上とゲート電極の表面上にそれぞれ形成
された金属化合物層と、ソースおよびドレインと分離領
域の境界部分にソースおよびドレインよりも深くなるよ
うに形成された第２導電型の第１の不純物層とを備えた
ものである。
【００１７】さらに、第１の不純物層よりも深く、分離
酸化膜の底面に接するように形成され、不純物濃度ピー
クを有する第１導電型の第２の不純物層を備えたことを
特徴とするものである。
【００１８】加えて、第２の不純物層が分離領域の下に
のみ形成されていることを特徴とするものである。
【００１９】さらに、ゲート電極の側面に形成されたサ
イドウォールと、活性領域の主表面のサイドウォールの
それぞれの下にソースおよびドレインよりも浅く形成さ
れた一対の第２導電型の第３の不純物層と、第３の不純
物層をそれぞれ取り囲むように形成された第１導電型の
第４の不純物層を備えたことを特徴とするものである。
【００２０】加えて、分離酸化膜が埋め込み酸化膜また
はフィールド酸化膜で、金属化合物層がＣｏシリサイド
層であることを特徴とするものである。
【００２１】さらに、第２導電型がｎ型で、第１導電型
がｐ型であり、ソース／ドレインおよび第３の不純物層
はヒ素で形成され、第１の不純物層はリンで形成されて
いることを特徴とするものである。
【００２２】また、第１導電型の半導体基板の主表面の
分離領域に分離酸化膜を形成する工程と、分離領域に囲
まれた活性領域の主表面上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、半導体基板の主表面にソース
およびドレインを形成する工程と、ゲート電極とソース
およびドレイン表面上にシリコン層をエピタキシャル成
長させる工程と、第２導電型の不純物を注入して、ソー
スおよびドレインと分離領域の境界部分にソースおよび
ドレインよりも深くなるように第１の不純物層を形成す
る工程と、ゲート電極とソースおよびドレインの表面に
金属化合物層を形成する工程とを備えたものである。
【００２３】また、第１導電型の半導体基板の主表面上
の活性領域にシリコン窒化膜を形成する工程と、シリコ
ン窒化膜をマスクとして、分離領域に分離酸化膜を形成
する工程と、シリコン窒化膜のゲート電極形成領域をエ
ッチングして、半導体基板の主表面上にゲート酸化膜を
介してゲート電極を形成する工程と、第２導電型の不純
物を注入して、ソースおよびドレインと分離領域の境界
部分にソースおよびドレインよりも深くなるように第２
導電型の第１の不純物層を形成する工程と、シリコン窒
化膜を除去する工程と、半導体基板の主表面にソースお
よびドレインを形成する工程と、ゲート電極およびソー
スおよびドレインの表面に金属化合物層を形成する工程
とを備えたものである。
【００２４】さらに、全面に第１導電型の不純物を注入
して第１の不純物層よりも深く分離酸化膜の底面に接す
るように不純物濃度ピークを有する第２の不純物層を形
成する工程を備えたことを特徴とするものである。
【００２５】また、分離酸化膜を形成する工程は、シリ
コン窒化膜をマスクとして半導体基板の主表面に溝を形
成する工程と、溝を埋め込むように全面に絶縁膜を形成
する工程と、絶縁膜およびシリコン窒化膜をエッチバッ
クする工程からなり、溝を形成する工程につづいて第１
導電型の不純物を注入して溝の底面に不純物濃度ピーク
を有する第２の不純物層を形成する工程を備えたことを
特徴とするものである。
【００２６】さらに、ゲート電極を形成した後に全面に
第２導電型の不純物を注入して半導体基板の主表面に所
定の間隔をおいて一対の第３の不純物層を形成する工程
と、第３の不純物層をそれぞれ取り囲むように第１導電
型の第４の不純物層を形成する工程と、ゲート電極の側
面にサイドウォールを形成する工程と、全面に第２導電
型の不純物を注入して第３の不純物層よりも深くソース
およびドレインを形成する工程とを備えたことを特徴と
するものである。
【００２７】また、シリコン窒化膜のゲート電極形成領
域をエッチングして全面に第１導電型の不純物を注入
し、不純物濃度のピークを有する第５の不純物層を形成
する工程を備えたことを特徴とするものである。
【００２８】
【発明の実施の形態】
実施の形態１．図１は実施の形態１を示す半導体装置の
素子の断面図である。図１において、１は半導体基板、
２はフィールド酸化膜、３はＰウェル、４はチャネルカ
ット注入層、５はチャネル注入層、６はゲート絶縁膜、
７はゲート電極、８はサイドウォール、９はｎ型エクス
テンション層、１０はソース／ドレイン、１１はＣｏシ
リサイド層、１２はｎ型不純物層である。
【００２９】この図はＮＭＯＳの素子を示しており、Ｐ
ウェル３のボロン濃度は１×１０17〜１×１０18／ｃｍ
3程度、チャネルカット注入層４のボロンのピーク濃度
は１×１０17〜１×１０18／ｃｍ3程度、チャネル注入
層５のボロンのピーク濃度は１×１０17〜１×１０18／
ｃｍ3程度、ｎ型エクステンション層９のヒ素の濃度は
１×１０18〜１×１０19／ｃｍ3程度、ソース／ドレイ
ン層１０のヒ素の濃度は１×１０21〜１×１０22／ｃｍ
3程度、ｎ型不純物層１２のリンの濃度は１×１０18〜
１×１０19／ｃｍ3程度である。
【００３０】図２はこの発明の実施の形態１を示す半導
体装置の素子を簡略化した平面図であり、図２におい
て、７はゲート電極、１００は活性領域、１２０は不純
物層、２００は分離酸化膜である。不純物層１２０は、
活性領域１００と分離酸化膜２００の境界部分に形成さ
れる。図１に示したｎ型不純物層１２は、不純物層１２
０の部分に形成され、ゲート電極７の下部には形成され
ない。
【００３１】図１を参照して、動作について説明する。
ゲート電極７にゲート電圧、ソース／ドレイン１０の一
方にソース電圧、他方にドレイン電圧、Ｐウェル３に基
板電圧をそれぞれ印加することによって、ソース／ドレ
イン間にチャネルが形成され、電流が流れる。この時、
ドレインおよびｎ型不純物層１２とＰウェル３との間に
空乏層が延びてくるが、Ｃｏシリサイド層１１の分離領
域側の端部では、ｎ型不純物層が形成されているため、
空乏層とＣｏシリサイド層１１が接続することはない。
【００３２】なお、金属の種類としては、Ｃｏの他にＮ
ｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｎ型の不純物として
は、ヒ素、リンおよびアンチモンのいずれでもよいが、
リンは拡散しやすく、ヒ素は拡散しにくいため、ソース
／ドレイン１０およびｎ型エクステンション層９をヒ素
で形成し、ｎ型不純物層１２をリンで形成する。これに
よって、ソース／ドレイン１０およびｎ型エクステンシ
ョン層９は浅く形成できパンチスルーが抑制されるとと
もに、ｎ型不純物層１２は深く形成できリーク電流がよ
りいっそう抑制される。
【００３３】また、図３はＰＭＯＳの素子を示してお
り、３１はＮウェル、９１はｐ型エクステンション層、
１２１はｐ型不純物層である。Ｎウェル３１のヒ素濃度
は１×１０17〜１×１０18／ｃｍ3程度、チャネルカッ
ト注入層４のヒ素のピーク濃度は１×１０17〜１×１０
18／ｃｍ3程度、チャネル注入層５のヒ素のピーク濃度
は１×１０17〜１×１０18／ｃｍ3程度、ｐ型エクステ
ンション層９１のボロンの濃度は１×１０18〜１×１０
19／ｃｍ3程度、ソース／ドレイン層１０のボロンの濃
度は１×１０21〜１×１０22／ｃｍ3程度、ｐ型不純物
層１２１のボロンの濃度は１×１０18〜１×１０19／ｃ
ｍ3程度である。
【００３４】なお、金属の種類としては、Ｃｏの他にＮ
ｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｐ型の不純物として
は、ボロン、フッ化ボロンおよびインジウムのいずれで
もよい。
【００３５】ＰＭＯＳの場合もＮＭＯＳの場合と同様
に、電圧を印加することによって、ソース／ドレイン間
にチャネルが形成され、電流が流れるが、それととも
に、ドレインおよびｐ型不純物層１２１とＮウェル３１
との間に空乏層が延びてくるが、Ｃｏシリサイド層１１
の分離領域側の端部では、ｐ型不純物層１２１が形成さ
れているため、空乏層とＣｏシリサイド層１１が接続す
ることはない。
【００３６】この半導体装置によれば、ソース／ドレイ
ン１０とフィールド酸化膜２の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層がフィールド酸化膜２
の下に潜り込んだり、フィールド酸化膜２の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルや
チャネルカット注入層４またはチャネル注入層５と接続
したり、ソース／ドレイン１０とウェル３によって形成
されるＰＮ接合と、金属シリサイド層１１端部との距離
が短くなったりすることがなく、ソース／ドレインの深
さを保ったままで、リーク電流が抑制されるなど素子動
作の信頼性が向上する。
【００３７】図４、図５、図６、図７および図８は、実
施の形態１を示す半導体装置の製造方法の各工程におけ
る断面図である。図４、図５、図６、図７および図８に
おいて、１３はシリコン層、１４はシリコン窒化膜、１
１１はＣｏ膜、６１は酸化膜である。
【００３８】まず、図４に示すように半導体基板１の表
面上に２００Å程度の酸化膜６１と３０００Å程度のシ
リコン窒化膜１４を形成し、分離領域をエッチングした
後、熱酸化を行なって、３０００〜５０００Åの厚さの
フィールド酸化膜２を形成する。
【００３９】この時、酸化膜６１の代わりにシリコン窒
化酸化膜（ＳｉＯＮ）を形成してもよく、酸化膜６１の
上にさらにポリシリコン膜を形成してもよい。また、シ
リコン窒化膜１４および酸化膜６１をエッチングした後
に、露出している活性領域の半導体基板１を１０００Å
程度エッチングしてから熱酸化を行なって、フィールド
酸化膜２を形成してもよい。
【００４０】図５に示すように酸化膜６１およびシリコ
ン窒化膜１４を取り除いて、フィールド酸化膜２に囲ま
れた活性領域に例えば、ｐ型不純物であるボロンを２５
０ｋｅＶ程度、１×１０13〜１×１０14／ｃｍ2程度で
垂直イオン注入してＰウェル３を形成した後、全面にボ
ロンを１００ｋｅＶ程度、１×１０12〜１×１０13／ｃ
ｍ2程度で垂直イオン注入してチャネルカット注入層４
を形成し、さらに全面にボロンを１×１０12〜１×１０
13／ｃｍ2程度垂直イオン注入してチャネル注入層５を
形成する。
【００４１】そして、ゲート絶縁膜６およびゲート電極
７を形成した後、ヒ素を１０〜４０ｋｅＶ程度、１×１
０13〜１×１０14／ｃｍ2程度で、４５゜斜め回転イオ
ン注入してｎ型エクステンション層９を形成する。その
後、酸化膜を堆積し、ＲＩＥ（reactive ion etching）
によってエッチバックを行なってサイドウォール８を形
成し、ヒ素を２０〜６０ｋｅＶ程度、１×１０15〜１×
１０16／ｃｍ2程度で垂直イオン注入して、ソース／ド
レイン１０を形成する。
【００４２】次に、図６に示すように、この段階で表面
にシリコンが露出しているゲート電極７およびソース／
ドレイン層１０上に、選択的にエピタキシャル成長させ
て、１０００Å程度のシリコン層１３を形成する。この
時のエピタキシャル成長は、図６に示すように、ファセ
ット構造の方がｎ型不純物層１２を形成する上で好まし
いが、垂直方向に形成しても構わない。
【００４３】さらに、全面にリンを１０〜４０ｋｅＶ程
度、１×１０13〜１×１０14／ｃｍ2程度で４５゜斜め
回転注入して、活性領域とフィールド酸化膜の境界部分
のゲート電極７下部を除いた部分にｎ型不純物層１２を
形成する。この後、シリコン層１３をエッチングして除
去する。ソース／ドレイン１０の形成はこの後に行なっ
てもよい。
【００４４】図７に示すように、シリコン層１３の厚さ
を３００Å程度にすれば、シリコン層１３を除去せず残
してもよく、その際は、ソース／ドレイン１０を形成す
るためのイオン注入はシリコン層１３形成後に行ない、
ソース／ドレイン表面のシリコン層１３はソース／ドレ
イン１０の一部となり、ゲート電極７表面のシリコン層
１３はゲート電極の一部となる。
【００４５】そして、図８に示すようにスパッタ法やＣ
ＶＤ法などによって全面に５０〜２００Å程度のＣｏ膜
１１１を形成した後、窒素雰囲気中でＲＴＡ法（rapid
thermal anneal）などにより、４００〜５００℃、３０
秒〜２分程度の熱処理を行ない、ゲート電極７およびソ
ース／ドレイン１０表面にＣｏシリサイド層１１を形成
する。金属の種類は、Ｃｏの他にＮｉ、Ｔｉ、Ｗ、Ｐｔ
でもよい。
【００４６】その後未反応Ｃｏ膜を混酸過水（ＨＮＯ3
／ＣＨ3ＣＯＯＨ／Ｐ4Ｏ10／Ｈ2Ｏ2）または塩酸過水
（ＨＣｌ／Ｈ2Ｏ2）でウェットエッチングして除去し、
更に７００〜９００℃、３０秒〜２分程度のＲＴＡを行
なうことによって、図１に示したようにフィールド酸化
膜２の端部にのみｎ型不純物層１２が形成された半導体
装置が得られる。
【００４７】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、３０００〜５０００Åの厚さのフィールド酸化膜
２に囲まれた活性領域にｎ型不純物であるリンを１．２
ＭｅＶ程度、１×１０13〜１×１０14／ｃｍ2程度の注
入濃度で垂直イオン注入してＮウェル３１を形成した
後、全面にリンを３５０ｋｅＶ程度、１×１０12〜１×
１０13／ｃｍ2程度垂直イオン注入してチャネルカット
注入層４を形成し、さらに全面にリンを４０〜２００ｋ
ｅＶ程度、１×１０12〜１×１０13／ｃｍ2程度垂直イ
オン注入してチャネル注入層５を形成する。
【００４８】次にゲート絶縁膜６を形成し、ゲート電極
７を形成した後、フッ化ボロンを５〜４０ｋｅＶ程度、
１×１０14〜１×１０15／ｃｍ2程度で、７゜斜め回転
イオン注入してｐ型エクステンション層９１を形成す
る。その後、ＮＭＯＳと同様にしてサイドウォール８を
形成し、フッ化ボロンを１０〜５０ｋｅＶ程度、１×１
０15〜１×１０16／ｃｍ2程度で垂直イオン注入して、
ソース／ドレイン１０を形成する。
【００４９】さらに、ＮＭＯＳの場合と同様にしてシリ
コン層１３を形成した後、全面にボロンを５〜４０ｋｅ
Ｖ程度、１×１０14〜１×１０15／ｃｍ2程度で垂直イ
オン注入して、活性領域とフィールド酸化膜の境界部分
のゲート電極７下部を除いた部分にｐ型不純物層１２１
を形成する。この後、シリコン層１３をエッチングして
除去する。
【００５０】その後、ＮＭＯＳの場合と同様にしてＣｏ
シリサイド層１１を形成することによって、図３に示し
た半導体装置が形成される。シリコン層１３の除去およ
びソース／ドレイン１０の形成順序についても、ＮＭＯ
Ｓと同様である。
【００５１】ＰＭＯＳ、ＮＭＯＳともに、チャネル注入
層５とチャネルカット注入層４の注入順序は逆にしても
よい。
【００５２】また、ＰＭＯＳ、ＮＭＯＳともに、チャネ
ル注入層５およびチャネルカット注入層４の不純物濃度
は基板表面からの深さ方向に対してピークを有してお
り、活性領域において、チャネル注入層５の不純物濃度
のピークは基板表面から０．１５μｍ程度の深さに形成
されている。
【００５３】ＰＭＯＳとＮＭＯＳが混在する場合は、そ
れぞれの不純物注入時に必要に応じてマスクを使用す
る。
【００５４】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄いフィールド酸化膜２によって、フィールド
酸化膜２の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【００５５】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４またはチャネル注入層５と接続したり、ソース／
ドレイン１０とウェル３によって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【００５６】図９、図１０、図１１、図１２および図１
３は、実施の形態１に示した半導体装置の別の製造方法
の各工程での素子を示す断面図である。図９、図１０、
図１１、図１２および図１３において、１４はシリコン
窒化膜、７１はポリシリコン層である。
【００５７】まず、半導体基板１の活性領域の表面上に
２００Å程度の酸化膜６１と１０００Å程度のシリコン
窒化膜１４を形成し、熱酸化を行なって、３０００〜５
０００Åの厚さのフィールド酸化膜２を形成する。
【００５８】次に図９に示すように、フィールド酸化膜
２に囲まれた活性領域にシリコン窒化膜１４を通してｐ
型不純物であるボロンを３００ｋｅＶ程度、１×１０13
〜１×１０14／ｃｍ2程度の注入濃度で垂直イオン注入
してＰウェル３を形成した後、全面にボロンを１００ｋ
ｅＶ程度、１×１０12〜１×１０13／ｃｍ2程度垂直イ
オン注入してチャネルカット注入層４を形成し、さらに
全面にボロンを６０〜１１０ｋｅＶ程度、１×１０12〜
１×１０13／ｃｍ2程度で垂直イオン注入してチャネル
注入層５を形成する。
【００５９】ボロンの飛程距離はシリコン酸化膜中とシ
リコン窒化膜中において３対４なので、チャネルカット
注入層５が、分離領域においてはフィールド酸化膜２の
真下に、また、活性領域においてはさらに深い部分に形
成されるように、フィールド酸化膜２とシリコン窒化膜
１４の膜厚を調整すればよい。
【００６０】そして、図１０に示すように、ゲート電極
形成領域以外の部分をマスクしてゲート電極形成領域の
シリコン窒化膜１４および酸化膜６１を除去し、マスク
を除去した後に、熱酸化によってゲート酸化膜６を形成
して、全面にポリシリコン層７１を形成する。
【００６１】その後、図１１に示すように、ゲート電極
形成領域上にレジスト１５でマスクしてエッチングし、
ゲート電極７を形成する。その後、レジスト１５を除去
する。
【００６２】次に、図１２に示すように、全面にリンを
１０〜４０ｋｅＶ程度、１×１０13〜１×１０14／ｃｍ
2程度で４５゜斜め回転注入して、活性領域とフィール
ド酸化膜の境界部分のゲート電極７下部を除いた部分に
ｎ型不純物層１２を形成する。この後、シリコン窒化膜
１４をエッチングして除去する。
【００６３】そして、ヒ素を１０〜４０ｋｅＶ程度、１
×１０13〜１×１０14／ｃｍ2程度で、４５゜斜め回転
イオン注入してｎ型エクステンション層９を形成する。
その後、ＣＶＤ法によって酸化膜を堆積し、ＲＩＥ（re
active ion etching）によってエッチバックを行なって
サイドウォール８を形成し、ヒ素を２０〜６０ｋｅＶ程
度、１×１０15〜１×１０16／ｃｍ2程度で垂直イオン
注入して、ソース／ドレイン１０を形成する。
【００６４】次に、図１３に示すようにスパッタ法やＣ
ＶＤ法などによって全面に５０〜２００Å程度のＣｏ膜
１１１を形成した後、窒素雰囲気中でＲＴＡ法（rapid
thermal anneal）などにより、４００〜５００℃、３０
秒〜２分程度の熱処理を行ない、ゲート電極７およびソ
ース／ドレイン１０表面にＣｏシリサイド層１１を形成
する。金属の種類は、Ｃｏの他にＮｉ、Ｔｉ、Ｗ、Ｐｔ
でもよい。
【００６５】その後、未反応Ｃｏ膜を混酸過水（ＨＮＯ
3／ＣＨ3ＣＯＯＨ／Ｐ4Ｏ10／Ｈ2Ｏ2）または塩酸過水
（ＨＣｌ／Ｈ2Ｏ2）でウェットエッチングして除去し、
更に７００〜９００℃、３０秒〜２分程度のＲＴＡを行
なうことによって、図１に示したようにフィールド酸化
膜２の端部にのみｎ型不純物層１２が形成された半導体
装置が得られる。
【００６６】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、２００Å程度の酸化膜と１０００Å程度のシリコ
ン窒化膜をマスクにして熱酸化を行なって、３０００〜
５０００Åの厚さのフィールド酸化膜を形成する。
【００６７】次に、フィールド酸化膜に囲まれた活性領
域にシリコン窒化膜を通してｎ型不純物であるリンを
１．３ＭｅＶ程度、１×１０13〜１×１０14／ｃｍ2程
度で垂直イオン注入してＮウェル３１を形成した後、全
面にリンを３５０ｋｅＶ程度、１×１０12〜１×１０13
／ｃｍ2程度で垂直イオン注入してチャネルカット注入
層４を形成し、さらに全面にリンを２００ｋｅＶ程度、
１×１０12〜１×１０13／ｃｍ2程度で垂直イオン注入
してチャネル注入層５を形成する。
【００６８】そして、ゲート酸化膜６およびゲート電極
７を形成し、全面にボロンを５〜４０ｋｅＶ程度、１×
１０14〜１×１０15／ｃｍ2程度で垂直イオン注入し
て、活性領域とフィールド酸化膜の境界部分のゲート電
極７下部を除いた部分にｐ型不純物層１２１を形成した
後、シリコン窒化膜１４をエッチングして除去する。
【００６９】その後、フッ化ボロンを５〜４０ｋｅＶ程
度、１×１０14〜１×１０15／ｃｍ2程度で、７゜斜め
回転イオン注入してｐ型エクステンション層９１を形成
した後、ＮＭＯＳと同様にしてサイドウォール８を形成
し、フッ化ボロンを１０〜５０ｋｅＶ程度、１×１０15
〜１×１０16／ｃｍ2程度垂直イオン注入して、ソース
／ドレイン１０を形成する。
【００７０】そして、ＮＭＯＳの場合と同様にしてＣｏ
シリサイド層１１を形成することによって、図３に示し
た半導体装置が形成される。
【００７１】ＰＭＯＳ、ＮＭＯＳともに、チャネル注入
層５とチャネルカット注入層４の注入順序は逆にしても
よい。
【００７２】また、図１４に示すように、ＰＭＯＳ、Ｎ
ＭＯＳともに、チャネル注入層５は、ゲート電極７を形
成するためにシリコン窒化膜１４および熱酸化膜６１を
除去した後、ゲート酸化膜６を形成する前に形成しても
よい。
【００７３】この時の注入条件はＮＭＯＳの場合、ボロ
ンを５０ｋｅＶ程度、１×１０12〜１×１０13／ｃ
ｍ2、７゜回転イオン注入であり、ＰＭＯＳの表面チャ
ネル型の場合は１００〜１８０ｋｅＶ程度、１×１０12
〜１×１０13／ｃｍ2、７゜回転イオン注入、またＰＭ
ＯＳの埋め込みチャネル型の場合は１０〜２０ｋｅＶ程
度、１×１０12〜１×１０13／ｃｍ2、７゜回転イオン
注入である。
【００７４】このようにすると、チャネル注入層５がソ
ース／ドレイン１０の下には形成されず、自己整合的に
ゲート電極７の下のみに形成されるので、接合容量、接
合リーク電流の増大が抑制され、負荷が減るので回路の
高速動作が可能になる。
【００７５】また、ＰＭＯＳ、ＮＭＯＳともに、チャネ
ル注入層５およびチャネルカット注入層４の不純物濃度
は基板表面からの深さ方向に対してピークを有してお
り、活性領域において、チャネル注入層５の不純物濃度
のピークは基板表面から０．１５μｍ程度の深さに形成
されている。
【００７６】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、フィールド
酸化膜２を形成するために形成したシリコン窒化膜１４
によって、フィールド酸化膜２の端部の下の半導体基板
１表面に自己整合的に形成されるため、簡略化された工
程で素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【００７７】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４またはチャネル注入層５と接続したり、ソース／
ドレイン１０とウェル３によって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【００７８】実施の形態１においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【００７９】実施の形態２．図１５はこの発明の実施の
形態２を示す半導体装置の素子の断面図である。図１５
において、４１はチャネルカット注入層である。
【００８０】図１５は、ＮＭＯＳの素子を示しており、
チャネルカット注入層４１が活性領域には形成されず、
フィールド酸化膜２の下にのみ形成されている点で、図
１に示した半導体装置と異なっている。このチャネルカ
ット注入層４１のボロンのピーク濃度は１×１０17〜１
×１０18／ｃｍ3程度である。
【００８１】ＰＭＯＳの場合も、チャネルカット注入層
４１が活性領域には形成されず、フィールド酸化膜２の
下にのみ形成されている点で、実施の形態１と異なって
おり、チャネルカット注入層４１のリンのピーク濃度は
１×１０17〜１×１０18／ｃｍ3程度である。
【００８２】この半導体装置によれば、ソース／ドレイ
ン１０とフィールド酸化膜２の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層がフィールド酸化膜２
の下に潜り込んだり、フィールド酸化膜２の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルや
チャネルカット注入層４またはチャネル注入層５と接続
したり、ソース／ドレイン１０とウェル３によって形成
されるＰＮ接合と、金属シリサイド層１１端部との距離
が短くなったりすることがなく、ソース／ドレインの深
さを保ったままで、リーク電流が抑制されるなど素子動
作の信頼性が向上する。
【００８３】また、チャネルカット注入層をフィールド
酸化膜２の下のみに形成することによって、さらに、チ
ャネルカット注入層の面積が削減されて接合容量が減少
し、高速化を図ることができるという効果を奏する。加
えて、チャネルカット注入層がしきい値電圧へ影響する
ことを防止するため、よりいっそう素子の信頼性が向上
する。
【００８４】図１６は、実施の形態２を示す半導体装置
の製造方法の一工程における素子の断面図である。
【００８５】まず、実施の形態１と同様にして、２００
Å程度の酸化膜６１および１０００Å程度のシリコン窒
化膜１４をマスクとして、フィールド酸化膜２を形成し
た後に、図１６に示すように、全面にＮＭＯＳの場合は
ボロンを１００ｋｅＶ程度、１×１０12〜１×１０13／
ｃｍ2程度で垂直イオン注入してチャネルカット注入層
４１を形成する。
【００８６】その後、酸化膜６１およびシリコン窒化膜
１４を除去してから、実施の形態１と同様にしてＰウェ
ル３、チャネル注入層５、ゲート絶縁膜６、ゲート電極
７、ｎ型エクステンション層９、サイドウォール８、ソ
ース／ドレイン１０を形成する。
【００８７】そして、実施の形態１と同様にして、表面
にシリコンが露出しているゲート電極７およびソース／
ドレイン層１０上に、選択的にエピタキシャル成長させ
て、１０００Å程度のシリコン層１３を形成し、これを
マスクとしてｎ型不純物層１２を形成する。この後、シ
リコン層１３をエッチングして除去してから、Ｃｏシリ
サイド層１１を形成する。
【００８８】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して形成する。ただし、ＰＭＯＳの場合は、リンを３５
０ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2程度で
垂直イオン注入してチャネルカット注入層４１を形成す
る。
【００８９】実施の形態１と同様に、ソース／ドレイン
１０の形成は、シリコン層１３をエッチングして除去し
た後に行なってもよい。また、シリコン層１３の厚さを
３００Å程度にすれば、シリコン層１３を除去せず残し
てもよく、その際は、ソース／ドレイン１０を形成する
ためのイオン注入はシリコン層１３形成後に行ない、ソ
ース／ドレイン表面のシリコン層１３はソース／ドレイ
ン１０の一部となり、ゲート電極７表面のシリコン層１
３はゲート電極の一部となる。
【００９０】ＰＭＯＳ、ＮＭＯＳともに、チャネル注入
層５の不純物濃度は基板表面からの深さ方向に対してピ
ークを有しており、活性領域において、チャネル注入層
５の不純物濃度のピークは基板表面から０．１５μｍ程
度の深さに形成されている。
【００９１】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄いフィールド酸化膜２によって、フィールド
酸化膜２の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【００９２】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４またはチャネル注入層５と接続したり、ソース／
ドレイン１０とウェル３によって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【００９３】さらに、チャネルカット注入層の面積が削
減されて接合容量が減少し、高速化を図ることができる
半導体装置の製造方法を得ることができる。加えて、チ
ャネルカット注入層がしきい値電圧へ影響することを防
止するため、よりいっそう素子の信頼性が向上した半導
体装置の製造方法を得ることができる。
【００９４】図１７および図１８は、実施の形態２に示
した半導体装置の別の製造方法の各工程での素子を示す
断面図である。
【００９５】まず、実施の形態１と同様にしてフィール
ド酸化膜２を形成した後に、図１７に示すように、２０
０Å程度の酸化膜６１および３０００Å程度のシリコン
窒化膜１４をマスクとして、全面にＮＭＯＳの場合はボ
ロンを１００ｋｅＶ程度、１×１０12〜１×１０13／ｃ
ｍ2程度で垂直イオン注入してチャネルカット注入層４
１を形成する。
【００９６】次に、シリコン窒化膜１４を酸化膜に対し
て十分選択比のある窒化膜異方性エッチングエッチング
で、１０００Å程度にエッチングしてから、実施の形態
１と同様にして、フィールド酸化膜２に囲まれた活性領
域にＰウェル３およびチャネル注入層５を形成する。
【００９７】そして、図１８に示すように、実施の形態
１と同様にして、ゲート電極形成領域のシリコン窒化膜
１４および酸化膜６１を除去して、熱酸化によってゲー
ト酸化膜６を形成し、全面にポリシリコン層７１を形成
した後、ゲート電極形成領域上にレジスト１５でマスク
してエッチングし、ゲート電極７を形成する。
【００９８】レジスト１５を除去した後、実施の形態１
と同様に、活性領域とフィールド酸化膜の境界部分のゲ
ート電極７下部を除いた部分にｎ型不純物層１２を形成
する。この後、シリコン窒化膜１４をエッチングして除
去する。
【００９９】そして、実施の形態１と同様にして、ｎ型
エクステンション層９、サイドウォール８、ソース／ド
レイン１０およびＣｏシリサイド層１１を形成する。
【０１００】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、形成する。ただし、ＰＭＯＳの場合は、リンを３
５０ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2程度
で垂直イオン注入してチャネルカット注入層４１を形成
する。
【０１０１】ＰＭＯＳ、ＮＭＯＳともに、チャネル注入
層５の不純物濃度は基板表面からの深さ方向に対してピ
ークを有しており、活性領域において、チャネル注入層
５の不純物濃度のピークは基板表面から０．１５μｍ程
度の深さに形成されている。
【０１０２】また、実施の形態１と同様に、ＰＭＯＳ、
ＮＭＯＳともに、チャネル注入層５は、ゲート電極７を
形成するためにシリコン窒化膜１４および熱酸化膜６１
を除去した後、ゲート酸化膜６を形成する前に形成して
もよい。
【０１０３】この時の注入条件はＮＭＯＳの場合、ボロ
ンを５０ｋｅＶ程度、１×１０12〜１×１０13／ｃ
ｍ2、７゜回転イオン注入であり、ＰＭＯＳの表面チャ
ネル型の場合は１００〜１８０ｋｅＶ程度、１×１０12
〜１×１０13／ｃｍ2、７゜回転イオン注入、またＰＭ
ＯＳの埋め込みチャネル型の場合は１０〜２０ｋｅＶ程
度、１×１０12〜１×１０13／ｃｍ2、７゜回転イオン
注入である
【０１０４】このようにすると、チャネル注入層５がソ
ース／ドレイン１０の下には形成されず、自己整合的に
ゲート電極７の下のみに形成されるので、接合容量、接
合リーク電流の増大が抑制され、負荷が減るので回路の
高速動作が可能になる。
【０１０５】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、フィールド
酸化膜２を形成するために形成したシリコン窒化膜１４
によって、フィールド酸化膜２の端部の下の半導体基板
１表面に自己整合的に形成されるため、簡略化された工
程で素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０１０６】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４またはチャネル注入層５と接続したり、ソース／
ドレイン１０とウェル３によって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【０１０７】さらに、チャネルカット注入層の面積が削
減されて接合容量が減少し、高速化を図ることができる
半導体装置の製造方法を得ることができる。加えて、チ
ャネルカット注入層がしきい値電圧へ影響することを防
止するため、よりいっそう素子の信頼性が向上した半導
体装置の製造方法を得ることができる。
【０１０８】実施の形態２においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【０１０９】実施の形態３．図１９および図２０はこの
発明の実施の形態３を示す半導体装置の素子の断面図で
ある。図１９および図２０において、１８は埋め込み酸
化膜である。
【０１１０】図１９はＮＭＯＳの素子を示しており、Ｐ
ウェル３のボロン濃度は１×１０17〜１×１０18／ｃｍ
3程度、チャネルカット注入層４のボロンのピーク濃度
は１×１０17〜１×１０18／ｃｍ3程度、チャネル注入
層５のボロンのピーク濃度は１×１０17〜１×１０18／
ｃｍ3程度、ｎ型エクステンション層９のヒ素の濃度は
１×１０18〜１×１０19／ｃｍ3程度、ソース／ドレイ
ン層１０のヒ素の濃度は１×１０21〜１×１０22／ｃｍ
3程度、ｎ型不純物層１２のリンの濃度は１×１０18〜
１×１０19／ｃｍ3程度である。
【０１１１】ゲート電極７にゲート電圧、ソース／ドレ
イン１０の一方にソース電圧、他方にドレイン電圧、Ｐ
ウェル３に基板電圧をそれぞれ印加することによって、
ソース／ドレイン間にチャネルが形成され、電流が流れ
る。この時、ドレインおよびｎ型不純物層１２とＰウェ
ル３との間に空乏層が延びてくるが、Ｃｏシリサイド層
１１の分離領域側の端部では、ｎ型不純物層が形成され
ているため、空乏層とＣｏシリサイド層１１が接続する
ことはない。
【０１１２】なお、金属の種類としては、Ｃｏの他にＮ
ｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｎ型の不純物として
は、ヒ素、リンおよびアンチモンのいずれでもよいが、
リンは拡散しやすく、ヒ素は拡散しにくいため、ソース
／ドレイン１０およびｎ型エクステンション層９をヒ素
で形成し、ｎ型不純物層１２をリンで形成する。これに
よって、ソース／ドレイン１０およびｎ型エクステンシ
ョン層９は浅く形成できパンチスルーが抑制されるとと
もに、ｎ型不純物層１２は深く形成できリーク電流がよ
りいっそう抑制される。
【０１１３】また、図２０はＰＭＯＳの素子を示してお
り、Ｎウェル３１のヒ素濃度は１×１０17〜１×１０18
／ｃｍ3程度、チャネルカット注入層４のヒ素のピーク
濃度は１×１０17〜１×１０18／ｃｍ3程度、チャネル
注入層５のヒ素のピーク濃度は１×１０17〜１×１０18
／ｃｍ3程度、ｐ型エクステンション層９１のボロンの
濃度は１×１０18〜１×１０19／ｃｍ3程度、ソース／
ドレイン層１０のボロンの濃度は１×１０21〜１×１０
22／ｃｍ3程度、ｐ型不純物層１２１のボロンの濃度は
１×１０18〜１×１０19／ｃｍ3程度である。
【０１１４】なお、金属の種類としては、Ｃｏの他にＮ
ｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｐ型の不純物として
は、ボロン、フッ化ボロンおよびインジウムのいずれで
もよい。
【０１１５】ＰＭＯＳの場合もＮＭＯＳの場合と同様
に、電圧を印加することによって、ソース／ドレイン間
にチャネルが形成され、電流が流れるが、それととも
に、ドレインおよびｐ型不純物層１２１とＮウェル３１
との間に空乏層が延びてくるが、Ｃｏシリサイド層１１
の分離領域側の端部では、ｐ型不純物層１２１が形成さ
れているため、空乏層とＣｏシリサイド層１１が接続す
ることはない。
【０１１６】この半導体装置によれば、ソース／ドレイ
ン１０と埋め込み酸化膜１８の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層が埋め込み酸化膜１８
の下に潜り込んだり、埋め込み酸化膜１８の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルや
チャネル注入層５と接続したり、ソース／ドレイン１０
とウェルによって形成されるＰＮ接合と、金属シリサイ
ド層１１端部との距離が短くなったりすることがなく、
ソース／ドレインの深さを保ったままで、リーク電流が
抑制されるなど素子動作の信頼性が向上する。
【０１１７】図２１、図２２および図２３は、実施の形
態３を示す半導体装置の製造方法の各工程における断面
図である。
【０１１８】まず、図２１に示すように半導体基板１の
活性領域の表面上に３００Å程度の酸化膜６１と２００
０Å程度のシリコン窒化膜１４を形成し、分離領域を開
口するようにマスクして、シリコン窒化膜１４、酸化膜
６１をドライエッチングで除去した後、露出した部分の
半導体基板１を基板表面からドライエッチングし、３０
００Åの深さの溝を形成する。
【０１１９】次に図２２に示すように、全面にＴＥＯＳ
酸化膜１８１を７０００Å程度の膜厚で形成した後、Ｃ
ＭＰ（Chemical Mechanical Polishing）によってエッ
チバックし、埋め込み酸化膜１８を形成する。
【０１２０】そして、図２３に示すように、実施の形態
１と同様にしてＰウェル３、チャネル注入層５、ゲート
絶縁膜６、ゲート電極７、ｎ型エクステンション層９、
サイドウォール８、ソース／ドレイン１０を形成した
後、表面にシリコンが露出しているゲート電極７および
ソース／ドレイン層１０上に、選択的にエピタキシャル
成長させて、１０００Å程度のシリコン層１３を形成
し、これをマスクとしてｎ型不純物層１２を形成する。
この後、シリコン層１３をエッチングして除去してか
ら、Ｃｏシリサイド層１１を形成する。
【０１２１】実施の形態１と同様に、ソース／ドレイン
１０の形成は、シリコン層１３をエッチングして除去し
た後に行なってもよい。また、シリコン層１３の厚さを
３００Å程度にすれば、シリコン層１３を除去せず残し
てもよく、その際は、ソース／ドレイン１０を形成する
ためのイオン注入はシリコン層１３形成後に行ない、ソ
ース／ドレイン表面のシリコン層１３はソース／ドレイ
ン１０の一部となり、ゲート電極７表面のシリコン層１
３はゲート電極の一部となる。
【０１２２】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して形成し、ＰＭＯＳ、ＮＭＯＳともに、チャネル注入
層５とチャネルカット注入層４の注入順序は逆にしても
よい。
【０１２３】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄い埋め込み酸化膜１８によって、埋め込み酸
化膜１８の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【０１２４】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネル注入層５
と接続したり、ソース／ドレイン１０とウェルによって
形成されるＰＮ接合と、金属シリサイド層１１端部との
距離が短くなったりすることがなく、ソース／ドレイン
の深さを保ったままで、リーク電流が抑制されるなど素
子動作の信頼性が向上した半導体装置の製造方法を得る
ことができる。
【０１２５】図２４、図２５、図２６および図２７は、
実施の形態３を示す半導体装置の別の製造方法の各工程
における断面図である。
【０１２６】まず、図２４に示すように、半導体基板１
の活性領域の表面上に３００Å程度の酸化膜６１と２０
００Å程度のシリコン窒化膜１４を形成し、分離領域を
開口するようにマスクして、シリコン窒化膜１４、酸化
膜６１をドライエッチングで除去した後、露出した部分
の半導体基板１を基板表面からドライエッチングし、３
０００Åの深さの溝を形成する。そして、全面にＴＥＯ
Ｓ酸化膜１８１を７０００Å程度の膜厚で形成する。
【０１２７】次に図２５に示すように、ＣＭＰ（Chemic
al Mechanical Polishing）によってシリコン窒化膜１
４の表面が露出するまでエッチバックした後、Ｐウェル
３をボロンの３００ｋｅＶ程度、１×１０13〜１×１０
14／ｃｍ2程度の垂直イオン注入で、チャネルカット注
入層４をボロンの１００ｋｅＶ程度、１×１０12〜１×
１０13／ｃｍ2程度の垂直イオン注入で、またチャネル
注入層５をボロンの６０〜１１０ｋｅＶ程度、１×１０
12〜１×１０13／ｃｍ2程度の垂直イオン注入で形成す
る。シリコン窒化膜１４はＴＥＯＳ酸化膜１８１よりも
応力が強いため、研磨されにくい。
【０１２８】そして、図２６に示すように、実施の形態
１と同様にしてゲート電極形成領域以外の部分をマスク
してゲート電極形成領域のシリコン窒化膜１４および酸
化膜６１を除去し、マスクを除去した後に、熱酸化によ
ってゲート酸化膜６を形成して、全面にポリシリコン層
７１を形成し、ゲート電極形成領域上にレジスト１５で
マスクしてエッチングし、ゲート電極７を形成する。そ
の後、レジスト１５を除去する。
【０１２９】そして、図２７に示すようにシリコン窒化
膜に対して選択比の高い物質で酸化膜エッチングを行な
い、全面にリンを１０〜４０ｋｅＶ程度、１×１０13〜
１×１０14／ｃｍ2程度で４５゜斜め回転注入して、活
性領域と埋め込み酸化膜１８１の境界部分のゲート電極
７の下部を除いた部分にｎ型不純物層１２を形成する。
シリコン窒化膜１４を除去した後、酸化膜６１およびＴ
ＥＯＳ酸化膜１８１の上部をエッチングして除去する。
【０１３０】そして、実施の形態１と同様にしてゲート
絶縁膜６、ゲート電極７、ｎ型エクステンション層９、
サイドウォール８、ソース／ドレイン１０を形成した
後、Ｃｏシリサイド層１１を形成する。
【０１３１】ＰＭＯＳの場合もＮＭＯＳと同様にして形
成し、ｐ型不純物層１２１を形成するためにはボロンを
５〜１０ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2
で４５゜斜め回転イオン注入する。
【０１３２】ＰＭＯＳ、ＮＭＯＳともに、チャネル注入
層５およびチャネルカット注入層４の不純物濃度は基板
表面からの深さ方向に対してピークを有しており、活性
領域において、チャネル注入層５の不純物濃度のピーク
は基板表面から０．１５μｍ程度の深さに形成されてい
る。
【０１３３】また、実施の形態１と同様に、ＰＭＯＳ、
ＮＭＯＳともに、チャネル注入層５は、ゲート電極７を
形成するためにシリコン窒化膜１４および熱酸化膜６１
を除去した後、形成してもよい。
【０１３４】この時の注入条件はＮＭＯＳの場合、ボロ
ンを５０ｋｅＶ程度、１×１０12〜１×１０13／ｃ
ｍ2、７゜回転イオン注入であり、ＰＭＯＳの表面チャ
ネル型の場合は１００〜１８０ｋｅＶ程度、１×１０12
〜１×１０13／ｃｍ2、７゜回転イオン注入、またＰＭ
ＯＳの埋め込みチャネル型の場合は１０〜２０ｋｅＶ程
度、１×１０12〜１×１０13／ｃｍ2、７゜回転イオン
注入である。
【０１３５】このようにすると、チャネル注入層５がソ
ース／ドレイン１０の下には形成されず、自己整合的に
ゲート電極７の下のみに形成されるので、接合容量、接
合リーク電流の増大が抑制され、負荷が減るので回路の
高速動作が可能になる。
【０１３６】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、埋め込み酸
化膜１８を形成するために形成したシリコン窒化膜１４
および酸化膜６１によって、埋め込み酸化膜１８の端部
の下の半導体基板１表面に自己整合的に形成されるた
め、簡略化された工程で素子動作の信頼性が向上した半
導体装置の製造方法を得ることができる。
【０１３７】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネル注入層５
と接続したり、ソース／ドレイン１０とウェルによって
形成されるＰＮ接合と、金属シリサイド層１１端部との
距離が短くなったりすることがなく、ソース／ドレイン
の深さを保ったままで、リーク電流が抑制されるなど素
子動作の信頼性が向上した半導体装置の製造方法を得る
ことができる。
【０１３８】実施の形態３においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【０１３９】実施の形態４．図２８はこの発明の実施の
形態４を示す半導体装置の素子の断面図である。
【０１４０】図２８は、ＮＭＯＳの素子を示しており、
チャネルカット注入層４１が活性領域には形成されず、
埋め込み酸化膜１８の下にのみ形成されている点で、図
１９に示した半導体装置と異なっている。このチャネル
カット注入層４１のボロンのピーク濃度は１×１０17〜
１×１０18／ｃｍ3程度である。
【０１４１】ＰＭＯＳの場合も、チャネルカット注入層
４１が活性領域には形成されず、埋め込み酸化膜１８の
下にのみ形成されている点で、実施の形態３と異なって
おり、チャネルカット注入層４１のヒ素のピーク濃度は
１×１０17〜１×１０18／ｃｍ3程度である。
【０１４２】この半導体装置によれば、ソース／ドレイ
ン１０と埋め込み酸化膜１８の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層が埋め込み酸化膜１８
の下に潜り込んだり、埋め込み酸化膜１８の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルや
チャネル注入層５と接続したり、ソース／ドレイン１０
とウェルによって形成されるＰＮ接合と、金属シリサイ
ド層１１端部との距離が短くなったりすることがなく、
ソース／ドレインの深さを保ったままで、リーク電流が
抑制されるなど素子動作の信頼性が向上する。
【０１４３】また、チャネルカット注入層を埋め込み酸
化膜１８の下のみに形成することによって、さらに、チ
ャネルカット注入層の面積が削減されて接合容量が減少
し、高速化を図ることができるという効果を奏する。加
えて、チャネルカット注入層がしきい値電圧へ影響する
ことを防止するため、よりいっそう素子の信頼性が向上
する。
【０１４４】図２９および図３０は、実施の形態４を示
す半導体装置の製造方法の一工程における断面図であ
る。
【０１４５】まず、実施の形態３と同様にして、半導体
基板１の活性領域の表面上に３００Å程度の酸化膜６１
と２０００Å程度のシリコン窒化膜１４を形成し、分離
領域を開口するようにマスクして、シリコン窒化膜１
４、酸化膜６１をドライエッチングで除去した後、露出
した部分の半導体基板１を基板表面からドライエッチン
グし、３０００Åの深さの溝を形成する。
【０１４６】次に図２９に示すように、全面にＮＭＯＳ
の場合はボロンを５〜１０ｋｅＶ程度、１×１０12〜１
×１０13／ｃｍ2程度で垂直イオン注入して、チャネル
カット注入層４１を形成する。その後、実施の形態３と
同様にして、埋め込み酸化膜１８を形成する。
【０１４７】そして、図３０に示すように、実施の形態
３と同様にしてＰウェル３、チャネル注入層５、ゲート
絶縁膜６、ゲート電極７、ｎ型エクステンション層９、
サイドウォール８、ソース／ドレイン１０を形成した
後、表面にシリコンが露出しているゲート電極７および
ソース／ドレイン層１０上に、選択的にエピタキシャル
成長させて、１０００Å程度のシリコン層１３を形成
し、これをマスクとしてｎ型不純物層１２を形成する。
この後、シリコン層１３をエッチングして除去してか
ら、Ｃｏシリサイド層１１を形成する。
【０１４８】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して形成する。ただし、ＰＭＯＳの場合は、リンを５〜
１０ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2程度
で垂直イオン注入して、チャネルカット注入層４１を形
成する。
【０１４９】実施の形態３と同様に、ソース／ドレイン
１０の形成は、シリコン層１３をエッチングして除去し
た後に行なってもよい。また、シリコン層１３の厚さを
３００Å程度にすれば、シリコン層１３を除去せず残し
てもよく、その際は、ソース／ドレイン１０を形成する
ためのイオン注入はシリコン層１３形成後に行ない、ソ
ース／ドレイン表面のシリコン層１３はソース／ドレイ
ン１０の一部となり、ゲート電極７表面のシリコン層１
３はゲート電極の一部となる。
【０１５０】ＰＭＯＳ、ＮＭＯＳともに、チャネル注入
層５の不純物濃度は基板表面からの深さ方向に対してピ
ークを有しており、活性領域において、チャネル注入層
５の不純物濃度のピークは基板表面から０．１５μｍ程
度の深さに形成されている。
【０１５１】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄い埋め込み酸化膜１８によって、埋め込み酸
化膜１８の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【０１５２】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネル注入層５
と接続したり、ソース／ドレイン１０とウェルによって
形成されるＰＮ接合と、金属シリサイド層１１端部との
距離が短くなったりすることがなく、ソース／ドレイン
の深さを保ったままで、リーク電流が抑制されるなど素
子動作の信頼性が向上した半導体装置の製造方法を得る
ことができる。
【０１５３】さらに、チャネルカット注入層の面積が削
減されて接合容量が減少し、高速化を図ることができる
半導体装置の製造方法を得ることができる。加えて、チ
ャネルカット注入層がしきい値電圧へ影響することを防
止するため、よりいっそう素子の信頼性が向上した半導
体装置の製造方法を得ることができる。
【０１５４】図３１および図３２は、実施の形態４に示
した半導体装置の別の製造方法の各工程での素子を示す
断面図である。
【０１５５】図３１に示すように、実施の形態３と同様
にして、半導体基板１の活性領域の表面上に３００Å程
度の酸化膜６１と２０００Å程度のシリコン窒化膜１４
を形成し、分離領域を開口するようにマスクして、シリ
コン窒化膜１４、酸化膜６１をドライエッチングで除去
した後、露出した部分の半導体基板１を基板表面からド
ライエッチングし、３０００Åの深さの溝を形成する。
その後、全面にボロンを５〜１０ｋｅＶ程度、１×１０
12〜１×１０13／ｃｍ2で垂直イオン注入してチャネル
カット注入層４１を形成する。そして、全面にＴＥＯＳ
酸化膜１８１を７０００Å程度の膜厚で形成する。
【０１５６】次に、実施の形態３と同様にして、シリコ
ン窒化膜１４の表面が露出するまでエッチバックした
後、Ｐウェル３およびチャネル注入層５を形成する。
【０１５７】図３２に示すようにゲート電極形成領域以
外の部分をマスクしてゲート電極形成領域のシリコン窒
化膜１４および酸化膜６１を除去し、マスクを除去した
後に、熱酸化によってゲート酸化膜６を形成して、全面
にポリシリコン層７１を形成し、ゲート電極形成領域上
にレジスト１５でマスクしてエッチングし、ゲート電極
７を形成する。その後、レジスト１５を除去する。
【０１５８】そして、実施の形態３と同様にして、シリ
コン窒化膜に対して選択比の高い物質で酸化膜エッチン
グを行ない、活性領域と埋め込み酸化膜１８１の境界部
分のゲート電極７の下部を除いた部分に、ｎ型不純物層
１２を形成する。シリコン窒化膜１４を除去した後、酸
化膜６１およびＴＥＯＳ酸化膜１８１の上部をエッチン
グして除去し、埋め込み酸化膜１８を形成する。
【０１５９】そして、実施の形態３と同様にしてゲート
絶縁膜６、ゲート電極７、ｎ型エクステンション層９、
サイドウォール８、ソース／ドレイン１０を形成した
後、Ｃｏシリサイド層１１を形成する。
【０１６０】ＰＭＯＳの場合もＮＭＯＳと同様にして形
成し、ｐ型不純物層１２１を形成するためにはボロンを
５〜１０ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2
で４５゜斜め回転イオン注入する。
【０１６１】また、実施の形態３と同様に、ＰＭＯＳ、
ＮＭＯＳともに、チャネル注入層５は、ゲート電極７を
形成するためにシリコン窒化膜１４および熱酸化膜６１
を除去した後、ゲート酸化膜６を形成する前に形成して
もよい。
【０１６２】この時の注入条件はＮＭＯＳの場合、ボロ
ンを５０ｋｅＶ程度、１×１０12〜１×１０13／ｃ
ｍ2、７゜回転イオン注入であり、ＰＭＯＳの表面チャ
ネル型の場合は１００〜１８０ｋｅＶ程度、１×１０12
〜１×１０13／ｃｍ2、７゜回転イオン注入、またＰＭ
ＯＳの埋め込みチャネル型の場合は１０〜２０ｋｅＶ程
度、１×１０12〜１×１０13／ｃｍ2、７゜回転イオン
注入である
【０１６３】このようにすると、チャネル注入層５がソ
ース／ドレイン１０の下には形成されず、自己整合的に
ゲート電極７の下のみに形成されるので、接合容量、接
合リーク電流の増大が抑制され、負荷が減るので回路の
高速動作が可能になる。
【０１６４】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、埋め込み酸
化膜１８を形成するために形成したシリコン窒化膜１４
によって、埋め込み酸化膜１８の端部の下の半導体基板
１表面に自己整合的に形成されるため、簡略化された工
程で素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０１６５】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネル注入層５
と接続したり、ソース／ドレイン１０とウェルによって
形成されるＰＮ接合と、金属シリサイド層１１端部との
距離が短くなったりすることがなく、ソース／ドレイン
の深さを保ったままで、リーク電流が抑制されるなど素
子動作の信頼性が向上した半導体装置の製造方法を得る
ことができる。
【０１６６】さらに、チャネルカット注入層の面積が削
減されて接合容量が減少し、高速化を図ることができる
半導体装置の製造方法を得ることができる。加えて、チ
ャネルカット注入層がしきい値電圧へ影響することを防
止するため、よりいっそう素子の信頼性が向上した半導
体装置の製造方法を得ることができる。
【０１６７】実施の形態４においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【０１６８】実施の形態５．図３３および図３４はこの
発明の実施の形態５を示す半導体装置の素子の断面図で
ある。図３３および図３４において、５１はｐ型不純物
層、５２はｎ型不純物層である。
【０１６９】図３３はＮＭＯＳの素子を示しており、Ｐ
ウェル３のボロン濃度は１×１０17〜１×１０18／ｃｍ
3程度、チャネルカット注入層４のボロンのピーク濃度
は１×１０17〜１×１０18／ｃｍ3程度、ｐ型不純物層
５１のボロンの濃度は１×１０17〜１×１０18／ｃｍ3
程度、ｎ型エクステンション層９のヒ素の濃度は１×１
０18〜１×１０19／ｃｍ3程度、ソース／ドレイン層１
０のヒ素の濃度は１×１０21〜１×１０22／ｃｍ3程
度、ｎ型不純物層１２のリンの濃度は１×１０18〜１×
１０19／ｃｍ3程度である。
【０１７０】ゲート電極７にゲート電圧、ソース／ドレ
イン１０の一方にソース電圧、他方にドレイン電圧、Ｐ
ウェル３に基板電圧をそれぞれ印加することによって、
ソース／ドレイン間にチャネルが形成され、電流が流れ
る。この時、ドレインおよびｎ型不純物層１２とＰウェ
ル３との間に空乏層が延びてくるが、Ｃｏシリサイド層
１１の分離領域側の端部では、ｎ型不純物層が形成され
ているため、空乏層とＣｏシリサイド層１１が接続する
ことはない。
【０１７１】なお、金属の種類としては、Ｃｏの他にＮ
ｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｎ型の不純物として
は、ヒ素、リンおよびアンチモンのいずれでもよいが、
リンは拡散しやすく、ヒ素は拡散しにくいため、ソース
／ドレイン１０およびｎ型エクステンション層９をヒ素
で形成し、ｎ型不純物層１２をリンで形成する。これに
よって、ソース／ドレイン１０およびｎ型エクステンシ
ョン層９は浅く形成できパンチスルーが抑制されるとと
もに、ｎ型不純物層１２は深く形成できリーク電流がよ
りいっそう抑制される。
【０１７２】また、図３４はＰＭＯＳの素子を示してお
り、Ｎウェル３１のヒ素濃度は１×１０17〜１×１０18
／ｃｍ3程度、チャネルカット注入層４のヒ素のピーク
濃度は１×１０17〜１×１０18／ｃｍ3程度、ｎ型不純
物層５２のヒ素の濃度は１×１０17〜１×１０18／ｃｍ
3程度、ｐ型エクステンション層９１のボロンの濃度は
１×１０18〜１×１０19／ｃｍ3程度、ソース／ドレイ
ン層１０のボロンの濃度は１×１０21〜１×１０22／ｃ
ｍ3程度、ｐ型不純物層１２１のボロンの濃度は１×１
０18〜１×１０19／ｃｍ3程度である。
【０１７３】ＰＭＯＳの場合もＮＭＯＳの場合と同様
に、電圧を印加することによって、ソース／ドレイン間
にチャネルが形成され、電流が流れるが、それととも
に、ドレインおよびｐ型不純物層１２１とＮウェル３１
との間に空乏層が延びてくるが、Ｃｏシリサイド層１１
の分離領域側の端部では、ｐ型不純物層１２１が形成さ
れているため、空乏層とＣｏシリサイド層１１が接続す
ることはない。なお、金属の種類としては、Ｃｏの他に
Ｎｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｐ型の不純物として
は、ボロン、フッ化ボロンおよびインジウムのいずれで
もよい。
【０１７４】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の濃度を有するチャネル注入層を形成してもよ
い。
【０１７５】この半導体装置によれば、ソース／ドレイ
ン１０とフィールド酸化膜２の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層がフィールド酸化膜２
の下に潜り込んだり、フィールド酸化膜２の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルや
チャネルカット注入層４と接続したり、ソース／ドレイ
ン１０とウェルによって形成されるＰＮ接合と、金属シ
リサイド層１１端部との距離が短くなったりすることが
なく、ソース／ドレインの深さを保ったままで、リーク
電流が抑制されるなど素子動作の信頼性が向上する。
【０１７６】また、ｐ型不純物層５１またはｎ型不純物
層５２がそれぞれ、ｎ型エクステンション層９またはｐ
型エクステンション層９１を取り囲むように形成されて
いるため、パンチスルーが抑制され、チャネル注入層を
形成しなくてもよくなり、また、形成したとしても低濃
度でよくなる。これによって、接合容量、接合リーク電
流の増大が抑制され、負荷が減るので回路の高速動作が
可能になるという効果を奏する。
【０１７７】図３５および図３６は、実施の形態５を示
す半導体装置の製造方法の各工程における断面図であ
る。
【０１７８】まず、実施の形態１と同様にして、２００
Å程度の酸化膜６１および３０００Å程度のシリコン窒
化膜１４をマスクとして、フィールド酸化膜２を形成し
た後に、Ｐウェル３を形成する。
【０１７９】この時、酸化膜６１の代わりにシリコン窒
化酸化膜を形成してもよく、酸化膜６１の上にさらにポ
リシリコン膜を形成してもよい。また、シリコン窒化膜
１４および酸化膜６１をエッチングした後に、露出して
いる活性領域の半導体基板１を１０００Å程度エッチン
グしてからフィールド酸化膜２を形成してもよい。
【０１８０】次に、実施の形態１と同様にして、ゲート
絶縁膜６、ゲート電極７、ｎ型エクステンション層９を
形成し、図３５に示すように、ボロンを５〜３０ｋｅＶ
程度、１×１０13〜１×１０14／ｃｍ2程度で、４５゜
回転イオン注入してｐ型不純物層５１を形成した後、サ
イドウォール８、ソース／ドレイン１０を形成する。な
お、ｐ型不純物層５１とｎ型エクステンション層９の形
成順序は逆でもよい。
【０１８１】そして、実施の形態１と同様にして、表面
にシリコンが露出しているゲート電極７およびソース／
ドレイン層１０上に、選択的にエピタキシャル成長させ
て、１０００Å程度のシリコン層１３を形成し、これを
マスクとしてｎ型不純物層１２を形成する。この後、シ
リコン層１３をエッチングして除去してから、Ｃｏシリ
サイド層１１を形成する。
【０１８２】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、図３６に示すように、実施の形態１と同様にし
て、フィールド酸化膜２およびＮウェル３１を形成した
後に、ゲート絶縁膜６、ゲート電極７、ｐ型エクステン
ション層９１を形成し、リンを５〜６０ｋｅＶ程度、１
×１０13〜１×１０14／ｃｍ2程度で、７゜回転イオン
注入して、ｎ型不純物層５２を形成した後、サイドウォ
ール８、ソース／ドレイン１０を形成する。なお、ｎ型
不純物層５２とｐ型エクステンション層９１の形成順序
は逆でもよい。
【０１８３】実施の形態１と同様に、ソース／ドレイン
１０の形成は、シリコン層１３をエッチングして除去し
た後に行なってもよい。また、シリコン層１３の厚さを
３００Å程度にすれば、シリコン層１３を除去せず残し
てもよく、その際は、ソース／ドレイン１０を形成する
ためのイオン注入はシリコン層１３形成後に行ない、ソ
ース／ドレイン表面のシリコン層１３はソース／ドレイ
ン１０の一部となり、ゲート電極７表面のシリコン層１
３はゲート電極の一部となる。
【０１８４】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０１８５】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄いフィールド酸化膜２によって、フィールド
酸化膜２の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【０１８６】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４と接続したり、ソース／ドレイン１０とウェルに
よって形成されるＰＮ接合と、金属シリサイド層１１端
部との距離が短くなったりすることがなく、ソース／ド
レインの深さを保ったままで、リーク電流が抑制される
など素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０１８７】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になる半導体装置の製造方法を得ることができる
という効果を奏する。
【０１８８】図３７、図３８および図３９は、実施の形
態５に示した半導体装置の別の製造方法の各工程での素
子を示す断面図である。
【０１８９】まず、実施の形態１と同様にして、２００
Å程度の酸化膜６１と１０００Å程度のシリコン酸化膜
１４をマスクとしてフィールド酸化膜２を形成した後、
フィールド酸化膜２に囲まれた活性領域にＰウェル３お
よびチャネルカット注入層４を形成する。
【０１９０】そして、図３７に示すように、実施の形態
１と同様にして、ゲート電極形成領域のシリコン窒化膜
１４および酸化膜６１を除去して、熱酸化によってゲー
ト酸化膜６を形成し、全面にポリシリコン層７１を形成
した後、ゲート電極形成領域上にレジスト１５でマスク
してエッチングし、ゲート電極７を形成する。
【０１９１】レジスト１５を除去した後、実施の形態１
と同様に、活性領域とフィールド酸化膜の境界部分のゲ
ート電極７下部を除いた部分にｎ型不純物層１２を形成
する。この後、シリコン窒化膜１４をエッチングして除
去する。
【０１９２】そして、実施の形態１と同様にして、ｎ型
エクステンション層９を形成した後、図３８に示すよう
にボロンを５〜３０ｋｅＶ程度、１×１０13〜１×１０
14／ｃｍ2程度で、４５゜回転イオン注入して、ｐ型不
純物層５１を形成し、サイドウォール８、ソース／ドレ
イン１０およびＣｏシリサイド層１１を形成する。な
お、ｐ型不純物層５１とｎ型エクステンション層９の形
成順序は逆でもよい。
【０１９３】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、図３９に示すように、実施の形態１と同様にし
て、フィールド酸化膜２およびＮウェル３１を形成した
後に、ゲート絶縁膜６、ゲート電極７、ｐ型エクステン
ション層９１を形成し、リンを５〜６０ｋｅＶ程度、１
×１０13〜１×１０14／ｃｍ2程度で、７゜回転イオン
注入して、ｎ型不純物層５２を形成した後、サイドウォ
ール８、ソース／ドレイン１０を形成する。なお、ｎ型
不純物層５２とｐ型エクステンション層９１の形成順序
は逆でもよい。
【０１９４】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０１９５】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、フィールド
酸化膜２を形成するために形成したシリコン窒化膜１４
によって、フィールド酸化膜２の端部の下の半導体基板
１表面に自己整合的に形成されるため、簡略化された工
程で素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０１９６】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４と接続したり、ソース／ドレイン１０とウェルに
よって形成されるＰＮ接合と、金属シリサイド層１１端
部との距離が短くなったりすることがなく、ソース／ド
レインの深さを保ったままで、リーク電流が抑制される
など素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０１９７】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になる半導体装置の製造方法を得ることができる
という効果を奏する。
【０１９８】実施の形態５においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【０１９９】実施の形態６．図４０はこの発明の実施の
形態６を示す半導体装置の素子の断面図である。図４０
は、ＮＭＯＳの素子を示しており、チャネルカット注入
層４１が活性領域には形成されず、フィールド酸化膜２
の下にのみ形成されている点で、図３３に示した半導体
装置と異なっている。このチャネルカット注入層４１の
ボロンのピーク濃度は１×１０17〜１×１０18／ｃｍ3
程度である。
【０２００】ＰＭＯＳの場合も、チャネルカット注入層
４１が活性領域には形成されず、フィールド酸化膜２の
下にのみ形成されている点で、実施の形態１と異なって
おり、チャネルカット注入層４１のヒ素のピーク濃度は
１×１０17〜１×１０18／ｃｍ3程度である。
【０２０１】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の濃度を有するチャネル注入層を形成してもよ
い。
【０２０２】この半導体装置によれば、ソース／ドレイ
ン１０とフィールド酸化膜２の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層がフィールド酸化膜２
の下に潜り込んだり、フィールド酸化膜２の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルや
チャネルカット注入層４と接続したり、ソース／ドレイ
ン１０とウェルによって形成されるＰＮ接合と、金属シ
リサイド層１１端部との距離が短くなったりすることが
なく、ソース／ドレインの深さを保ったままで、リーク
電流が抑制されるなど素子動作の信頼性が向上する。
【０２０３】また、チャネルカット注入層をフィールド
酸化膜２の下のみに形成することによって、さらに、チ
ャネルカット注入層の面積が削減されて接合容量が減少
し、高速化を図ることができるという効果を奏する。加
えて、チャネルカット注入層がしきい値電圧へ影響する
ことを防止するため、よりいっそう素子の信頼性が向上
する。
【０２０４】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になるという効果を奏する。
【０２０５】図４１および図４２は、実施の形態６を示
す半導体装置の製造方法の各工程における断面図であ
る。まず、実施の形態５と同様にして、２００Å程度の
酸化膜６１および１０００Å程度のシリコン窒化膜１４
をマスクとして、フィールド酸化膜２を形成した後に、
図４１に示すように、全面にＮＭＯＳの場合はボロンを
１００ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2程
度で垂直イオン注入してチャネルカット注入層４１を形
成する。
【０２０６】その後、酸化膜６１およびシリコン窒化膜
１４を除去してから、実施の形態５と同様にしてＰウェ
ル３、ゲート絶縁膜６、ゲート電極７、ｎ型エクステン
ション層９、ｐ型不純物層５１、サイドウォール８、ソ
ース／ドレイン１０を形成する。
【０２０７】そして、図４２に示すように、実施の形態
５と同様にして、表面にシリコンが露出しているゲート
電極７およびソース／ドレイン層１０上に、選択的にエ
ピタキシャル成長させて、１０００Å程度のシリコン層
１３を形成し、これをマスクとしてｎ型不純物層１２を
形成する。この後、シリコン層１３をエッチングして除
去してから、Ｃｏシリサイド層１１を形成する。
【０２０８】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して形成する。ただし、ＰＭＯＳの場合は、リンを３５
０ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2程度で
垂直イオン注入してチャネルカット注入層４１を形成す
る。
【０２０９】実施の形態５と同様に、ソース／ドレイン
１０の形成は、シリコン層１３をエッチングして除去し
た後に行なってもよい。また、シリコン層１３の厚さを
３００Å程度にすれば、シリコン層１３を除去せず残し
てもよく、その際は、ソース／ドレイン１０を形成する
ためのイオン注入はシリコン層１３形成後に行ない、ソ
ース／ドレイン表面のシリコン層１３はソース／ドレイ
ン１０の一部となり、ゲート電極７表面のシリコン層１
３はゲート電極の一部となる。
【０２１０】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０２１１】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄いフィールド酸化膜２によって、フィールド
酸化膜２の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【０２１２】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４と接続したり、ソース／ドレイン１０とウェルに
よって形成されるＰＮ接合と、金属シリサイド層１１端
部との距離が短くなったりすることがなく、ソース／ド
レインの深さを保ったままで、リーク電流が抑制される
など素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０２１３】また、ｐ型不純物層５１またはｎ型不純物
層５２がそれぞれ、ｎ型エクステンション層９またはｐ
型エクステンション層９１を取り囲むように形成されて
いるため、パンチスルーが抑制され、チャネル注入層を
形成しなくてもよくなり、また、形成したとしても低濃
度でよくなる。これによって、接合容量、接合リーク電
流の増大が抑制され、負荷が減るので回路の高速動作が
可能になる半導体装置の製造方法を得ることができると
いう効果を奏する。
【０２１４】さらに、チャネルカット注入層の面積が削
減されて接合容量が減少し、高速化を図ることができる
半導体装置の製造方法を得ることができる。加えて、チ
ャネルカット注入層がしきい値電圧へ影響することを防
止するため、よりいっそう素子の信頼性が向上した半導
体装置の製造方法を得ることができる。
【０２１５】図４３は、実施の形態６に示した半導体装
置の別の製造方法の一工程での素子を示す断面図であ
る。まず、実施の形態５と同様にしてフィールド酸化膜
２を形成した後に、２００Å程度の酸化膜６１および３
０００Å程度のシリコン窒化膜１４をマスクとして、全
面にＮＭＯＳの場合はボロンを１００ｋｅＶ程度、１×
１０12〜１×１０13／ｃｍ2程度で垂直イオン注入して
チャネルカット注入層４１を形成する。
【０２１６】次に、シリコン窒化膜１４を酸化膜に対し
て十分選択比のある窒化膜異方性エッチングで、１００
０Å程度にエッチングしてから、実施の形態５と同様に
して、フィールド酸化膜２に囲まれた活性領域にＰウェ
ル３を形成する。
【０２１７】そして、図４３に示すように、実施の形態
１と同様にして、ゲート電極形成領域のシリコン窒化膜
１４および酸化膜６１を除去して、熱酸化によってゲー
ト酸化膜６を形成し、全面にポリシリコン層７１を形成
した後、ゲート電極形成領域上にレジスト１５でマスク
してエッチングし、ゲート電極７を形成する。
【０２１８】レジスト１５を除去した後、実施の形態１
と同様に、活性領域とフィールド酸化膜の境界部分のゲ
ート電極７下部を除いた部分にｎ型不純物層１２を形成
する。この後、シリコン窒化膜１４をエッチングして除
去する。
【０２１９】そして、実施の形態５と同様にして、ｎ型
エクステンション層９、ｐ型不純物層５１、サイドウォ
ール８、ソース／ドレイン１０およびＣｏシリサイド層
１１を形成する。
【０２２０】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、形成する。ただし、ＰＭＯＳの場合は、リンを３
５０ｋｅＶ程度、１×１０12〜１×１０13／ｃｍ2程度
で垂直イオン注入してチャネルカット注入層４１を形成
する。
【０２２１】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０２２２】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、フィールド
酸化膜２を形成するために形成したシリコン窒化膜１４
によって、フィールド酸化膜２の端部の下の半導体基板
１表面に自己整合的に形成されるため、簡略化された工
程で素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０２２３】また、ソース／ドレイン１０とフィールド
酸化膜２の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層がフィールド酸化膜２の下に潜り込んだ
り、フィールド酸化膜２の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルやチャネルカット注
入層４と接続したり、ソース／ドレイン１０とウェルに
よって形成されるＰＮ接合と、金属シリサイド層１１端
部との距離が短くなったりすることがなく、ソース／ド
レインの深さを保ったままで、リーク電流が抑制される
など素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０２２４】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になる半導体装置の製造方法を得ることができる
という効果を奏する。
【０２２５】また、チャネルカット注入層の面積が削減
されて接合容量が減少し、高速化を図ることができる半
導体装置の製造方法を得ることができる。加えて、チャ
ネルカット注入層がしきい値電圧へ影響することを防止
するため、よりいっそう素子の信頼性が向上した半導体
装置の製造方法を得ることができる。
【０２２６】実施の形態６においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【０２２７】実施の形態７．図４４および図４５はこの
発明の実施の形態７を示す半導体装置の素子の断面図で
ある。図４４はＮＭＯＳの素子を示しており、Ｐウェル
３のボロン濃度は１×１０17〜１×１０18／ｃｍ3程
度、チャネルカット注入層４のボロンのピーク濃度は１
×１０17〜１×１０18／ｃｍ3程度、ｐ型不純物層５１
のボロンの濃度は１×１０17〜１×１０18／ｃｍ3程
度、ｎ型エクステンション層９のヒ素の濃度は１×１０
18〜１×１０19／ｃｍ3程度、ソース／ドレイン層１０
のヒ素の濃度は１×１０21〜１×１０22／ｃｍ3程度、
ｎ型不純物層１２のリンの濃度は１×１０18〜１×１０
19／ｃｍ3程度である。
【０２２８】ゲート電極７にゲート電圧、ソース／ドレ
イン１０の一方にソース電圧、他方にドレイン電圧、Ｐ
ウェル３に基板電圧をそれぞれ印加することによって、
ソース／ドレイン間にチャネルが形成され、電流が流れ
る。この時、ドレインおよびｎ型不純物層１２とＰウェ
ル３との間に空乏層が延びてくるが、Ｃｏシリサイド層
１１の分離領域側の端部では、ｎ型不純物層が形成され
ているため、空乏層とＣｏシリサイド層１１が接続する
ことはない。
【０２２９】なお、金属の種類としては、Ｃｏの他にＮ
ｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｎ型の不純物として
は、ヒ素、リンおよびアンチモンのいずれでもよいが、
リンは拡散しやすく、ヒ素は拡散しにくいため、ソース
／ドレイン１０およびｎ型エクステンション層９をヒ素
で形成し、ｎ型不純物層１２をリンで形成する。これに
よって、ソース／ドレイン１０およびｎ型エクステンシ
ョン層９は浅く形成できパンチスルーが抑制されるとと
もに、ｎ型不純物層１２は深く形成できリーク電流がよ
りいっそう抑制される。
【０２３０】また、図４５はＰＭＯＳの素子を示してお
り、Ｎウェル３１のヒ素濃度は１×１０17〜１×１０18
／ｃｍ3程度、チャネルカット注入層４のヒ素のピーク
濃度は１×１０17〜１×１０18／ｃｍ3程度、ｎ型不純
物層５２のヒ素の濃度は１×１０17〜１×１０18／ｃｍ
3程度、ｐ型エクステンション層９１のボロンの濃度は
１×１０18〜１×１０19／ｃｍ3程度、ソース／ドレイ
ン層１０のボロンの濃度は１×１０21〜１×１０22／ｃ
ｍ3程度、ｐ型不純物層１２１のボロンの濃度は１×１
０18〜１×１０19／ｃｍ3程度である。
【０２３１】なお、金属の種類としては、Ｃｏの他にＮ
ｉ、Ｔｉ、Ｗ、Ｐｔなどがあり、ｐ型の不純物として
は、ボロン、フッ化ボロンおよびインジウムのいずれで
もよい。
【０２３２】ＰＭＯＳの場合もＮＭＯＳの場合と同様
に、電圧を印加することによって、ソース／ドレイン間
にチャネルが形成され、電流が流れるが、それととも
に、ドレインおよびｐ型不純物層１２１とＮウェル３１
との間に空乏層が延びてくるが、Ｃｏシリサイド層１１
の分離領域側の端部では、ｐ型不純物層１２１が形成さ
れているため、空乏層とＣｏシリサイド層１１が接続す
ることはない。
【０２３３】また、ＮＭＯＳ、ＰＭＯＳともに実施の形
態１の半分程度の濃度を有するチャネル注入層を形成し
てもよい。
【０２３４】この半導体装置によれば、ソース／ドレイ
ン１０と埋め込み酸化膜１８の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層が埋め込み酸化膜１８
の下に潜り込んだり、埋め込み酸化膜１８の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルと
接続したり、ソース／ドレイン１０とウェルによって形
成されるＰＮ接合と、金属シリサイド層１１端部との距
離が短くなったりすることがなく、ソース／ドレインの
深さを保ったままで、リーク電流が抑制されるなど素子
動作の信頼性が向上する。
【０２３５】また、ｐ型不純物層５１またはｎ型不純物
層５２がそれぞれ、ｎ型エクステンション層９またはｐ
型エクステンション層９１を取り囲むように形成されて
いるため、パンチスルーが抑制され、チャネル注入層を
形成しなくてもよくなり、また、形成したとしても低濃
度でよくなる。これによって、接合容量、接合リーク電
流の増大が抑制され、負荷が減るので回路の高速動作が
可能になるという効果を奏する。
【０２３６】図４６および図４７は、実施の形態７を示
す半導体装置の製造方法の各工程における断面図であ
る。まず、実施の形態３と同様にして、半導体基板１の
活性領域の表面上に３０００Åの深さの溝を形成し、Ｔ
ＥＯＳ酸化膜１８１で埋め込んで、埋め込み酸化膜１８
を形成する。
【０２３７】次に、実施の形態３と同様にして、Ｐウェ
ル３、ゲート絶縁膜６、ゲート電極７、ｎ型エクステン
ション層９を形成し、図４６に示すように、ボロンを５
〜３０ｋｅＶ程度、１×１０13〜１×１０14／ｃｍ2程
度で、４５゜回転イオン注入して、ｐ型不純物層５１を
形成した後、サイドウォール８、ソース／ドレイン１０
を形成する。なお、ｐ型不純物層５１とｎ型エクステン
ション層９の形成順序は逆でもよい。
【０２３８】そして、実施の形態３と同様にして、表面
にシリコンが露出しているゲート電極７およびソース／
ドレイン層１０上に、選択的にエピタキシャル成長させ
て、１０００Å程度のシリコン層１３を形成し、これを
マスクとしてｎ型不純物層１２を形成する。この後、シ
リコン層１３をエッチングして除去してから、Ｃｏシリ
サイド層１１を形成する。
【０２３９】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、実施の形態３と同様にして、フィールド酸化膜２
およびＮウェル３１を形成した後に、ゲート絶縁膜６、
ゲート電極７、ｐ型エクステンション層９１を形成し、
図４７に示すように、リンを５〜６０ｋｅＶ程度、１×
１０13〜１×１０14／ｃｍ2程度で、７゜回転イオン注
入して、ｎ型不純物層５２を形成した後、サイドウォー
ル８、ソース／ドレイン１０を形成する。なお、ｎ型不
純物層５２とｐ型エクステンション層９１の形成順序は
逆でもよい。
【０２４０】実施の形態３と同様に、ソース／ドレイン
１０の形成は、シリコン層１３をエッチングして除去し
た後に行なってもよい。また、シリコン層１３の厚さを
３００Å程度にすれば、シリコン層１３を除去せず残し
てもよく、その際は、ソース／ドレイン１０を形成する
ためのイオン注入はシリコン層１３形成後に行ない、ソ
ース／ドレイン表面のシリコン層１３はソース／ドレイ
ン１０の一部となり、ゲート電極７表面のシリコン層１
３はゲート電極の一部となる。
【０２４１】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０２４２】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄い埋め込み酸化膜１８によって、埋め込み酸
化膜１８の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【０２４３】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルと接続したり、ソー
ス／ドレイン１０とウェルによって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【０２４４】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になる半導体装置の製造方法を得ることができる
という効果を奏する。
【０２４５】図４８および図４９は、実施の形態７に示
した半導体装置の別の製造方法の各工程での素子を示す
断面図である。
【０２４６】まず、図４８に示すように、実施の形態３
と同様にして、半導体基板１の活性領域の表面上に３０
０Å程度の酸化膜６１と２０００Å程度のシリコン窒化
膜１４を形成し、分離領域を開口するようにマスクし
て、シリコン窒化膜１４、酸化膜６１をドライエッチン
グで除去した後、露出した部分の半導体基板１を基板表
面からドライエッチングし、３０００Åの深さの溝を形
成する。その後、全面にＴＥＯＳ酸化膜１８１を７００
０Å程度の膜厚で形成する。
【０２４７】次に、実施の形態３と同様にして、シリコ
ン窒化膜１４の表面が露出するまでエッチバックした
後、Ｐウェル３およびチャネルカット層４を形成し、ゲ
ート電極形成領域以外の部分をマスクしてゲート電極形
成領域のシリコン窒化膜１４および酸化膜６１を除去
し、マスクを除去した後に、熱酸化によってゲート酸化
膜６を形成して、全面にポリシリコン層７１を形成し、
ゲート電極形成領域上にレジスト１５でマスクしてエッ
チングし、ゲート電極７を形成する。その後、レジスト
１５を除去する。
【０２４８】そして、実施の形態３と同様にして、シリ
コン窒化膜に対して選択比の高い物質で酸化膜エッチン
グを行ない、活性領域と埋め込み酸化膜１８１の境界部
分のゲート電極７下部を除いた部分にｎ型不純物層１２
を形成する。シリコン窒化膜１４を除去した後、酸化膜
６１およびＴＥＯＳ酸化膜１８１の上部をエッチングし
て除去し、埋め込み酸化膜１８を形成する。
【０２４９】そして、図４９に示すように、実施の形態
３と同様にしてゲート絶縁膜６、ゲート電極７、ｎ型エ
クステンション層９を形成した後、実施の形態５と同様
にしてｐ型不純物層５１、サイドウォール８、ソース／
ドレイン１０を形成し、Ｃｏシリサイド層１１を形成す
る。ｐ型不純物層５１とｎ型エクステンション層９の形
成順序は逆でもよい。
【０２５０】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、ｐ型エクステンション層９１を形成した後、実施
の形態５と同様にして、リンを５〜６０ｋｅＶ程度、１
×１０13〜１×１０14／ｃｍ2程度で、７゜回転イオン
注入して、ｎ型不純物層５２を形成する。ｎ型不純物層
５２とｐ型エクステンション層９１の形成順序は逆でも
よい。
【０２５１】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０２５２】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、埋め込み酸
化膜１８を形成するために形成したシリコン窒化膜１４
によって、埋め込み酸化膜１８の端部の下の半導体基板
１表面に自己整合的に形成されるため、簡略化された工
程で素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０２５３】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルと接続したり、ソー
ス／ドレイン１０とウェルによって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【０２５４】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になる半導体装置の製造方法を得ることができる
という効果を奏する。
【０２５５】実施の形態７においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【０２５６】実施の形態８．図５０はこの発明の実施の
形態８を示す半導体装置の素子の断面図である。図５０
は、ＮＭＯＳの素子を示しており、チャネルカット注入
層４１が活性領域には形成されず、埋め込み酸化膜１８
の下にのみ形成されている点で、図４４に示した半導体
装置と異なっている。このチャネルカット注入層４１の
ボロンのピーク濃度は１×１０17〜１×１０18／ｃｍ3
程度である。
【０２５７】ＰＭＯＳの場合も、チャネルカット注入層
４１が活性領域には形成されず、埋め込み酸化膜１８の
下にのみ形成されている点で、実施の形態７と異なって
おり、チャネルカット注入層４１のヒ素のピーク濃度は
１×１０17〜１×１０18／ｃｍ3程度である。
【０２５８】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の濃度を有するチャネル注入層を形成してもよ
い。
【０２５９】この半導体装置によれば、ソース／ドレイ
ン１０と埋め込み酸化膜１８の境界部分で、ソース／ド
レイン１０よりも深い部分にｎ型不純物層１２またはｐ
型不純物層１２１が形成されているため、Ｃｏシリサイ
ド層１１などの金属シリサイド層が埋め込み酸化膜１８
の下に潜り込んだり、埋め込み酸化膜１８の端部が落ち
込んだりしても、金属シリサイド層１１が直接ウェルと
接続したり、ソース／ドレイン１０とウェルによって形
成されるＰＮ接合と、金属シリサイド層１１端部との距
離が短くなったりすることがなく、ソース／ドレインの
深さを保ったままで、リーク電流が抑制されるなど素子
動作の信頼性が向上したする。
【０２６０】また、チャネルカット注入層を埋め込み酸
化膜１８の下のみに形成することによって、さらに、チ
ャネルカット注入層の面積が削減されて接合容量が減少
し、高速化を図ることができるという効果を奏する。加
えて、チャネルカット注入層がしきい値電圧へ影響する
ことを防止するため、よりいっそう素子の信頼性が向上
する。
【０２６１】また、ｐ型不純物層５１またはｎ型不純物
層５２がそれぞれ、ｎ型エクステンション層９またはｐ
型エクステンション層９１を取り囲むように形成されて
いるため、パンチスルーが抑制され、チャネル注入層を
形成しなくてもよくなり、また、形成したとしても低濃
度でよくなる。これによって、接合容量、接合リーク電
流の増大が抑制され、負荷が減るので回路の高速動作が
可能になるという効果を奏する。
【０２６２】図５１および図５２は、実施の形態８を示
す半導体装置の製造方法の各工程における素子の断面図
である。まず、実施の形態３と同様にして、半導体基板
１の活性領域の表面上に３００Å程度の酸化膜６１と２
０００Å程度のシリコン窒化膜１４を形成し、分離領域
を開口するようにマスクして、シリコン窒化膜１４、酸
化膜６１をドライエッチングで除去した後、露出した部
分の半導体基板１を基板表面からドライエッチングし、
３０００Åの深さの溝を形成する。
【０２６３】次に図５１に示すように、全面にＮＭＯＳ
の場合はボロンを５〜１０ｋｅＶ程度、１×１０12〜１
×１０13／ｃｍ2程度で垂直イオン注入して、チャネル
カット注入層４１を形成する。その後、実施の形態３と
同様にして、埋め込み酸化膜１８を形成する。
【０２６４】そして、実施の形態３と同様にしてＰウェ
ル３、ゲート絶縁膜６、ゲート電極７、ｎ型エクステン
ション層９を形成した後、実施の形態７と同様にしてｐ
型不純物層５１を形成し、サイドウォール８、ソース／
ドレイン１０を形成する。ｐ型不純物層５１とｎ型エク
ステンション層９の形成順序は逆でもよい。
【０２６５】次に、図５２に示すように、実施の形態３
と同様にして、表面にシリコンが露出しているゲート電
極７およびソース／ドレイン層１０上に、選択的にエピ
タキシャル成長させて、１０００Å程度のシリコン層１
３を形成し、これをマスクとしてｎ型不純物層１２を形
成する。この後、シリコン層１３をエッチングして除去
してから、Ｃｏシリサイド層１１を形成する。
【０２６６】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、ゲート絶縁膜６、ゲート電極７、ｐ型エクステン
ション層９１を形成した後に、リンを５〜６０ｋｅＶ程
度、１×１０13〜１×１０14／ｃｍ2程度で、７゜回転
イオン注入して、ｎ型不純物層５２を形成し、サイドウ
ォール８、ソース／ドレイン１０を形成する。ｎ型不純
物層５２とｐ型エクステンション層９１の形成順序は逆
でもよい。
【０２６７】実施の形態３と同様に、ソース／ドレイン
１０の形成は、シリコン層１３をエッチングして除去し
た後に行なってもよい。また、シリコン層１３の厚さを
３００Å程度にすれば、シリコン層１３を除去せず残し
てもよく、その際は、ソース／ドレイン１０を形成する
ためのイオン注入はシリコン層１３形成後に行ない、ソ
ース／ドレイン表面のシリコン層１３はソース／ドレイ
ン１０の一部となり、ゲート電極７表面のシリコン層１
３はゲート電極の一部となる。
【０２６８】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０２６９】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、ゲート電極
７およびソース／ドレイン層１０の表面に自己整合的に
形成されたシリコン層１３と、中央部の膜厚が厚く端部
の膜厚が薄い埋め込み酸化膜１８によって、埋め込み酸
化膜１８の端部の下の半導体基板１表面に自己整合的に
形成されるため、簡略化された工程で素子動作の信頼性
が向上した半導体装置の製造方法を得ることができる。
【０２７０】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルと接続したり、ソー
ス／ドレイン１０とウェルによって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【０２７１】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になる半導体装置の製造方法を得ることができる
という効果を奏する。
【０２７２】また、チャネルカット注入層の面積が削減
されて接合容量が減少し、高速化を図ることができる半
導体装置の製造方法を得ることができる。加えて、チャ
ネルカット注入層がしきい値電圧へ影響することを防止
するため、よりいっそう素子の信頼性が向上した半導体
装置の製造方法を得ることができる。
【０２７３】図５３および図５４は、実施の形態８に示
した半導体装置の別の製造方法の各工程での素子を示す
断面図である。
【０２７４】図５３に示すように、実施の形態３と同様
にして、半導体基板１の活性領域の表面上に３００Å程
度の酸化膜６１と２０００Å程度のシリコン窒化膜１４
を形成し、分離領域を開口するようにマスクして、シリ
コン窒化膜１４、酸化膜６１をドライエッチングで除去
した後、露出した部分の半導体基板１を基板表面からド
ライエッチングし、３０００Åの深さの溝を形成する。
その後、全面にボロンを５〜１０ｋｅＶ程度、１×１０
12〜１×１０13／ｃｍ2で垂直イオン注入してチャネル
カット注入層４１を形成する。そして、全面にＴＥＯＳ
酸化膜１８１を７０００Å程度の膜厚で形成する。
【０２７５】次に、実施の形態３と同様にして、シリコ
ン窒化膜１４の表面が露出するまでエッチバックした
後、Ｐウェル３を形成する。そして、実施の形態３と同
様にして、ゲート電極形成領域以外の部分をマスクして
ゲート電極形成領域のシリコン窒化膜１４および酸化膜
６１を除去し、マスクを除去した後に、熱酸化によって
ゲート酸化膜６を形成して、全面にポリシリコン層７１
を形成し、ゲート電極形成領域上にレジスト１５でマス
クしてエッチングし、ゲート電極７を形成する。その
後、レジスト１５を除去する。
【０２７６】その後、図５４に示すように、実施の形態
３と同様にして、シリコン窒化膜に対して選択比の高い
物質で酸化膜エッチングを行ない、活性領域と埋め込み
酸化膜１８１の境界部分のゲート電極７下部を除いた部
分にｎ型不純物層１２を形成する。シリコン窒化膜１４
を除去した後、酸化膜６１およびＴＥＯＳ酸化膜１８１
の上部をエッチングして除去し、埋め込み酸化膜１８を
形成する。
【０２７７】そして、実施の形態３と同様にしてゲート
絶縁膜６、ゲート電極７、ｎ型エクステンション層
９、、ｐ型不純物層５１、サイドウォール８、ソース／
ドレイン１０を形成した後、Ｃｏシリサイド層１１を形
成する。
【０２７８】また、ＰＭＯＳの場合もＮＭＯＳと同様に
して、ゲート絶縁膜６、ゲート電極７、ｐ型エクステン
ション層９１、ｎ型不純物層５２を形成し、サイドウォ
ール８、ソース／ドレイン１０を形成する。
【０２７９】ＮＭＯＳ、ＰＭＯＳともに実施の形態１の
半分程度の注入濃度で、実施の形態１の半分程度の不純
物濃度を有するチャネル注入層５を形成してもよく、チ
ャネル注入層５およびチャネルカット注入層４の不純物
濃度は基板表面からの深さ方向に対してピークを有して
いる。
【０２８０】この半導体装置の製造方法によれば、ｎ型
不純物層１２およびｐ型不純物層１２１は、埋め込み酸
化膜１８を形成するために形成したシリコン窒化膜１４
によって、埋め込み酸化膜１８の端部の下の半導体基板
１表面に自己整合的に形成されるため、簡略化された工
程で素子動作の信頼性が向上した半導体装置の製造方法
を得ることができる。
【０２８１】また、ソース／ドレイン１０と埋め込み酸
化膜１８の境界部分で、ソース／ドレイン１０よりも深
い部分にｎ型不純物層１２またはｐ型不純物層１２１が
形成されているため、Ｃｏシリサイド層１１などの金属
シリサイド層が埋め込み酸化膜１８の下に潜り込んだ
り、埋め込み酸化膜１８の端部が落ち込んだりしても、
金属シリサイド層１１が直接ウェルと接続したり、ソー
ス／ドレイン１０とウェルによって形成されるＰＮ接合
と、金属シリサイド層１１端部との距離が短くなったり
することがなく、ソース／ドレインの深さを保ったまま
で、リーク電流が抑制されるなど素子動作の信頼性が向
上した半導体装置の製造方法を得ることができる。
【０２８２】さらに、ｐ型不純物層５１またはｎ型不純
物層５２がそれぞれ、ｎ型エクステンション層９または
ｐ型エクステンション層９１を取り囲むように形成され
ているため、パンチスルーが抑制され、チャネル注入層
を形成しなくてもよくなり、また、形成したとしても低
濃度でよくなる。これによって、接合容量、接合リーク
電流の増大が抑制され、負荷が減るので回路の高速動作
が可能になる半導体装置の製造方法を得ることができる
という効果を奏する。
【０２８３】また、チャネルカット注入層の面積が削減
されて接合容量が減少し、高速化を図ることができる半
導体装置の製造方法を得ることができる。加えて、チャ
ネルカット注入層がしきい値電圧へ影響することを防止
するため、よりいっそう素子の信頼性が向上した半導体
装置の製造方法を得ることができる。
【０２８４】実施の形態８においては、トランジスタが
一つずつ分離酸化膜に囲まれている場合を示したが、分
離領域に囲まれた活性領域に複数個のトランジスタが存
在する場合もある。
【０２８５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、ソ
ース／ドレインとフィールド酸化膜の境界部分で、ソー
ス／ドレインよりも深い部分にソース／ドレインと同一
導電型の第１の不純物層が形成されているため、金属化
合物層が分離酸化膜の下に潜り込んだり、分離酸化膜の
端部が落ち込んだりしても、半導体基板と金属化合物層
が接続することがなく、ソース／ドレインの深さを保っ
たままで、リーク電流が抑制されるなど素子動作の信頼
性が向上する。
【０２８６】さらに、分離酸化膜の底面に接するよう
に、半導体基板と同一導電型の第２の不純物層が形成さ
れているため、寄生トランジスタの形成を防止すること
ができる。
【０２８７】加えて、第２の不純物層を分離酸化膜の下
のみに形成しているので、第２の不純物層の面積が削減
されて接合容量が減少し、高速化を図ることができると
ともに、第２の不純物層がしきい値電圧へ影響すること
を防止するため、よりいっそう素子の信頼性が向上す
る。
【０２８８】また、第１導電型の第４の不純物層が、第
２導電型の第３の不純物層を取り囲むように形成されて
いるため、パンチスルーが抑制され、接合容量、接合リ
ーク電流の増大が抑制され、負荷が減るので回路の高速
動作が可能になるという効果を奏する。
【０２８９】さらに、ソース／ドレインと分離酸化膜の
境界部分で、ソース／ドレインよりも深い部分にソース
／ドレインと同一導電型の不純物層が形成されているた
め、Ｃｏシリサイド層やＮｉシリサイド層などの金属シ
リサイド層がフィールド酸化膜または埋め込み酸化膜の
下に潜り込むなどしても、半導体基板と金属シリサイド
層が接続することがなく、ソース／ドレインの深さを保
ったままで、リーク電流が抑制されるなど素子動作の信
頼性が向上する。
【０２９０】また、拡散しやすいリンでｎ型不純物層を
深く形成しているので、リーク電流がよりいっそう抑制
されるとともに、拡散しにくいヒ素でソース／ドレイン
およびｎ型エクステンション層を浅く形成しているの
で、パンチスルーが抑制されるという効果を奏する。
【０２９１】また、第１の不純物層は、ゲート電極およ
びソース／ドレイン層の表面に自己整合的に形成された
シリコン層と、中央部の膜厚が厚く端部の膜厚が薄い分
離酸化膜によって、分離酸化膜の端部の下に自己整合的
に形成されるため、簡略化された工程で素子動作の信頼
性が向上した半導体装置の製造方法を得ることができ
る。
【０２９２】また、第１の不純物層は、分離酸化膜を形
成するために形成したシリコン窒化膜によって、分離酸
化膜の端部の下に自己整合的に形成されるため、簡略化
された工程で素子動作の信頼性が向上した半導体装置の
製造方法を得ることができる。
【０２９３】さらに、分離酸化膜の底面に接するよう
に、自己整合的に半導体基板と同一導電型の第２の不純
物層が形成されているため、簡略化された工程で寄生ト
ランジスタの形成が抑制された半導体装置の製造方法を
得ることができる。
【０２９４】さらに、第２の不純物層の面積が削減され
て接合容量が減少し、高速化を図ることができる半導体
装置の製造方法を得ることができ、加えて、第２の不純
物層がしきい値電圧へ影響することを防止するため、よ
りいっそう素子の信頼性が向上した半導体装置の製造方
法を得ることができる。
【０２９５】また、第１導電型の第４の不純物層が、第
２導電型の第３の不純物層を取り囲むように形成されて
いるため、パンチスルーが抑制され、接合容量、接合リ
ーク電流の増大が抑制され、負荷が減るので回路の高速
動作が可能になる半導体装置の製造方法を得ることがで
きる。
【０２９６】さらに、チャネル注入層５がソース／ドレ
イン１０の下には形成されず、自己整合的にゲート電極
７の下のみに形成されるので、接合容量、接合リーク電
流の増大が抑制され、負荷が減るので回路の高速動作が
可能になる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の素
子を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の素
子を示す簡略化した平面図である。
【図３】 本発明の実施の形態１に係る半導体装置の素
子を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す素子の断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す素子の断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す素子の断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す素子の断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す素子の断面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す素子の断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図１４】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置の
素子を示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１７】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１８】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置の
素子を示す断面図である。
【図２０】 本発明の実施の形態３に係る半導体装置の
素子を示す断面図である。
【図２１】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図２２】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図２３】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図２４】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図２５】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図２６】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図２７】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図２８】 本発明の実施の形態４に係る半導体装置の
素子を示す断面図である。
【図２９】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３０】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３１】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３２】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３３】 本発明の実施の形態５に係る半導体装置の
素子を示す断面図である。
【図３４】 本発明の実施の形態５に係る半導体装置の
素子を示す断面図である。
【図３５】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３６】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３７】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３８】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図３９】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図４０】 本発明の実施の形態６に係る半導体装置の
素子を示す断面図である。
【図４１】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図４２】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図４３】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図４４】 本発明の実施の形態７に係る半導体装置の
素子を示す断面図である。
【図４５】 本発明の実施の形態７に係る半導体装置の
素子を示す断面図である。
【図４６】 本発明の実施の形態７に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図４７】 本発明の実施の形態７に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図４８】 本発明の実施の形態７に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図４９】 本発明の実施の形態７に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図５０】 本発明の実施の形態８に係る半導体装置の
素子を示す断面図である。
【図５１】 本発明の実施の形態８に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図５２】 本発明の実施の形態８に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図５３】 本発明の実施の形態８に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図５４】 本発明の実施の形態８に係る半導体装置の
製造方法の一工程を示す素子の断面図である。
【図５５】 従来の半導体装置の素子を示す断面図であ
る。
【図５６】 従来の半導体装置の素子を示す断面図であ
る。
【図５７】 従来の半導体装置の素子を示す断面図であ
る。
【図５８】 従来の半導体装置の素子を示す断面図であ
る。
【図５９】 従来の半導体装置の素子を示す断面図であ
る。
【図６０】 従来の半導体装置の素子を示す断面図であ
る。
【符号の説明】
１ 半導体基板、 ２ フィールド酸化膜、 ３ Ｐウ
ェル、 ４ チャネルカット注入層、 ５ チャネル注
入層、 ６ ゲート絶縁膜、 ７ ゲート電極、 ８
サイドウォール、 ９ ｎ型不純物、 １０ ソース／
ドレイン、 １１ Ｃｏシリサイド層、 １２ ｎ型不
純物層、 １４ シリコン窒化膜、 １５ レジスト、
１６ 層間絶縁膜、 １７ コンタクト、１８ 埋め
込み酸化膜、 ３１ Ｎウェル、 ４１ チャネルカッ
ト注入層、 ５１ ｐ型不純物層、 ５２ ｎ型不純物
層、 ６１ 酸化膜、 ７１ ポリシリコン層、 ９１
ｐ型不純物層、 １００ 活性領域、 １１１ Ｃｏ
膜、 １２１ ｐ型不純物層、 １８１ 埋め込み酸化
膜、 １０１ 半導体基板、 １０２ フィールド酸化
膜、 １０３ Ｐウェル、 １０４ チャネルカット注
入層、 １０５ チャネル注入層、 １０６ ゲート絶
縁膜、 １０７ ゲート電極、 １０８ サイドウォー
ル、 １０９ ｎ型エクステンション層、 ２００ 分
離酸化膜、１０１０ ソース／ドレイン、 １０１１
金属シリサイド層、 １０１６ 層間絶縁膜、 １０１
７ コンタクト、１０１８埋め込み酸化膜

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、前記半導体
    基板の主表面の分離領域に形成された分離酸化膜と、前
    記半導体基板の主表面の前記分離領域に囲まれた活性領
    域に形成された第２導電型のソースおよびドレインと、
    前記活性領域の主表面上に絶縁膜を介して形成されたゲ
    ート電極と、前記ソースおよびドレインの表面上と前記
    ゲート電極の表面上にそれぞれ形成された金属化合物層
    と、前記ソースおよび前記ドレインと前記分離領域の境
    界部分に前記ソースおよびドレインよりも深くなるよう
    に形成された第２導電型の第１の不純物層とを備えた半
    導体装置。
  2. 【請求項２】 第１の不純物層よりも深く、分離酸化膜
    の底面に接するように形成され、不純物濃度ピークを有
    する第１導電型の第２の不純物層を備えたことを特徴と
    する請求項１記載の半導体装置。
  3. 【請求項３】 第２の不純物層が分離領域の下にのみ形
    成されていることを特徴とする請求項２記載の半導体装
    置。
  4. 【請求項４】 ゲート電極の側面に形成されたサイドウ
    ォールと、活性領域の主表面の前記サイドウォールのそ
    れぞれの下にソースおよびドレインよりも浅く形成され
    た一対の第２導電型の第３の不純物層と、前記第３の不
    純物層をそれぞれ取り囲むように形成された第１導電型
    の第４の不純物層を備えたことを特徴とする請求項１な
    いし請求項３のいずれかに記載の半導体装置。
  5. 【請求項５】 分離酸化膜が埋め込み酸化膜またはフィ
    ールド酸化膜で、金属化合物層がＣｏシリサイド層また
    はＮｉシリサイド層であることを特徴とする請求項１な
    いし請求項４のいずれかに記載の半導体装置。
  6. 【請求項６】 第２導電型がｎ型で、第１導電型がｐ型
    であり、ソースおよびドレインおよび第３の不純物層は
    ヒ素で形成され、第１の不純物層はリンで形成されてい
    ることを特徴とする請求項４または請求項５に記載の半
    導体装置。
  7. 【請求項７】 第１導電型の半導体基板の主表面の分離
    領域に分離酸化膜を形成する工程と、前記分離領域に囲
    まれた活性領域の主表面上にゲート絶縁膜を介してゲー
    ト電極を形成する工程と、前記半導体基板の主表面にソ
    ースおよびドレインを形成する工程と、前記ゲート電極
    と前記ソースおよび前記ドレイン表面上にシリコン層を
    エピタキシャル成長させる工程と、第２導電型の不純物
    を注入して、前記ソースおよび前記ドレインと前記分離
    領域の境界部分に前記ソースおよびドレインよりも深く
    なるように第１の不純物層を形成する工程と、前記ゲー
    ト電極と前記ソースおよび前記ドレインの表面に金属化
    合物層を形成する工程とを備えた半導体装置の製造方
    法。
  8. 【請求項８】 第１導電型の半導体基板の主表面上の活
    性領域にシリコン窒化膜を形成する工程と、前記シリコ
    ン窒化膜をマスクとして、分離領域に分離酸化膜を形成
    する工程と、前記シリコン窒化膜のゲート電極形成領域
    をエッチングして、前記半導体基板の主表面上にゲート
    酸化膜を介してゲート電極を形成する工程と、第２導電
    型の不純物を注入して、前記ソースおよび前記ドレイン
    と前記分離領域の境界部分に前記ソースおよびドレイン
    よりも深くなるように第２導電型の第１の不純物層を形
    成する工程と、前記シリコン窒化膜を除去する工程と、
    前記半導体基板の主表面にソースおよびドレインを形成
    する工程と、前記ゲート電極および前記ソースおよびド
    レインの表面に金属化合物層を形成する工程とを備えた
    半導体装置の製造方法。
  9. 【請求項９】 全面に第１導電型の不純物を注入して、
    第１の不純物層よりも深く分離酸化膜の底面に接するよ
    うに不純物濃度ピークを有する第２の不純物層を形成す
    る工程を備えたことを特徴とする請求項７または請求項
    ８記載の半導体装置の製造方法。
  10. 【請求項１０】 分離酸化膜を形成する工程は、シリコ
    ン窒化膜をマスクとして半導体基板の主表面に溝を形成
    する工程と、前記溝を埋め込むように全面に絶縁膜を形
    成する工程と、前記絶縁膜および前記シリコン窒化膜を
    エッチバックする工程からなり、前記溝を形成する工程
    につづいて第１導電型の不純物を注入して前記溝の底面
    に不純物濃度ピークを有する第２の不純物層を形成する
    工程を備えたことを特徴とする請求項８記載の半導体装
    置の製造方法。
  11. 【請求項１１】 ゲート電極を形成した後に全面に第２
    導電型の不純物を注入して半導体基板の主表面に所定の
    間隔をおいて一対の第３の不純物層を形成する工程と、
    前記第３の不純物層をそれぞれ取り囲むように第１導電
    型の第４の不純物層を形成する工程と、前記ゲート電極
    の側面にサイドウォールを形成する工程と、全面に第２
    導電型の不純物を注入して前記第３の不純物層よりも深
    くソースおよびドレインを形成する工程とを備えたこと
    を特徴とする請求項７ないし請求項１０のいずれかに記
    載の半導体装置の製造方法。
  12. 【請求項１２】 シリコン窒化膜のゲート電極形成領域
    をエッチングして全面に第１導電型の不純物を注入し、
    不純物濃度のピークを有する第５の不純物層を形成する
    工程を備えたことを特徴とする請求項８または請求項１
    ０記載の半導体装置の製造方法。
JP9161488A 1997-06-18 1997-06-18 半導体装置およびその製造方法 Pending JPH118387A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9161488A JPH118387A (ja) 1997-06-18 1997-06-18 半導体装置およびその製造方法
US08/990,754 US6518625B1 (en) 1997-06-18 1997-12-15 Semiconductor device
KR1019980000282A KR100300695B1 (ko) 1997-06-18 1998-01-08 반도체장치및그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9161488A JPH118387A (ja) 1997-06-18 1997-06-18 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH118387A true JPH118387A (ja) 1999-01-12

Family

ID=15736039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9161488A Pending JPH118387A (ja) 1997-06-18 1997-06-18 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US6518625B1 (ja)
JP (1) JPH118387A (ja)
KR (1) KR100300695B1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110976A (ja) * 2000-10-04 2002-04-12 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
US7265400B2 (en) 2003-09-19 2007-09-04 Kabushiki Kaisha Toshiba Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same
WO2012070163A1 (ja) * 2010-11-22 2012-05-31 パナソニック株式会社 半導体装置及びその製造方法
US8679884B2 (en) 2011-05-02 2014-03-25 Canon Kabushiki Kaisha Methods for manufacturing semiconductor apparatus and CMOS image sensor

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724052B2 (en) * 1997-12-31 2004-04-20 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating a semiconductor device
JP2003100862A (ja) * 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003133433A (ja) * 2001-10-25 2003-05-09 Toshiba Corp 半導体装置およびその製造方法
JP2004221246A (ja) * 2003-01-14 2004-08-05 Seiko Epson Corp 半導体装置及びその製造方法
KR100680958B1 (ko) * 2005-02-23 2007-02-09 주식회사 하이닉스반도체 피모스 트랜지스터의 제조방법
JP2011192841A (ja) 2010-03-15 2011-09-29 Toshiba Corp 半導体装置
US9343318B2 (en) 2012-02-07 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Salicide formation using a cap layer
US9601630B2 (en) 2012-09-25 2017-03-21 Stmicroelectronics, Inc. Transistors incorporating metal quantum dots into doped source and drain regions
US9748356B2 (en) 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
US10002938B2 (en) 2013-08-20 2018-06-19 Stmicroelectronics, Inc. Atomic layer deposition of selected molecular clusters
TWI699897B (zh) * 2014-11-21 2020-07-21 日商半導體能源研究所股份有限公司 半導體裝置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
US5340760A (en) * 1986-05-26 1994-08-23 Kazuhiro Komori Method of manufacturing EEPROM memory device
US4949136A (en) 1988-06-09 1990-08-14 University Of Connecticut Submicron lightly doped field effect transistors
US5320974A (en) * 1991-07-25 1994-06-14 Matsushita Electric Industrial Co., Ltd. Method for making semiconductor transistor device by implanting punch through stoppers
JPH0653233A (ja) 1992-07-27 1994-02-25 Toshiba Corp 半導体装置の製造方法
JPH07249761A (ja) 1994-03-09 1995-09-26 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JPH07263690A (ja) 1994-03-25 1995-10-13 Ricoh Co Ltd サリサイド構造を有する半導体装置とその製造方法
US5428240A (en) * 1994-07-07 1995-06-27 United Microelectronics Corp. Source/drain structural configuration for MOSFET integrated circuit devices
JPH08125180A (ja) * 1994-10-25 1996-05-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US5793089A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110976A (ja) * 2000-10-04 2002-04-12 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US7265400B2 (en) 2003-09-19 2007-09-04 Kabushiki Kaisha Toshiba Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same
US8017510B2 (en) 2003-09-19 2011-09-13 Kabushiki Kaisha Toshiba Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
WO2012070163A1 (ja) * 2010-11-22 2012-05-31 パナソニック株式会社 半導体装置及びその製造方法
US8679884B2 (en) 2011-05-02 2014-03-25 Canon Kabushiki Kaisha Methods for manufacturing semiconductor apparatus and CMOS image sensor

Also Published As

Publication number Publication date
KR19990006322A (ko) 1999-01-25
US6518625B1 (en) 2003-02-11
KR100300695B1 (ko) 2001-11-17

Similar Documents

Publication Publication Date Title
US7288470B2 (en) Semiconductor device comprising buried channel region and method for manufacturing the same
US7126174B2 (en) Semiconductor device and method of manufacturing the same
US6649481B2 (en) Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
US5171702A (en) Method for forming a thick base oxide in a BiCMOS process
JP3157357B2 (ja) 半導体装置
US20080093636A1 (en) Scalable Process And Structure For JFET For Small And Decreasing Line Widths
EP1253632A2 (en) Novel transistor with ultra shallow tip and method of fabrication
JPH09172173A (ja) 半導体装置及びその製造方法
KR20060120488A (ko) 트렌치 구조들을 가진 반도체 장치 및 이의 제조방법
JPH118387A (ja) 半導体装置およびその製造方法
JP2000340791A (ja) 半導体装置の製造方法
US6784073B1 (en) Method of making semiconductor-on-insulator device with thermoelectric cooler
US6365448B2 (en) Structure and method for gated lateral bipolar transistors
US20020011648A1 (en) Semiconductor device and method for making the same
KR100393139B1 (ko) 반도체장치 및 그의 제조방법
US20020090787A1 (en) Self-aligned elevated transistor
JP2587444B2 (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
JP2000208762A (ja) 絶縁ゲ―ト電界効果トランジスタおよびその製造方法
US6100144A (en) Semiconductor processing method of providing electrical isolation between adjacent semiconductor diffusion regions of different field effect transistors and integrated circuitry having adjacent electrically isolated field effect transistors
JPH01130542A (ja) 素子間分離領域を有する半導体装置の製造方法
JP3123453B2 (ja) 半導体装置の製造方法
JP3038740B2 (ja) 半導体装置の製造方法
JP3060948B2 (ja) 半導体装置の製造方法
JP3247106B2 (ja) 集積回路の製法と集積回路構造
JP3187314B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071030