JPH117264A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
- Publication number
- JPH117264A JPH117264A JP10103702A JP10370298A JPH117264A JP H117264 A JPH117264 A JP H117264A JP 10103702 A JP10103702 A JP 10103702A JP 10370298 A JP10370298 A JP 10370298A JP H117264 A JPH117264 A JP H117264A
- Authority
- JP
- Japan
- Prior art keywords
- sub
- frame
- period
- subframe
- discharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Gas Discharge Display Tubes (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 コントラストを向上させたプラズマディスプ
レイパネルの駆動方法を提供すること。 【解決手段】 １フレームの表示期間を複数のサブフレ
ームに分割し、各サブフレームを画素データに応じて走
査ライン毎に発光画素及び非発光画素を選択するアドレ
ス期間と発光画素を各サブフレームの重み付けに応じた
回数だけ発光させる維持放電期間とで構成して階調表示
を行うプラズマディスプレイパネルの駆動方法であっ
て、サブフレームを複数個連続して配置してサブフレー
ム群とし、サブフレーム群において最初のサブフレーム
のみアドレス期間に先だって全画素を初期化するリセッ
ト期間を設けたことを特徴とする。
レイパネルの駆動方法を提供すること。 【解決手段】 １フレームの表示期間を複数のサブフレ
ームに分割し、各サブフレームを画素データに応じて走
査ライン毎に発光画素及び非発光画素を選択するアドレ
ス期間と発光画素を各サブフレームの重み付けに応じた
回数だけ発光させる維持放電期間とで構成して階調表示
を行うプラズマディスプレイパネルの駆動方法であっ
て、サブフレームを複数個連続して配置してサブフレー
ム群とし、サブフレーム群において最初のサブフレーム
のみアドレス期間に先だって全画素を初期化するリセッ
ト期間を設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、交流形のプラズマ
ディスプレイパネルの駆動方法に関する。
ディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】近年、表示装置の大型化に伴い、薄型の
表示装置が要求され、各種の薄型の表示装置が提供され
ている。その１つにＡＣＰＤＰが知られている。係るＡ
ＣＰＤＰは、列電極（アドレス電極）及び列電極と直交
し一対にて１行（１走査ライン）を構成する行電極対
（維持電極対）を備えており、これら列電極及び行電極
対各々は放電空間に対して誘電体層で覆われており、列
電極及び行電極対の各交点に放電セルが形成されてい
る。
表示装置が要求され、各種の薄型の表示装置が提供され
ている。その１つにＡＣＰＤＰが知られている。係るＡ
ＣＰＤＰは、列電極（アドレス電極）及び列電極と直交
し一対にて１行（１走査ライン）を構成する行電極対
（維持電極対）を備えており、これら列電極及び行電極
対各々は放電空間に対して誘電体層で覆われており、列
電極及び行電極対の各交点に放電セルが形成されてい
る。
【０００３】係るＰＤＰを階調表示させる方法の一つと
して１フレーム（１フィールド）の表示期間を、ｎビッ
トの表示データ（画素データ）の各ビット桁の重み付け
に対応した時間だけ発光するｎ個のサブフレーム（サブ
フィールド）に分割して表示する方法（いわゆるサブフ
レーム法）がある。このサブフレーム法とは、図１６に
示すように、例えば表示データが８ビットの場合、１フ
レームの表示期間をＳＦ０、ＳＦ１、ＳＦ２、・・・、
ＳＦ７なる８個のサブフレームに分割する。この際、各
サブフレームＳＦ０〜ＳＦ７では、例えば、順に１回、
２回、４回、８回、１６回、３２回、６４回、１２８回
の維持放電発光が行われる。
して１フレーム（１フィールド）の表示期間を、ｎビッ
トの表示データ（画素データ）の各ビット桁の重み付け
に対応した時間だけ発光するｎ個のサブフレーム（サブ
フィールド）に分割して表示する方法（いわゆるサブフ
レーム法）がある。このサブフレーム法とは、図１６に
示すように、例えば表示データが８ビットの場合、１フ
レームの表示期間をＳＦ０、ＳＦ１、ＳＦ２、・・・、
ＳＦ７なる８個のサブフレームに分割する。この際、各
サブフレームＳＦ０〜ＳＦ７では、例えば、順に１回、
２回、４回、８回、１６回、３２回、６４回、１２８回
の維持放電発光が行われる。
【０００４】各サブフレームは、例えば、一斉リセット
期間、アドレス期間、維持放電期間及び壁電荷消去期間
とからなり、図１７に示すように、各種駆動パルスが印
加される。図において、まず、負極性のリセットパルス
ＲＰｘを全ての行電極Ｘ１〜Ｘｊに印加すると同時に、
正極性のリセットパルスＲＰｙを全ての行電極Ｙ１〜Ｙ
ｊの各々に印加する。係るリセットパルスの印加によ
り、全ての放電セルに放電が生じ、荷電粒子が発生し、
放電終了後各放電セルに壁電荷が蓄積形成される（一斉
リセット期間）。
期間、アドレス期間、維持放電期間及び壁電荷消去期間
とからなり、図１７に示すように、各種駆動パルスが印
加される。図において、まず、負極性のリセットパルス
ＲＰｘを全ての行電極Ｘ１〜Ｘｊに印加すると同時に、
正極性のリセットパルスＲＰｙを全ての行電極Ｙ１〜Ｙ
ｊの各々に印加する。係るリセットパルスの印加によ
り、全ての放電セルに放電が生じ、荷電粒子が発生し、
放電終了後各放電セルに壁電荷が蓄積形成される（一斉
リセット期間）。
【０００５】次に、各行毎の表示データに対応した表示
データパルスＤＰ１〜ＤＰｋを順次、列電極Ａ１〜Ａｋ
に印加する。この表示データパルスＤＰ１〜ＤＰｋ各々
の印加タイミングに同期して走査パルス（選択消去パル
ス）ＳＰを行電極Ｙ１〜Ｙｊへ順次印加して行く。この
際、係る表示データパルスＤＰ及び走査パルスＳＰが各
々列電極及び行電極に同時に印加された放電セル（消灯
画素、消灯セル）にのみ放電が生じ上記一斉リセット期
間にて形成された壁電荷が消去される。一方、走査パル
スＳＰが印加されたものの表示データパルスＤＰが印加
されない放電セル（点灯画素、点灯セル）では上記の如
き放電は生じないので上記一斉リセット期間にて形成さ
れた壁電荷はそのまま残留する。このように各放電セル
の壁電荷は、表示データに応じて選択的に消去され、点
灯画素及び消灯画素が選択される（アドレス期間）。
データパルスＤＰ１〜ＤＰｋを順次、列電極Ａ１〜Ａｋ
に印加する。この表示データパルスＤＰ１〜ＤＰｋ各々
の印加タイミングに同期して走査パルス（選択消去パル
ス）ＳＰを行電極Ｙ１〜Ｙｊへ順次印加して行く。この
際、係る表示データパルスＤＰ及び走査パルスＳＰが各
々列電極及び行電極に同時に印加された放電セル（消灯
画素、消灯セル）にのみ放電が生じ上記一斉リセット期
間にて形成された壁電荷が消去される。一方、走査パル
スＳＰが印加されたものの表示データパルスＤＰが印加
されない放電セル（点灯画素、点灯セル）では上記の如
き放電は生じないので上記一斉リセット期間にて形成さ
れた壁電荷はそのまま残留する。このように各放電セル
の壁電荷は、表示データに応じて選択的に消去され、点
灯画素及び消灯画素が選択される（アドレス期間）。
【０００６】次に、正極性の放電維持パルスＩＰｘを行
電極Ｘ１〜Ｘｊの各々に印加すると共に放電維持パルス
ＩＰｘの印加タイミングとはずれたタイミングにて正極
性の放電維持パルスＩＰｙを行電極Ｙ１〜Ｙｊの各々に
印加する。このように放電維持パルスＩＰｘ、ＩＰｙが
交互に行電極対に印加され、壁電荷が残留している放電
セル（点灯画素）は放電発光を繰り返す一方壁電荷が消
滅した放電セル（消灯画素）は放電発光しない（維持放
電期間）。次に、全ての行電極Ｙ１〜Ｙｊに一斉に消去
パルスＥＰを印加して全放電セルの壁電荷を消去する
（壁電荷消去期間）。
電極Ｘ１〜Ｘｊの各々に印加すると共に放電維持パルス
ＩＰｘの印加タイミングとはずれたタイミングにて正極
性の放電維持パルスＩＰｙを行電極Ｙ１〜Ｙｊの各々に
印加する。このように放電維持パルスＩＰｘ、ＩＰｙが
交互に行電極対に印加され、壁電荷が残留している放電
セル（点灯画素）は放電発光を繰り返す一方壁電荷が消
滅した放電セル（消灯画素）は放電発光しない（維持放
電期間）。次に、全ての行電極Ｙ１〜Ｙｊに一斉に消去
パルスＥＰを印加して全放電セルの壁電荷を消去する
（壁電荷消去期間）。
【０００７】以上のように、一斉リセット期間、アドレ
ス期間、維持放電期間、壁電荷消去期間を１つの表示サ
イクル（１サブフレーム）として、これを繰り返し行う
ことにより、画像表示が行われる。
ス期間、維持放電期間、壁電荷消去期間を１つの表示サ
イクル（１サブフレーム）として、これを繰り返し行う
ことにより、画像表示が行われる。
【０００８】
【発明が解決しようとする課題】上記のように、選択消
去アドレス法を用いた場合、各サブフレームの始めに全
放電セルに対してリセット放電を生じさせ壁電荷を蓄積
するリセット期間を設ける必要がある。例えば、８ビッ
トの表示データの場合、最低８回のリセット放電が必要
となる。このリセット放電は比較的に強い放電であり、
また、階調表示に直接関係ない放電であるためにコント
ラストを低下させる原因となっていた。本発明は、上述
の事情に鑑みてなされたものであり、コントラストを向
上させたプラズマディスプレイパネルの駆動方法を提供
することを目的とする。
去アドレス法を用いた場合、各サブフレームの始めに全
放電セルに対してリセット放電を生じさせ壁電荷を蓄積
するリセット期間を設ける必要がある。例えば、８ビッ
トの表示データの場合、最低８回のリセット放電が必要
となる。このリセット放電は比較的に強い放電であり、
また、階調表示に直接関係ない放電であるためにコント
ラストを低下させる原因となっていた。本発明は、上述
の事情に鑑みてなされたものであり、コントラストを向
上させたプラズマディスプレイパネルの駆動方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
１フレームの表示期間を複数のサブフレームに分割し、
各サブフレームを画素データに応じて走査ライン毎に発
光画素及び非発光画素を選択するアドレス期間と発光画
素を各サブフレームの重み付けに応じた回数だけ発光さ
せる維持放電期間とで構成して階調表示を行うプラズマ
ディスプレイパネルの駆動方法であって、サブフレーム
を複数個連続して配置してサブフレーム群とし、サブフ
レーム群において最初のサブフレームのみアドレス期間
に先だって全画素を初期化するリセット期間を設けたこ
とを特徴とする。
１フレームの表示期間を複数のサブフレームに分割し、
各サブフレームを画素データに応じて走査ライン毎に発
光画素及び非発光画素を選択するアドレス期間と発光画
素を各サブフレームの重み付けに応じた回数だけ発光さ
せる維持放電期間とで構成して階調表示を行うプラズマ
ディスプレイパネルの駆動方法であって、サブフレーム
を複数個連続して配置してサブフレーム群とし、サブフ
レーム群において最初のサブフレームのみアドレス期間
に先だって全画素を初期化するリセット期間を設けたこ
とを特徴とする。
【００１０】請求項２記載の発明は、請求項１記載のプ
ラズマディスプレイパネルの駆動方法において、リセッ
ト期間において、全画素に一旦壁電荷を形成し、前記サ
ブフレーム群内のいずれか１のアドレス期間においての
み前記画素データに応じて各画素の壁電荷を選択的に消
去することを特徴とする。
ラズマディスプレイパネルの駆動方法において、リセッ
ト期間において、全画素に一旦壁電荷を形成し、前記サ
ブフレーム群内のいずれか１のアドレス期間においての
み前記画素データに応じて各画素の壁電荷を選択的に消
去することを特徴とする。
【００１１】請求項３記載の発明は、請求項１記載のプ
ラズマディスプレイパネルの駆動方法であって、サブフ
レーム群内のリセット期間において全画素に一旦壁電荷
を形成した後全画素の壁電荷を消去し、サブフレーム群
内の各アドレス期間において画素データに応じて各画素
の壁電荷を選択的に形成し、サブフレーム群内の各維持
放電期間の直後に発光画素の壁電荷を消去する全面消去
期間を設けたことを特徴とする。
ラズマディスプレイパネルの駆動方法であって、サブフ
レーム群内のリセット期間において全画素に一旦壁電荷
を形成した後全画素の壁電荷を消去し、サブフレーム群
内の各アドレス期間において画素データに応じて各画素
の壁電荷を選択的に形成し、サブフレーム群内の各維持
放電期間の直後に発光画素の壁電荷を消去する全面消去
期間を設けたことを特徴とする。
【００１２】請求項４記載の発明は、請求項１乃至３の
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、サブフレーム群内の最初のサブフレーム
は、重み付けが小さいサブフレームからなり、最初のサ
ブフレームの続くサブフレームは、重み付けが大きいサ
ブフレームからなることを特徴とする。
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、サブフレーム群内の最初のサブフレーム
は、重み付けが小さいサブフレームからなり、最初のサ
ブフレームの続くサブフレームは、重み付けが大きいサ
ブフレームからなることを特徴とする。
【００１３】請求項５記載の発明は、請求項１乃至３の
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、サブフレーム群内の所定の少なくとも２つ
のサブフレームは、重み付けの大きいサブフレームを分
割した少なくとも２つの分割サブフレームを含むことを
特徴とする。
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、サブフレーム群内の所定の少なくとも２つ
のサブフレームは、重み付けの大きいサブフレームを分
割した少なくとも２つの分割サブフレームを含むことを
特徴とする。
【００１４】請求項６記載の発明は、請求項１乃至３の
いずれかに記載のプラズマディスプレイパネルの駆動方
法において、ブロック内の所定の少なくとも２つのサブ
フレームは、重み付けの大きいサブフレームを分割した
少なくとも２つの分割サブフレームを含むことを特徴と
する。
いずれかに記載のプラズマディスプレイパネルの駆動方
法において、ブロック内の所定の少なくとも２つのサブ
フレームは、重み付けの大きいサブフレームを分割した
少なくとも２つの分割サブフレームを含むことを特徴と
する。
【００１５】請求項７記載の発明は、請求項１乃至４の
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、画素データをｎビットとし、１フレームの
表示期間をｎ個のサブフレームに分割し、サブフレーム
群を、維持放電期間の発光回数がＬ・２k の第１サブフ
レームとＬ・（２m −２k ）の第２サブフレームとをこ
の順に配置したものとし、輝度レベルが２m 未満のとき
第１サブフレームのみを選択的に点灯状態とし、輝度レ
ベルが２m 以上のとき第１及び第２のサブフレームの両
方を点灯状態とすることを特徴とする。
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、画素データをｎビットとし、１フレームの
表示期間をｎ個のサブフレームに分割し、サブフレーム
群を、維持放電期間の発光回数がＬ・２k の第１サブフ
レームとＬ・（２m −２k ）の第２サブフレームとをこ
の順に配置したものとし、輝度レベルが２m 未満のとき
第１サブフレームのみを選択的に点灯状態とし、輝度レ
ベルが２m 以上のとき第１及び第２のサブフレームの両
方を点灯状態とすることを特徴とする。
【００１６】
【作用】１フレームの表示期間を複数のサブフレームに
分割し、各サブフレームを画素データに応じて走査ライ
ン毎に発光画素及び非発光画素を選択するアドレス期間
と発光画素を各サブフレームの重み付けに応じた回数だ
け発光させる維持放電期間とで構成して階調表示を行う
プラズマディスプレイパネルの駆動方法であって、サブ
フレームを複数個連続して配置してサブフレーム群と
し、サブフレーム群において最初のサブフレームのみア
ドレス期間に先だって全画素を初期化するリセット期間
を設けたことにより、１回のリセット放電で少なくとも
２回のアドレス動作を行い、リセット放電の回数を低減
することができる。
分割し、各サブフレームを画素データに応じて走査ライ
ン毎に発光画素及び非発光画素を選択するアドレス期間
と発光画素を各サブフレームの重み付けに応じた回数だ
け発光させる維持放電期間とで構成して階調表示を行う
プラズマディスプレイパネルの駆動方法であって、サブ
フレームを複数個連続して配置してサブフレーム群と
し、サブフレーム群において最初のサブフレームのみア
ドレス期間に先だって全画素を初期化するリセット期間
を設けたことにより、１回のリセット放電で少なくとも
２回のアドレス動作を行い、リセット放電の回数を低減
することができる。
【００１７】画素データをｎビットとし、１フレームの
表示期間をｎ個のサブフレームに分割し、サブフレーム
群を、維持放電期間の発光回数がＬ・２k の第１サブフ
レームとＬ・（２m −２k ）の第２サブフレームとをこ
の順に配置したものとし、輝度レベルが２m 未満のとき
第１サブフレームのみを選択的に点灯状態とし、輝度レ
ベルが２m 以上のとき第１及び第２のサブフレームの両
方を点灯状態とすることにより、高輝度部のビット数を
減らし、１回のリセット放電により少なくとも２回のア
ドレス動作（選択動作）が可能となる。
表示期間をｎ個のサブフレームに分割し、サブフレーム
群を、維持放電期間の発光回数がＬ・２k の第１サブフ
レームとＬ・（２m −２k ）の第２サブフレームとをこ
の順に配置したものとし、輝度レベルが２m 未満のとき
第１サブフレームのみを選択的に点灯状態とし、輝度レ
ベルが２m 以上のとき第１及び第２のサブフレームの両
方を点灯状態とすることにより、高輝度部のビット数を
減らし、１回のリセット放電により少なくとも２回のア
ドレス動作（選択動作）が可能となる。
【００１８】
【発明の実施の形態】図１は、本発明の各実施形態によ
るプラズマディスプレイパネルの駆動方法で駆動される
３電極構造の反射型ＡＣＰＤＰの構造図であり、図に基
づいて説明する。図に示されるように放電空間７を介し
て対向配置された一対のガラス基板１、２の表示面側の
ガラス基板１の内面に互いに平行に隣接配置された一対
の行電極（維持電極）Ｘ、Ｙ、行電極Ｘ、Ｙを覆う壁電
荷形成用の誘電体層５、誘電体層５を覆うＭｇＯからな
る保護層６がそれぞれ設けられている。尚、行電極Ｘ、
Ｙは、それぞれ幅の広い帯状の透明導電膜からなる透明
電極４とその導電性を補うために積層された幅の狭い帯
状の金属膜からなるバス電極（金属電極）３とから構成
されている。
るプラズマディスプレイパネルの駆動方法で駆動される
３電極構造の反射型ＡＣＰＤＰの構造図であり、図に基
づいて説明する。図に示されるように放電空間７を介し
て対向配置された一対のガラス基板１、２の表示面側の
ガラス基板１の内面に互いに平行に隣接配置された一対
の行電極（維持電極）Ｘ、Ｙ、行電極Ｘ、Ｙを覆う壁電
荷形成用の誘電体層５、誘電体層５を覆うＭｇＯからな
る保護層６がそれぞれ設けられている。尚、行電極Ｘ、
Ｙは、それぞれ幅の広い帯状の透明導電膜からなる透明
電極４とその導電性を補うために積層された幅の狭い帯
状の金属膜からなるバス電極（金属電極）３とから構成
されている。
【００１９】一方、背面側のガラス基板２の内面上に行
電極Ｘ、Ｙと交差する方向に設けられ、放電空間７を区
画する障壁１０、各障壁１０間のガラス基板２上に行電
極Ｘ、Ｙと交差する方向に配列された列電極（アドレス
電極）Ａ及び各列電極、障壁１０の側面を覆う所定の発
光色の蛍光体層８がそれぞれ設けられている。そして、
放電空間７にはネオンに少量のキセノンを混合した放電
ガスが封入されている。上記の列電極及び行電極対の各
交点において放電セル（画素）が形成される。
電極Ｘ、Ｙと交差する方向に設けられ、放電空間７を区
画する障壁１０、各障壁１０間のガラス基板２上に行電
極Ｘ、Ｙと交差する方向に配列された列電極（アドレス
電極）Ａ及び各列電極、障壁１０の側面を覆う所定の発
光色の蛍光体層８がそれぞれ設けられている。そして、
放電空間７にはネオンに少量のキセノンを混合した放電
ガスが封入されている。上記の列電極及び行電極対の各
交点において放電セル（画素）が形成される。
【００２０】図２は、本発明の第１の実施形態の駆動方
法にてパネル駆動を行う駆動装置の構成を示す図であ
る。Ａ／Ｄ変換器１２は、入力された映像信号を制御回
路１３から供給されるクロック信号に応じてサンプリン
グすることにより、１画素に対応したｎビット（ｎは整
数で２≦ｎ）の画素データ（表示データ）Ｄを得、これ
を順次ビット数低減回路１４に供給する。輝度レベル検
出回路１９は、Ａ／Ｄ変換器１２から供給される画素デ
ータの輝度レベルを検出して輝度レベル検出信号を制御
回路１３に供給する。例えば、画素データが５ビットの
場合、画素データが輝度レベル０〜１５の範囲内かまた
は輝度レベル１６〜３１内かを検出して輝度レベル検出
信号を制御回路１３に供給する。
法にてパネル駆動を行う駆動装置の構成を示す図であ
る。Ａ／Ｄ変換器１２は、入力された映像信号を制御回
路１３から供給されるクロック信号に応じてサンプリン
グすることにより、１画素に対応したｎビット（ｎは整
数で２≦ｎ）の画素データ（表示データ）Ｄを得、これ
を順次ビット数低減回路１４に供給する。輝度レベル検
出回路１９は、Ａ／Ｄ変換器１２から供給される画素デ
ータの輝度レベルを検出して輝度レベル検出信号を制御
回路１３に供給する。例えば、画素データが５ビットの
場合、画素データが輝度レベル０〜１５の範囲内かまた
は輝度レベル１６〜３１内かを検出して輝度レベル検出
信号を制御回路１３に供給する。
【００２１】制御回路１３は、輝度レベル検出回路１９
から供給される輝度レベル検出信号に応答してビット数
低減を制御する制御信号、変換画素データＨＤの生成を
制御する選択信号を発生して、これらをビット数低減回
路１４、画像データ処理回路１５に供給する。ビット数
低減回路１４は、制御回路１３から供給される制御信号
に応じてｎビットの画素データＤをｎ−ｉビット（ｉは
整数で１＜ｉ＜ｎ）のビット数変換画素データＢＤに変
換してビット数を低減する。例えば、画素データが５ビ
ットの場合、輝度レベル０〜１５では最上位ビットを除
く下位４ビットを抽出し（図４参照）、また輝度レベル
１６〜３１では、最下位ビットを除く上位４ビットを抽
出して（図５参照）、５ビットのデータを４ビットのデ
ータに変換し、これをビット数変換画素データＢＤとし
て出力している。
から供給される輝度レベル検出信号に応答してビット数
低減を制御する制御信号、変換画素データＨＤの生成を
制御する選択信号を発生して、これらをビット数低減回
路１４、画像データ処理回路１５に供給する。ビット数
低減回路１４は、制御回路１３から供給される制御信号
に応じてｎビットの画素データＤをｎ−ｉビット（ｉは
整数で１＜ｉ＜ｎ）のビット数変換画素データＢＤに変
換してビット数を低減する。例えば、画素データが５ビ
ットの場合、輝度レベル０〜１５では最上位ビットを除
く下位４ビットを抽出し（図４参照）、また輝度レベル
１６〜３１では、最下位ビットを除く上位４ビットを抽
出して（図５参照）、５ビットのデータを４ビットのデ
ータに変換し、これをビット数変換画素データＢＤとし
て出力している。
【００２２】画像データ処理回路１５は、制御回路１３
から供給されるクロック信号、選択信号に応じてデータ
処理を行うデータ変換回路から構成される。画像データ
処理回路１５は、ビット数変換画素データＢＤを後述す
るようにデータ変換して変換画素データＨＤを生成し、
これをフレームメモリ１６に供給する。フレームメモリ
１６は、制御回路１３から供給される書き込み制御信号
に応じて画像データ処理回路１５から出力される画素デ
ータを順次書込む。さらにフレームメモリ１６は、書込
まれた画素データを制御回路１３から供給される読み出
し制御信号に応じて読み出し、これを列電極ドライバ１
７に供給する。ここで、フレームメモリ１６から、サブ
フレームの表示順に従って各サブフレームに対応するビ
ットデータが順次読み出される。
から供給されるクロック信号、選択信号に応じてデータ
処理を行うデータ変換回路から構成される。画像データ
処理回路１５は、ビット数変換画素データＢＤを後述す
るようにデータ変換して変換画素データＨＤを生成し、
これをフレームメモリ１６に供給する。フレームメモリ
１６は、制御回路１３から供給される書き込み制御信号
に応じて画像データ処理回路１５から出力される画素デ
ータを順次書込む。さらにフレームメモリ１６は、書込
まれた画素データを制御回路１３から供給される読み出
し制御信号に応じて読み出し、これを列電極ドライバ１
７に供給する。ここで、フレームメモリ１６から、サブ
フレームの表示順に従って各サブフレームに対応するビ
ットデータが順次読み出される。
【００２３】制御回路１３は、入力される水平及び垂直
同期信号に応じてリセットタイミング信号、走査タイミ
ング信号、維持タイミング信号、消去タイミング信号を
発生し、リセットタイミング信号、走査タイミング信
号、維持タイミング信号、消去タイミング信号を行電極
ドライバ１８ａ（Ｘ電極ドライバ）に、またリセットタ
イミング信号、維持タイミング信号を行電極ドライバ１
８ｂ（Ｙ電極ドライバ）に供給する。行電極ドライバ１
８ａ（Ｘ電極ドライバ）は、上記各種のタイミング信号
に応じて、全放電セルの壁電荷量を一斉に初期化するた
めのリセットパルスＲＰｘ、画素データに応じて壁電荷
を選択的に消去し点灯画素（セル）及び消灯画素（セ
ル）を選択するための走査パルス（選択消去パルス）Ｓ
Ｐ、点灯画素及び消灯画素を維持する（即ち、放電発光
状態を維持する）ための維持パルスＩＰｘ、全放電セル
の壁電荷を消去するための消去パルスＥＰを発生し、こ
れらを行電極Ｘ１〜Ｘｊに供給する。この際、走査パル
スは、行電極Ｘ１から行電極Ｘｊへと順次走査にて印加
されて行く。
同期信号に応じてリセットタイミング信号、走査タイミ
ング信号、維持タイミング信号、消去タイミング信号を
発生し、リセットタイミング信号、走査タイミング信
号、維持タイミング信号、消去タイミング信号を行電極
ドライバ１８ａ（Ｘ電極ドライバ）に、またリセットタ
イミング信号、維持タイミング信号を行電極ドライバ１
８ｂ（Ｙ電極ドライバ）に供給する。行電極ドライバ１
８ａ（Ｘ電極ドライバ）は、上記各種のタイミング信号
に応じて、全放電セルの壁電荷量を一斉に初期化するた
めのリセットパルスＲＰｘ、画素データに応じて壁電荷
を選択的に消去し点灯画素（セル）及び消灯画素（セ
ル）を選択するための走査パルス（選択消去パルス）Ｓ
Ｐ、点灯画素及び消灯画素を維持する（即ち、放電発光
状態を維持する）ための維持パルスＩＰｘ、全放電セル
の壁電荷を消去するための消去パルスＥＰを発生し、こ
れらを行電極Ｘ１〜Ｘｊに供給する。この際、走査パル
スは、行電極Ｘ１から行電極Ｘｊへと順次走査にて印加
されて行く。
【００２４】行電極ドライバ１８ｂ（Ｙ電極ドライバ）
は、上記各種のタイミング信号に応じて、全放電セルの
壁電荷量を一斉に初期化するためのリセットパルスＲＰ
ｙ、点灯画素及び消灯画素を維持する（即ち、放電発光
状態を維持する）ための維持パルスＩＰｙをＹ電極Ｙ１
〜Ｙｊに供給する。この際、Ｙ電極Ｙ１〜Ｙ２ｎには同
一タイミングでリセットパルスＲＰｙ、維持パルスＩＰ
ｙがそれぞれ印加される。列電極ドライバ１７は、上記
フレームメモリ１６から順次供給される各サブフレーム
に対応するビットデータ（画素駆動データ）の論理値
「１」及び「０」に対応した電圧値を有する表示データ
パルスＤＰを発生してＰＤＰ１１の列電極Ａ１〜Ａｋに
供給する。
は、上記各種のタイミング信号に応じて、全放電セルの
壁電荷量を一斉に初期化するためのリセットパルスＲＰ
ｙ、点灯画素及び消灯画素を維持する（即ち、放電発光
状態を維持する）ための維持パルスＩＰｙをＹ電極Ｙ１
〜Ｙｊに供給する。この際、Ｙ電極Ｙ１〜Ｙ２ｎには同
一タイミングでリセットパルスＲＰｙ、維持パルスＩＰ
ｙがそれぞれ印加される。列電極ドライバ１７は、上記
フレームメモリ１６から順次供給される各サブフレーム
に対応するビットデータ（画素駆動データ）の論理値
「１」及び「０」に対応した電圧値を有する表示データ
パルスＤＰを発生してＰＤＰ１１の列電極Ａ１〜Ａｋに
供給する。
【００２５】図３は、上述の画像データ処理回路１５の
内部構成を示す図である。図において、第１変換回路４
１は、ビット数低減回路１４から供給される例えば４ビ
ットのビット数変換画素データＢＤを図４に示す如き第
１変換テーブルに基づいて５ビットの画素データに変換
し、これを変換画素データＡとしてセレクタ４３に供給
する。一方、第２変換回路４２は、ビット数低減回路１
４から供給される例えば４ビットのビット数変換画素デ
ータＢＤを図５に示す如き第２変換テーブルに基づいて
５ビットの画素データに変換し、これを変換画素データ
Ｂとしてセレクタ４３に供給する。
内部構成を示す図である。図において、第１変換回路４
１は、ビット数低減回路１４から供給される例えば４ビ
ットのビット数変換画素データＢＤを図４に示す如き第
１変換テーブルに基づいて５ビットの画素データに変換
し、これを変換画素データＡとしてセレクタ４３に供給
する。一方、第２変換回路４２は、ビット数低減回路１
４から供給される例えば４ビットのビット数変換画素デ
ータＢＤを図５に示す如き第２変換テーブルに基づいて
５ビットの画素データに変換し、これを変換画素データ
Ｂとしてセレクタ４３に供給する。
【００２６】セレクタ４３は、上記変換画素データＡ、
変換画素データＢを制御回路１３から供給される選択信
号に応じた変換画素データを選択し、これを変換画素デ
ータＨＤとして出力する。即ち、セレクタ４３は、画素
データＤが輝度レベル０〜１５では変換画素データＡを
選択し、また輝度レベル１６〜３１では、変換画素デー
タＢを選択して出力する。図４及び図５の変換画素デー
タＡ、Ｂの各ビットの論理値「０」は、非選択（消去、
消灯）、論理値「１」は、選択（非消去、点灯）を示す
ものであり、１フレームの表示期間内の各サブフレーム
の構成は、図６に示すようになる。
変換画素データＢを制御回路１３から供給される選択信
号に応じた変換画素データを選択し、これを変換画素デ
ータＨＤとして出力する。即ち、セレクタ４３は、画素
データＤが輝度レベル０〜１５では変換画素データＡを
選択し、また輝度レベル１６〜３１では、変換画素デー
タＢを選択して出力する。図４及び図５の変換画素デー
タＡ、Ｂの各ビットの論理値「０」は、非選択（消去、
消灯）、論理値「１」は、選択（非消去、点灯）を示す
ものであり、１フレームの表示期間内の各サブフレーム
の構成は、図６に示すようになる。
【００２７】すなわち、画素データを５ビットとし、図
６に示すように１フレームの表示期間を、輝度比が２0
＝１，２1 ＝２，２2 ＝４，２3 ＝８，２4 −２0 ＝１
５の５個のサブフレームＳＦ０〜ＳＦ４に分割し、発光
回数がＬ・２k ＝１・２0 ＝１（Ｌ＝１，ｋ＝０）のサ
ブフレームＳＦ０と発光回数がＬ・（２m −２k ）＝１
・（２4 −２0 ）＝１５（Ｌ＝１，ｋ＝０，ｍ＝４）の
サブフレームＳＦ４とを連続して配置してサブフレーム
群としている。そして、図４に示すように輝度レベルが
２m ＝１６（ｍ＝４）未満では、ＳＦ０のみが選択的に
点灯状態となり、図５に示すように輝度レベルが２m ＝
１６（ｍ＝４）以上ではＳＦ０及びＳＦ４の両方が点灯
状態となる。尚、ｋ、ｍ、ｎ、Ｌは、整数で、０≦ｋ＜
ｍ＜ｎ、Ｌ≦ｌである。このように、画素データが５ビ
ットの場合、輝度レベル０〜１５では下位４ビットを用
い（図４参照）、また輝度レベル１６〜３１では、上位
４ビットを用いることにより（図５参照）、輝度レベル
１と輝度レベル１６は同時に点灯しないのでサブフレー
ムＳＦ０とサブフレームＳＦ４を隣接配置し、１ブロッ
クにまとめている。即ち、輝度レベル０〜１５の放電セ
ルでは、サブフレームＳＦ４が必ず消灯状態となり、輝
度レベル１６〜３１の放電セルでは、サブフレームＳＦ
０とサブフレームＳＦ４が必ず点灯状態となる。
６に示すように１フレームの表示期間を、輝度比が２0
＝１，２1 ＝２，２2 ＝４，２3 ＝８，２4 −２0 ＝１
５の５個のサブフレームＳＦ０〜ＳＦ４に分割し、発光
回数がＬ・２k ＝１・２0 ＝１（Ｌ＝１，ｋ＝０）のサ
ブフレームＳＦ０と発光回数がＬ・（２m −２k ）＝１
・（２4 −２0 ）＝１５（Ｌ＝１，ｋ＝０，ｍ＝４）の
サブフレームＳＦ４とを連続して配置してサブフレーム
群としている。そして、図４に示すように輝度レベルが
２m ＝１６（ｍ＝４）未満では、ＳＦ０のみが選択的に
点灯状態となり、図５に示すように輝度レベルが２m ＝
１６（ｍ＝４）以上ではＳＦ０及びＳＦ４の両方が点灯
状態となる。尚、ｋ、ｍ、ｎ、Ｌは、整数で、０≦ｋ＜
ｍ＜ｎ、Ｌ≦ｌである。このように、画素データが５ビ
ットの場合、輝度レベル０〜１５では下位４ビットを用
い（図４参照）、また輝度レベル１６〜３１では、上位
４ビットを用いることにより（図５参照）、輝度レベル
１と輝度レベル１６は同時に点灯しないのでサブフレー
ムＳＦ０とサブフレームＳＦ４を隣接配置し、１ブロッ
クにまとめている。即ち、輝度レベル０〜１５の放電セ
ルでは、サブフレームＳＦ４が必ず消灯状態となり、輝
度レベル１６〜３１の放電セルでは、サブフレームＳＦ
０とサブフレームＳＦ４が必ず点灯状態となる。
【００２８】このブロックの最初のサブフレームＳＦ０
は、行電極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを
印加して全放電セルにリセット放電を生じさせ一旦壁電
荷を形成するリセット期間と表示データに対応した表示
データパルスＤＰを列電極Ａに印加すると共にこの表示
データパルスＤＰの印加タイミングに同期して走査パル
ス（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表
示データに応じて各放電セルの壁電荷を選択的に消去し
て点灯セルと消灯セルを選択するアドレス期間と放電維
持パルスＩＰｘ、ＩＰｙを交互に行電極対Ｘ、Ｙに印加
し、点灯セルと消灯セルを維持する維持放電期間とで構
成し、最初のサブフレームＳＦ０に続くサブフレームＳ
Ｆ４を、アドレス期間と維持放電期間と全放電セルの壁
電荷を一斉に消去する壁電荷消去期間とで構成している
（図７参照）。
は、行電極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを
印加して全放電セルにリセット放電を生じさせ一旦壁電
荷を形成するリセット期間と表示データに対応した表示
データパルスＤＰを列電極Ａに印加すると共にこの表示
データパルスＤＰの印加タイミングに同期して走査パル
ス（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表
示データに応じて各放電セルの壁電荷を選択的に消去し
て点灯セルと消灯セルを選択するアドレス期間と放電維
持パルスＩＰｘ、ＩＰｙを交互に行電極対Ｘ、Ｙに印加
し、点灯セルと消灯セルを維持する維持放電期間とで構
成し、最初のサブフレームＳＦ０に続くサブフレームＳ
Ｆ４を、アドレス期間と維持放電期間と全放電セルの壁
電荷を一斉に消去する壁電荷消去期間とで構成している
（図７参照）。
【００２９】この際、各サブフレームＳＦ０〜ＳＦ４で
は、例えば、順に１回、２回、４回、８回、１５回の維
持放電発光が行われる。このように、１ブロック内の最
初のサブフレームＳＦ０に続くサブフレームＳＦ４のア
ドレス期間で選択動作（点灯セル、消灯セルの選択動
作）が行われる放電セルは、必ず最初のサブフレームＳ
Ｆ０のアドレス期間で選択（非消去）されて維持放電期
間で点灯状態となっている。この最初のサブフレームＳ
Ｆ０のアドレス期間で選択（非消去）された放電セルに
は、維持放電期間が終了した時点で壁電荷が残留してお
り、この残留壁電荷を用いて１ブロック内の最初のサブ
フレームＳＦ０に続くサブフレームＳＦ４のアドレス期
間で選択動作を行うことができる。
は、例えば、順に１回、２回、４回、８回、１５回の維
持放電発光が行われる。このように、１ブロック内の最
初のサブフレームＳＦ０に続くサブフレームＳＦ４のア
ドレス期間で選択動作（点灯セル、消灯セルの選択動
作）が行われる放電セルは、必ず最初のサブフレームＳ
Ｆ０のアドレス期間で選択（非消去）されて維持放電期
間で点灯状態となっている。この最初のサブフレームＳ
Ｆ０のアドレス期間で選択（非消去）された放電セルに
は、維持放電期間が終了した時点で壁電荷が残留してお
り、この残留壁電荷を用いて１ブロック内の最初のサブ
フレームＳＦ０に続くサブフレームＳＦ４のアドレス期
間で選択動作を行うことができる。
【００３０】尚、ブロック化されていない各サブフレー
ムＳＦ１、ＳＦ２、ＳＦ３は、リセット期間、アドレス
期間、維持放電期間、壁電荷消去期間から構成されてい
る。上記のように、表示データが５ビット、５サブフレ
ームで高輝度部を４ビットにした場合、リセット放電の
回数は４回となる。このように、高輝度部のビット数を
減らすと共に少なくとも２つのサブフレームでリセット
期間を共用する（即ち、１回のリセット放電で少なくと
も２回の選択動作を行う）ことにより、ビット数減少に
よる階調劣化が目立ち易い低輝度部ではビット数を減ら
さずにリセット放電の回数を低減できる。尚、高輝度部
では、ビット数が減るが階調劣化は目立ち難い。
ムＳＦ１、ＳＦ２、ＳＦ３は、リセット期間、アドレス
期間、維持放電期間、壁電荷消去期間から構成されてい
る。上記のように、表示データが５ビット、５サブフレ
ームで高輝度部を４ビットにした場合、リセット放電の
回数は４回となる。このように、高輝度部のビット数を
減らすと共に少なくとも２つのサブフレームでリセット
期間を共用する（即ち、１回のリセット放電で少なくと
も２回の選択動作を行う）ことにより、ビット数減少に
よる階調劣化が目立ち易い低輝度部ではビット数を減ら
さずにリセット放電の回数を低減できる。尚、高輝度部
では、ビット数が減るが階調劣化は目立ち難い。
【００３１】図８は、本発明の第２の実施形態の駆動方
法に依る、８ビットの表示データを用いて２５６階調表
示する場合の１フレーム内の各サブフレーム構成図であ
る。表示データが８ビットの場合、１フレームの表示期
間を、輝度比が２0 ＝１，２1 ＝２，２2 ＝４，２3 ＝
８，２4 ＝１６，２5 ＝３２，（２6 −２0 ）＝６３，
（２7 −２1 ）＝１２６の８個のサブフレームＳＦ０〜
ＳＦ７に分割し、発光回数がＬ・２k ＝１・２0 ＝１
（Ｌ＝１，ｋ＝０）のサブフレームＳＦ０と発光回数が
Ｌ・（２m −２k ）＝１・（２6 −２0 ）＝６３（Ｌ＝
１，ｋ＝０，ｍ＝６）のサブフレームＳＦ６とを連続し
て配置してサブフレーム群とし、また、発光回数がＬ・
２k ＝１・２1 ＝１（Ｌ＝１，ｋ＝１）のサブフレーム
ＳＦ１と発光回数がＬ・（２m −２k ）＝１・（２7 −
２1 ）＝６３（Ｌ＝１，ｋ＝１，ｍ＝７）のサブフレー
ムＳＦ７とを連続して配置してサブフレーム群としてい
る。そして、輝度レベルが２m ＝６４（ｍ＝６）未満で
は、ＳＦ０及びＳＦ１が選択的に点灯状態となり、輝度
レベルが２m ＝６４（ｍ＝６）以上ではＳＦ０及びＳＦ
６の両方が点灯状態となる。また、輝度レベルが６４以
上で２m ＝１２８（ｍ＝７）未満では、ＳＦ１が選択的
に点灯状態となり、輝度レベルが１２８以上ではＳＦ１
及びＳＦ７の両方が点灯状態となる。このように、重み
付けの小さい順にＳＦ０、ＳＦ１、ＳＦ２、……、ＳＦ
７なる８個のサブフレームに分割する一方、輝度レベル
（階調）０〜６３の範囲では、下位６ビットを用い、輝
度レベル（階調）６４〜１２７の範囲では、最上位ビッ
ト及び最下位ビットを除いた６ビットを用い、輝度レベ
ル（階調）１２８〜２５５の範囲では、下位２ビットを
除いた上位６ビットを用いる。即ち、データ値（輝度レ
ベル）が桁上がりする毎に下位ビットを１ビットずつ減
らすようにして高輝度部のビット数を減らしている。
法に依る、８ビットの表示データを用いて２５６階調表
示する場合の１フレーム内の各サブフレーム構成図であ
る。表示データが８ビットの場合、１フレームの表示期
間を、輝度比が２0 ＝１，２1 ＝２，２2 ＝４，２3 ＝
８，２4 ＝１６，２5 ＝３２，（２6 −２0 ）＝６３，
（２7 −２1 ）＝１２６の８個のサブフレームＳＦ０〜
ＳＦ７に分割し、発光回数がＬ・２k ＝１・２0 ＝１
（Ｌ＝１，ｋ＝０）のサブフレームＳＦ０と発光回数が
Ｌ・（２m −２k ）＝１・（２6 −２0 ）＝６３（Ｌ＝
１，ｋ＝０，ｍ＝６）のサブフレームＳＦ６とを連続し
て配置してサブフレーム群とし、また、発光回数がＬ・
２k ＝１・２1 ＝１（Ｌ＝１，ｋ＝１）のサブフレーム
ＳＦ１と発光回数がＬ・（２m −２k ）＝１・（２7 −
２1 ）＝６３（Ｌ＝１，ｋ＝１，ｍ＝７）のサブフレー
ムＳＦ７とを連続して配置してサブフレーム群としてい
る。そして、輝度レベルが２m ＝６４（ｍ＝６）未満で
は、ＳＦ０及びＳＦ１が選択的に点灯状態となり、輝度
レベルが２m ＝６４（ｍ＝６）以上ではＳＦ０及びＳＦ
６の両方が点灯状態となる。また、輝度レベルが６４以
上で２m ＝１２８（ｍ＝７）未満では、ＳＦ１が選択的
に点灯状態となり、輝度レベルが１２８以上ではＳＦ１
及びＳＦ７の両方が点灯状態となる。このように、重み
付けの小さい順にＳＦ０、ＳＦ１、ＳＦ２、……、ＳＦ
７なる８個のサブフレームに分割する一方、輝度レベル
（階調）０〜６３の範囲では、下位６ビットを用い、輝
度レベル（階調）６４〜１２７の範囲では、最上位ビッ
ト及び最下位ビットを除いた６ビットを用い、輝度レベ
ル（階調）１２８〜２５５の範囲では、下位２ビットを
除いた上位６ビットを用いる。即ち、データ値（輝度レ
ベル）が桁上がりする毎に下位ビットを１ビットずつ減
らすようにして高輝度部のビット数を減らしている。
【００３２】このとき、輝度レベル１と輝度レベル６
４、輝度レベル２と輝度レベル１２８は、それぞれ同時
に点灯しないので、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７を
それぞれ隣接配置させて１ブロックにまとめている。各
ブロックの最初のサブフレームＳＦ０、ＳＦ１は、行電
極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを印加して
全放電セルにリセット放電を生じさせ一旦壁電荷を形成
するリセット期間と表示データに対応した表示データパ
ルスＤＰを列電極Ａに印加すると共にこの表示データパ
ルスＤＰ各々の印加タイミングに同期して走査パルス
（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表示
データに応じて各放電セルの壁電荷を選択的に消去して
点灯セルと消灯セルを選択するアドレス期間と放電維持
パルスを交互に行電極対Ｘ、Ｙに印加して点灯セルと消
灯セルを維持する維持放電期間とで構成し、最初のサブ
フレームＳＦ０、ＳＦ１に続くサブフレームＳＦ６、Ｓ
Ｆ７を、アドレス期間と維持放電期間と壁電荷を消去す
る壁電荷消去期間とで構成している。
４、輝度レベル２と輝度レベル１２８は、それぞれ同時
に点灯しないので、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７を
それぞれ隣接配置させて１ブロックにまとめている。各
ブロックの最初のサブフレームＳＦ０、ＳＦ１は、行電
極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを印加して
全放電セルにリセット放電を生じさせ一旦壁電荷を形成
するリセット期間と表示データに対応した表示データパ
ルスＤＰを列電極Ａに印加すると共にこの表示データパ
ルスＤＰ各々の印加タイミングに同期して走査パルス
（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表示
データに応じて各放電セルの壁電荷を選択的に消去して
点灯セルと消灯セルを選択するアドレス期間と放電維持
パルスを交互に行電極対Ｘ、Ｙに印加して点灯セルと消
灯セルを維持する維持放電期間とで構成し、最初のサブ
フレームＳＦ０、ＳＦ１に続くサブフレームＳＦ６、Ｓ
Ｆ７を、アドレス期間と維持放電期間と壁電荷を消去す
る壁電荷消去期間とで構成している。
【００３３】各放電セルは、輝度レベルが１の場合、Ｓ
Ｆ０ではアドレス期間で選択（非消去）されて点灯セ
ル、輝度レベルが６４の場合、ＳＦ０ではアドレス期間
で選択（非消去）されて点灯セル、ＳＦ６ではアドレス
期間で選択（非消去）されて点灯セル、輝度レベル２の
場合、ＳＦ１ではアドレス期間で選択（非消去）されて
点灯セル、輝度レベル１２８の場合、ＳＦ１ではアドレ
ス期間で選択（非消去）されて点灯セル、ＳＦ７ではア
ドレス期間で選択（非消去）されて点灯セルとなる。
Ｆ０ではアドレス期間で選択（非消去）されて点灯セ
ル、輝度レベルが６４の場合、ＳＦ０ではアドレス期間
で選択（非消去）されて点灯セル、ＳＦ６ではアドレス
期間で選択（非消去）されて点灯セル、輝度レベル２の
場合、ＳＦ１ではアドレス期間で選択（非消去）されて
点灯セル、輝度レベル１２８の場合、ＳＦ１ではアドレ
ス期間で選択（非消去）されて点灯セル、ＳＦ７ではア
ドレス期間で選択（非消去）されて点灯セルとなる。
【００３４】このように、１ブロック（サブフィールド
群）内の最初のサブフレームＳＦ０、ＳＦ１に続くサブ
フレームＳＦ６、ＳＦ７のアドレス期間で選択動作（点
灯セル、消灯セルの選択動作）が行われる放電セルは、
必ず最初のサブフレームＳＦ０、ＳＦ１のアドレス期間
で選択（非消去）されて維持放電期間で点灯状態となっ
ている。この最初のサブフレームＳＦ０、ＳＦ１のアド
レス期間で選択（非消去）された放電セルには、維持放
電期間が終了した時点で壁電荷が残留しており、この残
留壁電荷を用いて１ブロック内の最初のサブフレームＳ
Ｆ０、ＳＦ１に続くサブフレームＳＦ６、ＳＦ７のアド
レス期間で選択動作を行うことができる。
群）内の最初のサブフレームＳＦ０、ＳＦ１に続くサブ
フレームＳＦ６、ＳＦ７のアドレス期間で選択動作（点
灯セル、消灯セルの選択動作）が行われる放電セルは、
必ず最初のサブフレームＳＦ０、ＳＦ１のアドレス期間
で選択（非消去）されて維持放電期間で点灯状態となっ
ている。この最初のサブフレームＳＦ０、ＳＦ１のアド
レス期間で選択（非消去）された放電セルには、維持放
電期間が終了した時点で壁電荷が残留しており、この残
留壁電荷を用いて１ブロック内の最初のサブフレームＳ
Ｆ０、ＳＦ１に続くサブフレームＳＦ６、ＳＦ７のアド
レス期間で選択動作を行うことができる。
【００３５】１ブロック内の最初のサブフレームＳＦ
０、ＳＦ１のアドレス期間で非選択（消去）されて次の
サブフレームＳＦ６、ＳＦ７のアドレス期間で選択（非
消去）されることはない。尚、ブロック化されていない
各サブフレームＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５は、リ
セット期間、アドレス期間、維持放電期間、壁電荷消去
期間から構成されている。上記のように、表示データが
８ビット、８サブフレームで高輝度部を６ビットにした
場合、リセット放電の回数は６回となる。
０、ＳＦ１のアドレス期間で非選択（消去）されて次の
サブフレームＳＦ６、ＳＦ７のアドレス期間で選択（非
消去）されることはない。尚、ブロック化されていない
各サブフレームＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５は、リ
セット期間、アドレス期間、維持放電期間、壁電荷消去
期間から構成されている。上記のように、表示データが
８ビット、８サブフレームで高輝度部を６ビットにした
場合、リセット放電の回数は６回となる。
【００３６】このように、高輝度部のビット数を減らす
と共に少なくとも２つのサブフレームでリセット期間を
共用する（即ち、１回のリセット放電で少なくとも２回
の選択動作を行う）ことにより、ビット数減少による階
調劣化が目立ち易い低輝度部ではビット数を減らさずに
リセット放電の回数を低減できる。高輝度部では、ビッ
ト数が減るが階調劣化は目立ち難い。
と共に少なくとも２つのサブフレームでリセット期間を
共用する（即ち、１回のリセット放電で少なくとも２回
の選択動作を行う）ことにより、ビット数減少による階
調劣化が目立ち易い低輝度部ではビット数を減らさずに
リセット放電の回数を低減できる。高輝度部では、ビッ
ト数が減るが階調劣化は目立ち難い。
【００３７】図９は、本発明の第３の実施形態の駆動方
法に依る、８ビットの表示データを用いて２５６階調表
示する際、偽輪郭対策のために上位４ビットに対応する
重み付けの大きい４つのサブフレームをそれぞれ２分割
して１２サブフレームで階調表示を行う場合の１フレー
ム内の各サブフレーム構成図である。この場合、サブフ
レームＳＦ４ａ、ＳＦ４ｂのアドレス期間で非選択（消
去）されてサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス
期間で選択（非消去）されることがないような発光パタ
ーンを設定することが可能なので、ＳＦ４ａとＳＦ７
ａ、ＳＦ４ｂとＳＦ７ｂをそれぞれ隣接配置させて１ブ
ロックにまとめることができる。
法に依る、８ビットの表示データを用いて２５６階調表
示する際、偽輪郭対策のために上位４ビットに対応する
重み付けの大きい４つのサブフレームをそれぞれ２分割
して１２サブフレームで階調表示を行う場合の１フレー
ム内の各サブフレーム構成図である。この場合、サブフ
レームＳＦ４ａ、ＳＦ４ｂのアドレス期間で非選択（消
去）されてサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス
期間で選択（非消去）されることがないような発光パタ
ーンを設定することが可能なので、ＳＦ４ａとＳＦ７
ａ、ＳＦ４ｂとＳＦ７ｂをそれぞれ隣接配置させて１ブ
ロックにまとめることができる。
【００３８】各ブロックの最初のサブフレームＳＦ４
ａ、ＳＦ４ｂは、行電極対にリセットパルスを印加して
全放電セルにリセット放電を生じさせ一旦壁電荷を形成
するリセット期間と表示データに対応した表示データパ
ルスを列電極に印加すると共にこの表示データパルス各
々の印加タイミングに同期して走査パルス（選択消去パ
ルス）を一方の行電極へ順次印加し、表示データに応じ
て各放電セルの壁電荷を選択的に消去して点灯セルと消
灯セルを選択するアドレス期間と放電維持パルスを交互
に行電極対に印加して点灯セルと消灯セルを維持する維
持放電期間とで構成し、最初のサブフレームＳＦ４ａ、
ＳＦ４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂを、ア
ドレス期間と維持放電期間と全放電セルの壁電荷を一斉
に消去する壁電荷消去期間とで構成している。
ａ、ＳＦ４ｂは、行電極対にリセットパルスを印加して
全放電セルにリセット放電を生じさせ一旦壁電荷を形成
するリセット期間と表示データに対応した表示データパ
ルスを列電極に印加すると共にこの表示データパルス各
々の印加タイミングに同期して走査パルス（選択消去パ
ルス）を一方の行電極へ順次印加し、表示データに応じ
て各放電セルの壁電荷を選択的に消去して点灯セルと消
灯セルを選択するアドレス期間と放電維持パルスを交互
に行電極対に印加して点灯セルと消灯セルを維持する維
持放電期間とで構成し、最初のサブフレームＳＦ４ａ、
ＳＦ４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂを、ア
ドレス期間と維持放電期間と全放電セルの壁電荷を一斉
に消去する壁電荷消去期間とで構成している。
【００３９】尚、ブロック化されていない他のサブフレ
ームは、リセット期間、アドレス期間、維持放電期間、
壁電荷消去期間から構成されている。このように、１ブ
ロック内の最初のサブフレームＳＦ４ａ、ＳＦ４ｂに続
くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス期間で選
択（非消去）される放電セルは、必ず最初のサブフレー
ムＳＦ４ａ、ＳＦ４ｂのアドレス期間で選択（非消去）
されて維持放電期間で点灯状態となっている。この最初
のサブフレームＳＦ４ａ、ＳＦ４ｂのアドレス期間で選
択（非消去）された放電セルには、維持放電期間が終了
した時点で壁電荷が残留しており、この残留壁電荷を用
いて１ブロック内の最初のサブフレームＳＦ４ａ、ＳＦ
４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス
期間で選択動作を行うことができる。
ームは、リセット期間、アドレス期間、維持放電期間、
壁電荷消去期間から構成されている。このように、１ブ
ロック内の最初のサブフレームＳＦ４ａ、ＳＦ４ｂに続
くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス期間で選
択（非消去）される放電セルは、必ず最初のサブフレー
ムＳＦ４ａ、ＳＦ４ｂのアドレス期間で選択（非消去）
されて維持放電期間で点灯状態となっている。この最初
のサブフレームＳＦ４ａ、ＳＦ４ｂのアドレス期間で選
択（非消去）された放電セルには、維持放電期間が終了
した時点で壁電荷が残留しており、この残留壁電荷を用
いて１ブロック内の最初のサブフレームＳＦ４ａ、ＳＦ
４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス
期間で選択動作を行うことができる。
【００４０】従って、上記の場合には２つのサブフレー
ムでリセット期間を共用する（即ち、１回のリセット放
電で少なくとも２回の選択動作を行う）ことにより１２
個のサブフレームに対してリセット放電の回数を１０回
に減らすことができる。
ムでリセット期間を共用する（即ち、１回のリセット放
電で少なくとも２回の選択動作を行う）ことにより１２
個のサブフレームに対してリセット放電の回数を１０回
に減らすことができる。
【００４１】図１０は、本発明の第４の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。上述の第３の実
施形態との相違は、高輝度部を６ビットに制限した点で
あり、輝度レベル（階調）０〜６３の範囲では、下位６
ビットを用い、輝度レベル（階調）６４〜１２７の範囲
では、最上位ビット及び最下位ビットを除いた６ビット
を用い、輝度レベル（階調）１２８〜２５５の範囲で
は、下位２ビットを除いた上位６ビットを用いる。
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。上述の第３の実
施形態との相違は、高輝度部を６ビットに制限した点で
あり、輝度レベル（階調）０〜６３の範囲では、下位６
ビットを用い、輝度レベル（階調）６４〜１２７の範囲
では、最上位ビット及び最下位ビットを除いた６ビット
を用い、輝度レベル（階調）１２８〜２５５の範囲で
は、下位２ビットを除いた上位６ビットを用いる。
【００４２】即ち、データ値（輝度レベル）が桁上がり
する毎に下位ビットを１ビットずつ減らすようにして高
輝度部のビット数を減らしている。ここで、ＳＦ０とＳ
Ｆ６ａ、ＳＦ１とＳＦ６ｂをそれぞれ隣接配置させて１
ブロックにまとめている。このように、高輝度部のビッ
ト数を６ビットに減らすと共に少なくとも２つのサブフ
レームでリセット期間を共用する（即ち、１回のリセッ
ト放電で２回の選択動作を行う）ことにより、ビット数
減少による階調劣化が目立ち易い低輝度部ではビット数
を減らさずにリセット放電の回数を８回に減らすことが
できる。
する毎に下位ビットを１ビットずつ減らすようにして高
輝度部のビット数を減らしている。ここで、ＳＦ０とＳ
Ｆ６ａ、ＳＦ１とＳＦ６ｂをそれぞれ隣接配置させて１
ブロックにまとめている。このように、高輝度部のビッ
ト数を６ビットに減らすと共に少なくとも２つのサブフ
レームでリセット期間を共用する（即ち、１回のリセッ
ト放電で２回の選択動作を行う）ことにより、ビット数
減少による階調劣化が目立ち易い低輝度部ではビット数
を減らさずにリセット放電の回数を８回に減らすことが
できる。
【００４３】図１１は、本発明の第５の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭低減効果を向上させるために最上位
ビットを除く上位３ビットに対応するサブフレームＳＦ
４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビット
に対応するサブフレームＳＦ７を４分割して１４サブフ
レームで階調表示を行う場合の１フレーム内の各サブフ
レーム構成図である。この場合、分割サブフレームＳＦ
７ａと分割サブフレームＳＦ７ｂ、分割サブフレームＳ
Ｆ７ｃと分割サブフレームＳＦ７ｄは、同時に選択（非
消去）されるので、ＳＦ７ａとＳＦ７ａ、ＳＦ７ｃとＳ
Ｆ７ｄをそれぞれ隣接配置させて１ブロックにまとめる
ことができる。
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭低減効果を向上させるために最上位
ビットを除く上位３ビットに対応するサブフレームＳＦ
４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビット
に対応するサブフレームＳＦ７を４分割して１４サブフ
レームで階調表示を行う場合の１フレーム内の各サブフ
レーム構成図である。この場合、分割サブフレームＳＦ
７ａと分割サブフレームＳＦ７ｂ、分割サブフレームＳ
Ｆ７ｃと分割サブフレームＳＦ７ｄは、同時に選択（非
消去）されるので、ＳＦ７ａとＳＦ７ａ、ＳＦ７ｃとＳ
Ｆ７ｄをそれぞれ隣接配置させて１ブロックにまとめる
ことができる。
【００４４】従って、上記の場合には２つのサブフレー
ムでリセット期間を共用する（即ち、１回のリセット放
電で２回の選択動作を行う）ことにより、１４個のサブ
フレームに対してリセット放電の回数を１２回に減らす
ことができる。
ムでリセット期間を共用する（即ち、１回のリセット放
電で２回の選択動作を行う）ことにより、１４個のサブ
フレームに対してリセット放電の回数を１２回に減らす
ことができる。
【００４５】図１２は、本発明の第６の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。図９との相違点
は、１フレーム内のサブフレームの配列を変えた点にあ
る。即ち、重み付けの小さいサブフレームＳＦ２、ＳＦ
３を中央に配置し、これを中心にして分割サブフレーム
ＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５ａ、
ＳＦ５ｂを重み付けの大きい順に対称的に配列してい
る。
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。図９との相違点
は、１フレーム内のサブフレームの配列を変えた点にあ
る。即ち、重み付けの小さいサブフレームＳＦ２、ＳＦ
３を中央に配置し、これを中心にして分割サブフレーム
ＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５ａ、
ＳＦ５ｂを重み付けの大きい順に対称的に配列してい
る。
【００４６】図１３は、本発明の第７の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。図１０との相違
点は、１フレーム内のサブフレームの配列を変えた点に
ある。即ち、重み付けの小さいサブフレームＳＦ２、Ｓ
Ｆ３を中央に配置し、これを中心にして分割サブフレー
ムＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５
ａ、ＳＦ５ｂを重み付けの大きい順に対称的に配列して
いる。
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。図１０との相違
点は、１フレーム内のサブフレームの配列を変えた点に
ある。即ち、重み付けの小さいサブフレームＳＦ２、Ｓ
Ｆ３を中央に配置し、これを中心にして分割サブフレー
ムＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５
ａ、ＳＦ５ｂを重み付けの大きい順に対称的に配列して
いる。
【００４７】図１４は、本発明の第８の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭低減効果を向上させるために最上位
ビットを除く上位３ビットに対応するサブフレームＳＦ
４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビット
に対応するサブフレームＳＦ７を４分割して１４サブフ
レームで階調表示を行う場合の１フレーム内の各サブフ
レーム構成図である。
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭低減効果を向上させるために最上位
ビットを除く上位３ビットに対応するサブフレームＳＦ
４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビット
に対応するサブフレームＳＦ７を４分割して１４サブフ
レームで階調表示を行う場合の１フレーム内の各サブフ
レーム構成図である。
【００４８】図１３との相違は、分割サブフレームＳＦ
７ａ、ＳＦ７ｂをさらに２分割し、ＳＦ４ａとＳＦ７ａ
１とＳＦ７ａ２、ＳＦ４ｂとＳＦ７ｂ１とＳＦ７ｂ２を
それぞれ１ブロックにまとめている点である。この場
合、３つのサブフレームでリセット期間を共用する（即
ち、１回のリセット放電で３回の選択動作を行う）こと
により、１４個のサブフレームに対してリセット放電の
回数を８回に減らすことができる。
７ａ、ＳＦ７ｂをさらに２分割し、ＳＦ４ａとＳＦ７ａ
１とＳＦ７ａ２、ＳＦ４ｂとＳＦ７ｂ１とＳＦ７ｂ２を
それぞれ１ブロックにまとめている点である。この場
合、３つのサブフレームでリセット期間を共用する（即
ち、１回のリセット放電で３回の選択動作を行う）こと
により、１４個のサブフレームに対してリセット放電の
回数を８回に減らすことができる。
【００４９】上述の第１乃至第８の実施形態は、選択消
去アドレス法に適用した例を示したが選択書込みアドレ
ス法に適用しても同様に不要な放電の回数を減らしコン
トラストを向上させることができる。図１５は、選択書
込みアドレス法に適用した場合の１フレーム期間内の各
サブフレームの構成の一例を示す。ここで、第１の実施
形態の場合と同様に画素データを５ビットとし、輝度レ
ベル０〜１５では下位４ビットを用い、輝度レベル１６
〜３１では上位４ビットを用い、維持放電期間の発光回
数が１のサブフレームＳＦ０と維持放電期間の発光回数
が１５のサブフレームＳＦ４を隣接配置し、１ブロック
にまとめている。そして、図４、図５と同様に輝度レベ
ル０〜１５の放電セルでは、サブフレームＳＦ４が必ず
消灯状態となり、輝度レベル１６〜３１の放電セルで
は、サブフレームＳＦ０とサブフレームＳＦ４の双方が
必ず点灯状態となる。
去アドレス法に適用した例を示したが選択書込みアドレ
ス法に適用しても同様に不要な放電の回数を減らしコン
トラストを向上させることができる。図１５は、選択書
込みアドレス法に適用した場合の１フレーム期間内の各
サブフレームの構成の一例を示す。ここで、第１の実施
形態の場合と同様に画素データを５ビットとし、輝度レ
ベル０〜１５では下位４ビットを用い、輝度レベル１６
〜３１では上位４ビットを用い、維持放電期間の発光回
数が１のサブフレームＳＦ０と維持放電期間の発光回数
が１５のサブフレームＳＦ４を隣接配置し、１ブロック
にまとめている。そして、図４、図５と同様に輝度レベ
ル０〜１５の放電セルでは、サブフレームＳＦ４が必ず
消灯状態となり、輝度レベル１６〜３１の放電セルで
は、サブフレームＳＦ０とサブフレームＳＦ４の双方が
必ず点灯状態となる。
【００５０】このブロックの最初のサブフレームＳＦ０
は、行電極対に書込みパルスを印加して全放電セルを放
電発光させ壁電荷を形成する全面書込み期間と、行電極
対に形成された壁電荷と同一極性の消去パルスを印加し
て全放電セルを放電発光させ壁電荷を消去する第１全面
消去期間と、表示データに対応した表示データパルス
（画素データパルス）を列電極に印加すると共に行電極
対の一方に操作パルス（選択書込みパルス）を印加して
選択書込み放電を生じさせ各放電セルに壁電荷を選択的
に形成して点灯セルと消去セルを選択するアドレス期間
と、放電維持パルスを交互に行電極対に印加して点灯セ
ルを維持放電発光させ点灯セルと消去セルを維持する維
持放電期間と、行電極対に形成された壁電荷と同一極性
の消去パルスを印加して点灯放電セルを放電発光させる
壁電荷を消去する第２全面消去期間とで構成し、最初の
サブフレームＳＦ０に続くサブフレームＳＦ４は、アド
レス期間と維持放電期間とで構成している。
は、行電極対に書込みパルスを印加して全放電セルを放
電発光させ壁電荷を形成する全面書込み期間と、行電極
対に形成された壁電荷と同一極性の消去パルスを印加し
て全放電セルを放電発光させ壁電荷を消去する第１全面
消去期間と、表示データに対応した表示データパルス
（画素データパルス）を列電極に印加すると共に行電極
対の一方に操作パルス（選択書込みパルス）を印加して
選択書込み放電を生じさせ各放電セルに壁電荷を選択的
に形成して点灯セルと消去セルを選択するアドレス期間
と、放電維持パルスを交互に行電極対に印加して点灯セ
ルを維持放電発光させ点灯セルと消去セルを維持する維
持放電期間と、行電極対に形成された壁電荷と同一極性
の消去パルスを印加して点灯放電セルを放電発光させる
壁電荷を消去する第２全面消去期間とで構成し、最初の
サブフレームＳＦ０に続くサブフレームＳＦ４は、アド
レス期間と維持放電期間とで構成している。
【００５１】このように、１ブロック内の最初のサブフ
レームＳＦ０に続くサブフレームＳＦ４のアドレス期間
で選択動作（点灯セル、消灯セルの選択動作）が行われ
る放電セルは、必ず最初のサブフレームＳＦ０のアドレ
ス期間で選択（非消去）されて維持放電期間で点灯状態
となっている。この最初のサブフレームＳＦ０のアドレ
ス期間で選択動作が行われる放電セルには、維持放電期
間が終了した時点で壁電荷が蓄積されており、この壁電
荷を用いて続く第２全面消去期間で放電発光させ壁電荷
を消去することにより、放電空間内にプライミング粒子
を増加させ、最初のサブフレームＳＦ０に続くサブフレ
ームＳＦ４のアドレス期間における選択書込み放電を生
じやすくすることができる。
レームＳＦ０に続くサブフレームＳＦ４のアドレス期間
で選択動作（点灯セル、消灯セルの選択動作）が行われ
る放電セルは、必ず最初のサブフレームＳＦ０のアドレ
ス期間で選択（非消去）されて維持放電期間で点灯状態
となっている。この最初のサブフレームＳＦ０のアドレ
ス期間で選択動作が行われる放電セルには、維持放電期
間が終了した時点で壁電荷が蓄積されており、この壁電
荷を用いて続く第２全面消去期間で放電発光させ壁電荷
を消去することにより、放電空間内にプライミング粒子
を増加させ、最初のサブフレームＳＦ０に続くサブフレ
ームＳＦ４のアドレス期間における選択書込み放電を生
じやすくすることができる。
【００５２】尚、上述のようにブロック化されていない
各ＳＦ１、ＳＦ２、ＳＦ３は、全面書込み期間、第１全
面消去期間、アドレス期間、放電維持期間から構成され
ている。このように、表示データを５ビットとし、５サ
ブフレームで高輝度部を４ビットにした場合は、全面書
込み期間（全面書込み放電）を５回から４回に低減する
ことができる。
各ＳＦ１、ＳＦ２、ＳＦ３は、全面書込み期間、第１全
面消去期間、アドレス期間、放電維持期間から構成され
ている。このように、表示データを５ビットとし、５サ
ブフレームで高輝度部を４ビットにした場合は、全面書
込み期間（全面書込み放電）を５回から４回に低減する
ことができる。
【００５３】また、上述の図８に示す第２の実施形態と
同様に、輝度レベル０〜６３では、下位６ビットを用
い、輝度レベル６４〜１２７では、最上位ビット及び最
下位ビットを除いた６ビットを用い、輝度レベル６４〜
１２７では、下位２ビットを除いた上位６ビットを用
い、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７をそれぞれ隣接配
置させて１ブロックとし、各ブロック内の最初のサブフ
レームＳＦ０とＳＦ１を全面書込み期間、第１全面消去
期間、アドレス期間、維持放電期間及び第２全面消去期
間で構成し、ブロック内の最初のサブフレームに続くサ
ブフレームＳＦ６とＳＦ７をアドレス期間、維持放電期
間で構成するようにしても良い。また、上述の第３乃至
第８の実施形態においても、同様にブロック内の最初の
サブフレームを全面書込み期間、第１全面消去期間、ア
ドレス期間、維持放電期間及び第２全面消去期間で構成
し、ブロック内の最初のサブフレームに続くサブフレー
ムをアドレス期間、維持放電期間で構成するようにして
も良い。
同様に、輝度レベル０〜６３では、下位６ビットを用
い、輝度レベル６４〜１２７では、最上位ビット及び最
下位ビットを除いた６ビットを用い、輝度レベル６４〜
１２７では、下位２ビットを除いた上位６ビットを用
い、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７をそれぞれ隣接配
置させて１ブロックとし、各ブロック内の最初のサブフ
レームＳＦ０とＳＦ１を全面書込み期間、第１全面消去
期間、アドレス期間、維持放電期間及び第２全面消去期
間で構成し、ブロック内の最初のサブフレームに続くサ
ブフレームＳＦ６とＳＦ７をアドレス期間、維持放電期
間で構成するようにしても良い。また、上述の第３乃至
第８の実施形態においても、同様にブロック内の最初の
サブフレームを全面書込み期間、第１全面消去期間、ア
ドレス期間、維持放電期間及び第２全面消去期間で構成
し、ブロック内の最初のサブフレームに続くサブフレー
ムをアドレス期間、維持放電期間で構成するようにして
も良い。
【００５４】
【発明の効果】複数のサブフレームでリセット期間を共
用する（即ち、１回のリセット放電で複数回の選択動作
を行う）ことにより、リセット放電の回数を低減できる
ことから、プラズマディスプレイパネルのコントラスト
を向上させることができる。
用する（即ち、１回のリセット放電で複数回の選択動作
を行う）ことにより、リセット放電の回数を低減できる
ことから、プラズマディスプレイパネルのコントラスト
を向上させることができる。
【図１】本発明の各実施形態によるプラズマディスプレ
イパネルの駆動方法で駆動される３電極構造の反射型Ａ
ＣＰＤＰの構造図。
イパネルの駆動方法で駆動される３電極構造の反射型Ａ
ＣＰＤＰの構造図。
【図２】本発明の各実施形態の駆動方法にてパネル駆動
を行う駆動装置の構成図。
を行う駆動装置の構成図。
【図３】画像データ処理回路の内部構成図。
【図４】４ビットのビット数変換画素データＢＤを５ビ
ットの画素データに変換した時の第１変換テーブルを示
す図。
ットの画素データに変換した時の第１変換テーブルを示
す図。
【図５】４ビットのビット数変換画素データＢＤを５ビ
ットの画素データに変換した時の第２変換テーブルを示
す図。
ットの画素データに変換した時の第２変換テーブルを示
す図。
【図６】１フレームの表示期間内の各サブフレームの構
成を示す図。
成を示す図。
【図７】本発明の駆動方法の第１の実施形態にてパネル
駆動を行う際にＰＤＰに印加される各駆動パルスの印加
タイミングを示す図。
駆動を行う際にＰＤＰに印加される各駆動パルスの印加
タイミングを示す図。
【図８】本発明の第２の実施形態の駆動方法に依る、８
ビットの表示データを用いて２５６階調表示する場合の
１フレーム内の各サブフレーム構成図。
ビットの表示データを用いて２５６階調表示する場合の
１フレーム内の各サブフレーム構成図。
【図９】本発明の第３の実施形態の駆動方法に依る、８
ビットの表示データを用いて２５６階調表示する場合の
１フレーム内の各サブフレーム構成図。
ビットの表示データを用いて２５６階調表示する場合の
１フレーム内の各サブフレーム構成図。
【図１０】本発明の第４の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
【図１１】本発明の第５の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
【図１２】本発明の第６の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
【図１３】本発明の第７の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
【図１４】本発明の第８の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。
【図１５】選択書込みアドレス法に適用した場合の１フ
レーム期間内の各サブフレームの構成の一例を示す図。
レーム期間内の各サブフレームの構成の一例を示す図。
【図１６】従来例におけるＰＤＰを階調表示させるため
１フレームの表示期間を８つのサブフレームに分割した
ときの各サブフレーム構成図。
１フレームの表示期間を８つのサブフレームに分割した
ときの各サブフレーム構成図。
【図１７】従来例におけるＰＤＰに印加される各種駆動
パルスの印加タイミングを示した図。
パルスの印加タイミングを示した図。
１１・・ＰＤＰ １２・・Ａ／Ｄ変換器 １３・・制御回路 １４・・ビット数低減回路 １５・・画像データ処理回路 １６・・フレームメモリ １７・・列電極ドライバ １８ａ・・行電極ドライバ（Ｘ電極ドライバ） １８ｂ・・行電極ドライバ（Ｙ電極ドライバ） １９・・・輝度レベル検出回路
Claims (7)
- 【請求項１】 １フレームの表示期間を複数のサブフレ
ームに分割し、各サブフレームを画素データに応じて走
査ライン毎に発光画素及び非発光画素を選択するアドレ
ス期間と前記発光画素を前記各サブフレームの重み付け
に応じた回数だけ発光させる維持放電期間とで構成して
階調表示を行うプラズマディスプレイパネルの駆動方法
であって、 前記サブフレームを複数個連続して配置してサブフレー
ム群とし、前記サブフレーム群において最初のサブフレ
ームのみ前記アドレス期間に先だって全画素を初期化す
るリセット期間を設けたことを特徴とするプラズマディ
スプレイパネルの駆動方法。 - 【請求項２】 前記リセット期間において、全画素に一
旦壁電荷を形成し、前記サブフレーム群内のいずれか１
のアドレス期間においてのみ前記画素データに応じて各
画素の壁電荷を選択的に消去することを特徴とする請求
項１記載のプラズマディスプレイパネルの駆動方法。 - 【請求項３】 前記サブフレーム群内の前記リセット期
間において全画素に一旦壁電荷を形成した後前記全画素
の壁電荷を消去し、前記サブフレーム群内の各アドレス
期間において前記画素データに応じて各画素の壁電荷を
選択的に形成し、前記サブフレーム群内の各維持放電期
間の直後に発光画素の壁電荷を消去する全面消去期間を
設けたことを特徴とする請求項１記載のプラズマディス
プレイパネルの駆動方法。 - 【請求項４】 前記サブフレーム群内の最初のサブフレ
ームは、重み付けが小さいサブフレームからなり、前記
最初のサブフレームの続くサブフレームは、重み付けが
大きいサブフレームからなることを特徴とする請求項１
乃至３のいずれかに記載のプラズマディスプレイパネル
の駆動方法。 - 【請求項５】 前記サブフレーム群内の最初のサブフレ
ームは、重み付けが最も大きいサブフレームを含む重み
付けの大きい複数のサブフレームを分割した分割サブフ
レームの内の重み付けが最も小さい分割サブフレームか
らなり、前記ブロック内の最初のサブフレームの続くサ
ブフレームは、重み付けが最も大きい分割サブフレーム
の内の１つを含むことを特徴とする請求項１乃至３のい
ずれかに記載のプラズマディスプレイパネルの駆動方
法。 - 【請求項６】 前記サブフレーム群内の所定の少なくと
も２つのサブフレームは、重み付けの大きいサブフレー
ムを分割した少なくとも２つの分割サブフレームを含む
ことを特徴とする請求項１乃至３のいずれかに記載のプ
ラズマディスプレイパネルの駆動方法。 - 【請求項７】 前記画素データをｎビットとし、前記１
フレームの表示期間をｎ個のサブフレームに分割し、前
記サブフレーム群を、前記維持放電期間の発光回数がＬ
・２k の第１サブフレームとＬ・（２m −２k ）の第２
サブフレームとをこの順に配置したものとし、輝度レベ
ルが２ｍ未満のとき前記第１サブフレームのみを選択的
に点灯状態とし、輝度レベルが２ｍ以上のとき前記第１
及び第２のサブフレームの両方を点灯状態とすることを
特徴とする請求項１乃至４のいずれかに記載のプラズマ
ディスプレイパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370298A JP3591623B2 (ja) | 1997-04-26 | 1998-03-30 | プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-123539 | 1997-04-26 | ||
| JP12353997 | 1997-04-26 | ||
| JP10370298A JP3591623B2 (ja) | 1997-04-26 | 1998-03-30 | プラズマディスプレイパネルの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117264A true JPH117264A (ja) | 1999-01-12 |
| JP3591623B2 JP3591623B2 (ja) | 2004-11-24 |
Family
ID=26444310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10370298A Expired - Fee Related JP3591623B2 (ja) | 1997-04-26 | 1998-03-30 | プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3591623B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002101706A1 (en) * | 2001-06-12 | 2002-12-19 | Matsushita Electric Industrial Co., Ltd. | Plasma display panel display and its driving method |
| KR100433064B1 (ko) * | 2000-11-10 | 2004-05-27 | 가시오게산키 가부시키가이샤 | 액정표시장치 및 그 구동제어방법 |
| JP2004198776A (ja) * | 2002-12-19 | 2004-07-15 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置の駆動方法 |
| JP2005115378A (ja) * | 2003-10-06 | 2005-04-28 | Lg Electronics Inc | プラズマディスプレイパネルの駆動方法 |
| JP2005202059A (ja) * | 2004-01-14 | 2005-07-28 | Fujitsu Hitachi Plasma Display Ltd | 表示装置およびその駆動方法 |
| KR100571205B1 (ko) * | 1999-04-19 | 2006-04-17 | 엘지전자 주식회사 | 고주파를 이용한 플라즈마 디스플레이 패널의 구동방법 |
| JP2006514327A (ja) * | 2003-02-24 | 2006-04-27 | トムソン ライセンシング | プラズマディスプレイパネルの駆動方法 |
| JP2006195329A (ja) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 画像表示方法 |
| KR100707439B1 (ko) | 2005-03-08 | 2007-04-13 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 구동 장치 및 그 구동 방법 |
| USRE40489E1 (en) | 1998-08-18 | 2008-09-09 | Ngk Insulators, Ltd. | Display-driving device and display-driving method performing gradation control based on a temporal modulation system |
| WO2011096220A1 (ja) * | 2010-02-05 | 2011-08-11 | パナソニック株式会社 | プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 |
-
1998
- 1998-03-30 JP JP10370298A patent/JP3591623B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40489E1 (en) | 1998-08-18 | 2008-09-09 | Ngk Insulators, Ltd. | Display-driving device and display-driving method performing gradation control based on a temporal modulation system |
| KR100571205B1 (ko) * | 1999-04-19 | 2006-04-17 | 엘지전자 주식회사 | 고주파를 이용한 플라즈마 디스플레이 패널의 구동방법 |
| KR100433064B1 (ko) * | 2000-11-10 | 2004-05-27 | 가시오게산키 가부시키가이샤 | 액정표시장치 및 그 구동제어방법 |
| US7138966B2 (en) | 2001-06-12 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Plasma display panel display and its driving method |
| WO2002101706A1 (en) * | 2001-06-12 | 2002-12-19 | Matsushita Electric Industrial Co., Ltd. | Plasma display panel display and its driving method |
| JP2004198776A (ja) * | 2002-12-19 | 2004-07-15 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置の駆動方法 |
| JP2006514327A (ja) * | 2003-02-24 | 2006-04-27 | トムソン ライセンシング | プラズマディスプレイパネルの駆動方法 |
| JP2005115378A (ja) * | 2003-10-06 | 2005-04-28 | Lg Electronics Inc | プラズマディスプレイパネルの駆動方法 |
| JP2005202059A (ja) * | 2004-01-14 | 2005-07-28 | Fujitsu Hitachi Plasma Display Ltd | 表示装置およびその駆動方法 |
| JP4669226B2 (ja) * | 2004-01-14 | 2011-04-13 | 日立プラズマディスプレイ株式会社 | プラズマディスプレイ装置の駆動方法 |
| JP2006195329A (ja) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 画像表示方法 |
| KR100707439B1 (ko) | 2005-03-08 | 2007-04-13 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 구동 장치 및 그 구동 방법 |
| WO2011096220A1 (ja) * | 2010-02-05 | 2011-08-11 | パナソニック株式会社 | プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3591623B2 (ja) | 2004-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6369782B2 (en) | Method for driving a plasma display panel | |
| JP3736671B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3695737B2 (ja) | プラズマディスプレイパネルの駆動装置 | |
| JP2003345292A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2001306020A (ja) | ディスプレイパネルの駆動方法 | |
| JP4698070B2 (ja) | プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 | |
| JP4410997B2 (ja) | 表示パネルの駆動装置 | |
| JP2002108281A (ja) | 表示期間中にマトリクス型ディスプレイの発光を制御する方法及び装置 | |
| JPH11352925A (ja) | Ｐｄｐの駆動方法 | |
| JP4146126B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2001312244A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3591623B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2000259121A (ja) | ディスプレイパネルの駆動方法 | |
| JP2006220902A (ja) | 表示パネルの駆動方法 | |
| JP2000356971A (ja) | プラズマディスプレイパネルの駆動方法 | |
| KR100674661B1 (ko) | 표시 패널의 구동 방법 | |
| JP4434639B2 (ja) | 表示パネルの駆動方法 | |
| JP4703892B2 (ja) | ディスプレイパネルの駆動方法 | |
| JP3734244B2 (ja) | ディスプレイパネルの駆動方法 | |
| JP2003216096A (ja) | プラズマディスプレイパネルの駆動方法及び駆動装置 | |
| JP2003022045A (ja) | プラズマディスプレイパネルの駆動方法 | |
| KR100844834B1 (ko) | 플라즈마 디스플레이 장치의 구동방법 | |
| KR100541057B1 (ko) | 표시 패널의 구동 방법 | |
| JP3559135B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP4385121B2 (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040714 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040810 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040818 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |