JPH117264A - Plasma display panel drive method - Google Patents
Plasma display panel drive methodInfo
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- JPH117264A JPH117264A JP10103702A JP10370298A JPH117264A JP H117264 A JPH117264 A JP H117264A JP 10103702 A JP10103702 A JP 10103702A JP 10370298 A JP10370298 A JP 10370298A JP H117264 A JPH117264 A JP H117264A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、交流形のプラズマ
ディスプレイパネルの駆動方法に関する。The present invention relates to a method for driving an AC type plasma display panel.
【０００２】[0002]
【従来の技術】近年、表示装置の大型化に伴い、薄型の
表示装置が要求され、各種の薄型の表示装置が提供され
ている。その１つにＡＣＰＤＰが知られている。係るＡ
ＣＰＤＰは、列電極（アドレス電極）及び列電極と直交
し一対にて１行（１走査ライン）を構成する行電極対
（維持電極対）を備えており、これら列電極及び行電極
対各々は放電空間に対して誘電体層で覆われており、列
電極及び行電極対の各交点に放電セルが形成されてい
る。2. Description of the Related Art In recent years, as display devices have become larger, thinner display devices have been required, and various thin display devices have been provided. ACPDP is known as one of them. Pertaining A
The CPDP includes a row electrode pair (sustain electrode pair) that is orthogonal to the column electrode (address electrode) and the column electrode and constitutes one row (one scan line) as a pair. The discharge space is covered with a dielectric layer, and a discharge cell is formed at each intersection of a column electrode and a row electrode pair.
【０００３】係るＰＤＰを階調表示させる方法の一つと
して１フレーム（１フィールド）の表示期間を、ｎビッ
トの表示データ（画素データ）の各ビット桁の重み付け
に対応した時間だけ発光するｎ個のサブフレーム（サブ
フィールド）に分割して表示する方法（いわゆるサブフ
レーム法）がある。このサブフレーム法とは、図１６に
示すように、例えば表示データが８ビットの場合、１フ
レームの表示期間をＳＦ０、ＳＦ１、ＳＦ２、・・・、
ＳＦ７なる８個のサブフレームに分割する。この際、各
サブフレームＳＦ０〜ＳＦ７では、例えば、順に１回、
２回、４回、８回、１６回、３２回、６４回、１２８回
の維持放電発光が行われる。As one of the methods of displaying such a PDP in gradation, one frame (one field) is displayed for n periods of time corresponding to the weight of each bit digit of n-bit display data (pixel data). (So-called sub-frame method). As shown in FIG. 16, for example, as shown in FIG. 16, when the display data is 8 bits, the display period of one frame is set to SF0, SF1, SF2,.
It is divided into eight subframes of SF7. At this time, in each of the subframes SF0 to SF7, for example, once,
The sustain discharge light emission is performed 2, 4, 8, 16, 32, 64, and 128 times.
【０００４】各サブフレームは、例えば、一斉リセット
期間、アドレス期間、維持放電期間及び壁電荷消去期間
とからなり、図１７に示すように、各種駆動パルスが印
加される。図において、まず、負極性のリセットパルス
ＲＰｘを全ての行電極Ｘ１〜Ｘｊに印加すると同時に、
正極性のリセットパルスＲＰｙを全ての行電極Ｙ１〜Ｙ
ｊの各々に印加する。係るリセットパルスの印加によ
り、全ての放電セルに放電が生じ、荷電粒子が発生し、
放電終了後各放電セルに壁電荷が蓄積形成される（一斉
リセット期間）。Each subframe includes, for example, a simultaneous reset period, an address period, a sustain discharge period, and a wall charge erasing period, and various driving pulses are applied as shown in FIG. In the figure, first, a reset pulse RPx of negative polarity is applied to all the row electrodes X1 to Xj,
The positive reset pulse RPy is applied to all the row electrodes Y1 to Y
j. By the application of such a reset pulse, discharge occurs in all discharge cells, and charged particles are generated,
After the discharge, wall charges are accumulated and formed in each discharge cell (simultaneous reset period).
【０００５】次に、各行毎の表示データに対応した表示
データパルスＤＰ１〜ＤＰｋを順次、列電極Ａ１〜Ａｋ
に印加する。この表示データパルスＤＰ１〜ＤＰｋ各々
の印加タイミングに同期して走査パルス（選択消去パル
ス）ＳＰを行電極Ｙ１〜Ｙｊへ順次印加して行く。この
際、係る表示データパルスＤＰ及び走査パルスＳＰが各
々列電極及び行電極に同時に印加された放電セル（消灯
画素、消灯セル）にのみ放電が生じ上記一斉リセット期
間にて形成された壁電荷が消去される。一方、走査パル
スＳＰが印加されたものの表示データパルスＤＰが印加
されない放電セル（点灯画素、点灯セル）では上記の如
き放電は生じないので上記一斉リセット期間にて形成さ
れた壁電荷はそのまま残留する。このように各放電セル
の壁電荷は、表示データに応じて選択的に消去され、点
灯画素及び消灯画素が選択される（アドレス期間）。Next, display data pulses DP1 to DPk corresponding to the display data of each row are sequentially applied to the column electrodes A1 to Ak.
Is applied. The scanning pulse (selection erasing pulse) SP is sequentially applied to the row electrodes Y1 to Yj in synchronization with the application timing of each of the display data pulses DP1 to DPk. At this time, discharge occurs only in discharge cells (light-off pixels, light-off cells) to which the display data pulse DP and the scan pulse SP are simultaneously applied to the column electrode and the row electrode, respectively, and the wall charges formed during the above-mentioned simultaneous reset period are generated. Will be erased. On the other hand, in the discharge cells (illuminated pixels and illuminated cells) to which the scan pulse SP is applied but the display data pulse DP is not applied, the above-described discharge does not occur, so that the wall charges formed during the simultaneous reset period remain as they are. . As described above, the wall charge of each discharge cell is selectively erased according to the display data, and the lit pixel and the unlit pixel are selected (address period).
【０００６】次に、正極性の放電維持パルスＩＰｘを行
電極Ｘ１〜Ｘｊの各々に印加すると共に放電維持パルス
ＩＰｘの印加タイミングとはずれたタイミングにて正極
性の放電維持パルスＩＰｙを行電極Ｙ１〜Ｙｊの各々に
印加する。このように放電維持パルスＩＰｘ、ＩＰｙが
交互に行電極対に印加され、壁電荷が残留している放電
セル（点灯画素）は放電発光を繰り返す一方壁電荷が消
滅した放電セル（消灯画素）は放電発光しない（維持放
電期間）。次に、全ての行電極Ｙ１〜Ｙｊに一斉に消去
パルスＥＰを印加して全放電セルの壁電荷を消去する
（壁電荷消去期間）。Next, a positive sustaining pulse IPx is applied to each of the row electrodes X1 to Xj, and a positive sustaining pulse IPy is applied to the row electrodes Y1 to Y4 at a timing different from the application timing of the sustaining pulse IPx. Yj. As described above, the discharge sustaining pulses IPx and IPy are alternately applied to the row electrode pairs, and the discharge cells (lighting pixels) in which the wall charges remain repeat discharge emission while the discharge cells (light-out pixels) in which the wall charges have disappeared. No discharge light emission (sustain discharge period). Next, the erase pulse EP is applied to all the row electrodes Y1 to Yj at the same time to erase the wall charges of all the discharge cells (wall charge erase period).
【０００７】以上のように、一斉リセット期間、アドレ
ス期間、維持放電期間、壁電荷消去期間を１つの表示サ
イクル（１サブフレーム）として、これを繰り返し行う
ことにより、画像表示が行われる。As described above, the image display is performed by repeatedly performing the simultaneous reset period, the address period, the sustain discharge period, and the wall charge erasing period as one display cycle (one subframe).
【０００８】[0008]
【発明が解決しようとする課題】上記のように、選択消
去アドレス法を用いた場合、各サブフレームの始めに全
放電セルに対してリセット放電を生じさせ壁電荷を蓄積
するリセット期間を設ける必要がある。例えば、８ビッ
トの表示データの場合、最低８回のリセット放電が必要
となる。このリセット放電は比較的に強い放電であり、
また、階調表示に直接関係ない放電であるためにコント
ラストを低下させる原因となっていた。本発明は、上述
の事情に鑑みてなされたものであり、コントラストを向
上させたプラズマディスプレイパネルの駆動方法を提供
することを目的とする。As described above, when the selective erase addressing method is used, it is necessary to provide a reset period for generating a reset discharge in all the discharge cells at the beginning of each subframe and accumulating wall charges. There is. For example, in the case of 8-bit display data, at least eight reset discharges are required. This reset discharge is a relatively strong discharge,
Further, since the discharge is not directly related to the gradation display, it causes a decrease in contrast. The present invention has been made in view of the above circumstances, and has as its object to provide a method of driving a plasma display panel with improved contrast.
【０００９】[0009]
【課題を解決するための手段】請求項１記載の発明は、
１フレームの表示期間を複数のサブフレームに分割し、
各サブフレームを画素データに応じて走査ライン毎に発
光画素及び非発光画素を選択するアドレス期間と発光画
素を各サブフレームの重み付けに応じた回数だけ発光さ
せる維持放電期間とで構成して階調表示を行うプラズマ
ディスプレイパネルの駆動方法であって、サブフレーム
を複数個連続して配置してサブフレーム群とし、サブフ
レーム群において最初のサブフレームのみアドレス期間
に先だって全画素を初期化するリセット期間を設けたこ
とを特徴とする。According to the first aspect of the present invention,
The display period of one frame is divided into a plurality of sub-frames,
Each sub-frame is composed of an address period for selecting a light-emitting pixel and a non-light-emitting pixel for each scanning line according to pixel data, and a sustain discharge period for causing the light-emitting pixel to emit light the number of times according to the weight of each sub-frame. A method of driving a plasma display panel for performing display, wherein a plurality of sub-frames are continuously arranged to form a sub-frame group, and a reset period in which all pixels are initialized prior to an address period only in a first sub-frame in the sub-frame group. Is provided.
【００１０】請求項２記載の発明は、請求項１記載のプ
ラズマディスプレイパネルの駆動方法において、リセッ
ト期間において、全画素に一旦壁電荷を形成し、前記サ
ブフレーム群内のいずれか１のアドレス期間においての
み前記画素データに応じて各画素の壁電荷を選択的に消
去することを特徴とする。According to a second aspect of the present invention, in the method of driving the plasma display panel according to the first aspect, during the reset period, wall charges are once formed in all the pixels, and any one of the address periods in the subframe group is set. And selectively erases wall charges of each pixel according to the pixel data.
【００１１】請求項３記載の発明は、請求項１記載のプ
ラズマディスプレイパネルの駆動方法であって、サブフ
レーム群内のリセット期間において全画素に一旦壁電荷
を形成した後全画素の壁電荷を消去し、サブフレーム群
内の各アドレス期間において画素データに応じて各画素
の壁電荷を選択的に形成し、サブフレーム群内の各維持
放電期間の直後に発光画素の壁電荷を消去する全面消去
期間を設けたことを特徴とする。According to a third aspect of the present invention, there is provided the driving method of the plasma display panel according to the first aspect, wherein the wall charges are once formed on all the pixels during the reset period in the subframe group, and then the wall charges of all the pixels are reduced. Erasing, selectively forming wall charges of each pixel in accordance with pixel data in each address period in the subframe group, and erasing wall charges of luminescent pixels immediately after each sustain discharge period in the subframe group. An erasing period is provided.
【００１２】請求項４記載の発明は、請求項１乃至３の
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、サブフレーム群内の最初のサブフレーム
は、重み付けが小さいサブフレームからなり、最初のサ
ブフレームの続くサブフレームは、重み付けが大きいサ
ブフレームからなることを特徴とする。According to a fourth aspect of the present invention, in the method of driving a plasma display panel according to any one of the first to third aspects, the first sub-frame in the sub-frame group comprises a sub-frame having a small weight. , A subframe subsequent to the first subframe is composed of subframes having a large weight.
【００１３】請求項５記載の発明は、請求項１乃至３の
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、サブフレーム群内の所定の少なくとも２つ
のサブフレームは、重み付けの大きいサブフレームを分
割した少なくとも２つの分割サブフレームを含むことを
特徴とする。According to a fifth aspect of the present invention, there is provided the method of driving a plasma display panel according to any one of the first to third aspects, wherein at least two predetermined sub-frames in the sub-frame group have a large weight. It is characterized by including at least two divided subframes obtained by dividing a frame.
【００１４】請求項６記載の発明は、請求項１乃至３の
いずれかに記載のプラズマディスプレイパネルの駆動方
法において、ブロック内の所定の少なくとも２つのサブ
フレームは、重み付けの大きいサブフレームを分割した
少なくとも２つの分割サブフレームを含むことを特徴と
する。According to a sixth aspect of the present invention, in the method of driving a plasma display panel according to any one of the first to third aspects, at least two predetermined sub-frames in a block are divided into sub-frames having a large weight. It is characterized by including at least two divided subframes.
【００１５】請求項７記載の発明は、請求項１乃至４の
いずれかに記載のプラズマディスプレイパネルの駆動方
法であって、画素データをｎビットとし、１フレームの
表示期間をｎ個のサブフレームに分割し、サブフレーム
群を、維持放電期間の発光回数がＬ・２k の第１サブフ
レームとＬ・（２m −２k ）の第２サブフレームとをこ
の順に配置したものとし、輝度レベルが２m 未満のとき
第１サブフレームのみを選択的に点灯状態とし、輝度レ
ベルが２m 以上のとき第１及び第２のサブフレームの両
方を点灯状態とすることを特徴とする。According to a seventh aspect of the present invention, there is provided the plasma display panel driving method according to any one of the first to fourth aspects, wherein the pixel data is n bits, and the display period of one frame is n subframes. And the sub-frame group is such that a first sub-frame of L · 2 k and a second sub-frame of L · (2 m −2 k ) in the sustain discharge period are arranged in this order, and the luminance is When the level is less than 2 m, only the first sub-frame is selectively turned on, and when the luminance level is 2 m or more, both the first and second sub-frames are turned on.
【００１６】[0016]
【作用】１フレームの表示期間を複数のサブフレームに
分割し、各サブフレームを画素データに応じて走査ライ
ン毎に発光画素及び非発光画素を選択するアドレス期間
と発光画素を各サブフレームの重み付けに応じた回数だ
け発光させる維持放電期間とで構成して階調表示を行う
プラズマディスプレイパネルの駆動方法であって、サブ
フレームを複数個連続して配置してサブフレーム群と
し、サブフレーム群において最初のサブフレームのみア
ドレス期間に先だって全画素を初期化するリセット期間
を設けたことにより、１回のリセット放電で少なくとも
２回のアドレス動作を行い、リセット放電の回数を低減
することができる。The display period of one frame is divided into a plurality of sub-frames, and each sub-frame is divided into an address period for selecting a light-emitting pixel and a non-light-emitting pixel for each scanning line according to pixel data, and a light-emitting pixel is weighted for each sub-frame. And a sustain discharge period that emits light only a number of times in accordance with a method for driving a plasma display panel that performs gradation display by forming a plurality of sub-frames in succession as a sub-frame group. By providing a reset period in which all pixels are initialized prior to the address period only in the first subframe, at least two address operations can be performed by one reset discharge, and the number of reset discharges can be reduced.
【００１７】画素データをｎビットとし、１フレームの
表示期間をｎ個のサブフレームに分割し、サブフレーム
群を、維持放電期間の発光回数がＬ・２k の第１サブフ
レームとＬ・（２m −２k ）の第２サブフレームとをこ
の順に配置したものとし、輝度レベルが２m 未満のとき
第１サブフレームのみを選択的に点灯状態とし、輝度レ
ベルが２m 以上のとき第１及び第２のサブフレームの両
方を点灯状態とすることにより、高輝度部のビット数を
減らし、１回のリセット放電により少なくとも２回のア
ドレス動作（選択動作）が可能となる。The display period of one frame is divided into n sub-frames with n bits of pixel data, and the sub-frame group is divided into a first sub-frame having a light emission frequency of L · 2 k during a sustain discharge period and L · ( 2 m −2 k ) and the second sub-frame are arranged in this order. When the luminance level is less than 2 m, only the first sub-frame is selectively turned on, and when the luminance level is 2 m or more, the second sub-frame is turned on. By turning on both the first and second sub-frames, the number of bits in the high-luminance portion is reduced, and at least two address operations (selection operations) can be performed by one reset discharge.
【００１８】[0018]
【発明の実施の形態】図１は、本発明の各実施形態によ
るプラズマディスプレイパネルの駆動方法で駆動される
３電極構造の反射型ＡＣＰＤＰの構造図であり、図に基
づいて説明する。図に示されるように放電空間７を介し
て対向配置された一対のガラス基板１、２の表示面側の
ガラス基板１の内面に互いに平行に隣接配置された一対
の行電極（維持電極）Ｘ、Ｙ、行電極Ｘ、Ｙを覆う壁電
荷形成用の誘電体層５、誘電体層５を覆うＭｇＯからな
る保護層６がそれぞれ設けられている。尚、行電極Ｘ、
Ｙは、それぞれ幅の広い帯状の透明導電膜からなる透明
電極４とその導電性を補うために積層された幅の狭い帯
状の金属膜からなるバス電極（金属電極）３とから構成
されている。FIG. 1 is a structural diagram of a three-electrode reflective ACDPP driven by a method of driving a plasma display panel according to each embodiment of the present invention, and will be described with reference to the drawings. As shown in the figure, a pair of row electrodes (sustain electrodes) X arranged adjacent to each other on the inner surface of the glass substrate 1 on the display surface side of the pair of glass substrates 1 and 2 opposed to each other via the discharge space 7. , Y, a row charge forming dielectric layer 5 covering the row electrodes X, Y, and a protective layer 6 of MgO covering the dielectric layer 5 are provided. Note that the row electrodes X,
Y is composed of a transparent electrode 4 composed of a wide band-shaped transparent conductive film and a bus electrode (metal electrode) 3 composed of a narrow band-shaped metal film laminated to supplement the conductivity. .
【００１９】一方、背面側のガラス基板２の内面上に行
電極Ｘ、Ｙと交差する方向に設けられ、放電空間７を区
画する障壁１０、各障壁１０間のガラス基板２上に行電
極Ｘ、Ｙと交差する方向に配列された列電極（アドレス
電極）Ａ及び各列電極、障壁１０の側面を覆う所定の発
光色の蛍光体層８がそれぞれ設けられている。そして、
放電空間７にはネオンに少量のキセノンを混合した放電
ガスが封入されている。上記の列電極及び行電極対の各
交点において放電セル（画素）が形成される。On the other hand, barriers 10 are provided on the inner surface of the glass substrate 2 on the back side in a direction intersecting with the row electrodes X and Y to partition the discharge space 7, and the row electrodes X are provided on the glass substrate 2 between the barriers 10. , Y, and column electrodes (address electrodes) A arranged in a direction intersecting with each other, and a phosphor layer 8 of a predetermined emission color that covers each column electrode and the side surface of the barrier 10 are provided. And
The discharge space 7 is filled with a discharge gas in which a small amount of xenon is mixed with neon. A discharge cell (pixel) is formed at each intersection of the above-mentioned column electrode and row electrode pair.
【００２０】図２は、本発明の第１の実施形態の駆動方
法にてパネル駆動を行う駆動装置の構成を示す図であ
る。Ａ／Ｄ変換器１２は、入力された映像信号を制御回
路１３から供給されるクロック信号に応じてサンプリン
グすることにより、１画素に対応したｎビット（ｎは整
数で２≦ｎ）の画素データ（表示データ）Ｄを得、これ
を順次ビット数低減回路１４に供給する。輝度レベル検
出回路１９は、Ａ／Ｄ変換器１２から供給される画素デ
ータの輝度レベルを検出して輝度レベル検出信号を制御
回路１３に供給する。例えば、画素データが５ビットの
場合、画素データが輝度レベル０〜１５の範囲内かまた
は輝度レベル１６〜３１内かを検出して輝度レベル検出
信号を制御回路１３に供給する。FIG. 2 is a diagram showing a configuration of a driving device for driving a panel by the driving method according to the first embodiment of the present invention. The A / D converter 12 samples the input video signal in accordance with the clock signal supplied from the control circuit 13, thereby obtaining n-bit (n is an integer and 2 ≦ n) pixel data corresponding to one pixel. (Display data) D is obtained and supplied to the bit number reduction circuit 14 sequentially. The luminance level detection circuit 19 detects the luminance level of the pixel data supplied from the A / D converter 12 and supplies a luminance level detection signal to the control circuit 13. For example, when the pixel data is 5 bits, the control circuit 13 detects whether the pixel data is within the range of luminance levels 0 to 15 or within the luminance levels 16 to 31 and supplies a luminance level detection signal to the control circuit 13.
【００２１】制御回路１３は、輝度レベル検出回路１９
から供給される輝度レベル検出信号に応答してビット数
低減を制御する制御信号、変換画素データＨＤの生成を
制御する選択信号を発生して、これらをビット数低減回
路１４、画像データ処理回路１５に供給する。ビット数
低減回路１４は、制御回路１３から供給される制御信号
に応じてｎビットの画素データＤをｎ−ｉビット（ｉは
整数で１＜ｉ＜ｎ）のビット数変換画素データＢＤに変
換してビット数を低減する。例えば、画素データが５ビ
ットの場合、輝度レベル０〜１５では最上位ビットを除
く下位４ビットを抽出し（図４参照）、また輝度レベル
１６〜３１では、最下位ビットを除く上位４ビットを抽
出して（図５参照）、５ビットのデータを４ビットのデ
ータに変換し、これをビット数変換画素データＢＤとし
て出力している。The control circuit 13 includes a luminance level detection circuit 19
A control signal for controlling the reduction of the number of bits and a selection signal for controlling the generation of the converted pixel data HD are generated in response to the luminance level detection signal supplied from the CPU. To supply. The bit number reduction circuit 14 converts the n-bit pixel data D into ni-bit (i is an integer and 1 <i <n) bit number conversion pixel data BD according to a control signal supplied from the control circuit 13. To reduce the number of bits. For example, when the pixel data is 5 bits, the lower 4 bits excluding the most significant bit are extracted at the luminance levels 0 to 15 (see FIG. 4), and the upper 4 bits excluding the least significant bit are extracted at the luminance levels 16 to 31. Extraction (see FIG. 5) converts 5-bit data into 4-bit data, and outputs this as bit-number converted pixel data BD.
【００２２】画像データ処理回路１５は、制御回路１３
から供給されるクロック信号、選択信号に応じてデータ
処理を行うデータ変換回路から構成される。画像データ
処理回路１５は、ビット数変換画素データＢＤを後述す
るようにデータ変換して変換画素データＨＤを生成し、
これをフレームメモリ１６に供給する。フレームメモリ
１６は、制御回路１３から供給される書き込み制御信号
に応じて画像データ処理回路１５から出力される画素デ
ータを順次書込む。さらにフレームメモリ１６は、書込
まれた画素データを制御回路１３から供給される読み出
し制御信号に応じて読み出し、これを列電極ドライバ１
７に供給する。ここで、フレームメモリ１６から、サブ
フレームの表示順に従って各サブフレームに対応するビ
ットデータが順次読み出される。The image data processing circuit 15 includes a control circuit 13
And a data conversion circuit that performs data processing in accordance with a selection signal and a clock signal supplied from the CPU. The image data processing circuit 15 converts the bit number-converted pixel data BD into data as described later to generate converted pixel data HD.
This is supplied to the frame memory 16. The frame memory 16 sequentially writes pixel data output from the image data processing circuit 15 in response to a write control signal supplied from the control circuit 13. Further, the frame memory 16 reads the written pixel data in accordance with a read control signal supplied from the control circuit 13, and reads the read pixel data from the column electrode driver 1.
7 Here, bit data corresponding to each sub-frame is sequentially read from the frame memory 16 in accordance with the display order of the sub-frames.
【００２３】制御回路１３は、入力される水平及び垂直
同期信号に応じてリセットタイミング信号、走査タイミ
ング信号、維持タイミング信号、消去タイミング信号を
発生し、リセットタイミング信号、走査タイミング信
号、維持タイミング信号、消去タイミング信号を行電極
ドライバ１８ａ（Ｘ電極ドライバ）に、またリセットタ
イミング信号、維持タイミング信号を行電極ドライバ１
８ｂ（Ｙ電極ドライバ）に供給する。行電極ドライバ１
８ａ（Ｘ電極ドライバ）は、上記各種のタイミング信号
に応じて、全放電セルの壁電荷量を一斉に初期化するた
めのリセットパルスＲＰｘ、画素データに応じて壁電荷
を選択的に消去し点灯画素（セル）及び消灯画素（セ
ル）を選択するための走査パルス（選択消去パルス）Ｓ
Ｐ、点灯画素及び消灯画素を維持する（即ち、放電発光
状態を維持する）ための維持パルスＩＰｘ、全放電セル
の壁電荷を消去するための消去パルスＥＰを発生し、こ
れらを行電極Ｘ１〜Ｘｊに供給する。この際、走査パル
スは、行電極Ｘ１から行電極Ｘｊへと順次走査にて印加
されて行く。The control circuit 13 generates a reset timing signal, a scan timing signal, a sustain timing signal, and an erase timing signal in accordance with the input horizontal and vertical synchronization signals, and generates a reset timing signal, a scan timing signal, a sustain timing signal, The erase timing signal is sent to the row electrode driver 18a (X electrode driver), and the reset timing signal and the sustain timing signal are sent to the row electrode driver 1a.
8b (Y electrode driver). Row electrode driver 1
8a (X-electrode driver) selectively resets the wall charges according to the various timing signals, resets the reset signal RPx for simultaneously resetting the wall charges of all the discharge cells, and erases the wall charges according to the pixel data to light up. A scanning pulse (selection erasing pulse) S for selecting a pixel (cell) and a light-off pixel (cell)
P, a sustaining pulse IPx for maintaining the lit pixel and the unlit pixel (that is, maintaining a discharge light emitting state), and an erasing pulse EP for erasing wall charges of all the discharge cells are generated. Xj. At this time, the scanning pulse is sequentially applied by scanning from the row electrode X1 to the row electrode Xj.
【００２４】行電極ドライバ１８ｂ（Ｙ電極ドライバ）
は、上記各種のタイミング信号に応じて、全放電セルの
壁電荷量を一斉に初期化するためのリセットパルスＲＰ
ｙ、点灯画素及び消灯画素を維持する（即ち、放電発光
状態を維持する）ための維持パルスＩＰｙをＹ電極Ｙ１
〜Ｙｊに供給する。この際、Ｙ電極Ｙ１〜Ｙ２ｎには同
一タイミングでリセットパルスＲＰｙ、維持パルスＩＰ
ｙがそれぞれ印加される。列電極ドライバ１７は、上記
フレームメモリ１６から順次供給される各サブフレーム
に対応するビットデータ（画素駆動データ）の論理値
「１」及び「０」に対応した電圧値を有する表示データ
パルスＤＰを発生してＰＤＰ１１の列電極Ａ１〜Ａｋに
供給する。Row electrode driver 18b (Y electrode driver)
Is a reset pulse RP for simultaneously initializing the wall charges of all the discharge cells in response to the various timing signals.
y, a sustaining pulse IPy for maintaining the lit pixel and the unlit pixel (that is, maintaining the discharge light emitting state) is applied to the Y electrode Y1.
To Yj. At this time, the reset pulse RPy and the sustain pulse IP are applied to the Y electrodes Y1 to Y2n at the same timing.
y is applied respectively. The column electrode driver 17 generates a display data pulse DP having voltage values corresponding to logical values “1” and “0” of bit data (pixel driving data) corresponding to each sub-frame sequentially supplied from the frame memory 16. It is generated and supplied to the column electrodes A1 to Ak of the PDP 11.
【００２５】図３は、上述の画像データ処理回路１５の
内部構成を示す図である。図において、第１変換回路４
１は、ビット数低減回路１４から供給される例えば４ビ
ットのビット数変換画素データＢＤを図４に示す如き第
１変換テーブルに基づいて５ビットの画素データに変換
し、これを変換画素データＡとしてセレクタ４３に供給
する。一方、第２変換回路４２は、ビット数低減回路１
４から供給される例えば４ビットのビット数変換画素デ
ータＢＤを図５に示す如き第２変換テーブルに基づいて
５ビットの画素データに変換し、これを変換画素データ
Ｂとしてセレクタ４３に供給する。FIG. 3 is a diagram showing the internal configuration of the image data processing circuit 15 described above. In the figure, a first conversion circuit 4
1 converts, for example, 4-bit bit number conversion pixel data BD supplied from the bit number reduction circuit 14 into 5-bit pixel data based on a first conversion table as shown in FIG. To the selector 43. On the other hand, the second conversion circuit 42 is the bit number reduction circuit 1
For example, 4-bit bit number conversion pixel data BD supplied from 4 is converted into 5-bit pixel data based on a second conversion table as shown in FIG. 5 and supplied to the selector 43 as converted pixel data B.
【００２６】セレクタ４３は、上記変換画素データＡ、
変換画素データＢを制御回路１３から供給される選択信
号に応じた変換画素データを選択し、これを変換画素デ
ータＨＤとして出力する。即ち、セレクタ４３は、画素
データＤが輝度レベル０〜１５では変換画素データＡを
選択し、また輝度レベル１６〜３１では、変換画素デー
タＢを選択して出力する。図４及び図５の変換画素デー
タＡ、Ｂの各ビットの論理値「０」は、非選択（消去、
消灯）、論理値「１」は、選択（非消去、点灯）を示す
ものであり、１フレームの表示期間内の各サブフレーム
の構成は、図６に示すようになる。The selector 43 outputs the converted pixel data A,
The conversion pixel data B is selected as conversion pixel data corresponding to the selection signal supplied from the control circuit 13, and is output as conversion pixel data HD. That is, the selector 43 selects the converted pixel data A when the pixel data D has the luminance levels 0 to 15, and selects and outputs the converted pixel data B when the pixel data D has the luminance levels 16 to 31. The logical value “0” of each bit of the converted pixel data A and B in FIGS. 4 and 5 is not selected (erased,
OFF), and the logical value "1" indicates selection (non-erasing, lighting), and the configuration of each subframe within the display period of one frame is as shown in FIG.
【００２７】すなわち、画素データを５ビットとし、図
６に示すように１フレームの表示期間を、輝度比が２0
＝１，２1 ＝２，２2 ＝４，２3 ＝８，２4 −２0 ＝１
５の５個のサブフレームＳＦ０〜ＳＦ４に分割し、発光
回数がＬ・２k ＝１・２0 ＝１（Ｌ＝１，ｋ＝０）のサ
ブフレームＳＦ０と発光回数がＬ・（２m −２k ）＝１
・（２4 −２0 ）＝１５（Ｌ＝１，ｋ＝０，ｍ＝４）の
サブフレームＳＦ４とを連続して配置してサブフレーム
群としている。そして、図４に示すように輝度レベルが
２m ＝１６（ｍ＝４）未満では、ＳＦ０のみが選択的に
点灯状態となり、図５に示すように輝度レベルが２m ＝
１６（ｍ＝４）以上ではＳＦ０及びＳＦ４の両方が点灯
状態となる。尚、ｋ、ｍ、ｎ、Ｌは、整数で、０≦ｋ＜
ｍ＜ｎ、Ｌ≦ｌである。このように、画素データが５ビ
ットの場合、輝度レベル０〜１５では下位４ビットを用
い（図４参照）、また輝度レベル１６〜３１では、上位
４ビットを用いることにより（図５参照）、輝度レベル
１と輝度レベル１６は同時に点灯しないのでサブフレー
ムＳＦ０とサブフレームＳＦ４を隣接配置し、１ブロッ
クにまとめている。即ち、輝度レベル０〜１５の放電セ
ルでは、サブフレームＳＦ４が必ず消灯状態となり、輝
度レベル１６〜３１の放電セルでは、サブフレームＳＦ
０とサブフレームＳＦ４が必ず点灯状態となる。[0027] That is, the pixel data is 5 bits, the display period of one frame as shown in FIG. 6, the luminance ratio of 2 0
= 1,2 1 = 2,2 2 = 4, 2 3 = 8, 2 4 -2 0 = 1
5 are divided into five subframes SF0 to SF4, and the number of light emission is L · 2 k = 1 · 2 0 = 1 (L = 1, k = 0), and the number of light emission is L · (2 m −2 k ) = 1
- it is a (2 4 -2 0) = 15 (L = 1, k = 0, m = 4) sub-frames SF4 and the sub-frame group are arranged continuously in. Then, it is less than the luminance level is 2 m = 16 as shown in FIG. 4 (m = 4), only SF0 is selectively turned on in, the luminance level as shown in FIG. 5 2 m =
At 16 (m = 4) or more, both SF0 and SF4 are turned on. Note that k, m, n, and L are integers, and 0 ≦ k <
m <n and L ≦ l. As described above, when the pixel data is 5 bits, the lower 4 bits are used for luminance levels 0 to 15 (see FIG. 4), and the upper 4 bits are used for luminance levels 16 to 31 (see FIG. 5). Since the luminance level 1 and the luminance level 16 are not turned on at the same time, the sub-frame SF0 and the sub-frame SF4 are arranged adjacent to each other and are combined into one block. That is, in the discharge cells of the luminance levels 0 to 15, the subframe SF4 is always turned off, and in the discharge cells of the luminance levels 16 to 31, the subframe SF4 is turned off.
0 and the sub-frame SF4 are always turned on.
【００２８】このブロックの最初のサブフレームＳＦ０
は、行電極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを
印加して全放電セルにリセット放電を生じさせ一旦壁電
荷を形成するリセット期間と表示データに対応した表示
データパルスＤＰを列電極Ａに印加すると共にこの表示
データパルスＤＰの印加タイミングに同期して走査パル
ス（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表
示データに応じて各放電セルの壁電荷を選択的に消去し
て点灯セルと消灯セルを選択するアドレス期間と放電維
持パルスＩＰｘ、ＩＰｙを交互に行電極対Ｘ、Ｙに印加
し、点灯セルと消灯セルを維持する維持放電期間とで構
成し、最初のサブフレームＳＦ０に続くサブフレームＳ
Ｆ４を、アドレス期間と維持放電期間と全放電セルの壁
電荷を一斉に消去する壁電荷消去期間とで構成している
（図７参照）。The first subframe SF0 of this block
Applies a reset pulse RPx, RPy to the row electrode pair X, Y to generate a reset discharge in all the discharge cells and temporarily forms a wall charge, and a display data pulse DP corresponding to the display data to the column electrode A. The scan pulse (selection erasure pulse) SP is sequentially applied to the row electrodes Y in synchronization with the application timing of the display data pulse DP, and the wall charges of each discharge cell are selectively erased according to the display data. The first sub-frame is composed of an address period for selecting a lighted cell and a light-off cell, and a sustaining discharge period in which discharge sustaining pulses IPx and IPy are alternately applied to a pair of row electrodes X and Y to maintain a lighted cell and a light-off cell. Subframe S following SF0
F4 includes an address period, a sustain discharge period, and a wall charge erasing period for simultaneously erasing wall charges of all discharge cells (see FIG. 7).
【００２９】この際、各サブフレームＳＦ０〜ＳＦ４で
は、例えば、順に１回、２回、４回、８回、１５回の維
持放電発光が行われる。このように、１ブロック内の最
初のサブフレームＳＦ０に続くサブフレームＳＦ４のア
ドレス期間で選択動作（点灯セル、消灯セルの選択動
作）が行われる放電セルは、必ず最初のサブフレームＳ
Ｆ０のアドレス期間で選択（非消去）されて維持放電期
間で点灯状態となっている。この最初のサブフレームＳ
Ｆ０のアドレス期間で選択（非消去）された放電セルに
は、維持放電期間が終了した時点で壁電荷が残留してお
り、この残留壁電荷を用いて１ブロック内の最初のサブ
フレームＳＦ０に続くサブフレームＳＦ４のアドレス期
間で選択動作を行うことができる。In this case, in each of the sub-frames SF0 to SF4, for example, once, twice, four times, eight times, and fifteen times of sustain discharge light emission are sequentially performed. As described above, the discharge cell in which the selection operation (the selection operation of the light-on cell and the light-off cell) is performed in the address period of the sub-frame SF4 following the first sub-frame SF0 in one block is always performed in the first sub-frame S0.
It is selected (non-erased) in the address period of F0 and is in the lighting state in the sustain discharge period. This first subframe S
In the discharge cells selected (non-erased) in the address period of F0, wall charges remain at the end of the sustain discharge period, and the remaining wall charges are used to generate the first subframe SF0 in one block. The selection operation can be performed in the address period of the subsequent subframe SF4.
【００３０】尚、ブロック化されていない各サブフレー
ムＳＦ１、ＳＦ２、ＳＦ３は、リセット期間、アドレス
期間、維持放電期間、壁電荷消去期間から構成されてい
る。上記のように、表示データが５ビット、５サブフレ
ームで高輝度部を４ビットにした場合、リセット放電の
回数は４回となる。このように、高輝度部のビット数を
減らすと共に少なくとも２つのサブフレームでリセット
期間を共用する（即ち、１回のリセット放電で少なくと
も２回の選択動作を行う）ことにより、ビット数減少に
よる階調劣化が目立ち易い低輝度部ではビット数を減ら
さずにリセット放電の回数を低減できる。尚、高輝度部
では、ビット数が減るが階調劣化は目立ち難い。Each of the non-blocked sub-frames SF1, SF2, SF3 includes a reset period, an address period, a sustain discharge period, and a wall charge erase period. As described above, when the display data is 5 bits and the high luminance portion is 4 bits in 5 subframes, the number of reset discharges is 4 times. As described above, by reducing the number of bits in the high-luminance portion and sharing the reset period in at least two subframes (ie, performing at least two selection operations with one reset discharge), the number of bits due to the reduction in the number of bits is reduced. The number of reset discharges can be reduced without reducing the number of bits in a low-brightness portion where tone deterioration is conspicuous. In the high-luminance area, the number of bits is reduced, but gradation deterioration is not conspicuous.
【００３１】図８は、本発明の第２の実施形態の駆動方
法に依る、８ビットの表示データを用いて２５６階調表
示する場合の１フレーム内の各サブフレーム構成図であ
る。表示データが８ビットの場合、１フレームの表示期
間を、輝度比が２0 ＝１，２1 ＝２，２2 ＝４，２3 ＝
８，２4 ＝１６，２5 ＝３２，（２6 −２0 ）＝６３，
（２7 −２1 ）＝１２６の８個のサブフレームＳＦ０〜
ＳＦ７に分割し、発光回数がＬ・２k ＝１・２0 ＝１
（Ｌ＝１，ｋ＝０）のサブフレームＳＦ０と発光回数が
Ｌ・（２m −２k ）＝１・（２6 −２0 ）＝６３（Ｌ＝
１，ｋ＝０，ｍ＝６）のサブフレームＳＦ６とを連続し
て配置してサブフレーム群とし、また、発光回数がＬ・
２k ＝１・２1 ＝１（Ｌ＝１，ｋ＝１）のサブフレーム
ＳＦ１と発光回数がＬ・（２m −２k ）＝１・（２7 −
２1 ）＝６３（Ｌ＝１，ｋ＝１，ｍ＝７）のサブフレー
ムＳＦ７とを連続して配置してサブフレーム群としてい
る。そして、輝度レベルが２m ＝６４（ｍ＝６）未満で
は、ＳＦ０及びＳＦ１が選択的に点灯状態となり、輝度
レベルが２m ＝６４（ｍ＝６）以上ではＳＦ０及びＳＦ
６の両方が点灯状態となる。また、輝度レベルが６４以
上で２m ＝１２８（ｍ＝７）未満では、ＳＦ１が選択的
に点灯状態となり、輝度レベルが１２８以上ではＳＦ１
及びＳＦ７の両方が点灯状態となる。このように、重み
付けの小さい順にＳＦ０、ＳＦ１、ＳＦ２、……、ＳＦ
７なる８個のサブフレームに分割する一方、輝度レベル
（階調）０〜６３の範囲では、下位６ビットを用い、輝
度レベル（階調）６４〜１２７の範囲では、最上位ビッ
ト及び最下位ビットを除いた６ビットを用い、輝度レベ
ル（階調）１２８〜２５５の範囲では、下位２ビットを
除いた上位６ビットを用いる。即ち、データ値（輝度レ
ベル）が桁上がりする毎に下位ビットを１ビットずつ減
らすようにして高輝度部のビット数を減らしている。FIG. 8 is a diagram showing the configuration of each sub-frame in one frame when displaying 256 gradations using 8-bit display data according to the driving method of the second embodiment of the present invention. When the display data is 8 bits, the display period of one frame is determined by setting the luminance ratio to 2 0 = 1, 2 1 = 2, 2 2 = 4, 2 3 =
8,2 4 = 16,2 5 = 32, (2 6 -2 0) = 63,
(2 7 - 21) = 126 8 subframes SF0~ of
Divided into SF7 and the number of times of light emission is L · 2 k = 1 · 2 0 = 1
(L = 1, k = 0 ) sub-frame SF0 and the number of light emissions is L · (2 m -2 k) = 1 · (2 6 -2 0) = 63 (L =
1, k = 0, m = 6) and the subframe SF6 are continuously arranged to form a subframe group.
The subframe SF1 of 2 k = 1 · 2 1 = 1 (L = 1, k = 1) and the number of times of light emission are L · (2 m −2 k ) = 1 · (2 7 −
2 1 ) = 63 (L = 1, k = 1, m = 7) and the subframe SF7 are continuously arranged to form a subframe group. When the luminance level is less than 2 m = 64 (m = 6), SF0 and SF1 are selectively turned on. When the luminance level is 2 m = 64 (m = 6) or more, SF0 and SF1 are turned on.
6 are both turned on. When the luminance level is 64 or more and less than 2 m = 128 (m = 7), SF1 is selectively turned on. When the luminance level is 128 or more, SF1 is turned on.
And SF7 are both turned on. In this way, SF0, SF1, SF2,.
7 are divided into eight sub-frames, while the lower 6 bits are used in the range of luminance levels (gradations) 0 to 63, and the most significant bits and least significant bits are set in the range of luminance levels (gradations) 64 to 127. Six bits excluding bits are used, and in the range of luminance level (gradation) 128 to 255, upper six bits excluding lower two bits are used. That is, the number of bits in the high-luminance portion is reduced by reducing the lower-order bit by one each time the data value (luminance level) carries.
【００３２】このとき、輝度レベル１と輝度レベル６
４、輝度レベル２と輝度レベル１２８は、それぞれ同時
に点灯しないので、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７を
それぞれ隣接配置させて１ブロックにまとめている。各
ブロックの最初のサブフレームＳＦ０、ＳＦ１は、行電
極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを印加して
全放電セルにリセット放電を生じさせ一旦壁電荷を形成
するリセット期間と表示データに対応した表示データパ
ルスＤＰを列電極Ａに印加すると共にこの表示データパ
ルスＤＰ各々の印加タイミングに同期して走査パルス
（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表示
データに応じて各放電セルの壁電荷を選択的に消去して
点灯セルと消灯セルを選択するアドレス期間と放電維持
パルスを交互に行電極対Ｘ、Ｙに印加して点灯セルと消
灯セルを維持する維持放電期間とで構成し、最初のサブ
フレームＳＦ０、ＳＦ１に続くサブフレームＳＦ６、Ｓ
Ｆ７を、アドレス期間と維持放電期間と壁電荷を消去す
る壁電荷消去期間とで構成している。At this time, luminance level 1 and luminance level 6
4. Since the luminance level 2 and the luminance level 128 do not light at the same time, SF0 and SF6 and SF1 and SF7 are arranged adjacent to each other and are combined into one block. The first sub-frames SF0 and SF1 of each block correspond to the reset period and display data in which reset pulses RPx and RPy are applied to the row electrode pairs X and Y to cause reset discharge in all discharge cells and once form wall charges. The display data pulse DP is applied to the column electrode A, and the scanning pulse (selection erasing pulse) SP is sequentially applied to the row electrode Y in synchronization with the application timing of each of the display data pulses DP, and each discharge is performed according to the display data. An address period for selectively erasing the wall charges of the cells to select a lighted cell and a light-off cell, and a sustain discharge period for alternately applying a sustaining pulse to the pair of row electrodes X and Y to maintain the lighted and lighted cells. , And subframes SF6, S following the first subframes SF0, SF1
F7 includes an address period, a sustain discharge period, and a wall charge erasing period for erasing wall charges.
【００３３】各放電セルは、輝度レベルが１の場合、Ｓ
Ｆ０ではアドレス期間で選択（非消去）されて点灯セ
ル、輝度レベルが６４の場合、ＳＦ０ではアドレス期間
で選択（非消去）されて点灯セル、ＳＦ６ではアドレス
期間で選択（非消去）されて点灯セル、輝度レベル２の
場合、ＳＦ１ではアドレス期間で選択（非消去）されて
点灯セル、輝度レベル１２８の場合、ＳＦ１ではアドレ
ス期間で選択（非消去）されて点灯セル、ＳＦ７ではア
ドレス期間で選択（非消去）されて点灯セルとなる。When the brightness level is 1, each discharge cell has S
In F0, the cell is selected (non-erased) in the address period and the lighting cell is selected. When the luminance level is 64, in SF0, the cell is selected (non-erased) in the address period and lit. In SF6, the cell is selected (non-erased) in the address period. In the case of the cell, the luminance level 2, the cell is selected (non-erased) in the address period in SF1, and is lit. (Non-erased) to become a lit cell.
【００３４】このように、１ブロック（サブフィールド
群）内の最初のサブフレームＳＦ０、ＳＦ１に続くサブ
フレームＳＦ６、ＳＦ７のアドレス期間で選択動作（点
灯セル、消灯セルの選択動作）が行われる放電セルは、
必ず最初のサブフレームＳＦ０、ＳＦ１のアドレス期間
で選択（非消去）されて維持放電期間で点灯状態となっ
ている。この最初のサブフレームＳＦ０、ＳＦ１のアド
レス期間で選択（非消去）された放電セルには、維持放
電期間が終了した時点で壁電荷が残留しており、この残
留壁電荷を用いて１ブロック内の最初のサブフレームＳ
Ｆ０、ＳＦ１に続くサブフレームＳＦ６、ＳＦ７のアド
レス期間で選択動作を行うことができる。As described above, the discharge operation in which the selection operation (selection operation of the light-on cell and the light-off cell) is performed in the address period of the sub-frames SF6 and SF7 following the first sub-frames SF0 and SF1 in one block (sub-field group). The cell is
It is always selected (non-erased) in the address period of the first sub-frames SF0 and SF1, and is in the lighting state in the sustain discharge period. In the discharge cells selected (non-erased) in the address period of the first sub-frames SF0 and SF1, wall charges remain at the end of the sustain discharge period. First subframe S of
The selection operation can be performed in the address period of subframes SF6 and SF7 following F0 and SF1.
【００３５】１ブロック内の最初のサブフレームＳＦ
０、ＳＦ１のアドレス期間で非選択（消去）されて次の
サブフレームＳＦ６、ＳＦ７のアドレス期間で選択（非
消去）されることはない。尚、ブロック化されていない
各サブフレームＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５は、リ
セット期間、アドレス期間、維持放電期間、壁電荷消去
期間から構成されている。上記のように、表示データが
８ビット、８サブフレームで高輝度部を６ビットにした
場合、リセット放電の回数は６回となる。First subframe SF in one block
It is not selected (erased) in the address periods of 0 and SF1, and is not selected (non-erased) in the address periods of the next subframes SF6 and SF7. Each of the non-blocked subframes SF2, SF3, SF4, and SF5 includes a reset period, an address period, a sustain discharge period, and a wall charge erase period. As described above, when the display data is 8 bits and the high luminance portion is 6 bits in 8 subframes, the number of reset discharges is 6 times.
【００３６】このように、高輝度部のビット数を減らす
と共に少なくとも２つのサブフレームでリセット期間を
共用する（即ち、１回のリセット放電で少なくとも２回
の選択動作を行う）ことにより、ビット数減少による階
調劣化が目立ち易い低輝度部ではビット数を減らさずに
リセット放電の回数を低減できる。高輝度部では、ビッ
ト数が減るが階調劣化は目立ち難い。As described above, by reducing the number of bits in the high-luminance portion and sharing the reset period in at least two subframes (ie, performing at least two selection operations with one reset discharge), the number of bits is reduced. In a low-luminance portion where the gradation deterioration due to the decrease is conspicuous, the number of reset discharges can be reduced without reducing the number of bits. In the high-luminance part, the number of bits is reduced, but the gradation degradation is less noticeable.
【００３７】図９は、本発明の第３の実施形態の駆動方
法に依る、８ビットの表示データを用いて２５６階調表
示する際、偽輪郭対策のために上位４ビットに対応する
重み付けの大きい４つのサブフレームをそれぞれ２分割
して１２サブフレームで階調表示を行う場合の１フレー
ム内の各サブフレーム構成図である。この場合、サブフ
レームＳＦ４ａ、ＳＦ４ｂのアドレス期間で非選択（消
去）されてサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス
期間で選択（非消去）されることがないような発光パタ
ーンを設定することが可能なので、ＳＦ４ａとＳＦ７
ａ、ＳＦ４ｂとＳＦ７ｂをそれぞれ隣接配置させて１ブ
ロックにまとめることができる。FIG. 9 shows weighting corresponding to the upper 4 bits to prevent false contours when displaying 256 gradations using 8-bit display data according to the driving method of the third embodiment of the present invention. FIG. 4 is a diagram illustrating each subframe in one frame when four large subframes are each divided into two and gradation display is performed in 12 subframes. In this case, it is possible to set a light emission pattern that is not selected (erased) in the address period of the subframes SF4a and SF4b and is not selected (nonerased) in the address period of the subframes SF7a and SF7b. SF4a and SF7
a, SF4b and SF7b can be arranged adjacent to each other and combined into one block.
【００３８】各ブロックの最初のサブフレームＳＦ４
ａ、ＳＦ４ｂは、行電極対にリセットパルスを印加して
全放電セルにリセット放電を生じさせ一旦壁電荷を形成
するリセット期間と表示データに対応した表示データパ
ルスを列電極に印加すると共にこの表示データパルス各
々の印加タイミングに同期して走査パルス（選択消去パ
ルス）を一方の行電極へ順次印加し、表示データに応じ
て各放電セルの壁電荷を選択的に消去して点灯セルと消
灯セルを選択するアドレス期間と放電維持パルスを交互
に行電極対に印加して点灯セルと消灯セルを維持する維
持放電期間とで構成し、最初のサブフレームＳＦ４ａ、
ＳＦ４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂを、ア
ドレス期間と維持放電期間と全放電セルの壁電荷を一斉
に消去する壁電荷消去期間とで構成している。The first subframe SF4 of each block
a, SF4b applies a reset pulse to a row electrode pair to generate a reset discharge in all discharge cells to temporarily form a wall charge, and applies a display data pulse corresponding to display data to a column electrode. A scanning pulse (selection erasing pulse) is sequentially applied to one row electrode in synchronization with the application timing of each data pulse, and wall charges of each discharge cell are selectively erased according to display data to turn on and off cells. , And a sustaining period in which the sustaining period is maintained by applying the sustaining pulses alternately to the row electrode pairs to maintain the lit cells and the unlit cells. The first subframe SF4a,
Subframes SF7a and SF7b following SF4b are composed of an address period, a sustain discharge period, and a wall charge erasing period for simultaneously erasing wall charges of all discharge cells.
【００３９】尚、ブロック化されていない他のサブフレ
ームは、リセット期間、アドレス期間、維持放電期間、
壁電荷消去期間から構成されている。このように、１ブ
ロック内の最初のサブフレームＳＦ４ａ、ＳＦ４ｂに続
くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス期間で選
択（非消去）される放電セルは、必ず最初のサブフレー
ムＳＦ４ａ、ＳＦ４ｂのアドレス期間で選択（非消去）
されて維持放電期間で点灯状態となっている。この最初
のサブフレームＳＦ４ａ、ＳＦ４ｂのアドレス期間で選
択（非消去）された放電セルには、維持放電期間が終了
した時点で壁電荷が残留しており、この残留壁電荷を用
いて１ブロック内の最初のサブフレームＳＦ４ａ、ＳＦ
４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス
期間で選択動作を行うことができる。The other non-blocked subframes include a reset period, an address period, a sustain discharge period,
It consists of a wall charge erasing period. Thus, the discharge cells selected (non-erased) in the address period of the subframes SF7a and SF7b following the first subframes SF4a and SF4b in one block are always selected in the address period of the first subframes SF4a and SF4b. (Not erased)
As a result, the lighting state is maintained during the sustain discharge period. In the discharge cells selected (non-erased) in the address period of the first sub-frames SF4a and SF4b, wall charges remain at the end of the sustain discharge period. Of the first subframe SF4a, SF
The selection operation can be performed in the address period of the sub-frames SF7a and SF7b following 4b.
【００４０】従って、上記の場合には２つのサブフレー
ムでリセット期間を共用する（即ち、１回のリセット放
電で少なくとも２回の選択動作を行う）ことにより１２
個のサブフレームに対してリセット放電の回数を１０回
に減らすことができる。Accordingly, in the above case, the reset period is shared by the two sub-frames (ie, at least two selection operations are performed by one reset discharge).
The number of reset discharges per subframe can be reduced to ten.
【００４１】図１０は、本発明の第４の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。上述の第３の実
施形態との相違は、高輝度部を６ビットに制限した点で
あり、輝度レベル（階調）０〜６３の範囲では、下位６
ビットを用い、輝度レベル（階調）６４〜１２７の範囲
では、最上位ビット及び最下位ビットを除いた６ビット
を用い、輝度レベル（階調）１２８〜２５５の範囲で
は、下位２ビットを除いた上位６ビットを用いる。FIG. 10 shows weights corresponding to the upper 4 bits to prevent false contours when displaying 256 gradations using 8-bit display data according to the driving method of the fourth embodiment of the present invention. FIG. 4 is a diagram illustrating each subframe in one frame when four large subframes are each divided into two and gradation display is performed in 12 subframes. The difference from the third embodiment is that the high-luminance part is limited to 6 bits.
6 bits, excluding the most significant bit and the least significant bit, are used in the range of luminance levels (gradation) 64 to 127, and the least significant 2 bits are excluded in the range of luminance levels (gradation) 128 to 255. The upper 6 bits are used.
【００４２】即ち、データ値（輝度レベル）が桁上がり
する毎に下位ビットを１ビットずつ減らすようにして高
輝度部のビット数を減らしている。ここで、ＳＦ０とＳ
Ｆ６ａ、ＳＦ１とＳＦ６ｂをそれぞれ隣接配置させて１
ブロックにまとめている。このように、高輝度部のビッ
ト数を６ビットに減らすと共に少なくとも２つのサブフ
レームでリセット期間を共用する（即ち、１回のリセッ
ト放電で２回の選択動作を行う）ことにより、ビット数
減少による階調劣化が目立ち易い低輝度部ではビット数
を減らさずにリセット放電の回数を８回に減らすことが
できる。That is, each time a data value (luminance level) carries, the number of bits of the high luminance portion is reduced by reducing the lower bit by one bit. Where SF0 and S
F6a, SF1 and SF6b are placed adjacent to each other,
They are organized in blocks. As described above, the number of bits in the high-luminance portion is reduced to 6 bits, and the reset period is shared by at least two subframes (that is, two selection operations are performed by one reset discharge), thereby reducing the number of bits. In a low-brightness area where gradation degradation due to the above-mentioned phenomenon is conspicuous, the number of reset discharges can be reduced to eight without reducing the number of bits.
【００４３】図１１は、本発明の第５の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭低減効果を向上させるために最上位
ビットを除く上位３ビットに対応するサブフレームＳＦ
４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビット
に対応するサブフレームＳＦ７を４分割して１４サブフ
レームで階調表示を行う場合の１フレーム内の各サブフ
レーム構成図である。この場合、分割サブフレームＳＦ
７ａと分割サブフレームＳＦ７ｂ、分割サブフレームＳ
Ｆ７ｃと分割サブフレームＳＦ７ｄは、同時に選択（非
消去）されるので、ＳＦ７ａとＳＦ７ａ、ＳＦ７ｃとＳ
Ｆ７ｄをそれぞれ隣接配置させて１ブロックにまとめる
ことができる。FIG. 11 shows that, when 256 gradations are displayed by using the 8-bit display data according to the driving method of the fifth embodiment of the present invention, the most significant bits are removed to improve the false contour reduction effect. Subframe SF corresponding to upper 3 bits
4, SF5, and SF6 are each divided into two parts, and the subframe SF7 corresponding to the most significant bit is divided into four parts, and each subframe in one frame when gradation display is performed with 14 subframes. In this case, the divided subframe SF
7a, divided subframe SF7b, divided subframe S
Since F7c and divided subframe SF7d are simultaneously selected (non-erased), SF7a and SF7a, and SF7c and S7c
F7d can be arranged adjacent to each other and combined into one block.
【００４４】従って、上記の場合には２つのサブフレー
ムでリセット期間を共用する（即ち、１回のリセット放
電で２回の選択動作を行う）ことにより、１４個のサブ
フレームに対してリセット放電の回数を１２回に減らす
ことができる。Therefore, in the above case, the reset period is shared by the two subframes (ie, two selection operations are performed by one reset discharge), whereby the reset discharge is performed for 14 subframes. Can be reduced to 12 times.
【００４５】図１２は、本発明の第６の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。図９との相違点
は、１フレーム内のサブフレームの配列を変えた点にあ
る。即ち、重み付けの小さいサブフレームＳＦ２、ＳＦ
３を中央に配置し、これを中心にして分割サブフレーム
ＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５ａ、
ＳＦ５ｂを重み付けの大きい順に対称的に配列してい
る。FIG. 12 shows a weighting method corresponding to the upper 4 bits to prevent false contours when displaying 256 gradations using 8-bit display data according to the driving method of the sixth embodiment of the present invention. FIG. 4 is a diagram illustrating each subframe in one frame when four large subframes are each divided into two and gradation display is performed in 12 subframes. The difference from FIG. 9 is that the arrangement of subframes in one frame is changed. That is, the sub-frames SF2, SF
3 is arranged at the center and divided subframes SF7a, SF7b, SF6a, SF6b, SF5a,
The SFs 5b are symmetrically arranged in descending order of weight.
【００４６】図１３は、本発明の第７の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭対策のために上位４ビットに対応す
る重み付けの大きい４つのサブフレームをそれぞれ２分
割して１２サブフレームで階調表示を行う場合の１フレ
ーム内の各サブフレーム構成図である。図１０との相違
点は、１フレーム内のサブフレームの配列を変えた点に
ある。即ち、重み付けの小さいサブフレームＳＦ２、Ｓ
Ｆ３を中央に配置し、これを中心にして分割サブフレー
ムＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５
ａ、ＳＦ５ｂを重み付けの大きい順に対称的に配列して
いる。FIG. 13 is a diagram showing weights corresponding to the upper 4 bits in order to prevent false contours when displaying 256 gradations using 8-bit display data according to the driving method of the seventh embodiment of the present invention. FIG. 4 is a diagram illustrating each subframe in one frame when four large subframes are each divided into two and gradation display is performed in 12 subframes. The difference from FIG. 10 is that the arrangement of the subframes in one frame is changed. That is, the subframes SF2, S
F3 is arranged at the center, and divided subframes SF7a, SF7b, SF6a, SF6b, and SF5 are centered on F3.
a, SF5b are symmetrically arranged in descending order of weighting.
【００４７】図１４は、本発明の第８の実施形態の駆動
方法に依る、８ビットの表示データを用いて２５６階調
表示する際、偽輪郭低減効果を向上させるために最上位
ビットを除く上位３ビットに対応するサブフレームＳＦ
４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビット
に対応するサブフレームＳＦ７を４分割して１４サブフ
レームで階調表示を行う場合の１フレーム内の各サブフ
レーム構成図である。FIG. 14 shows a case where 256-level display is performed using 8-bit display data according to the driving method of the eighth embodiment of the present invention, in which the most significant bit is removed to improve the false contour reduction effect. Subframe SF corresponding to upper 3 bits
4, SF5, and SF6 are each divided into two parts, and the subframe SF7 corresponding to the most significant bit is divided into four parts, and each subframe in one frame when gradation display is performed with 14 subframes.
【００４８】図１３との相違は、分割サブフレームＳＦ
７ａ、ＳＦ７ｂをさらに２分割し、ＳＦ４ａとＳＦ７ａ
１とＳＦ７ａ２、ＳＦ４ｂとＳＦ７ｂ１とＳＦ７ｂ２を
それぞれ１ブロックにまとめている点である。この場
合、３つのサブフレームでリセット期間を共用する（即
ち、１回のリセット放電で３回の選択動作を行う）こと
により、１４個のサブフレームに対してリセット放電の
回数を８回に減らすことができる。The difference from FIG. 13 is that the divided subframe SF
7a and SF7b are further divided into two, SF4a and SF7a
1 and SF7a2, and SF4b, SF7b1 and SF7b2 are combined into one block. In this case, the reset period is shared by three subframes (that is, three selection operations are performed by one reset discharge), thereby reducing the number of reset discharges to 14 for 14 subframes. be able to.
【００４９】上述の第１乃至第８の実施形態は、選択消
去アドレス法に適用した例を示したが選択書込みアドレ
ス法に適用しても同様に不要な放電の回数を減らしコン
トラストを向上させることができる。図１５は、選択書
込みアドレス法に適用した場合の１フレーム期間内の各
サブフレームの構成の一例を示す。ここで、第１の実施
形態の場合と同様に画素データを５ビットとし、輝度レ
ベル０〜１５では下位４ビットを用い、輝度レベル１６
〜３１では上位４ビットを用い、維持放電期間の発光回
数が１のサブフレームＳＦ０と維持放電期間の発光回数
が１５のサブフレームＳＦ４を隣接配置し、１ブロック
にまとめている。そして、図４、図５と同様に輝度レベ
ル０〜１５の放電セルでは、サブフレームＳＦ４が必ず
消灯状態となり、輝度レベル１６〜３１の放電セルで
は、サブフレームＳＦ０とサブフレームＳＦ４の双方が
必ず点灯状態となる。Although the first to eighth embodiments described above are examples applied to the selective erase address method, the number of unnecessary discharges is similarly reduced and the contrast is improved even when the present invention is applied to the selective write address method. Can be. FIG. 15 shows an example of the configuration of each subframe within one frame period when applied to the selective write address method. Here, as in the case of the first embodiment, the pixel data has 5 bits, and the lower 4 bits are used for the luminance levels 0 to 15 and the luminance level is 16 bits.
31 to 31, the upper 4 bits are used, and a subframe SF0 in which the number of times of light emission in the sustain discharge period is 1 and a subframe SF4 in which the number of times of light emission in the sustain discharge period is 15 are arranged adjacently and combined into one block. 4 and 5, in the discharge cells of the luminance levels 0 to 15, the subframe SF4 is always turned off, and in the discharge cells of the luminance levels 16 to 31, both the subframe SF0 and the subframe SF4 are necessarily turned off. It is turned on.
【００５０】このブロックの最初のサブフレームＳＦ０
は、行電極対に書込みパルスを印加して全放電セルを放
電発光させ壁電荷を形成する全面書込み期間と、行電極
対に形成された壁電荷と同一極性の消去パルスを印加し
て全放電セルを放電発光させ壁電荷を消去する第１全面
消去期間と、表示データに対応した表示データパルス
（画素データパルス）を列電極に印加すると共に行電極
対の一方に操作パルス（選択書込みパルス）を印加して
選択書込み放電を生じさせ各放電セルに壁電荷を選択的
に形成して点灯セルと消去セルを選択するアドレス期間
と、放電維持パルスを交互に行電極対に印加して点灯セ
ルを維持放電発光させ点灯セルと消去セルを維持する維
持放電期間と、行電極対に形成された壁電荷と同一極性
の消去パルスを印加して点灯放電セルを放電発光させる
壁電荷を消去する第２全面消去期間とで構成し、最初の
サブフレームＳＦ０に続くサブフレームＳＦ４は、アド
レス期間と維持放電期間とで構成している。The first subframe SF0 of this block
Is applied to a row electrode pair to discharge all the discharge cells to emit light to form wall charges, and to apply an erase pulse having the same polarity as the wall charges formed in the row electrode pairs to perform full discharge. A first entire erasing period for erasing wall charges by discharging the cells, applying a display data pulse (pixel data pulse) corresponding to display data to the column electrode, and applying an operation pulse (selective write pulse) to one of the row electrode pairs And an address period for selectively forming a wall charge in each discharge cell to select a lighting cell and an erasing cell, and alternately applying a sustaining pulse to the row electrode pair to apply a selective write discharge to the lighting cell. And a sustain discharge period for maintaining the lighted cell and the erased cell by sustain discharge emission, and erasing the wall charge for discharging and emitting the lighted discharge cell by applying an erase pulse having the same polarity as the wall charge formed on the row electrode pair. Constituted by the entire erasing period, a sub-frame SF4 following the first sub-frame SF0 is constituted by an address period and a sustain discharge period.
【００５１】このように、１ブロック内の最初のサブフ
レームＳＦ０に続くサブフレームＳＦ４のアドレス期間
で選択動作（点灯セル、消灯セルの選択動作）が行われ
る放電セルは、必ず最初のサブフレームＳＦ０のアドレ
ス期間で選択（非消去）されて維持放電期間で点灯状態
となっている。この最初のサブフレームＳＦ０のアドレ
ス期間で選択動作が行われる放電セルには、維持放電期
間が終了した時点で壁電荷が蓄積されており、この壁電
荷を用いて続く第２全面消去期間で放電発光させ壁電荷
を消去することにより、放電空間内にプライミング粒子
を増加させ、最初のサブフレームＳＦ０に続くサブフレ
ームＳＦ４のアドレス期間における選択書込み放電を生
じやすくすることができる。As described above, the discharge cells in which the selection operation (selection operation of the light-on cell and the light-off cell) is performed in the address period of the sub-frame SF4 following the first sub-frame SF0 in one block are always performed in the first sub-frame SF0. Are selected (non-erased) in the address period, and turned on in the sustain discharge period. In the discharge cells in which the selection operation is performed in the address period of the first sub-frame SF0, wall charges are accumulated at the end of the sustain discharge period, and the discharge is performed in the subsequent second entire erasing period using the wall charges. By illuminating and erasing the wall charges, priming particles are increased in the discharge space, and it is possible to easily cause selective write discharge in the address period of the sub-frame SF4 subsequent to the first sub-frame SF0.
【００５２】尚、上述のようにブロック化されていない
各ＳＦ１、ＳＦ２、ＳＦ３は、全面書込み期間、第１全
面消去期間、アドレス期間、放電維持期間から構成され
ている。このように、表示データを５ビットとし、５サ
ブフレームで高輝度部を４ビットにした場合は、全面書
込み期間（全面書込み放電）を５回から４回に低減する
ことができる。Each of the non-blocked SF1, SF2, and SF3 includes a full writing period, a first full erasing period, an address period, and a discharge sustaining period. As described above, when the display data is made up of 5 bits and the high-luminance portion is made up of 4 bits in 5 subframes, the entire address period (entire address discharge) can be reduced from 5 times to 4 times.
【００５３】また、上述の図８に示す第２の実施形態と
同様に、輝度レベル０〜６３では、下位６ビットを用
い、輝度レベル６４〜１２７では、最上位ビット及び最
下位ビットを除いた６ビットを用い、輝度レベル６４〜
１２７では、下位２ビットを除いた上位６ビットを用
い、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７をそれぞれ隣接配
置させて１ブロックとし、各ブロック内の最初のサブフ
レームＳＦ０とＳＦ１を全面書込み期間、第１全面消去
期間、アドレス期間、維持放電期間及び第２全面消去期
間で構成し、ブロック内の最初のサブフレームに続くサ
ブフレームＳＦ６とＳＦ７をアドレス期間、維持放電期
間で構成するようにしても良い。また、上述の第３乃至
第８の実施形態においても、同様にブロック内の最初の
サブフレームを全面書込み期間、第１全面消去期間、ア
ドレス期間、維持放電期間及び第２全面消去期間で構成
し、ブロック内の最初のサブフレームに続くサブフレー
ムをアドレス期間、維持放電期間で構成するようにして
も良い。As in the second embodiment shown in FIG. 8, the lower 6 bits are used for luminance levels 0 to 63, and the upper and lower bits are excluded for luminance levels 64 to 127. Using 6 bits, a luminance level of 64 to
In 127, the upper 6 bits excluding the lower 2 bits are used, SF0 and SF6 and SF1 and SF7 are respectively adjacently arranged to form one block, and the first subframes SF0 and SF1 in each block are written in the entire writing period during the first writing period. The sub-frames SF6 and SF7 following the first sub-frame in the block may be composed of the address period and the sustain discharge period. In the third to eighth embodiments described above, the first subframe in the block is similarly composed of a full write period, a first full erase period, an address period, a sustain discharge period, and a second full erase period. Alternatively, the sub-frame following the first sub-frame in the block may be composed of the address period and the sustain discharge period.
【００５４】[0054]
【発明の効果】複数のサブフレームでリセット期間を共
用する（即ち、１回のリセット放電で複数回の選択動作
を行う）ことにより、リセット放電の回数を低減できる
ことから、プラズマディスプレイパネルのコントラスト
を向上させることができる。According to the present invention, the reset period is shared by a plurality of sub-frames (that is, a plurality of selection operations are performed by one reset discharge), whereby the number of reset discharges can be reduced. Can be improved.
【図１】本発明の各実施形態によるプラズマディスプレ
イパネルの駆動方法で駆動される３電極構造の反射型Ａ
ＣＰＤＰの構造図。FIG. 1 shows a reflection type A having a three-electrode structure driven by a driving method of a plasma display panel according to each embodiment of the present invention.
FIG.
【図２】本発明の各実施形態の駆動方法にてパネル駆動
を行う駆動装置の構成図。FIG. 2 is a configuration diagram of a driving device that performs panel driving by the driving method according to each embodiment of the present invention.
【図３】画像データ処理回路の内部構成図。FIG. 3 is an internal configuration diagram of an image data processing circuit.
【図４】４ビットのビット数変換画素データＢＤを５ビ
ットの画素データに変換した時の第１変換テーブルを示
す図。FIG. 4 is a diagram showing a first conversion table when 4-bit bit number conversion pixel data BD is converted into 5-bit pixel data.
【図５】４ビットのビット数変換画素データＢＤを５ビ
ットの画素データに変換した時の第２変換テーブルを示
す図。FIG. 5 is a view showing a second conversion table when 4-bit bit number conversion pixel data BD is converted into 5-bit pixel data.
【図６】１フレームの表示期間内の各サブフレームの構
成を示す図。FIG. 6 is a diagram showing a configuration of each subframe within a display period of one frame.
【図７】本発明の駆動方法の第１の実施形態にてパネル
駆動を行う際にＰＤＰに印加される各駆動パルスの印加
タイミングを示す図。FIG. 7 is a diagram showing an application timing of each drive pulse applied to the PDP when performing panel driving in the first embodiment of the driving method of the present invention.
【図８】本発明の第２の実施形態の駆動方法に依る、８
ビットの表示データを用いて２５６階調表示する場合の
１フレーム内の各サブフレーム構成図。FIG. 8 illustrates a driving method according to a second embodiment of the present invention.
FIG. 9 is a diagram illustrating the configuration of each subframe in one frame when 256 gradations are displayed using bit display data.
【図９】本発明の第３の実施形態の駆動方法に依る、８
ビットの表示データを用いて２５６階調表示する場合の
１フレーム内の各サブフレーム構成図。FIG. 9 illustrates a driving method according to a third embodiment of the present invention;
FIG. 9 is a diagram illustrating the configuration of each subframe in one frame when 256 gradations are displayed using bit display data.
【図１０】本発明の第４の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。FIG. 10 illustrates a driving method according to a fourth embodiment of the present invention.
FIG. 8 is a diagram illustrating the configuration of each subframe in one frame when displaying 256 gradations using 8-bit display data.
【図１１】本発明の第５の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。FIG. 11 illustrates a driving method according to a fifth embodiment of the present invention.
FIG. 8 is a diagram illustrating the configuration of each subframe in one frame when displaying 256 gradations using 8-bit display data.
【図１２】本発明の第６の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。FIG. 12 illustrates a driving method according to a sixth embodiment of the present invention.
FIG. 8 is a diagram illustrating the configuration of each subframe in one frame when displaying 256 gradations using 8-bit display data.
【図１３】本発明の第７の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。FIG. 13 shows a driving method according to a seventh embodiment of the present invention.
FIG. 8 is a diagram illustrating the configuration of each subframe in one frame when displaying 256 gradations using 8-bit display data.
【図１４】本発明の第８の実施形態の駆動方法に依る、
８ビットの表示データを用いて２５６階調表示する場合
の１フレーム内の各サブフレーム構成図。FIG. 14 is a diagram showing a driving method according to an eighth embodiment of the present invention;
FIG. 8 is a diagram illustrating the configuration of each subframe in one frame when displaying 256 gradations using 8-bit display data.
【図１５】選択書込みアドレス法に適用した場合の１フ
レーム期間内の各サブフレームの構成の一例を示す図。FIG. 15 is a diagram showing an example of the configuration of each subframe within one frame period when applied to a selective write addressing method.
【図１６】従来例におけるＰＤＰを階調表示させるため
１フレームの表示期間を８つのサブフレームに分割した
ときの各サブフレーム構成図。FIG. 16 is a diagram showing the configuration of each subframe when a display period of one frame is divided into eight subframes in order to display a PDP in gradation in a conventional example.
【図１７】従来例におけるＰＤＰに印加される各種駆動
パルスの印加タイミングを示した図。FIG. 17 is a diagram showing application timings of various drive pulses applied to a PDP in a conventional example.
１１・・ＰＤＰ １２・・Ａ／Ｄ変換器 １３・・制御回路 １４・・ビット数低減回路 １５・・画像データ処理回路 １６・・フレームメモリ １７・・列電極ドライバ １８ａ・・行電極ドライバ（Ｘ電極ドライバ） １８ｂ・・行電極ドライバ（Ｙ電極ドライバ） １９・・・輝度レベル検出回路 11 PDP 12 A / D converter 13 Control circuit 14 Bit number reduction circuit 15 Image data processing circuit 16 Frame memory 17 Column electrode driver 18 a Row electrode driver (X Electrode driver) 18b Row electrode driver (Y electrode driver) 19 ... Luminance level detection circuit
Claims (7)
ームに分割し、各サブフレームを画素データに応じて走
査ライン毎に発光画素及び非発光画素を選択するアドレ
ス期間と前記発光画素を前記各サブフレームの重み付け
に応じた回数だけ発光させる維持放電期間とで構成して
階調表示を行うプラズマディスプレイパネルの駆動方法
であって、 前記サブフレームを複数個連続して配置してサブフレー
ム群とし、前記サブフレーム群において最初のサブフレ
ームのみ前記アドレス期間に先だって全画素を初期化す
るリセット期間を設けたことを特徴とするプラズマディ
スプレイパネルの駆動方法。1. A display period of one frame is divided into a plurality of sub-frames, and each sub-frame is divided into an address period for selecting a light-emitting pixel and a non-light-emitting pixel for each scanning line according to pixel data, and A method for driving a plasma display panel that performs gradation display by forming a sustain discharge period in which light is emitted a number of times corresponding to the weight of a sub-frame, wherein a plurality of the sub-frames are continuously arranged to form a sub-frame group A driving period of the plasma display panel, wherein a reset period for initializing all pixels is provided prior to the address period only in the first subframe in the subframe group.
旦壁電荷を形成し、前記サブフレーム群内のいずれか１
のアドレス期間においてのみ前記画素データに応じて各
画素の壁電荷を選択的に消去することを特徴とする請求
項１記載のプラズマディスプレイパネルの駆動方法。2. In the reset period, wall charges are once formed on all pixels, and any one of the sub-frame groups is formed.
2. The driving method of a plasma display panel according to claim 1, wherein the wall charges of each pixel are selectively erased in accordance with the pixel data only during the address period.
間において全画素に一旦壁電荷を形成した後前記全画素
の壁電荷を消去し、前記サブフレーム群内の各アドレス
期間において前記画素データに応じて各画素の壁電荷を
選択的に形成し、前記サブフレーム群内の各維持放電期
間の直後に発光画素の壁電荷を消去する全面消去期間を
設けたことを特徴とする請求項１記載のプラズマディス
プレイパネルの駆動方法。3. A method according to claim 3, wherein the wall charges are once formed in all the pixels in the reset period in the subframe group, and then the wall charges in all the pixels are erased. 2. The method according to claim 1, wherein a wall charge of each pixel is selectively formed by using a sub-frame group, and an entire erasing period is provided immediately after each sustain discharge period in the sub-frame group to erase the wall charge of the luminescent pixel. A method for driving a plasma display panel.
ームは、重み付けが小さいサブフレームからなり、前記
最初のサブフレームの続くサブフレームは、重み付けが
大きいサブフレームからなることを特徴とする請求項１
乃至３のいずれかに記載のプラズマディスプレイパネル
の駆動方法。4. The sub-frame of claim 1, wherein a first sub-frame in the group of sub-frames comprises a sub-frame having a low weight, and a sub-frame subsequent to the first sub-frame comprises a sub-frame having a high weight. 1
4. The method for driving a plasma display panel according to any one of claims 3 to 3.
ームは、重み付けが最も大きいサブフレームを含む重み
付けの大きい複数のサブフレームを分割した分割サブフ
レームの内の重み付けが最も小さい分割サブフレームか
らなり、前記ブロック内の最初のサブフレームの続くサ
ブフレームは、重み付けが最も大きい分割サブフレーム
の内の１つを含むことを特徴とする請求項１乃至３のい
ずれかに記載のプラズマディスプレイパネルの駆動方
法。5. The first sub-frame in the sub-frame group is composed of a divided sub-frame having the smallest weight among divided sub-frames obtained by dividing a plurality of sub-frames having a large weight including a sub-frame having the largest weight. 4. The driving of the plasma display panel according to claim 1, wherein a subframe following the first subframe in the block includes one of the divided subframes having the largest weight. Method.
も２つのサブフレームは、重み付けの大きいサブフレー
ムを分割した少なくとも２つの分割サブフレームを含む
ことを特徴とする請求項１乃至３のいずれかに記載のプ
ラズマディスプレイパネルの駆動方法。6. The apparatus according to claim 1, wherein the predetermined at least two subframes in the subframe group include at least two divided subframes obtained by dividing a subframe having a large weight. The driving method of the plasma display panel described in the above.
フレームの表示期間をｎ個のサブフレームに分割し、前
記サブフレーム群を、前記維持放電期間の発光回数がＬ
・２k の第１サブフレームとＬ・（２m −２k ）の第２
サブフレームとをこの順に配置したものとし、輝度レベ
ルが２ｍ未満のとき前記第１サブフレームのみを選択的
に点灯状態とし、輝度レベルが２ｍ以上のとき前記第１
及び第２のサブフレームの両方を点灯状態とすることを
特徴とする請求項１乃至４のいずれかに記載のプラズマ
ディスプレイパネルの駆動方法。7. The method according to claim 1, wherein the pixel data is n bits,
The display period of the frame is divided into n sub-frames, and the sub-frame group is divided into a plurality of light emission cycles in the sustain discharge period.
The first subframe of 2 k and the second of L · (2 m −2 k )
The sub-frames are arranged in this order. When the luminance level is less than 2 m, only the first sub-frame is selectively turned on, and when the luminance level is 2 m or more, the first sub-frame is turned on.
The method according to any one of claims 1 to 4, wherein both the first and second sub-frames are turned on.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370298A JP3591623B2 (en) | 1997-04-26 | 1998-03-30 | Driving method of plasma display panel |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-123539 | 1997-04-26 | ||
| JP12353997 | 1997-04-26 | ||
| JP10370298A JP3591623B2 (en) | 1997-04-26 | 1998-03-30 | Driving method of plasma display panel |
Publications (2)
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