JPH1166856A - Semiconductor storage device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To attain the high speed of a data writing operation under a low voltage by equalizing the pair of bit lines selected by being synchronized with a column selection signal at the time of writing data to memory cells being on the column selected with the column selection signal via the sense amplifier provided in the column. SOLUTION: At the time of writing data, a bit line pair control circuit 20 equalizes the pair of bit lines BL1, the inverse of BL1 by inputting a control signal WT and a column selection signal CL1. The potential of the pair of bit lines BL1, the inverse of BL1 becomes roughly one half a power source voltage Vii by this equalization and a sense amplifier 13 is not required to perform the conventional inversion write having the amplitude of the power source voltage Vii but may perform a charging and discharging having the half amplitude of the power source voltage Vii. Thus, the driving capacity of the sense amplifier 13 is made small and it is made possible to write data with a small signal amplitude being on local data busses LDB, the inverse of LDB and, then, the data writing operation is performed at high speed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体記憶装置に関
し、より詳細にはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスに関す
る。より特定すれば、本発明はＤＲＡＭデバイスのデー
タ書き込み動作の高速化に関する。近年、大規模化が著
しい半導体記憶装置において、動作の高速化も著しい。
一方、携帯機器等への応用を意識した低電圧電源化は、
動作の高速化と相反する効果をもたらす。このため、特
に低電源電圧下での高速化を図ることが必要とされてい
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a DRAM (Dynamic Land).
Om Access Memory) device. More specifically, the present invention relates to speeding up data write operations for DRAM devices. 2. Description of the Related Art In recent years, in semiconductor memory devices that have been significantly increased in scale, the speed of operation has been significantly increased.
On the other hand, low-voltage power supply conscious of application to portable equipment, etc.
This has an effect opposite to the high-speed operation. Therefore, it is necessary to increase the speed especially under a low power supply voltage.

【０００２】本発明は、データの書き込み動作の高速化
に関する。The present invention relates to speeding up a data write operation.

【０００３】[0003]

【従来の技術】図１４は、半導体記憶装置の一部を示す
図であり、特にデータの書き込みに係る構成要素を示し
ている。従来の書き込みは次の通りである。書き込みア
ンプ１０によって外部からの書き込みデータに応じた相
補関係にあるデータ信号が、一対のグローバルデータバ
スＧＤＢ、／ＧＤＢ上に出力される。この時、ローカル
データバススイッチ１１がオンとなり、一対のグローバ
ルデータバスＧＤＢ、／ＧＤＢと一対のローカルデータ
バスＬＤＢ、／ＬＤＢとを接続する。コラム選択信号Ｃ
Ｌｍ（ｍはｍ番目のコラムを意味している）が立ち上が
ることで、一対のローカルデータバスＬＤＢ、／ＬＤＢ
と一対のビット線ＢＬ、／ＢＬとの間に設けられた２つ
のトランジスタがオンする。そして、センスアンプ１３
がローカルデータバスＬＤＢ、／ＬＤＢから受け取った
データ信号を増幅し、メモリセルアレイ１２の対応する
メモリセルにデータを書き込む。センスアンプドライバ
１４はセンスアンプ１３を活性化し、ビット線対ＢＬ、
／ＢＬを開いた状態（電位差がある状態）に設定してお
く。2. Description of the Related Art FIG. 14 is a diagram showing a part of a semiconductor memory device, particularly showing components related to data writing. Conventional writing is as follows. The write amplifier 10 outputs a complementary data signal corresponding to write data from the outside onto a pair of global data buses GDB and / GDB. At this time, the local data bus switch 11 is turned on to connect the pair of global data buses GDB, / GDB to the pair of local data buses LDB, / LDB. Column select signal C
When Lm (m means the m-th column) rises, a pair of local data buses LDB, / LDB
And two transistors provided between the pair of bit lines BL and / BL are turned on. Then, the sense amplifier 13
Amplifies the data signal received from local data buses LDB and / LDB, and writes data to the corresponding memory cells of memory cell array 12. The sense amplifier driver 14 activates the sense amplifier 13 and sets the bit line pair BL,
/ BL is set to an open state (a state where there is a potential difference).

【０００４】従来、半導体記憶装置の高速化に関して
は、種々提案されている。例えば、特開平９−７３７８
５号公報には、ＳＲＡＭ装置において、データの読み出
し後のイコライズ動作と書き込み後のライトリカバリー
動作を１つの制御信号を用いて行うことが記載されてい
る。ライトリカバリー動作とは、いずれかのメモリセル
への書き込み動作が行われた後に、データ線対の電圧を
所定値にするものである。また、イコライズ動作とは、
いずれかのメモリセルからの読み出し動作が行われた後
に、対応するデータ線対の電圧を所定値にするものであ
る。Conventionally, various proposals have been made for speeding up a semiconductor memory device. For example, JP-A-9-7378
Japanese Patent Application Laid-Open No. 5 (1999) -2005 describes that in an SRAM device, an equalizing operation after reading data and a write recovery operation after writing are performed using one control signal. The write recovery operation is to set the voltage of the data line pair to a predetermined value after a write operation to any one of the memory cells is performed. Also, the equalizing operation is
After a read operation from any of the memory cells is performed, the voltage of the corresponding data line pair is set to a predetermined value.

【０００５】また、特開平７−７３６７２号公報にも、
上記と同様に、書き込み動作後のライトリカバリー動作
について記載されている。[0005] Also, in Japanese Patent Application Laid-Open No. 7-73672,
Similarly to the above, a write recovery operation after a write operation is described.

【０００６】[0006]

【発明が解決しようとする課題】図１４を参照して説明
した書き込み動作に、上記２つの公開公報に記載されて
いるような技術を応用することで、書き込み動作の高速
化を図ることことは可能である。しかしながら、これら
の公開公報に記載の技術は、書き込み動作後のライトリ
カバリー動作に関するもので、書き込み動作そのものの
高速化を図ったものではない。It is not possible to speed up the write operation by applying the techniques described in the above two publications to the write operation described with reference to FIG. It is possible. However, the techniques described in these publications relate to a write recovery operation after a write operation, and do not attempt to speed up the write operation itself.

【０００７】本発明は、書き込み動作のシーケンスを工
夫することで、データの書き込み動作、特に低電圧下で
のデータの書き込みの高速化を図ることを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to speed up a data write operation, particularly, a data write operation under a low voltage by devising a write operation sequence.

【０００８】[0008]

【課題を解決するための手段】請求項１に記載の発明
は、少なくとも１つのメモリセルアレイ（図２に示す実
施例のメモリセルアレイ１２に相当）を有する半導体記
憶装置において、コラム選択信号（図２のＣＬ１〜ＣＬ
ｍに相当）で選択したコラムにあるメモリセル（図２の
ＭＣに相当）に、該コラムに設けられたセンスアンプ
（図２の１３に相当）を介してデータを書き込む際、コ
ラム選択信号に同期して選択されたビット線対（図２の
ＢＬ１、／ＢＬ１に相当）をイコライズする制御回路
（図２の２０、３０に相当）を設けたことを特徴とする
半導体記憶装置である。データを書き込むコラムのみ書
き込み時にビット線対をイコライズ、すなわちビット線
対の電位を同一に設定する動作を行うので、反転書き込
み（ビット線対上のデータとは反対のデータの書き込
み）はイコライズされた状態から開始でき、センスアン
プの駆動負荷が小さくなり、高速にデータを書き込め、
特に低電圧下で顕著な効果が得られる。According to a first aspect of the present invention, there is provided a semiconductor memory device having at least one memory cell array (corresponding to the memory cell array 12 of the embodiment shown in FIG. 2). CL1 to CL
When data is written into a memory cell (corresponding to MC in FIG. 2) in a column selected by the sense amplifier (corresponding to 13 in FIG. 2) provided in the column, a column selection signal A semiconductor memory device comprising a control circuit (corresponding to 20, 30 in FIG. 2) for equalizing a bit line pair (corresponding to BL1, / BL1 in FIG. 2) selected in synchronization. Inverting writing (writing of data opposite to the data on the pair of bit lines) is equalized because the operation of setting the same potential of the pair of bit lines is performed at the time of writing only the column to which data is written, that is, the operation of setting the same potential of the pair of bit lines. Start from the state, drive load of the sense amplifier is reduced, data can be written at high speed,
Particularly, a remarkable effect can be obtained at a low voltage.

【０００９】請求項２に記載の発明は、請求項１の制御
回路が、コラム選択信号が立ち下がる前に、選択された
ビット線対のイコライズを終了することを特徴とする。
データの書き込みタイミングを保証するためである。請
求項３に記載の発明は、請求項１又は２の前記制御回路
が、ビット線対をショートしてイコライズするトランジ
スタ（図３のトランジスタＱ１３に相当）を有する第１
の制御回路（２０）と、コラム選択信号（図１０のＣＬ
に相当）に基づいて前記トランジスタを制御する信号を
発生する第２の制御回路（３０）とを有することを特徴
とする。制御回路の一構成例を規定したものである。According to a second aspect of the present invention, the control circuit of the first aspect terminates the equalization of the selected bit line pair before the column selection signal falls.
This is to guarantee the data write timing. According to a third aspect of the present invention, the control circuit according to the first or second aspect has a transistor (corresponding to the transistor Q13 in FIG. 3) for short-circuiting and equalizing a bit line pair.
Control circuit (20) and a column selection signal (CL in FIG. 10).
And a second control circuit (30) for generating a signal for controlling the transistor based on the second control circuit. It defines one configuration example of the control circuit.

【００１０】請求項４に記載の発明は、請求項３に記載
の前記トランジスタを制御する信号が、コラム選択信号
で制御されることを特徴とする。請求項５に記載の発明
は、請求項１に記載の前記制御回路が、ビット線対をイ
コライズする間は前記ビット線対及び前記センスアンプ
を、書き込みデータが通るデータバスから切り離す回路
（図３のトランジスタＱ１１、Ｑ１２に相当）を具備す
ることを特徴とする。この状態でイコライズするため、
データバスに影響を与えることなく、選択されたビット
線対のみをイコライズできる。According to a fourth aspect of the present invention, the signal for controlling the transistor according to the third aspect is controlled by a column selection signal. According to a fifth aspect of the present invention, the control circuit of the first aspect disconnects the bit line pair and the sense amplifier from a data bus through which write data passes while equalizing the bit line pair (FIG. 3). (Equivalent to the transistors Q11 and Q12). To equalize in this state,
Only the selected bit line pair can be equalized without affecting the data bus.

【００１１】請求項６に記載の発明は、請求項５に記載
の前記切り離す回路が、ビット線対とデータバスとの間
に設けられたトランジスタ（Ｑ１１、Ｑ１２）であり、
ビット線対をイコライズしている間は該トランジスタを
オフさせる制御信号（ＷＴ）をコラム選択を指示する信
号（ＣＬ）に基づいて生成する回路を具備することを特
徴とする。According to a sixth aspect of the present invention, the disconnecting circuit according to the fifth aspect is a transistor (Q11, Q12) provided between a bit line pair and a data bus,
A circuit for generating a control signal (WT) for turning off the transistor based on a signal (CL) instructing column selection while equalizing the bit line pair is provided.

【００１２】請求項７に記載の発明は、請求項１に記載
の前記制御回路が、コラム選択信号に応答してビット線
対をショートしてイコライズする第１のトランジスタ
（図３のトランジスタＱ１３に相当）と、ビット線対と
書き込みデータが通るデータバス（ＬＤＢ、／ＬＤＢ）
との間に設けられた第２及び第３のトランジスタ（図３
のトランジスタＱ１１、Ｑ１２に相当）を有する第１の
制御回路（２０）と、コラム選択を指示する信号（Ｃ
Ｌ）に基づいて前記第２及び第３のトランジスタを制御
する信号を発生する第２の制御回路（３０）とを有する
ことを特徴とする。According to a seventh aspect of the present invention, the control circuit according to the first aspect of the present invention includes a first transistor (a transistor Q13 in FIG. 3) that shorts and equalizes a bit line pair in response to a column selection signal. Equivalent) and a data bus (LDB, / LDB) through which a bit line pair and write data pass.
And the third transistor (FIG. 3)
A first control circuit (20) having transistors Q11 and Q12) and a signal (C) instructing column selection.
L) and a second control circuit (30) for generating a signal for controlling the second and third transistors.

【００１３】請求項８に記載の発明は、請求項７に記載
の前記トランジスタを制御する信号が、ビット線電圧に
等しいかそれよりも高い電圧であることを特徴とする。
ビット線対に設けられた第２、第３のトランジスタの抵
抗値が実質的に問題なければビット線対と等しい電圧で
よいが、抵抗値を下げることが好ましい場合には、上記
制御する信号をビット線対の電圧よりも高い電圧とする
こともできる。According to an eighth aspect of the present invention, the signal for controlling the transistor according to the seventh aspect is a voltage equal to or higher than the bit line voltage.
If the resistance values of the second and third transistors provided in the bit line pair are substantially equal to each other, the voltage may be equal to that of the bit line pair. The voltage may be higher than the voltage of the bit line pair.

【００１４】[0014]

【発明の実施の形態】まず、本発明の原理を図１を参照
して説明する。図１は、本発明の原理を示す波形図であ
る。図１の波形は、書き込みデータにより、ビット線対
のデータが反転する場合である。従来技術では、コラム
選択信号（前述のコラム選択信号ＣＬｍに相当）が立ち
上がった後、図１４に示すローカルデータバス対ＬＤ
Ｂ、／ＬＤＢの書き込みデータに応じて、センスアンプ
１３の作用によりビット線対の電位ＶiiとＶssが反転す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the principle of the present invention will be described with reference to FIG. FIG. 1 is a waveform chart showing the principle of the present invention. The waveform in FIG. 1 is a case where the data of the bit line pair is inverted by the write data. In the prior art, after a column selection signal (corresponding to the above-described column selection signal CLm) rises, the local data bus pair LD shown in FIG.
The potentials Vii and Vss of the bit line pair are inverted by the action of the sense amplifier 13 in accordance with the write data of B and / LDB.

【００１５】これに対し、本発明では、コラム選択信号
の立ち上がりに同期してビット線対をイコライズする。
このイコライズにより、ビット線対の電位はほぼＶii／
２となる。この状態から、ローカルデータバス対ＬＤ
Ｂ、／ＬＤＢの書き込みデータに応じて、ビット線電位
が反転するので、センスアンプの駆動負荷が小さくな
り、書き込み動作の高速化が可能になる。On the other hand, in the present invention, the bit line pair is equalized in synchronization with the rise of the column selection signal.
Due to this equalization, the potential of the bit line pair becomes almost Vii /
It becomes 2. From this state, the local data bus pair LD
Since the bit line potential is inverted according to the write data of B and / LDB, the drive load of the sense amplifier is reduced, and the write operation can be performed at high speed.

【００１６】図２は、本発明の一実施例の構成を示すブ
ロック図である。なお、図２において、図１４に示す構
成要素と同一のものには同一の参照番号を付けてある。
本発明の一実施例によれば、ビット線対制御回路２０を
ｍ個のコラムの各々に設けるとともに、ビット線対制御
回路２０を制御する制御信号ＷＴを発生する制御信号発
生回路３０を各コラムに共通に設ける。図２では、コラ
ム選択信号ＣＬ１に対応するビット線対選択回路２０及
びセンスアンプ１３を図示してある。制御信号発生回路
３０は、図１に示すイコライズのタイミングを指示する
制御信号ＷＴを生成する。ビット線対制御回路２０は、
制御信号ＷＴを受けて、ビット線対をイコライズする。FIG. 2 is a block diagram showing the configuration of one embodiment of the present invention. In FIG. 2, the same components as those shown in FIG. 14 are denoted by the same reference numerals.
According to one embodiment of the present invention, a bit line pair control circuit 20 is provided in each of m columns, and a control signal generation circuit 30 for generating a control signal WT for controlling the bit line pair control circuit 20 is provided in each column. Provided in common for FIG. 2 shows the bit line pair selection circuit 20 and the sense amplifier 13 corresponding to the column selection signal CL1. The control signal generation circuit 30 generates a control signal WT indicating the equalization timing shown in FIG. The bit line pair control circuit 20
Receiving the control signal WT, the bit line pair is equalized.

【００１７】図３は、図２に示す１番目のコラムに係る
ビット線対制御回路２０及びその周辺回路の一構成例を
示す図である。まず、ビット線対制御回路２０以外の構
成要素を説明する。１番目のコラムのビット線対ＢＬ
１、／ＢＬ１には、センスアンプ１３が設けられ、トラ
ンスファゲート・トランジスタＱ２１、Ｑ２２を介して
メモリセルアレイ１２のメモリセルＭＣへ選択的に接続
される。なお、図２中、ＷＬ１、ＷＬ２はワード線を示
す。トランジスタＱ２１、Ｑ２２のオン／オフは制御信
号ＢＴで制御される。制御信号ＰＲで制御されるトラン
ジスタＱ１８，Ｑ１９、Ｑ２０はビット線プリチャージ
回路を構成し、ビット線を電源電圧Ｖiiの１／２にプリ
チャージする。コラム選択信号ＣＬ１で制御されるコラ
ム選択トランジスタＱ１６、Ｑ１７はビット線対ＢＬ
１、／ＢＬ１をローカルデータバスＬＤＢ、／ＬＤＢへ
選択的に接続する。FIG. 3 is a diagram showing one configuration example of the bit line pair control circuit 20 and its peripheral circuits related to the first column shown in FIG. First, components other than the bit line pair control circuit 20 will be described. Bit line pair BL of the first column
1, / BL1 is provided with a sense amplifier 13, which is selectively connected to the memory cells MC of the memory cell array 12 via transfer gate transistors Q21, Q22. In FIG. 2, WL1 and WL2 indicate word lines. ON / OFF of the transistors Q21 and Q22 is controlled by a control signal BT. The transistors Q18, Q19 and Q20 controlled by the control signal PR constitute a bit line precharge circuit, and precharge the bit line to 1/2 of the power supply voltage Vii. The column selection transistors Q16 and Q17 controlled by the column selection signal CL1 are connected to the bit line pair BL.
1, / BL1 is selectively connected to local data buses LDB, / LDB.

【００１８】ビット線対制御回路２０は、制御信号ＷＴ
及びコラム選択信号ＣＬ１を入力して、データの書き込
みの際、後述するようにビット線対ＢＬ１、／ＢＬ１を
イコライズする。ビット線対制御回路２０はトランジス
タＱ１１〜Ｑ１５を有する。制御信号ＷＴで制御される
トランジスタＱ１１、Ｑ１２はそれぞれビット線ＢＬ
１、／ＢＬ１に直列に設けられている。トランジスタＱ
１４、Ｑ１５を介して制御されるトランジスタＱ１３
は、ノードＮ１１の電位に応じてビット線対ＢＬ１、／
ＢＬ１を選択的にショートする。制御信号ＷＴで制御さ
れるトランジスタＱ１４は、制御信号ＷＴがローレベル
の時にコラム選択信号ＣＬ１をトランジスタＱ１３のゲ
ートに印加し、トランジスタＱ１３をオンさせる。制御
信号ＷＴで制御されるトランジスタＱ１５は、制御信号
ＷＴがハイレベルの時にグランド電圧に相当する電源電
圧Ｖss（＜Ｖii) をトランジスタＱ１３に印加し、トラ
ンジスタＱ１３をオフさせる。The bit line pair control circuit 20 outputs a control signal WT
And a column selection signal CL1 is input to equalize the bit line pair BL1 and / BL1 as described later when writing data. The bit line pair control circuit 20 has transistors Q11 to Q15. The transistors Q11 and Q12 controlled by the control signal WT are connected to the bit lines BL, respectively.
1, / BL1 in series. Transistor Q
14, a transistor Q13 controlled via Q15
Are connected to a pair of bit lines BL1 and /
BL1 is selectively short-circuited. The transistor Q14 controlled by the control signal WT applies the column selection signal CL1 to the gate of the transistor Q13 when the control signal WT is at a low level, and turns on the transistor Q13. The transistor Q15 controlled by the control signal WT applies the power supply voltage Vss (<Vii) corresponding to the ground voltage to the transistor Q13 when the control signal WT is at a high level, and turns off the transistor Q13.

【００１９】なお、その他のコラムに設けられているビ
ット線対制御回路２０も図３に示す構成と同一である。
図４は、図３に示す回路の動作タイミング図である。時
刻ｔ０で制御信号ＰＲが立ち下がりを開始し、時刻ｔ１
でローレベル（電源電圧Ｖssに等しい）になる。これに
より、Ｖii／２にプリチャージされていたビット線対Ｂ
Ｌ１、／ＢＬ１はフローティング状態となる。時刻ｔ１
で例えば図１のワード線ＷＬ１が選択され、選択された
メモリセル内のデータに応じて、微小電位差がビット線
ＢＬ１、／ＢＬ１上に現われる。時刻ｔ２でセンスアン
プドライバ１４が活性化され、センスアンプ１３により
微小電位差がＶii、Ｖssに増幅される。時刻ｔ３でコラ
ム選択信号ＣＬ１が立ち上がり、これに同期して制御信
号ＷＴが立ち下がる。制御信号ＷＴが立ち下がるとトラ
ンジスタＱ１１、Ｑ１２の作用により、センスアンプ１
３を含めビット線対ＢＬ１、／ＢＬ１がローカルデータ
バスＬＤＢ、／ＬＤＢから切り離されるとととに、トラ
ンジスタＱ１４がオンしてコラム選択信号ＣＬ１がトラ
ンジスタＱ１３をオンさせ、選択されたビット線対ＢＬ
１、／ＢＬ１のみがイコライズされる。これにより、ビ
ット線ＢＬ１の電位は電位Ｖiiから下降し始め、ビット
線／ＢＬ１の電位は電位Ｖssから上昇し始める。時刻ｔ
４で、制御信号ＷＴが立ち上がる。時刻ｔ４では、コラ
ム選択信号ＣＬ１はハイレベルのままである。制御信号
ＷＴが立ち上がるとトランジスタＱ１１、Ｑ１２、Ｑ１
５はオンし、トランジスタＱ１４はオフする。この動作
によって、切り離されたビット線対ＢＬ１、／ＢＬ１が
ローカルデータバスＬＤＢ、／ＬＤＢと接続され、また
イコライズも解除され、ローカルデータバス対ＬＤＢ、
／ＬＤＢ上のデータがセンスアンプ１３、ビット線対Ｂ
Ｌ１、／ＢＬ１を介して、選択されたメモリセルに書き
込まれる。The bit line pair control circuits 20 provided in the other columns have the same structure as that shown in FIG.
FIG. 4 is an operation timing chart of the circuit shown in FIG. At time t0, the control signal PR starts to fall, and at time t1
At a low level (equal to the power supply voltage Vss). Thereby, the bit line pair B precharged to Vii / 2
L1 and / BL1 are in a floating state. Time t1
For example, the word line WL1 in FIG. 1 is selected, and a minute potential difference appears on the bit lines BL1 and / BL1 according to the data in the selected memory cell. At time t2, the sense amplifier driver 14 is activated, and the sense amplifier 13 amplifies the minute potential difference to Vii and Vss. At time t3, the column selection signal CL1 rises, and in synchronization with this, the control signal WT falls. When the control signal WT falls, the sense amplifier 1 is activated by the action of the transistors Q11 and Q12.
3 and the bit line pair BL1, / BL1 is disconnected from the local data buses LDB, / LDB, the transistor Q14 turns on, the column selection signal CL1 turns on the transistor Q13, and the selected bit line pair BL
1, only / BL1 is equalized. As a result, the potential of the bit line BL1 starts falling from the potential Vii, and the potential of the bit line / BL1 starts rising from the potential Vss. Time t
At 4, the control signal WT rises. At time t4, the column selection signal CL1 remains at the high level. When the control signal WT rises, the transistors Q11, Q12, Q1
5 turns on and the transistor Q14 turns off. By this operation, the separated bit line pair BL1, / BL1 is connected to the local data buses LDB, / LDB, and the equalization is released, and the local data bus pair LDB, / BL1 is released.
/ LDB data is sense amplifier 13, bit line pair B
The data is written to the selected memory cell via L1 and / BL1.

【００２０】なお、上記書き込み動作において、制御信
号ＢＴは常に電源電圧Ｖiiより高い電圧ＳＶiiに設定さ
れている。これは、トランジスタＱ２１、Ｑ２２のＭＯ
Ｓ抵抗をできるだけ小さくするためである。このよう
に、コラム選択信号ＣＬ１に同期して、ビット線対ＢＬ
１、／ＢＬ１をイコライズすることにより、センスアン
プ１３は従来の内部電源電圧Ｖiiの振幅をもった反転書
き込みではなく、半分の振幅の充放電を行えば良い。こ
の結果、センスアンプ１３の駆動容量が小さくなり、小
さなローカルデータバス上の小さな信号振幅でデータを
書き込むことが可能となり、動作の高速化が図れる。In the writing operation, the control signal BT is always set to the voltage SVii higher than the power supply voltage Vii. This is due to the MO of the transistors Q21 and Q22.
This is for minimizing the S resistance. Thus, the bit line pair BL is synchronized with the column selection signal CL1.
1, by equalizing / BL1, the sense amplifier 13 may perform charge / discharge of half the amplitude instead of the conventional inversion write having the amplitude of the internal power supply voltage Vii. As a result, the drive capacity of the sense amplifier 13 is reduced, data can be written with a small signal amplitude on a small local data bus, and the operation can be speeded up.

【００２１】図５に、ビット線対ＢＬ１、／ＢＬ１、コ
ラム選択信号ＣＬ１、及び制御信号ＷＴの電位及びタイ
ミングの関係を示す。制御信号ＷＴのハイレベルは１．
５Ｖ（前述のＳＶiiに相当する）以上で、ビット線対Ｂ
Ｌ１、／ＢＬ１及びコラム選択信号ＣＬ１のハイレベル
（前述のＶii）の約１．０Ｖよりも高い。制御信号ＷＴ
のハイレベルの電位を高く設定するのは、トランジスタ
Ｑ１１、Ｑ１２のＭＯＳ抵抗をできるだけ小さくするた
めである。しかしながら、制御信号ＷＴのハイレベルの
電位をＶiiとしてもトランジスタＱ１１、Ｑ１２のＭＯ
Ｓ抵抗値が十分に小さければ、制御信号ＷＴの電位をＳ
Ｖiiにする必要はなく、Ｖiiでよい。FIG. 5 shows the relationship between the potential and timing of the bit line pair BL1, / BL1, the column selection signal CL1, and the control signal WT. The high level of the control signal WT is 1.
5 V (corresponding to the above-mentioned SVii) or more, and the bit line pair B
It is higher than the high level (Vii described above) of about 1.0 V of L1, / BL1 and the column selection signal CL1. Control signal WT
The high level potential is set high in order to minimize the MOS resistance of the transistors Q11 and Q12. However, even if the high level potential of the control signal WT is set to Vii, the MO of the transistors Q11 and Q12 is
If the S resistance value is sufficiently small, the potential of the control signal WT is set to S
It does not need to be Vii, and may be Vii.

【００２２】図６は、図２に示す制御信号発生回路３０
の一構成例を示す回路図である。制御信号発生回路３０
は、ライトイネーブル信号／ＷＥ、コラム選択指示信号
ＣＬ及びアレイ選択信号を入力し、制御信号ＷＴを出力
する。コラム選択指示信号ＣＬは、図２に示すコラム選
択信号ＣＬ１〜ＣＬｍのいずれかが立ち上がると立ち上
がり、立ち下がると立ち下がる信号である。すなわち、
コラム選択信号ＣＬ１〜ＣＬｍのオアをとった信号に相
当する。前述したように、制御信号発生回路３０は、メ
モリセルにデータを書き込む際（ライトイネーブル信号
／ＷＥがローレベル（Ｖss）の時）、コラム選択指示信
号ＣＬの立ち上がりに同期して、ビット線対（例えばＢ
Ｌ１、／ＢＬ１）とセンスアンプ１３をローカルデータ
バスＬＤＢ、／ＬＤＢから切り離すために制御信号ＷＴ
をローレベル（Ｖss）にし、コラム選択指示信号ＣＬが
ローレベルに立ち下がる前に制御信号ＷＴをハイレベル
（ＳＶii）にする。この立ち下がりのタイミングを規定
するために、遅延時間τを設けてある。FIG. 6 shows the control signal generating circuit 30 shown in FIG.
FIG. 3 is a circuit diagram showing an example of the configuration of FIG. Control signal generation circuit 30
Inputs a write enable signal / WE, a column selection instruction signal CL and an array selection signal, and outputs a control signal WT. The column selection instruction signal CL is a signal that rises when any of the column selection signals CL1 to CLm shown in FIG. 2 rises, and falls when it falls. That is,
This corresponds to the OR of the column selection signals CL1 to CLm. As described above, when data is written to the memory cell (when the write enable signal / WE is at the low level (Vss)), the control signal generation circuit 30 synchronizes with the rise of the column selection instruction signal CL to generate the bit line pair. (Eg B
L1, / BL1) and the control signal WT to disconnect the sense amplifier 13 from the local data buses LDB, / LDB.
Is set to the low level (Vss), and the control signal WT is set to the high level (SVii) before the column selection instruction signal CL falls to the low level. In order to define the falling timing, a delay time τ is provided.

【００２３】制御信号発生回路３０は、トランジスタＱ
３１〜Ｑ３７、インバータＩＮＶ０〜ＩＮＶ３及びオア
ゲートＯＲ１を有する。トランジスタＱ３１、Ｑ３２、
Ｑ３６はＰチャネル型トランジスタで、トランジスタＱ
３３、Ｑ３４、Ｑ３５及びＱ３７はＮチャネル型トラン
ジスタである。ライトイネーブル信号／ＷＥはオアゲー
トＯＲ１に与えられ、アレイ選択信号はインバータＩＮ
Ｖ０を介してオアゲートＯＲ１に与えられる。オアゲー
トＯＲ１の出力信号はトランジスタＱ３１及びＱ３４の
ゲートに与えられる。トランジスタＱ３１、Ｑ３２のド
レインとトランジスタＱ３３のドレインは共通に接続さ
れ、ここから制御信号ＷＴが出力される。トランジスタ
Ｑ３１、Ｑ３２のソースには、前述の高電圧ＳＶii（前
述の通り、Ｖiiでもよい）が印加される。トランジスタ
Ｑ３３のソースとトランジスタＱ３４のドレインが接続
され、トランジスタＱ３４のソースは電源電圧Ｖssに接
続されている。The control signal generating circuit 30 includes a transistor Q
31 to Q37, inverters INV0 to INV3, and an OR gate OR1. Transistors Q31, Q32,
Q36 is a P-channel type transistor,
33, Q34, Q35 and Q37 are N-channel transistors. Write enable signal / WE is applied to OR gate OR1, and array select signal is supplied to inverter IN.
This is applied to OR gate OR1 via V0. The output signal of OR gate OR1 is applied to the gates of transistors Q31 and Q34. The drains of the transistors Q31 and Q32 and the drain of the transistor Q33 are commonly connected, and the control signal WT is output therefrom. The above-described high voltage SVii (or Vii as described above) is applied to the sources of the transistors Q31 and Q32. The source of the transistor Q33 and the drain of the transistor Q34 are connected, and the source of the transistor Q34 is connected to the power supply voltage Vss.

【００２４】コラム選択指示信号ＣＬは２段のインバー
タＩＮＶ１、ＩＮＶ２を通り、トランジスタＱ３６，Ｑ
３７からなるトランスファゲートを介してトランジスタ
Ｑ３３のゲートに与えられる。また、コラム選択指示信
号ＣＬは遅延時間τの遅延回路３２で遅延され、ノード
Ｎ２２に出力される。ノードＮ２２では、トランジスタ
Ｑ３５、Ｑ３６のゲート、及びインバータＩＮＶ３の入
力端子が相互に接続されている。インバータＩＮＶ３の
出力はトランジスタＱ３７のゲートに与えられる。ノー
ドＮ２３では、トランジスタＱ３２のゲート、トランジ
スタＱ３５のドレイン、トランジスタＱ３３のゲート、
及びトランジスタＱ３６、Ｑ３７からなるトランスファ
ゲートの出力が相互に接続されている。トランジスタＱ
３５のソースは電源電圧Ｖssに接続されている。The column selection instruction signal CL passes through the two-stage inverters INV1 and INV2, and outputs the transistors Q36 and QV.
37 to the gate of transistor Q33 via a transfer gate. The column selection instruction signal CL is delayed by the delay circuit 32 having a delay time τ and output to the node N22. At the node N22, the gates of the transistors Q35 and Q36 and the input terminal of the inverter INV3 are connected to each other. The output of inverter INV3 is provided to the gate of transistor Q37. At the node N23, the gate of the transistor Q32, the drain of the transistor Q35, the gate of the transistor Q33,
The outputs of the transfer gate including the transistors Q36 and Q37 are connected to each other. Transistor Q
The source of 35 is connected to the power supply voltage Vss.

【００２５】図７、図６に示す制御信号発生回路３０の
データ書き込み時の動作を示すタイミング図である。図
示する期間では、アレイ選択信号は常にハイレベルに設
定されている。初期状態では、ライトイネーブル信号／
ＷＥがハイレベル、コラム選択指示信号ＣＬがローレベ
ルになっている。このため、トランスファゲートを構成
しているトランジスタＱ３６、Ｑ３７は共にオン状態で
ある。このとき、トランジスタＱ３３はオフしており、
トランジスタＱ３２はオン状態である。また、トランジ
スタＱ３１はオン状態、トランジスタＱ３４はオフ状態
になっている。このように、トランジスタＱ３１、Ｑ３
２はいずれもオン状態であり、制御信号ＷＴは電圧ＳＶ
iiになっている。FIG. 7 is a timing chart showing an operation of the control signal generation circuit 30 shown in FIGS. 7 and 6 at the time of data writing. In the illustrated period, the array selection signal is always set to the high level. In the initial state, the write enable signal /
WE is at the high level, and the column selection instruction signal CL is at the low level. Therefore, the transistors Q36 and Q37 forming the transfer gate are both on. At this time, the transistor Q33 is off,
Transistor Q32 is on. Further, the transistor Q31 is on, and the transistor Q34 is off. Thus, the transistors Q31, Q3
2 are in the ON state, and the control signal WT is the voltage SV.
ii.

【００２６】時刻ｔ０で、ライトイネーブル信号／ＷＥ
がローレベルに変化し、ノードＮ２１の電位が上昇する
ので、トランジスタＱ３４がオンする。時刻ｔ１でコラ
ム選択指示信号ＣＬがハイレベルに変化し、トランジス
タＱ３３がオンする。このため、制御信号ＷＴはローレ
ベルに変化する。時刻ｔ２は、時刻ｔ１から遅延時間τ
が経過した時点である。遅延回路３２の出力、すなわち
ノードＮ２２の電位が立ち上がるので、トランジスタＱ
３５はオンし、トランジスタＱ３６、Ｑ３７はオフし、
ノード２３はトランジスタＱ３５を介して放電される。
これにより、トランジスタＱ３２はオンし、制御信号Ｗ
Ｔはハイレベルになる。At time t0, write enable signal / WE
Changes to the low level, and the potential of the node N21 increases, so that the transistor Q34 is turned on. At time t1, the column selection instruction signal CL changes to high level, and the transistor Q33 turns on. Therefore, the control signal WT changes to a low level. Time t2 is a delay time τ from time t1.
Has elapsed. Since the output of the delay circuit 32, that is, the potential of the node N22 rises, the transistor Q
35 turns on, transistors Q36 and Q37 turn off,
Node 23 is discharged via transistor Q35.
As a result, the transistor Q32 turns on and the control signal W
T goes high.

【００２７】図８は、上記構成において、バースト長が
２の場合のビット線対制御回路２０の動作を示すタイミ
ング図である。バースト長が２の場合には、１つのワー
ド線を選択した状態で、２つのコラムに連続してデータ
を書き込む。図８において、時刻ｔ１でワード線が選択
され、時刻ｔ２で第１のコラム及び第２のコラムのセン
スアンプが活性化される。時刻ｔ３で第１のコラム選択
信号ＣＬ１が立ち上がり、同時に制御信号ＷＴが立ち下
がる。これにより、第１のコラムのビット線対ＢＬ１、
／ＢＬ１がイコライズされる。時刻ｔ４で制御信号ＷＴ
が立ち上がり、イコライズが解消され、データが選択さ
れたメモリセルに書き込まれる。次に、時刻ｔ５で第２
のコラム選択信号ＣＬ２が立ち上がり、同時に制御信号
ＷＴが立ち下がる。これにより、第２のコラムのビット
線対ＢＬ２、／ＢＬ２が活性化される。時刻ｔ６で制御
信号ＷＴが立ち上がり、イコライズが解消され、選択さ
れたメモリセルにデータが書き込まれる。FIG. 8 is a timing chart showing the operation of bit line pair control circuit 20 when the burst length is 2 in the above configuration. When the burst length is 2, data is continuously written to two columns while one word line is selected. In FIG. 8, the word line is selected at time t1, and the sense amplifiers in the first column and the second column are activated at time t2. At time t3, the first column selection signal CL1 rises, and at the same time, the control signal WT falls. As a result, the bit line pair BL1,
/ BL1 is equalized. At time t4, the control signal WT
Rises, the equalization is canceled, and the data is written to the selected memory cell. Next, at time t5, the second
Column selection signal CL2 rises, and at the same time, the control signal WT falls. Thereby, the bit line pair BL2, / BL2 in the second column is activated. At time t6, the control signal WT rises, the equalization is canceled, and data is written to the selected memory cell.

【００２８】次に、上記構成を含む半導体記憶装置の全
体構成について、図９を参照して説明する。図９におい
て、半導体記憶装置はメモリチップ１００を有する。メ
モリチップ１００上には、周辺回路１０１の周囲に４つ
のコア１０２₁ 〜１０２₄ が形成されている。勿論、４
つ以外のコアを形成してもよい。図９には、コア１０２
₁ の要部の拡大図が示してある。他のコア１０２₂ 〜１
０２₄ も同様の構成である。Next, the overall configuration of the semiconductor memory device including the above configuration will be described with reference to FIG. 9, the semiconductor memory device has a memory chip 100. On the memory chip 100, four cores 102 _{1 to} 102 ₄ are formed around a peripheral circuit 101. Of course, 4
Other cores may be formed. FIG.
The enlarged view of the main part of ₁ is shown. Other cores 102 ₂ -1
02 ₄ have the same configuration.

【００２９】コア１０２₂ は複数のメモリセルアレイ１
２₁ 、１２₂ が二次元的に配列してある。各セルアレイ
１２₁ 、１２₂ にはローカルデータバスＬＤＢ、／ＬＤ
Ｂが設けられ、ローカルデータバススイッチ１１₁ 、１
１₂ を介してグローバルデータバスＧＤＢ、／ＧＤＢに
接続されている。コラム選択指示信号ＣＬ及びライトイ
ネーブル信号／ＷＥを伝える信号線は、複数のセルアレ
イ１２₁ 、１２₂ に共通に設けられている。各セルアレ
イ１２₁ 、１２₂ にはそれぞれセンスアンプドライバ１
４₁ 、１４₂ と制御信号発生回路３０₁ 、３０₂ が設け
られている。セルアレイ１２₁ には、コラム毎に設けら
れたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１
３₁ 、及びコラム毎に設けられたビット線対制御回路２
０からなるビット線対制御回路列２０₁ が設けられてい
る。同様に、セルアレイ１２₂ には、コラム毎に設けら
れたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１
３ ₂ 、及びコラム毎に設けられたビット線対制御回路２
０からなるビット線対制御回路列２０₂ が設けられてい
る。図示を省略するその他のセルアレイ列に対しても同
様に、センスアンプ列とビット線対制御回路列が設けら
れている。制御信号発生回路３０₁ で生成された制御信
号ＷＴは、ビット線対制御回路２０₁ の各ビット線対制
御回路２０に与えられている。同様に、制御信号発生回
路３０₂ で生成された制御信号ＷＴは、ビット線対制御
回路２０₂ の各ビット線対制御回路２０に与えられてい
る。The core 102_TwoIs a plurality of memory cell arrays 1
2₁, 12_TwoAre arranged two-dimensionally. Each cell array
12₁, 12_TwoHas a local data bus LDB, / LD
B and the local data bus switch 11₁, 1
1_TwoTo the global data buses GDB and / GDB via
It is connected. Column select instruction signal CL and write
The signal line for transmitting the enable signal / WE includes a plurality of cell arrays.
I12₁, 12_TwoAre provided in common. Each cell array
I12₁, 12_TwoEach have a sense amplifier driver 1
4₁, 14_TwoAnd control signal generating circuit 30₁, 30_TwoProvided
Have been. Cell array 12₁Is provided for each column
Sense amplifier (S / A) row 1 composed of separated sense amplifiers
3₁, And a bit line pair control circuit 2 provided for each column
Bit line pair control circuit array 20 consisting of 0₁Is provided
You. Similarly, the cell array 12_TwoIs provided for each column
Sense amplifier (S / A) row 1 composed of separated sense amplifiers
3 _Two, And a bit line pair control circuit 2 provided for each column
Bit line pair control circuit array 20 consisting of 0_TwoIs provided
You. The same applies to other cell array columns not shown.
The sense amplifier row and the bit line pair control circuit row are
Have been. Control signal generation circuit 30₁Control signal generated by
The signal WT includes the bit line pair control circuit 20.₁Bit line control
It is provided to the control circuit 20. Similarly, control signal generation
Road 30_TwoThe control signal WT generated by the bit line pair control
Circuit 20_TwoOf each bit line pair control circuit 20
You.

【００３０】図１０は、コラム選択指示信号ＣＬ、ＣＬ
１〜ＣＬｍを生成するコラム信号発生回路の一構成例を
示す回路図である。また、図１１はコラム信号発生回路
の動作を示すタイミング図である。コラム信号発生回路
は、図９の周辺回路１０１内に設けられている。コラム
信号発生回路はカウンタ４０、デコーダ４１、オアゲー
トＯＲ２、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回
路４２、４３で構成される。カウンタ４０は、リセット
信号reset でリセットされる。周辺回路１０１内のアド
レスデコーダからコラム系アドレス信号を受けたカウン
タ４０は、周辺回路１０１内のタイミング生成部からの
タイミング信号count-upに同期してカウント動作し、カ
ウント値をデコーダ４１に出力する。デコーダ４１はカ
ウント値をデコードし、図１１に示すように、コラム選
択信号ＣＬ１、ＣＬ２・・・を生成する。コラム選択指
示信号ＣＬは、次の通り生成される。オアゲートＯＲ２
はリセット信号reset とタイミング信号count-upのオア
演算を行い、その出力を遅延回路４２に出力する。遅延
回路４２は遅延時間τ２だけオアゲートＯＲ２の出力を
遅延し、コラム選択指示信号ＣＬが立ち上がる時間がデ
コーダ４１の出力ＣＬｍ（ｍ＝１、２、・・・）の立ち
上がる時間と合うように調整する。遅延回路４２の出力
信号は、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回路
４３に出力される。遅延回路４３は遅延時間τ３だけ遅
延回路４２の出力信号を遅延させ、コラム選択指示信号
ＣＬのパルス幅を調整して、コラム選択信号ＣＬｍのパ
ルス幅と等しくする。この結果、排他的論理和ゲートＥ
Ｘ−ＯＲ１の出力であるコラム選択指示信号ＣＬは、図
１１に示すようなパルス信号になる。FIG. 10 shows column selection instruction signals CL, CL
FIG. 3 is a circuit diagram illustrating a configuration example of a column signal generation circuit that generates 1 to CLm. FIG. 11 is a timing chart showing the operation of the column signal generation circuit. The column signal generation circuit is provided in the peripheral circuit 101 of FIG. The column signal generation circuit includes a counter 40, a decoder 41, an OR gate OR2, an exclusive OR gate EX-OR1, and delay circuits 42 and 43. The counter 40 is reset by a reset signal reset. The counter 40 that has received the column address signal from the address decoder in the peripheral circuit 101 performs a count operation in synchronization with the timing signal count-up from the timing generation unit in the peripheral circuit 101, and outputs the count value to the decoder 41. . The decoder 41 decodes the count value and generates column selection signals CL1, CL2,... As shown in FIG. The column selection instruction signal CL is generated as follows. OR gate OR2
Performs an OR operation on the reset signal reset and the timing signal count-up, and outputs the output to the delay circuit 42. The delay circuit 42 delays the output of the OR gate OR2 by the delay time τ2, and adjusts the rise time of the column selection instruction signal CL to match the rise time of the output CLm (m = 1, 2,...) Of the decoder 41. . The output signal of the delay circuit 42 is output to the exclusive OR gate EX-OR1 and the delay circuit 43. Delay circuit 43 delays the output signal of delay circuit 42 by delay time τ3, adjusts the pulse width of column selection instruction signal CL to be equal to the pulse width of column selection signal CLm. As a result, the exclusive OR gate E
The column selection instruction signal CL, which is the output of the X-OR1, becomes a pulse signal as shown in FIG.

【００３１】図１２は、ローカルデータバススイッチ１
１、１１₁ 、１１₂ の内部構成例を示す回路図である。
ローカルデータバススイッチ１１等は、２つのＣＭＯＳ
構成のスイッチ５１、５２、トランジスタ５３、５４及
びインバータ５５を有する。スイッチ５１はデータバス
ＧＤＢとＬＤＢとを接続し、スイッチ５２はデータバス
／ＧＤＢ、／ＬＤＢとを接続する。スイッチ５１、５２
はアレイ選択信号がハイレベルの時にオンし、ローレベ
ルの時にオフする。アレイ選択信号がローレベルの時、
すなわちグローバルデータバスＧＤＢ、／ＧＤＢとロー
カルデータバスＬＤＢ、／ＬＤＢとが切り離されている
ときに、トランジスタ５３、５４はオンし、データバス
・プリチャージ電圧Ｖdp（一般的にはＶdp≦Ｖiiである
が、これに限定されない）がローカルデータバスＬＤ
Ｂ、／ＬＤＢに与えられ、データバス・プリチャージ電
圧Ｖdpにプリチャージされる。FIG. 12 shows the local data bus switch 1
1,11 ₁ is a circuit diagram showing an example of the internal configuration of 11 _2.
The local data bus switch 11 and the like include two CMOSs.
It has switches 51 and 52, transistors 53 and 54, and an inverter 55 having the above configuration. The switch 51 connects the data buses GDB and LDB, and the switch 52 connects the data buses / GDB and / LDB. Switches 51, 52
Turns on when the array selection signal is at a high level and turns off when the array selection signal is at a low level. When the array selection signal is low level,
That is, when the global data buses GDB and / GDB are disconnected from the local data buses LDB and / LDB, the transistors 53 and 54 are turned on, and the data bus precharge voltage Vdp (generally, Vdp ≦ Vii). However, the present invention is not limited to this.
B, / LDB and precharged to the data bus precharge voltage Vdp.

【００３２】図１３は、書き込みアンプ１０の一構成例
を示す回路図である。書き込みアンプ１０は、ライトイ
ネーブル信号／ＷＥ及び書き込みアンプ選択信号がオン
の状態で、外部からの書き込みデータに応じて、グロー
バルデータバスＧＤＢ、／ＧＤＢを駆動する。書き込み
アンプ１０は、ＣＭＯＳ構成のスイッチ６１、６２と、
グローバルデータバスＧＤＢ、／ＧＤＢをリセットする
トランジスタ６３と、インバータ６４〜７２とからな
る。書き込みアンプ選択信号７２がオンの状態でライト
イネーブル信号／ＷＥがローレベルになると、スイッチ
６１、６２がオンし、書き込みデータに応じてグローバ
ルデータバスＧＤＢ、／ＧＤＢが駆動される。FIG. 13 is a circuit diagram showing a configuration example of the write amplifier 10. The write amplifier 10 drives the global data buses GDB and / GDB according to externally written data when the write enable signal / WE and the write amplifier selection signal are on. The write amplifier 10 includes switches 61 and 62 having a CMOS configuration,
It comprises a transistor 63 for resetting global data buses GDB, / GDB, and inverters 64-72. When the write enable signal / WE goes low while the write amplifier selection signal 72 is on, the switches 61 and 62 are turned on, and the global data buses GDB and / GDB are driven according to the write data.

【００３３】以上、本発明の一実施例を説明した。図３
の構成において、ビット線対制御回路２０は、センスア
ンプ１３とコラム選択トランジスタＱ１６、Ｑ１７との
間に設けてあるが、これに限定されるものではなく、セ
ンスアンプ１３とメモリセルアレイとの間、例えばセン
スアンプ１３とビット線プリチャージ用トランジスタＱ
１８、Ｑ１９との間に設けても良い。The embodiment of the present invention has been described above. FIG.
In the above configuration, the bit line pair control circuit 20 is provided between the sense amplifier 13 and the column selection transistors Q16 and Q17, but is not limited thereto. For example, the sense amplifier 13 and the bit line precharge transistor Q
18 and Q19.

【００３４】センスアンプ１３とセンスアンプドライバ
１４とは、任意の公知の回路で構成できる。また、周辺
回路１０１には、アドレスデコーダ、タイミング発生
器、外部電圧から降圧した電源電圧Ｖiiや昇圧した電圧
ＳＶiiやＶdpを発生する回路、グローバルデータバス線
と外部とのインタフェース回路等が設けられている。The sense amplifier 13 and the sense amplifier driver 14 can be constituted by any known circuits. The peripheral circuit 101 is provided with an address decoder, a timing generator, a circuit for generating a power supply voltage Vii reduced from an external voltage, a voltage SVii or Vdp boosted from an external voltage, an interface circuit between a global data bus line and the outside, and the like. I have.

【００３５】[0035]

【発明の効果】以上説明したように、本発明によれば、
データを書き込むコラムのみ書き込み時にビット線対を
イコライズ、すなわちビット線対の電位を同一に設定す
る動作を行うので、反転書き込み（ビット線対上のデー
タとは反対のデータの書き込み）はイコライズされた状
態から開始でき、センスアンプの駆動負荷が小さくな
り、高速にデータを書き込め、特に低電圧下で顕著な効
果が得られる。As described above, according to the present invention,
Inverting writing (writing of data opposite to the data on the pair of bit lines) is equalized because the operation of setting the same potential of the pair of bit lines is performed at the time of writing only the column to which data is written, that is, the operation of setting the same potential of the pair of bit lines. Starting from the state, the driving load of the sense amplifier is reduced, data can be written at a high speed, and a remarkable effect can be obtained especially at a low voltage.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図２】本発明の一実施例の構成を示すブロック図であ
る。FIG. 2 is a block diagram showing a configuration of one embodiment of the present invention.

【図３】本発明の一実施例のビット線対制御回路の一構
成例及びその周辺回路を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example of a bit line pair control circuit and peripheral circuits thereof according to an embodiment of the present invention.

【図４】図３の構成の動作を示すタイミングである。FIG. 4 is a timing chart showing the operation of the configuration of FIG. 3;

【図５】図３の構成中の信号のタイミング及び電圧関係
を示す波形図である。FIG. 5 is a waveform chart showing the timing and voltage relationship of signals in the configuration of FIG. 3;

【図６】図２に示す制御信号発生回路の一構成例を示す
回路図である。FIG. 6 is a circuit diagram showing one configuration example of a control signal generation circuit shown in FIG. 2;

【図７】図６に示す構成の動作を示すタイミング図であ
る。FIG. 7 is a timing chart showing an operation of the configuration shown in FIG. 6;

【図８】図２に示す構成において、バースト長が２の場
合の動作を示すタイミング図である。FIG. 8 is a timing chart showing an operation when the burst length is 2 in the configuration shown in FIG. 2;

【図９】本発明の半導体記憶装置の全体構成の一例を示
すブロック図である。FIG. 9 is a block diagram illustrating an example of an overall configuration of a semiconductor memory device according to the present invention.

【図１０】図９に示す半導体装置の周辺回路内に設けら
れたコラム選択信号生成回路の一構成例を示すブロック
図である。10 is a block diagram showing a configuration example of a column selection signal generation circuit provided in a peripheral circuit of the semiconductor device shown in FIG.

【図１１】図１０に示す構成の動作を示すタイミング図
である。11 is a timing chart showing the operation of the configuration shown in FIG.

【図１２】図２及び図９ローカルデータバススイッチの
一構成例を示す回路図である。FIG. 12 is a circuit diagram showing one configuration example of a local data bus switch of FIGS. 2 and 9;

【図１３】図２に示す書き込みアンプの一構成例を示す
回路図である。FIG. 13 is a circuit diagram illustrating a configuration example of a write amplifier illustrated in FIG. 2;

【図１４】従来技術のデータの書き込み動作を説明する
ための半導体記憶装置のブロック図である。FIG. 14 is a block diagram of a semiconductor memory device for explaining a data write operation according to the related art.

【符号の説明】[Explanation of symbols]

１０ 書き込みアンプ １１ ローカルデータバススイッチ １２ メモリセルアレイ １３ センスアンプ（Ｓ／Ａ） １４ センスアンプドライバ（ＳＡｄｒｖ） ２０ ビット線対制御回路 ３０ 制御信号発生回路 Reference Signs List 10 Write amplifier 11 Local data bus switch 12 Memory cell array 13 Sense amplifier (S / A) 14 Sense amplifier driver (SAdrv) 20 Bit line pair control circuit 30 Control signal generation circuit

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】少なくとも１つのメモリセルアレイを有す
る半導体記憶装置において、 コラム選択信号で選択したコラムにあるメモリセルに、
該コラムに設けられたセンスアンプを介してデータを書
き込む際、コラム選択信号に同期して選択されたビット
線対をイコライズする制御回路を設けたことを特徴とす
る半導体記憶装置。In a semiconductor memory device having at least one memory cell array, a memory cell in a column selected by a column selection signal includes:
When writing data via a sense amplifier provided in a column, a control circuit for equalizing a selected bit line pair in synchronization with a column selection signal is provided. 【請求項２】前記制御回路は、コラム選択信号が立ち下
がる前に、選択されたビット線対のイコライズを終了す
ることを特徴とする請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said control circuit ends equalization of the selected bit line pair before a column selection signal falls. 【請求項３】前記制御回路は、 ビット線対をショートしてイコライズするトランジスタ
を有する第１の制御回路と、 コラム選択信号に基づいて前記トランジスタを制御する
信号を発生する第２の制御回路とを有することを特徴と
する請求項１又は２記載の半導体記憶装置。3. A control circuit comprising: a first control circuit having a transistor for shorting and equalizing a bit line pair; a second control circuit for generating a signal for controlling the transistor based on a column selection signal; 3. The semiconductor memory device according to claim 1, comprising: 【請求項４】前記トランジスタを制御する信号は、コラ
ム選択信号で制御されることを特徴とする請求項３記載
の半導体記憶装置。4. The semiconductor memory device according to claim 3, wherein a signal for controlling said transistor is controlled by a column selection signal. 【請求項５】前記制御回路は、ビット線対をイコライズ
する間は前記ビット線対及び前記センスアンプを、書き
込みデータが通るデータバスから切り離す回路を具備す
ることを特徴とする請求項１記載の半導体記憶装置。5. The control circuit according to claim 1, wherein the control circuit includes a circuit for disconnecting the bit line pair and the sense amplifier from a data bus through which write data passes while equalizing the bit line pair. Semiconductor storage device. 【請求項６】前記切り離す回路は、ビット線対とデータ
バスとの間に設けられたトランジスタであり、ビット線
対をイコライズしている間は該トランジスタをオフさせ
る制御信号をコラム選択を指示する信号に基づいて生成
する回路を具備することを特徴とする請求項５記載の半
導体記憶装置。6. The disconnecting circuit is a transistor provided between a bit line pair and a data bus, and instructs a column selection by a control signal for turning off the transistor while equalizing the bit line pair. 6. The semiconductor memory device according to claim 5, further comprising a circuit that generates the signal based on a signal. 【請求項７】前記制御回路は、 コラム選択信号に応答してビット線対をショートしてイ
コライズする第１のトランジスタと、ビット線対と書き
込みデータが通るデータバスとの間に設けられた第２及
び第３のトランジスタを有する第１の制御回路と、 コラム選択を指示する信号に基づいて前記第２及び第３
のトランジスタを制御する信号を発生する第２の制御回
路とを有することを特徴とする請求項１記載の半導体記
憶装置。7. A control circuit, comprising: a first transistor for shorting and equalizing a bit line pair in response to a column selection signal; and a second transistor provided between the bit line pair and a data bus through which write data passes. A first control circuit having a second and a third transistor; and a second control circuit, based on a signal instructing a column selection.
2. The semiconductor memory device according to claim 1, further comprising: a second control circuit for generating a signal for controlling said transistor. 【請求項８】前記トランジスタを制御する信号は、ビッ
ト線電圧に等しいかそれよりも高い電圧であることを特
徴とする請求項７記載の半導体記憶装置。8. The semiconductor memory device according to claim 7, wherein a signal for controlling said transistor is a voltage equal to or higher than a bit line voltage.