JP4077056B2

JP4077056B2 - Semiconductor memory device

Info

Publication number: JP4077056B2
Application number: JP21864997A
Authority: JP
Inventors: 久勝荒木; 公太郎後藤; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-08-13
Filing date: 1997-08-13
Publication date: 2008-04-16
Anticipated expiration: 2017-08-13
Also published as: JPH1166856A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、より詳細にはＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスに関する。より特定すれば、本発明はＤＲＡＭデバイスのデータ書き込み動作の高速化に関する。
近年、大規模化が著しい半導体記憶装置において、動作の高速化も著しい。一方、携帯機器等への応用を意識した低電圧電源化は、動作の高速化と相反する効果をもたらす。このため、特に低電源電圧下での高速化を図ることが必要とされている。
【０００２】
本発明は、データの書き込み動作の高速化に関する。
【０００３】
【従来の技術】
図１４は、半導体記憶装置の一部を示す図であり、特にデータの書き込みに係る構成要素を示している。従来の書き込みは次の通りである。書き込みアンプ１０によって外部からの書き込みデータに応じた相補関係にあるデータ信号が、一対のグローバルデータバスＧＤＢ、／ＧＤＢ上に出力される。この時、ローカルデータバススイッチ１１がオンとなり、一対のグローバルデータバスＧＤＢ、／ＧＤＢと一対のローカルデータバスＬＤＢ、／ＬＤＢとを接続する。コラム選択信号ＣＬｍ（ｍはｍ番目のコラムを意味している）が立ち上がることで、一対のローカルデータバスＬＤＢ、／ＬＤＢと一対のビット線ＢＬ、／ＢＬとの間に設けられた２つのトランジスタがオンする。そして、センスアンプ１３がローカルデータバスＬＤＢ、／ＬＤＢから受け取ったデータ信号を増幅し、メモリセルアレイ１２の対応するメモリセルにデータを書き込む。センスアンプドライバ１４はセンスアンプ１３を活性化し、ビット線対ＢＬ、／ＢＬを開いた状態（電位差がある状態）に設定しておく。
【０００４】
従来、半導体記憶装置の高速化に関しては、種々提案されている。例えば、特開平９−７３７８５号公報には、ＳＲＡＭ装置において、データの読み出し後のイコライズ動作と書き込み後のライトリカバリー動作を１つの制御信号を用いて行うことが記載されている。ライトリカバリー動作とは、いずれかのメモリセルへの書き込み動作が行われた後に、データ線対の電圧を所定値にするものである。また、イコライズ動作とは、いずれかのメモリセルからの読み出し動作が行われた後に、対応するデータ線対の電圧を所定値にするものである。
【０００５】
また、特開平７−７３６７２号公報にも、上記と同様に、書き込み動作後のライトリカバリー動作について記載されている。
【０００６】
【発明が解決しようとする課題】
図１４を参照して説明した書き込み動作に、上記２つの公開公報に記載されているような技術を応用することで、書き込み動作の高速化を図ることことは可能である。しかしながら、これらの公開公報に記載の技術は、書き込み動作後のライトリカバリー動作に関するもので、書き込み動作そのものの高速化を図ったものではない。
【０００７】
本発明は、書き込み動作のシーケンスを工夫することで、データの書き込み動作、特に低電圧下でのデータの書き込みの高速化を図ることを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、少なくとも１つのメモリセルアレイ（図２に示す実施例のメモリセルアレイ１２に相当）を有する半導体記憶装置において、コラム選択信号（図２のＣＬ１〜ＣＬｍに相当）で選択したコラムにあるメモリセル（図２のＭＣに相当）に、該コラムに設けられたセンスアンプ（図２の１３に相当）を介してデータを書き込む際、コラム選択信号に同期して選択されたビット線対（図２のＢＬ１、／ＢＬ１に相当）をイコライズする制御回路（図２の２０、３０に相当）を設け、該制御回路は、ビット線対をイコライズする間は前記ビット線対及び前記センスアンプを、書き込みデータが通るデータバスから切り離す回路（図３のトランジスタＱ１１、Ｑ１２に相当）を具備することを特徴とする半導体記憶装置である。データを書き込むコラムのみ書き込み時にビット線対をイコライズ、すなわちビット線対の電位を同一に設定する動作を行うので、反転書き込み（ビット線対上のデータとは反対のデータの書き込み）はイコライズされた状態から開始でき、センスアンプの駆動負荷が小さくなり、高速にデータを書き込め、特に低電圧下で顕著な効果が得られ、ビット線対及び前記センスアンプを書き込みデータが通るデータバスから切り離した状態でイコライズするため、データバスに影響を与えることなく、選択されたビット線対のみをイコライズできる。
【０００９】
また、制御回路は、コラム選択信号が立ち下がる前に、選択されたビット線対のイコライズを終了する。データの書き込みタイミングを保証するためである。
請求項２に記載の発明は、請求項１の前記制御回路が、ビット線対をショートしてイコライズするトランジスタ（図３のトランジスタＱ１３に相当）を有する第１の制御回路（２０）と、コラム選択信号（図１０のＣＬに相当）に基づいて前記トランジスタを制御する信号を発生する第２の制御回路（３０）とを有することを特徴とする。制御回路の一構成例を規定したものである。
【００１０】
請求項３に記載の発明は、請求項２に記載の前記トランジスタを制御する信号が、コラム選択信号で制御されることを特徴とする。
【００１１】
請求項４に記載の発明は、請求項１に記載の前記切り離す回路が、ビット線対とデータバスとの間に設けられたトランジスタ（Ｑ１１、Ｑ１２）であり、ビット線対をイコライズしている間は該トランジスタをオフさせる制御信号（ＷＴ）をコラム選択を指示する信号（ＣＬ）に基づいて生成する回路を具備することを特徴とする。
【００１２】
請求項５に記載の発明は、請求項１に記載の前記制御回路が、コラム選択信号に応答してビット線対をショートしてイコライズする第１のトランジスタ（図３のトランジスタＱ１３に相当）と、ビット線対と書き込みデータが通るデータバス（ＬＤＢ、／ＬＤＢ）との間に設けられた第２及び第３のトランジスタ（図３のトランジスタＱ１１、Ｑ１２に相当）を有する第１の制御回路（２０）と、コラム選択を指示する信号（ＣＬ）に基づいて前記第２及び第３のトランジスタを制御する信号を発生する第２の制御回路（３０）とを有することを特徴とする。
【００１３】
請求項６に記載の発明は、請求項５に記載の前記トランジスタを制御する信号が、ビット線電圧に等しいかそれよりも高い電圧であることを特徴とする。ビット線対に設けられた第２、第３のトランジスタの抵抗値が実質的に問題なければビット線対と等しい電圧でよいが、抵抗値を下げることが好ましい場合には、上記制御する信号をビット線対の電圧よりも高い電圧とすることもできる。
【００１４】
【発明の実施の形態】
まず、本発明の原理を図１を参照して説明する。
図１は、本発明の原理を示す波形図である。図１の波形は、書き込みデータにより、ビット線対のデータが反転する場合である。従来技術では、コラム選択信号（前述のコラム選択信号ＣＬｍに相当）が立ち上がった後、図１４に示すローカルデータバス対ＬＤＢ、／ＬＤＢの書き込みデータに応じて、センスアンプ１３の作用によりビット線対の電位ＶiiとＶssが反転する。
【００１５】
これに対し、本発明では、コラム選択信号の立ち上がりに同期してビット線対をイコライズする。このイコライズにより、ビット線対の電位はほぼＶii／２となる。この状態から、ローカルデータバス対ＬＤＢ、／ＬＤＢの書き込みデータに応じて、ビット線電位が反転するので、センスアンプの駆動負荷が小さくなり、書き込み動作の高速化が可能になる。
【００１６】
図２は、本発明の一実施例の構成を示すブロック図である。なお、図２において、図１４に示す構成要素と同一のものには同一の参照番号を付けてある。本発明の一実施例によれば、ビット線対制御回路２０をｍ個のコラムの各々に設けるとともに、ビット線対制御回路２０を制御する制御信号ＷＴを発生する制御信号発生回路３０を各コラムに共通に設ける。図２では、コラム選択信号ＣＬ１に対応するビット線対選択回路２０及びセンスアンプ１３を図示してある。制御信号発生回路３０は、図１に示すイコライズのタイミングを指示する制御信号ＷＴを生成する。ビット線対制御回路２０は、制御信号ＷＴを受けて、ビット線対をイコライズする。
【００１７】
図３は、図２に示す１番目のコラムに係るビット線対制御回路２０及びその周辺回路の一構成例を示す図である。まず、ビット線対制御回路２０以外の構成要素を説明する。１番目のコラムのビット線対ＢＬ１、／ＢＬ１には、センスアンプ１３が設けられ、トランスファゲート・トランジスタＱ２１、Ｑ２２を介してメモリセルアレイ１２のメモリセルＭＣへ選択的に接続される。なお、図２中、ＷＬ１、ＷＬ２はワード線を示す。トランジスタＱ２１、Ｑ２２のオン／オフは制御信号ＢＴで制御される。制御信号ＰＲで制御されるトランジスタＱ１８，Ｑ１９、Ｑ２０はビット線プリチャージ回路を構成し、ビット線を電源電圧Ｖiiの１／２にプリチャージする。コラム選択信号ＣＬ１で制御されるコラム選択トランジスタＱ１６、Ｑ１７はビット線対ＢＬ１、／ＢＬ１をローカルデータバスＬＤＢ、／ＬＤＢへ選択的に接続する。
【００１８】
ビット線対制御回路２０は、制御信号ＷＴ及びコラム選択信号ＣＬ１を入力して、データの書き込みの際、後述するようにビット線対ＢＬ１、／ＢＬ１をイコライズする。ビット線対制御回路２０はトランジスタＱ１１〜Ｑ１５を有する。制御信号ＷＴで制御されるトランジスタＱ１１、Ｑ１２はそれぞれビット線ＢＬ１、／ＢＬ１に直列に設けられている。トランジスタＱ１４、Ｑ１５を介して制御されるトランジスタＱ１３は、ノードＮ１１の電位に応じてビット線対ＢＬ１、／ＢＬ１を選択的にショートする。制御信号ＷＴで制御されるトランジスタＱ１４は、制御信号ＷＴがローレベルの時にコラム選択信号ＣＬ１をトランジスタＱ１３のゲートに印加し、トランジスタＱ１３をオンさせる。制御信号ＷＴで制御されるトランジスタＱ１５は、制御信号ＷＴがハイレベルの時にグランド電圧に相当する電源電圧Ｖss（＜Ｖii) をトランジスタＱ１３に印加し、トランジスタＱ１３をオフさせる。
【００１９】
なお、その他のコラムに設けられているビット線対制御回路２０も図３に示す構成と同一である。
図４は、図３に示す回路の動作タイミング図である。時刻ｔ０で制御信号ＰＲが立ち下がりを開始し、時刻ｔ１でローレベル（電源電圧Ｖssに等しい）になる。これにより、Ｖii／２にプリチャージされていたビット線対ＢＬ１、／ＢＬ１はフローティング状態となる。時刻ｔ１で例えば図１のワード線ＷＬ１が選択され、選択されたメモリセル内のデータに応じて、微小電位差がビット線ＢＬ１、／ＢＬ１上に現われる。時刻ｔ２でセンスアンプドライバ１４が活性化され、センスアンプ１３により微小電位差がＶii、Ｖssに増幅される。時刻ｔ３でコラム選択信号ＣＬ１が立ち上がり、これに同期して制御信号ＷＴが立ち下がる。制御信号ＷＴが立ち下がるとトランジスタＱ１１、Ｑ１２の作用により、センスアンプ１３を含めビット線対ＢＬ１、／ＢＬ１がローカルデータバスＬＤＢ、／ＬＤＢから切り離されるとととに、トランジスタＱ１４がオンしてコラム選択信号ＣＬ１がトランジスタＱ１３をオンさせ、選択されたビット線対ＢＬ１、／ＢＬ１のみがイコライズされる。これにより、ビット線ＢＬ１の電位は電位Ｖiiから下降し始め、ビット線／ＢＬ１の電位は電位Ｖssから上昇し始める。時刻ｔ４で、制御信号ＷＴが立ち上がる。時刻ｔ４では、コラム選択信号ＣＬ１はハイレベルのままである。制御信号ＷＴが立ち上がるとトランジスタＱ１１、Ｑ１２、Ｑ１５はオンし、トランジスタＱ１４はオフする。この動作によって、切り離されたビット線対ＢＬ１、／ＢＬ１がローカルデータバスＬＤＢ、／ＬＤＢと接続され、またイコライズも解除され、ローカルデータバス対ＬＤＢ、／ＬＤＢ上のデータがセンスアンプ１３、ビット線対ＢＬ１、／ＢＬ１を介して、選択されたメモリセルに書き込まれる。
【００２０】
なお、上記書き込み動作において、制御信号ＢＴは常に電源電圧Ｖiiより高い電圧ＳＶiiに設定されている。これは、トランジスタＱ２１、Ｑ２２のＭＯＳ抵抗をできるだけ小さくするためである。
このように、コラム選択信号ＣＬ１に同期して、ビット線対ＢＬ１、／ＢＬ１をイコライズすることにより、センスアンプ１３は従来の内部電源電圧Ｖiiの振幅をもった反転書き込みではなく、半分の振幅の充放電を行えば良い。この結果、センスアンプ１３の駆動容量が小さくなり、小さなローカルデータバス上の小さな信号振幅でデータを書き込むことが可能となり、動作の高速化が図れる。
【００２１】
図５に、ビット線対ＢＬ１、／ＢＬ１、コラム選択信号ＣＬ１、及び制御信号ＷＴの電位及びタイミングの関係を示す。制御信号ＷＴのハイレベルは１．５Ｖ（前述のＳＶiiに相当する）以上で、ビット線対ＢＬ１、／ＢＬ１及びコラム選択信号ＣＬ１のハイレベル（前述のＶii）の約１．０Ｖよりも高い。制御信号ＷＴのハイレベルの電位を高く設定するのは、トランジスタＱ１１、Ｑ１２のＭＯＳ抵抗をできるだけ小さくするためである。しかしながら、制御信号ＷＴのハイレベルの電位をＶiiとしてもトランジスタＱ１１、Ｑ１２のＭＯＳ抵抗値が十分に小さければ、制御信号ＷＴの電位をＳＶiiにする必要はなく、Ｖiiでよい。
【００２２】
図６は、図２に示す制御信号発生回路３０の一構成例を示す回路図である。制御信号発生回路３０は、ライトイネーブル信号／ＷＥ、コラム選択指示信号ＣＬ及びアレイ選択信号を入力し、制御信号ＷＴを出力する。コラム選択指示信号ＣＬは、図２に示すコラム選択信号ＣＬ１〜ＣＬｍのいずれかが立ち上がると立ち上がり、立ち下がると立ち下がる信号である。すなわち、コラム選択信号ＣＬ１〜ＣＬｍのオアをとった信号に相当する。前述したように、制御信号発生回路３０は、メモリセルにデータを書き込む際（ライトイネーブル信号／ＷＥがローレベル（Ｖss）の時）、コラム選択指示信号ＣＬの立ち上がりに同期して、ビット線対（例えばＢＬ１、／ＢＬ１）とセンスアンプ１３をローカルデータバスＬＤＢ、／ＬＤＢから切り離すために制御信号ＷＴをローレベル（Ｖss）にし、コラム選択指示信号ＣＬがローレベルに立ち下がる前に制御信号ＷＴをハイレベル（ＳＶii）にする。この立ち下がりのタイミングを規定するために、遅延時間τを設けてある。
【００２３】
制御信号発生回路３０は、トランジスタＱ３１〜Ｑ３７、インバータＩＮＶ０〜ＩＮＶ３及びオアゲートＯＲ１を有する。トランジスタＱ３１、Ｑ３２、Ｑ３６はＰチャネル型トランジスタで、トランジスタＱ３３、Ｑ３４、Ｑ３５及びＱ３７はＮチャネル型トランジスタである。ライトイネーブル信号／ＷＥはオアゲートＯＲ１に与えられ、アレイ選択信号はインバータＩＮＶ０を介してオアゲートＯＲ１に与えられる。オアゲートＯＲ１の出力信号はトランジスタＱ３１及びＱ３４のゲートに与えられる。トランジスタＱ３１、Ｑ３２のドレインとトランジスタＱ３３のドレインは共通に接続され、ここから制御信号ＷＴが出力される。トランジスタＱ３１、Ｑ３２のソースには、前述の高電圧ＳＶii（前述の通り、Ｖiiでもよい）が印加される。トランジスタＱ３３のソースとトランジスタＱ３４のドレインが接続され、トランジスタＱ３４のソースは電源電圧Ｖssに接続されている。
【００２４】
コラム選択指示信号ＣＬは２段のインバータＩＮＶ１、ＩＮＶ２を通り、トランジスタＱ３６，Ｑ３７からなるトランスファゲートを介してトランジスタＱ３３のゲートに与えられる。また、コラム選択指示信号ＣＬは遅延時間τの遅延回路３２で遅延され、ノードＮ２２に出力される。ノードＮ２２では、トランジスタＱ３５、Ｑ３６のゲート、及びインバータＩＮＶ３の入力端子が相互に接続されている。インバータＩＮＶ３の出力はトランジスタＱ３７のゲートに与えられる。ノードＮ２３では、トランジスタＱ３２のゲート、トランジスタＱ３５のドレイン、トランジスタＱ３３のゲート、及びトランジスタＱ３６、Ｑ３７からなるトランスファゲートの出力が相互に接続されている。トランジスタＱ３５のソースは電源電圧Ｖssに接続されている。
【００２５】
図７、図６に示す制御信号発生回路３０のデータ書き込み時の動作を示すタイミング図である。図示する期間では、アレイ選択信号は常にハイレベルに設定されている。初期状態では、ライトイネーブル信号／ＷＥがハイレベル、コラム選択指示信号ＣＬがローレベルになっている。このため、トランスファゲートを構成しているトランジスタＱ３６、Ｑ３７は共にオン状態である。このとき、トランジスタＱ３３はオフしており、トランジスタＱ３２はオン状態である。また、トランジスタＱ３１はオン状態、トランジスタＱ３４はオフ状態になっている。このように、トランジスタＱ３１、Ｑ３２はいずれもオン状態であり、制御信号ＷＴは電圧ＳＶiiになっている。
【００２６】
時刻ｔ０で、ライトイネーブル信号／ＷＥがローレベルに変化し、ノードＮ２１の電位が上昇するので、トランジスタＱ３４がオンする。時刻ｔ１でコラム選択指示信号ＣＬがハイレベルに変化し、トランジスタＱ３３がオンする。このため、制御信号ＷＴはローレベルに変化する。時刻ｔ２は、時刻ｔ１から遅延時間τが経過した時点である。遅延回路３２の出力、すなわちノードＮ２２の電位が立ち上がるので、トランジスタＱ３５はオンし、トランジスタＱ３６、Ｑ３７はオフし、ノード２３はトランジスタＱ３５を介して放電される。これにより、トランジスタＱ３２はオンし、制御信号ＷＴはハイレベルになる。
【００２７】
図８は、上記構成において、バースト長が２の場合のビット線対制御回路２０の動作を示すタイミング図である。バースト長が２の場合には、１つのワード線を選択した状態で、２つのコラムに連続してデータを書き込む。図８において、時刻ｔ１でワード線が選択され、時刻ｔ２で第１のコラム及び第２のコラムのセンスアンプが活性化される。時刻ｔ３で第１のコラム選択信号ＣＬ１が立ち上がり、同時に制御信号ＷＴが立ち下がる。これにより、第１のコラムのビット線対ＢＬ１、／ＢＬ１がイコライズされる。時刻ｔ４で制御信号ＷＴが立ち上がり、イコライズが解消され、データが選択されたメモリセルに書き込まれる。次に、時刻ｔ５で第２のコラム選択信号ＣＬ２が立ち上がり、同時に制御信号ＷＴが立ち下がる。これにより、第２のコラムのビット線対ＢＬ２、／ＢＬ２が活性化される。時刻ｔ６で制御信号ＷＴが立ち上がり、イコライズが解消され、選択されたメモリセルにデータが書き込まれる。
【００２８】
次に、上記構成を含む半導体記憶装置の全体構成について、図９を参照して説明する。図９において、半導体記憶装置はメモリチップ１００を有する。メモリチップ１００上には、周辺回路１０１の周囲に４つのコア１０２₁〜１０２₄が形成されている。勿論、４つ以外のコアを形成してもよい。図９には、コア１０２₁の要部の拡大図が示してある。他のコア１０２₂〜１０２₄も同様の構成である。
【００２９】
コア１０２₂は複数のメモリセルアレイ１２₁、１２₂が二次元的に配列してある。各セルアレイ１２₁、１２₂にはローカルデータバスＬＤＢ、／ＬＤＢが設けられ、ローカルデータバススイッチ１１₁、１１₂を介してグローバルデータバスＧＤＢ、／ＧＤＢに接続されている。コラム選択指示信号ＣＬ及びライトイネーブル信号／ＷＥを伝える信号線は、複数のセルアレイ１２₁、１２₂に共通に設けられている。各セルアレイ１２₁、１２₂にはそれぞれセンスアンプドライバ１４₁、１４₂と制御信号発生回路３０₁、３０₂が設けられている。セルアレイ１２₁には、コラム毎に設けられたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１３₁、及びコラム毎に設けられたビット線対制御回路２０からなるビット線対制御回路列２０₁が設けられている。同様に、セルアレイ１２₂には、コラム毎に設けられたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１３₂、及びコラム毎に設けられたビット線対制御回路２０からなるビット線対制御回路列２０₂が設けられている。図示を省略するその他のセルアレイ列に対しても同様に、センスアンプ列とビット線対制御回路列が設けられている。制御信号発生回路３０₁で生成された制御信号ＷＴは、ビット線対制御回路２０₁の各ビット線対制御回路２０に与えられている。同様に、制御信号発生回路３０₂で生成された制御信号ＷＴは、ビット線対制御回路２０₂の各ビット線対制御回路２０に与えられている。
【００３０】
図１０は、コラム選択指示信号ＣＬ、ＣＬ１〜ＣＬｍを生成するコラム信号発生回路の一構成例を示す回路図である。また、図１１はコラム信号発生回路の動作を示すタイミング図である。コラム信号発生回路は、図９の周辺回路１０１内に設けられている。コラム信号発生回路はカウンタ４０、デコーダ４１、オアゲートＯＲ２、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回路４２、４３で構成される。カウンタ４０は、リセット信号reset でリセットされる。周辺回路１０１内のアドレスデコーダからコラム系アドレス信号を受けたカウンタ４０は、周辺回路１０１内のタイミング生成部からのタイミング信号count-upに同期してカウント動作し、カウント値をデコーダ４１に出力する。デコーダ４１はカウント値をデコードし、図１１に示すように、コラム選択信号ＣＬ１、ＣＬ２・・・を生成する。コラム選択指示信号ＣＬは、次の通り生成される。オアゲートＯＲ２はリセット信号reset とタイミング信号count-upのオア演算を行い、その出力を遅延回路４２に出力する。遅延回路４２は遅延時間τ２だけオアゲートＯＲ２の出力を遅延し、コラム選択指示信号ＣＬが立ち上がる時間がデコーダ４１の出力ＣＬｍ（ｍ＝１、２、・・・）の立ち上がる時間と合うように調整する。遅延回路４２の出力信号は、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回路４３に出力される。遅延回路４３は遅延時間τ３だけ遅延回路４２の出力信号を遅延させ、コラム選択指示信号ＣＬのパルス幅を調整して、コラム選択信号ＣＬｍのパルス幅と等しくする。この結果、排他的論理和ゲートＥＸ−ＯＲ１の出力であるコラム選択指示信号ＣＬは、図１１に示すようなパルス信号になる。
【００３１】
図１２は、ローカルデータバススイッチ１１、１１₁、１１₂の内部構成例を示す回路図である。ローカルデータバススイッチ１１等は、２つのＣＭＯＳ構成のスイッチ５１、５２、トランジスタ５３、５４及びインバータ５５を有する。スイッチ５１はデータバスＧＤＢとＬＤＢとを接続し、スイッチ５２はデータバス／ＧＤＢ、／ＬＤＢとを接続する。スイッチ５１、５２はアレイ選択信号がハイレベルの時にオンし、ローレベルの時にオフする。アレイ選択信号がローレベルの時、すなわちグローバルデータバスＧＤＢ、／ＧＤＢとローカルデータバスＬＤＢ、／ＬＤＢとが切り離されているときに、トランジスタ５３、５４はオンし、データバス・プリチャージ電圧Ｖdp（一般的にはＶdp≦Ｖiiであるが、これに限定されない）がローカルデータバスＬＤＢ、／ＬＤＢに与えられ、データバス・プリチャージ電圧Ｖdpにプリチャージされる。
【００３２】
図１３は、書き込みアンプ１０の一構成例を示す回路図である。書き込みアンプ１０は、ライトイネーブル信号／ＷＥ及び書き込みアンプ選択信号がオンの状態で、外部からの書き込みデータに応じて、グローバルデータバスＧＤＢ、／ＧＤＢを駆動する。書き込みアンプ１０は、ＣＭＯＳ構成のスイッチ６１、６２と、グローバルデータバスＧＤＢ、／ＧＤＢをリセットするトランジスタ６３と、インバータ６４〜７２とからなる。書き込みアンプ選択信号７２がオンの状態でライトイネーブル信号／ＷＥがローレベルになると、スイッチ６１、６２がオンし、書き込みデータに応じてグローバルデータバスＧＤＢ、／ＧＤＢが駆動される。
【００３３】
以上、本発明の一実施例を説明した。
図３の構成において、ビット線対制御回路２０は、センスアンプ１３とコラム選択トランジスタＱ１６、Ｑ１７との間に設けてあるが、これに限定されるものではなく、センスアンプ１３とメモリセルアレイとの間、例えばセンスアンプ１３とビット線プリチャージ用トランジスタＱ１８、Ｑ１９との間に設けても良い。
【００３４】
センスアンプ１３とセンスアンプドライバ１４とは、任意の公知の回路で構成できる。また、周辺回路１０１には、アドレスデコーダ、タイミング発生器、外部電圧から降圧した電源電圧Ｖiiや昇圧した電圧ＳＶiiやＶdpを発生する回路、グローバルデータバス線と外部とのインタフェース回路等が設けられている。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、データを書き込むコラムのみ書き込み時にビット線対をイコライズ、すなわちビット線対の電位を同一に設定する動作を行うので、反転書き込み（ビット線対上のデータとは反対のデータの書き込み）はイコライズされた状態から開始でき、センスアンプの駆動負荷が小さくなり、高速にデータを書き込め、特に低電圧下で顕著な効果が得られる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の構成を示すブロック図である。
【図３】本発明の一実施例のビット線対制御回路の一構成例及びその周辺回路を示す回路図である。
【図４】図３の構成の動作を示すタイミングである。
【図５】図３の構成中の信号のタイミング及び電圧関係を示す波形図である。
【図６】図２に示す制御信号発生回路の一構成例を示す回路図である。
【図７】図６に示す構成の動作を示すタイミング図である。
【図８】図２に示す構成において、バースト長が２の場合の動作を示すタイミング図である。
【図９】本発明の半導体記憶装置の全体構成の一例を示すブロック図である。
【図１０】図９に示す半導体装置の周辺回路内に設けられたコラム選択信号生成回路の一構成例を示すブロック図である。
【図１１】図１０に示す構成の動作を示すタイミング図である。
【図１２】図２及び図９ローカルデータバススイッチの一構成例を示す回路図である。
【図１３】図２に示す書き込みアンプの一構成例を示す回路図である。
【図１４】従来技術のデータの書き込み動作を説明するための半導体記憶装置のブロック図である。
【符号の説明】
１０書き込みアンプ
１１ローカルデータバススイッチ
１２メモリセルアレイ
１３センスアンプ（Ｓ／Ａ）
１４センスアンプドライバ（ＳＡｄｒｖ）
２０ビット線対制御回路
３０制御信号発生回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a DRAM (Dynamic Random Access Memory) device. More particularly, the present invention relates to speeding up data write operations of DRAM devices.
2. Description of the Related Art In recent years, the operation speed has been remarkably increased in semiconductor memory devices that have been remarkably increased in scale. On the other hand, a low voltage power supply that is conscious of application to portable devices and the like has an effect contrary to the high speed operation. For this reason, it is necessary to increase the speed especially under a low power supply voltage.
[0002]
The present invention relates to speeding up a data write operation.
[0003]
[Prior art]
FIG. 14 is a diagram showing a part of the semiconductor memory device, and particularly shows components related to data writing. Conventional writing is as follows. The write amplifier 10 outputs a data signal in a complementary relationship according to externally written data onto a pair of global data buses GDB and / GDB. At this time, the local data bus switch 11 is turned on to connect the pair of global data buses GDB and / GDB and the pair of local data buses LDB and / LDB. Two transistors provided between the pair of local data buses LDB and / LDB and the pair of bit lines BL and / BL when the column selection signal CLm (m means the m-th column) rises. Turns on. Then, the sense amplifier 13 amplifies the data signal received from the local data buses LDB and / LDB, and writes the data to the corresponding memory cell of the memory cell array 12. The sense amplifier driver 14 activates the sense amplifier 13 and sets the bit line pair BL, / BL in an open state (a state in which there is a potential difference).
[0004]
Conventionally, various proposals have been made for increasing the speed of semiconductor memory devices. For example, Japanese Patent Laid-Open No. 9-73785 describes that in an SRAM device, an equalization operation after reading data and a write recovery operation after writing are performed using one control signal. The write recovery operation is to set the voltage of the data line pair to a predetermined value after the write operation to any one of the memory cells is performed. The equalize operation is to set the voltage of the corresponding data line pair to a predetermined value after the read operation from any one of the memory cells is performed.
[0005]
Japanese Patent Laid-Open No. 7-73672 also describes a write recovery operation after a write operation, as described above.
[0006]
[Problems to be solved by the invention]
By applying a technique as described in the above two publications to the write operation described with reference to FIG. 14, it is possible to increase the speed of the write operation. However, the techniques described in these publications relate to the write recovery operation after the write operation, and are not intended to increase the speed of the write operation itself.
[0007]
An object of the present invention is to speed up a data write operation, in particular, data write under a low voltage, by devising a write operation sequence.
[0008]
[Means for Solving the Problems]
  According to the first aspect of the present invention, in a semiconductor memory device having at least one memory cell array (corresponding to the memory cell array 12 of the embodiment shown in FIG. 2), selection is made by column selection signals (corresponding to CL1 to CLm in FIG. When data is written to a memory cell in the column (corresponding to MC in FIG. 2) via a sense amplifier (corresponding to 13 in FIG. 2) provided in the column, it is selected in synchronization with the column selection signal. A control circuit (corresponding to 20 and 30 in FIG. 2) for equalizing the bit line pair (corresponding to BL1 and / BL1 in FIG. 2) is provided.The control circuit includes a circuit (corresponding to the transistors Q11 and Q12 in FIG. 3) that disconnects the bit line pair and the sense amplifier from the data bus through which the write data passes while the bit line pair is equalized.This is a semiconductor memory device. Since only the column to which data is written is equalized when the bit line pair is written, that is, the potential of the bit line pair is set to be the same, inverted writing (writing data opposite to the data on the bit line pair) is equalized. Can start from the state, the drive load of the sense amplifier is reduced, data can be written at high speed, and a remarkable effect is obtained especially at low voltageSince the bit line pair and the sense amplifier are equalized while being separated from the data bus through which the write data passes, only the selected bit line pair can be equalized without affecting the data bus.
[0009]
  The control circuit isBefore the column selection signal falls, equalize the selected bit line pair.finish. This is to guarantee the data write timing.
  Claim2The invention described in claimBefore item 1The control circuit is based on a first control circuit (20) having a transistor (corresponding to the transistor Q13 in FIG. 3) that short-equalizes the bit line pair and a column selection signal (corresponding to CL in FIG. 10). And a second control circuit (30) for generating a signal for controlling the transistor. It defines one configuration example of the control circuit.
[0010]
  Claim3The invention described in claim2The signal for controlling the transistor described in (1) is controlled by a column selection signal.
[0011]
  Claim4In the invention described in claim 1, the circuit to be disconnected according to claim 1 is a transistor (Q11, Q12) provided between the bit line pair and the data bus, and the bit line pair is equalized while being equalized. A circuit for generating a control signal (WT) for turning off the transistor based on a signal (CL) instructing column selection is provided.
[0012]
  Claim5The control circuit according to claim 1, wherein the control circuit according to claim 1 short-circuits and equalizes a bit line pair in response to a column select signal (corresponding to the transistor Q13 in FIG. 3), a bit line A first control circuit (20) having second and third transistors (corresponding to the transistors Q11 and Q12 in FIG. 3) provided between the pair and a data bus (LDB, / LDB) through which write data passes; And a second control circuit (30) for generating a signal for controlling the second and third transistors based on a signal (CL) for instructing column selection.
[0013]
  Claim6The invention described in claim5The signal for controlling the transistor described in (1) is a voltage equal to or higher than a bit line voltage. If the resistance values of the second and third transistors provided in the bit line pair are not substantially problematic, the voltage may be equal to that of the bit line pair. The voltage may be higher than the voltage of the bit line pair.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
First, the principle of the present invention will be described with reference to FIG.
FIG. 1 is a waveform diagram showing the principle of the present invention. The waveform of FIG. 1 is a case where the data of the bit line pair is inverted by the write data. In the prior art, after the column selection signal (corresponding to the above-described column selection signal CLm) rises, the bit line pair is activated by the sense amplifier 13 according to the write data of the local data bus pair LDB, / LDB shown in FIG. The potentials Vii and Vss are inverted.
[0015]
On the other hand, in the present invention, the bit line pair is equalized in synchronization with the rise of the column selection signal. By this equalization, the potential of the bit line pair becomes approximately Vii / 2. From this state, the bit line potential is inverted according to the write data of the local data bus pair LDB, / LDB, so that the driving load of the sense amplifier is reduced, and the write operation can be speeded up.
[0016]
FIG. 2 is a block diagram showing the configuration of one embodiment of the present invention. In FIG. 2, the same components as those shown in FIG. 14 are denoted by the same reference numerals. According to one embodiment of the present invention, a bit line pair control circuit 20 is provided in each of m columns, and a control signal generation circuit 30 for generating a control signal WT for controlling the bit line pair control circuit 20 is provided for each column. To be provided in common. FIG. 2 shows the bit line pair selection circuit 20 and the sense amplifier 13 corresponding to the column selection signal CL1. The control signal generation circuit 30 generates a control signal WT that instructs the equalization timing shown in FIG. Bit line pair control circuit 20 receives control signal WT and equalizes the bit line pair.
[0017]
FIG. 3 is a diagram showing a configuration example of the bit line pair control circuit 20 and its peripheral circuits according to the first column shown in FIG. First, components other than the bit line pair control circuit 20 will be described. A sense amplifier 13 is provided in the bit line pair BL1, / BL1 of the first column, and is selectively connected to the memory cell MC of the memory cell array 12 via transfer gate transistors Q21, Q22. In FIG. 2, WL1 and WL2 indicate word lines. On / off of the transistors Q21 and Q22 is controlled by a control signal BT. Transistors Q18, Q19, and Q20 controlled by the control signal PR constitute a bit line precharge circuit, and precharge the bit line to ½ of the power supply voltage Vii. Column selection transistors Q16 and Q17 controlled by column selection signal CL1 selectively connect bit line pair BL1 and / BL1 to local data buses LDB and / LDB.
[0018]
The bit line pair control circuit 20 receives the control signal WT and the column selection signal CL1, and equalizes the bit line pair BL1, / BL1 as will be described later when data is written. Bit line pair control circuit 20 includes transistors Q11 to Q15. Transistors Q11 and Q12 controlled by the control signal WT are provided in series with the bit lines BL1 and / BL1, respectively. The transistor Q13 controlled via the transistors Q14 and Q15 selectively short-circuits the bit line pair BL1, / BL1 according to the potential of the node N11. The transistor Q14 controlled by the control signal WT applies the column selection signal CL1 to the gate of the transistor Q13 when the control signal WT is at the low level, and turns on the transistor Q13. The transistor Q15 controlled by the control signal WT applies the power supply voltage Vss (<Vii) corresponding to the ground voltage to the transistor Q13 when the control signal WT is at a high level, thereby turning off the transistor Q13.
[0019]
The bit line pair control circuits 20 provided in the other columns have the same configuration as shown in FIG.
FIG. 4 is an operation timing chart of the circuit shown in FIG. The control signal PR starts to fall at time t0, and becomes low level (equal to the power supply voltage Vss) at time t1. As a result, the bit line pair BL1, / BL1 precharged to Vii / 2 is in a floating state. At time t1, for example, the word line WL1 of FIG. 1 is selected, and a minute potential difference appears on the bit lines BL1 and / BL1 according to the data in the selected memory cell. The sense amplifier driver 14 is activated at time t2, and the minute potential difference is amplified to Vii and Vss by the sense amplifier 13. At time t3, the column selection signal CL1 rises, and the control signal WT falls in synchronization therewith. When the control signal WT falls, the transistors Q11 and Q12 act to turn on the transistor Q14 when the bit line pair BL1 and / BL1 including the sense amplifier 13 is disconnected from the local data buses LDB and / LDB. The selection signal CL1 turns on the transistor Q13, and only the selected bit line pair BL1, / BL1 is equalized. As a result, the potential of the bit line BL1 starts to fall from the potential Vii, and the potential of the bit line / BL1 starts to rise from the potential Vss. At time t4, the control signal WT rises. At time t4, the column selection signal CL1 remains at a high level. When control signal WT rises, transistors Q11, Q12, and Q15 are turned on, and transistor Q14 is turned off. By this operation, the separated bit line pair BL1, / BL1 is connected to the local data buses LDB, / LDB, and equalization is canceled, and the data on the local data bus pair LDB, / LDB is sense amplifier 13, bit line Data is written into the selected memory cell via the pair BL1, / BL1.
[0020]
In the write operation, the control signal BT is always set to the voltage SVii higher than the power supply voltage Vii. This is to make the MOS resistances of the transistors Q21 and Q22 as small as possible.
Thus, by synchronizing the bit line pair BL1 and / BL1 in synchronization with the column selection signal CL1, the sense amplifier 13 does not perform inverse writing with the amplitude of the conventional internal power supply voltage Vii, but has half the amplitude. Charge and discharge may be performed. As a result, the drive capacity of the sense amplifier 13 is reduced, data can be written with a small signal amplitude on a small local data bus, and the operation speed can be increased.
[0021]
FIG. 5 shows the relationship between the potential and timing of the bit line pair BL1, / BL1, the column selection signal CL1, and the control signal WT. The high level of the control signal WT is 1.5V (corresponding to the above-mentioned SVii) or higher, and is higher than about 1.0V of the high level (the above-mentioned Vii) of the bit line pair BL1, / BL1 and the column selection signal CL1. The reason why the high level potential of the control signal WT is set high is to make the MOS resistances of the transistors Q11 and Q12 as small as possible. However, even if the high level potential of the control signal WT is set to Vii, if the MOS resistance values of the transistors Q11 and Q12 are sufficiently small, the potential of the control signal WT need not be set to SVii, and may be Vii.
[0022]
FIG. 6 is a circuit diagram showing a configuration example of the control signal generation circuit 30 shown in FIG. The control signal generation circuit 30 receives the write enable signal / WE, the column selection instruction signal CL, and the array selection signal, and outputs a control signal WT. The column selection instruction signal CL is a signal that rises when any of the column selection signals CL1 to CLm shown in FIG. 2 rises and falls when it falls. That is, it corresponds to a signal obtained by taking the OR of the column selection signals CL1 to CLm. As described above, the control signal generation circuit 30 writes the data to the memory cell (when the write enable signal / WE is at the low level (Vss)), and synchronizes with the rising edge of the column selection instruction signal CL. The control signal WT is set to the low level (Vss) in order to disconnect the sense amplifier 13 (for example, BL1, / BL1) from the local data buses LDB, / LDB, and the control signal WT before the column selection instruction signal CL falls to the low level. Is set to the high level (SVii). In order to define the falling timing, a delay time τ is provided.
[0023]
The control signal generation circuit 30 includes transistors Q31 to Q37, inverters INV0 to INV3, and an OR gate OR1. Transistors Q31, Q32, and Q36 are P-channel transistors, and transistors Q33, Q34, Q35, and Q37 are N-channel transistors. The write enable signal / WE is applied to the OR gate OR1, and the array selection signal is applied to the OR gate OR1 via the inverter INV0. The output signal of the OR gate OR1 is applied to the gates of the transistors Q31 and Q34. The drains of the transistors Q31 and Q32 and the drain of the transistor Q33 are connected in common, and a control signal WT is output therefrom. The high voltage SVii (which may be Viii as described above) is applied to the sources of the transistors Q31 and Q32. The source of the transistor Q33 and the drain of the transistor Q34 are connected, and the source of the transistor Q34 is connected to the power supply voltage Vss.
[0024]
Column selection instruction signal CL passes through two stages of inverters INV1 and INV2, and is applied to the gate of transistor Q33 via a transfer gate composed of transistors Q36 and Q37. The column selection instruction signal CL is delayed by the delay circuit 32 having the delay time τ and output to the node N22. At the node N22, the gates of the transistors Q35 and Q36 and the input terminal of the inverter INV3 are connected to each other. The output of inverter INV3 is applied to the gate of transistor Q37. At the node N23, the output of the gate of the transistor Q32, the drain of the transistor Q35, the gate of the transistor Q33, and the transfer gate composed of the transistors Q36 and Q37 are connected to each other. The source of the transistor Q35 is connected to the power supply voltage Vss.
[0025]
FIG. 7 is a timing chart showing an operation at the time of data writing of the control signal generation circuit 30 shown in FIGS. 7 and 6. During the period shown, the array selection signal is always set to the high level. In the initial state, the write enable signal / WE is at a high level and the column selection instruction signal CL is at a low level. For this reason, the transistors Q36 and Q37 constituting the transfer gate are both turned on. At this time, the transistor Q33 is off and the transistor Q32 is on. Transistor Q31 is in an on state and transistor Q34 is in an off state. Thus, both the transistors Q31 and Q32 are in the on state, and the control signal WT is at the voltage SVii.
[0026]
At time t0, the write enable signal / WE changes to a low level and the potential of the node N21 rises, so that the transistor Q34 is turned on. At time t1, column selection instruction signal CL changes to high level, and transistor Q33 is turned on. For this reason, the control signal WT changes to a low level. Time t2 is the time when the delay time τ has elapsed from time t1. Since the output of the delay circuit 32, that is, the potential of the node N22 rises, the transistor Q35 is turned on, the transistors Q36 and Q37 are turned off, and the node 23 is discharged through the transistor Q35. As a result, the transistor Q32 is turned on, and the control signal WT becomes high level.
[0027]
FIG. 8 is a timing chart showing the operation of the bit line pair control circuit 20 when the burst length is 2 in the above configuration. When the burst length is 2, data is continuously written to two columns while one word line is selected. In FIG. 8, the word line is selected at time t1, and the sense amplifiers of the first column and the second column are activated at time t2. At time t3, the first column selection signal CL1 rises and at the same time the control signal WT falls. As a result, the bit line pair BL1, / BL1 of the first column is equalized. At time t4, control signal WT rises, equalization is canceled, and data is written into the selected memory cell. Next, at time t5, the second column selection signal CL2 rises and at the same time the control signal WT falls. As a result, the bit line pair BL2, / BL2 of the second column is activated. At time t6, the control signal WT rises, the equalization is canceled, and data is written into the selected memory cell.
[0028]
Next, the entire configuration of the semiconductor memory device including the above configuration will be described with reference to FIG. In FIG. 9, the semiconductor memory device has a memory chip 100. On the memory chip 100, there are four cores 102 around the peripheral circuit 101.₁~ 102_FourIs formed. Of course, you may form cores other than four. In FIG.₁The enlarged view of the principal part of is shown. Other cores 102₂~ 102_FourIs the same configuration.
[0029]
Core 102₂Is a plurality of memory cell arrays 12₁, 12₂Are arranged two-dimensionally. Each cell array 12₁, 12₂Are provided with local data buses LDB and / LDB, and a local data bus switch 11 is provided.₁, 11₂To the global data buses GDB and / GDB. The signal lines for transmitting the column selection instruction signal CL and the write enable signal / WE are a plurality of cell arrays 12.₁, 12₂Is provided in common. Each cell array 12₁, 12₂In each, sense amplifier driver 14₁, 14₂And control signal generation circuit 30₁, 30₂Is provided. Cell array 12₁Includes a sense amplifier (S / A) row 13 comprising sense amplifiers provided for each column.₁, And a bit line pair control circuit array 20 comprising bit line pair control circuits 20 provided for each column.₁Is provided. Similarly, the cell array 12₂Includes a sense amplifier (S / A) row 13 comprising sense amplifiers provided for each column.₂, And a bit line pair control circuit array 20 comprising bit line pair control circuits 20 provided for each column.₂Is provided. Similarly, a sense amplifier column and a bit line pair control circuit column are provided for other cell array columns (not shown). Control signal generation circuit 30₁The control signal WT generated in step S1 is the bit line pair control circuit 20₁Are provided to each bit line pair control circuit 20. Similarly, the control signal generation circuit 30₂The control signal WT generated in step S1 is the bit line pair control circuit 20₂Are provided to each bit line pair control circuit 20.
[0030]
FIG. 10 is a circuit diagram showing a configuration example of a column signal generation circuit that generates column selection instruction signals CL and CL1 to CLm. FIG. 11 is a timing chart showing the operation of the column signal generation circuit. The column signal generation circuit is provided in the peripheral circuit 101 of FIG. The column signal generation circuit includes a counter 40, a decoder 41, an OR gate OR2, an exclusive OR gate EX-OR1, and delay circuits 42 and 43. The counter 40 is reset by a reset signal reset. The counter 40 that has received the column address signal from the address decoder in the peripheral circuit 101 performs a count operation in synchronization with the timing signal count-up from the timing generation unit in the peripheral circuit 101, and outputs the count value to the decoder 41. . The decoder 41 decodes the count value and generates column selection signals CL1, CL2,... As shown in FIG. Column selection instruction signal CL is generated as follows. The OR gate OR2 performs an OR operation on the reset signal reset and the timing signal count-up and outputs the output to the delay circuit. The delay circuit 42 delays the output of the OR gate OR2 by the delay time τ2, and adjusts the rise time of the column selection instruction signal CL to match the rise time of the output CLm (m = 1, 2,...) Of the decoder 41. . The output signal of the delay circuit 42 is output to the exclusive OR gate EX-OR1 and the delay circuit 43. Delay circuit 43 delays the output signal of delay circuit 42 by delay time τ3, adjusts the pulse width of column selection instruction signal CL, and makes it equal to the pulse width of column selection signal CLm. As a result, the column selection instruction signal CL, which is the output of the exclusive OR gate EX-OR1, becomes a pulse signal as shown in FIG.
[0031]
FIG. 12 shows local data bus switches 11, 11₁, 11₂FIG. The local data bus switch 11 or the like includes two CMOS-structured switches 51 and 52, transistors 53 and 54, and an inverter 55. Switch 51 connects data buses GDB and LDB, and switch 52 connects data buses / GDB and / LDB. The switches 51 and 52 are turned on when the array selection signal is at a high level and turned off when the array selection signal is at a low level. When the array selection signal is at a low level, that is, when the global data buses GDB, / GDB and the local data buses LDB, / LDB are disconnected, the transistors 53 and 54 are turned on, and the data bus precharge voltage Vdp ( In general, Vdp ≦ Vii (but not limited to this) is applied to the local data buses LDB and / LDB and precharged to the data bus precharge voltage Vdp.
[0032]
FIG. 13 is a circuit diagram illustrating a configuration example of the write amplifier 10. The write amplifier 10 drives the global data buses GDB and / GDB in accordance with write data from the outside while the write enable signal / WE and the write amplifier selection signal are on. The write amplifier 10 includes CMOS switches 61 and 62, a transistor 63 for resetting the global data buses GDB and / GDB, and inverters 64 to 72. When the write enable signal / WE goes low while the write amplifier selection signal 72 is on, the switches 61 and 62 are turned on and the global data buses GDB and / GDB are driven according to the write data.
[0033]
The embodiment of the present invention has been described above.
In the configuration of FIG. 3, the bit line pair control circuit 20 is provided between the sense amplifier 13 and the column selection transistors Q16 and Q17. However, the present invention is not limited to this. For example, it may be provided between the sense amplifier 13 and the bit line precharging transistors Q18 and Q19.
[0034]
The sense amplifier 13 and the sense amplifier driver 14 can be configured by any known circuit. The peripheral circuit 101 is provided with an address decoder, a timing generator, a circuit for generating a power supply voltage Vii stepped down from an external voltage, a stepped up voltage SVii or Vdp, an interface circuit between the global data bus line and the outside, and the like. Yes.
[0035]
【The invention's effect】
As described above, according to the present invention, since only the column into which data is written is written, the bit line pair is equalized, that is, the potential of the bit line pair is set to be the same. Data writing opposite to the above can be started from an equalized state, the driving load of the sense amplifier is reduced, data can be written at high speed, and a remarkable effect can be obtained particularly under a low voltage.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of the present invention.
FIG. 2 is a block diagram showing a configuration of an embodiment of the present invention.
FIG. 3 is a circuit diagram showing a configuration example of a bit line pair control circuit according to an embodiment of the present invention and its peripheral circuit.
4 is a timing showing the operation of the configuration of FIG.
5 is a waveform diagram showing signal timing and voltage relationships in the configuration of FIG. 3; FIG.
6 is a circuit diagram showing a configuration example of a control signal generation circuit shown in FIG. 2;
7 is a timing chart showing the operation of the configuration shown in FIG. 6. FIG.
8 is a timing chart showing an operation when the burst length is 2 in the configuration shown in FIG.
FIG. 9 is a block diagram showing an example of the entire configuration of a semiconductor memory device of the present invention.
10 is a block diagram showing a configuration example of a column selection signal generation circuit provided in a peripheral circuit of the semiconductor device shown in FIG. 9;
11 is a timing chart showing the operation of the configuration shown in FIG.
12 is a circuit diagram showing an example of the configuration of the local data bus switch shown in FIGS. 2 and 9. FIG.
13 is a circuit diagram showing a configuration example of the write amplifier shown in FIG. 2;
FIG. 14 is a block diagram of a semiconductor memory device for explaining a conventional data write operation;
[Explanation of symbols]
10 Write amplifier
11 Local data bus switch
12 Memory cell array
13 sense amplifier (S / A)
14 Sense amplifier driver (SAdrv)
20 bit line pair control circuit
30 Control signal generation circuit

Claims

少なくとも１つのメモリセルアレイを有する半導体記憶装置において、
コラム選択信号で選択したコラムにあるメモリセルに、該コラムに設けられたセンスアンプを介してデータを書き込む際、コラム選択信号に同期して選択されたビット線対をイコライズする制御回路を設け、
該制御回路は、ビット線対をイコライズする間は前記ビット線対及び前記センスアンプを、書き込みデータが通るデータバスから切り離し、前記コラム選択信号が立ち下がる前に前記ビット線対のイコライズを終了し、前記イコライズの終了後に、前記ビット線対及び前記センスアンプを前記データバスに接続する回路を具備することを特徴とする半導体記憶装置。In a semiconductor memory device having at least one memory cell array,
A control circuit is provided for equalizing the bit line pair selected in synchronization with the column selection signal when data is written to the memory cell in the column selected by the column selection signal via the sense amplifier provided in the column,
The control circuit, the bit line pair and the sense amplifier during the equalization of the bit line pairs, disconnect City from the data bus through which the write data, the equalization of the bit line pair prior to the column selection signal falls And a circuit for connecting the bit line pair and the sense amplifier to the data bus after the equalization is completed .

前記制御回路は、
ビット線対をショートしてイコライズするトランジスタを有する第１の制御回路と、
コラム選択信号に基づいて前記トランジスタを制御する信号を発生する第２の制御回路と
を有することを特徴とする請求項１記載の半導体記憶装置。The control circuit includes:
A first control circuit having a transistor for shorting and equalizing a bit line pair;
The semiconductor memory device according to claim 1, comprising a second control circuit for generating a signal for controlling the transistor based on the column selection signal.

前記トランジスタを制御する信号は、前記制御回路及びコラム選択信号で制御されることを特徴とする請求項２記載の半導体記憶装置。 3. The semiconductor memory device according to claim 2 , wherein a signal for controlling the transistor is controlled by the control circuit and a column selection signal.

前記切り離す回路は、ビット線対とデータバスとの間に設けられたトランジスタであり、ビット線対をイコライズしている間は該トランジスタをオフさせる制御信号をコラム選択を指示する信号に基づいて生成する回路を具備することを特徴とする請求項１記載の半導体記憶装置。The separating circuit is a transistor provided between the bit line pair and the data bus, and generates a control signal for turning off the transistor based on a signal for instructing column selection while the bit line pair is equalized. The semiconductor memory device according to claim 1, further comprising:

前記制御回路は、
コラム選択信号に応答してビット線対をショートしてイコライズする第１のトランジスタと、ビット線対と書き込みデータが通るデータバスとの間に設けられた第２及び第３のトランジスタを有する第１の制御回路と、
コラム選択を指示する信号に基づいて前記第２及び第３のトランジスタを制御する信号を発生する第２の制御回路と
を有することを特徴とする請求項１記載の半導体記憶装置。The control circuit includes:
A first transistor that short-circuits and equalizes a bit line pair in response to a column selection signal, and a first transistor having a second transistor and a third transistor provided between the bit line pair and a data bus through which write data passes. A control circuit of
2. The semiconductor memory device according to claim 1, further comprising: a second control circuit that generates a signal for controlling the second and third transistors based on a signal instructing column selection.

前記トランジスタを制御する信号は、ビット線電圧に等しいかそれよりも高い電圧であることを特徴とする請求項５記載の半導体記憶装置。6. The semiconductor memory device according to claim 5, wherein the signal for controlling the transistor is a voltage equal to or higher than a bit line voltage.