JPS61158094A - Sense amplifier drive circuit of dynamic memory - Google Patents
Sense amplifier drive circuit of dynamic memoryInfo
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- JPS61158094A JPS61158094A JP59276123A JP27612384A JPS61158094A JP S61158094 A JPS61158094 A JP S61158094A JP 59276123 A JP59276123 A JP 59276123A JP 27612384 A JP27612384 A JP 27612384A JP S61158094 A JPS61158094 A JP S61158094A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特に中間電位グリチャー・ゾ方
式のダイナミック型メモリにおけるセンスアジグ駆動回
路に関する
〔発明の技術的背景〕
最近の半導体メモリの大容量化、高性能化に対する要求
を満たす方式の１つとして、１９８４ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ８ＯＦ ｌ
５ＳＣＣＰ、１０６に示されたＡ １２８Ｋ Ｗｏｒｄ
Ｘ８ ｂ ＤＲＡＭ”および同じ（Ｐ、２７６に示され
たＡ ２８８Ｋｂ ＣＭＯ８Ｐｓｅｕｄｏ ＳＲＡＭ
’により中間電位プリチャージ方式が提案されている。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a sense-adjust drive circuit in a semiconductor memory, particularly a dynamic memory using an intermediate potential Glitcher-Zo method. [Technical Background of the Invention] The recent increase in the capacity of semiconductor memories , 1984DIGEST is one of the methods that meets the demand for higher performance.
OF TECHNICAL PAPER8OF l
A 128K Word shown in 5SCCP, 106
X8 b DRAM” and the same (A 288Kb CMO8Pseudo SRAM shown in P, 276
An intermediate potential precharging method was proposed by '.
これは、ピッ）［のプリチャージ電圧を電源電位ｖｅｅ
の中間電位（Ｔｖｃｃ）にプリチャージするものである
。その具体的手段としては、センスアンプ回路動作後に
ビット線対の電位かそれぞれｖ を位と■Ｉｌ□電位（
接Ｃ
地電位）とになっているので、次のセンス回路動作ｔ−
ｈ始する前に上記ビット線対のビット線相互を短絡させ
て３ｖｅｅ電位にするものであるＯこの中間電位プリチ
ャージ方式の利点は、基板電位発生回路を内蔵したメモ
リの場合、プリチャージにおける基板電位の変動を小さ
くすることができ、ビット線充放電電流がｖｃｅｔ位ノ
リナプリチャージ方式電位プリチャージ方式に比べて半
分になるので低消費電力化を図ることができる。なお、
中間電位プリチャージ方式にありては、ダイナミック型
のメモリセルのリフレ、シュ動作に際してメモリセルに
、たとえばｖｃｃ電位を書き込むためにはビット線対の
一方のビット線の電位を２ｖｃｃ電位から上記ｖｃｃ電
位に上昇させるだめのアクティブリストア回路を必要と
する。This changes the precharge voltage of
The voltage is precharged to an intermediate potential (Tvcc). As a concrete means, after the sense amplifier circuit operates, the potential of the bit line pair is set to v and ■Il□ potential (
(ground potential), so the next sense circuit operation t-
The advantage of this intermediate potential precharging method is that the bit lines of the bit line pair are short-circuited to a 3vee potential before starting the process. Variations in potential can be reduced, and the bit line charging/discharging current is halved compared to the Vcet Norina precharging method and the potential precharging method, so power consumption can be reduced. In addition,
In the intermediate potential precharging method, in order to write, for example, a vcc potential into a memory cell during refresh and refresh operations of a dynamic memory cell, the potential of one bit line of a bit line pair is changed from the 2vcc potential to the above vcc potential. Requires an active restore circuit to increase the power level.
第３図は、中間電位プリチャージ方式を採用した従来の
ダイナミック型メモリの一部（１力ラム分のメモリセル
、センスアンプ等）を示してお９、ＢＬおよびＢＬはビ
ット線、Ｗｌ 、Ｗ２ 。Figure 3 shows a part of a conventional dynamic memory that adopts the intermediate potential precharge method (memory cells for one RAM, sense amplifier, etc.)9, BL and BL are bit lines, Wl, W2 .
Ｗｓ 、Ｗｌ 、・・・はワード線、ＭＣｌ 、 ＭＣ
２、ＭＣ３゜ＭＣ４、・・・はメモリセルでありて、そ
れぞれたとえばＮチャネルＭＯ８（絶縁ダート型）トラ
ンジスタＱとキャパシタＣとからなり、このトランジス
タＱの一端がビット線に接続され、そのダートがワード
線に接続されている。ＳＡ Ｊはたとえば２イ固のＮチ
ャネルＭＯ８）ランジスタＮｌ。Ws, Wl,... are word lines, MCl, MC
2, MC3, MC4, . . . are memory cells each consisting of, for example, an N-channel MO8 (insulated dart type) transistor Q and a capacitor C. One end of this transistor Q is connected to a bit line, and the dart is connected to the bit line. Connected to word line. SAJ is, for example, a 2-channel N-channel MO8) transistor Nl.
Ｎ２を交差接続させてビット線ＢＬ 、 ＢＬ相互間に
接続されたＮＭＯＳセンスアンプであって、センスアン
プ活性化信号φＳＥＮによシ動作が制御されてビット線
ＢＬ 、 ＢＬ間の微少な電位差をセンスして増幅する
ためのものである。また、ＳＡ２は２個のＰチャネルＭ
Ｏ８トランジスタＰＩ、ＰＩを交差結合させてなり、セ
ンスアンプ活性化信号φＳＥＰによシ動作が制御される
ＰＭＯＳセンスアンプであって、アクティブリストア回
路として作用するものである。Ｎ３はビット線対ＢＬ、
ＢＬ相互間に接続された中間電位プリチャージ用ＯＮチ
ャネルＭＯＳトランノスタであって、そのダートに印加
されるビットｉｆＭｆ’）テヤーノ信号φ、Ｃによって
オン、オフ状態が制御される。The NMOS sense amplifier is connected between the bit lines BL and BL by cross-connecting N2, and its operation is controlled by the sense amplifier activation signal φSEN to sense a minute potential difference between the bit lines BL and BL. This is to amplify the signal. Also, SA2 has two P channels M
This PMOS sense amplifier is formed by cross-coupling O8 transistors PI and PI, and whose operation is controlled by a sense amplifier activation signal φSEP, and functions as an active restore circuit. N3 is bit line pair BL,
This is an ON channel MOS transistor for intermediate potential precharging connected between BL, and its on/off state is controlled by the bit ifMf') Teyano signal φ, C applied to its dart.
第４図は、上記メモリにおけるプリチャージ動作、セン
ス動作のタイミングの一例を示しており、このタイミン
グ図を参照して上記プリチャージ動作、センス動作を藺
単に説明する。外部信号ＲＡＳ （ローアドレスストロ
ーブｍ号＞がハイレベル１Ｈ″のとき（凹プリチャージ
期間）、ビット線ＢＬ 、 ＢＬは一方がｖｃｃｔｔ位
、他方がｖｌ、電位に保持されている。次に、上記ＲＡ
Ｓ信号がロウレベル”Ｌ″（ＲＡＳアクティブ期間）に
なると、ビット線プリチャージ信号φｐｃが一部期間ハ
イレベルになシ、トランジスタＮ３がオン状ａになって
ピッ） ＠ ＢＬ 、 ＢＬ相互か短絡してそれぞれ２
ｖｃｃ電位にプリチャージされる。FIG. 4 shows an example of the timing of the precharge operation and sense operation in the memory, and the precharge operation and sense operation will be briefly explained with reference to this timing diagram. When the external signal RAS (row address strobe no. R.A.
When the S signal becomes low level "L" (RAS active period), the bit line precharge signal φpc is not at high level for a part of the period, transistor N3 becomes on state a, and a short occurs between BL and BL. 2 each
Precharged to vcc potential.
この際、ビット線ＢＬ 、 ＢＬの各電位は双方向に変
化するので、基板電位の変動は殆んどない。次にロウア
ドレス信号が取り込まれ、ローデコーダによりワード線
群のうちの１本のワード線Ｗ１が選択されてハイレベル
にな）、このワード線ｗｒ、ｉに接続されているメモリ
セルＭＣＩの情報がビット線ＢＬ 、 ＢＬの一方に読
み出されると共に、他方のビット線に接続されているダ
ミーセル（図示せず）がダミーワード線（図示せず）に
よシ選択されて、その情報か上記他方のビット線に読み
出される。この場合、ダミーセルから情報が読み出され
たビット線は２ｖｃｃ電位でありて基準電位となり、選
択されたメモリセルＭＣ１から情報が読み出されたビッ
ト線の電位はメモリセルデータ“１” ＠ Ｑ ＩＩに
応じて上記基準電位よシ数十ｍｖ高くなるか低くなり、
ビット線ＢＬ 、π対に微少な電位差が発生する。次に
、センス開始信号がハイレベルになると同時にセンスア
ンプ活性化信号φＩＮ 、φＳＥＰが各対応してｖｃｃ
レベルからｖｓ、レベルおよびｖａｓレベルからｖｃｅ
レベルに遷移することにより、ＮＭＯＳセンスアンプＳ
Ａ １ 、 ＰＭＯＳセンスアン７’ ＳＡ２がセンス
動作を行なって前記電位差を増幅し、ビット線ＢＬ 、
ＢＬの一方がｖｃｃｔ位、他方がｖ、。At this time, since the potentials of the bit lines BL and BL change in both directions, there is almost no variation in the substrate potential. Next, the row address signal is taken in, one word line W1 of the word line group is selected by the row decoder and becomes high level), and information on the memory cell MCI connected to this word line wr, i is sent. is read out to one of the bit lines BL, BL, and at the same time, a dummy cell (not shown) connected to the other bit line is selected by a dummy word line (not shown), and the information is read out from the other bit line. Read out on the bit line. In this case, the bit line from which information is read from the dummy cell is at 2vcc potential, which serves as the reference potential, and the potential of the bit line from which information is read from the selected memory cell MC1 is memory cell data "1" @ Q II Depending on the above reference potential, it becomes higher or lower by several tens of millivolts,
A slight potential difference occurs between the bit lines BL and π pair. Next, at the same time as the sense start signal becomes high level, the sense amplifier activation signals φIN and φSEP are set to vcc respectively.
level to vs, level and vas level to vce
By transitioning to the level, the NMOS sense amplifier S
A1, PMOS sense amplifier 7' SA2 performs a sensing operation to amplify the potential difference, and the bit line BL,
One side of BL is at vcct position, and the other side is at vcct position.
電位になる。Becomes electric potential.
しかし、上述した従来の中間電位プリチャージ方式にお
いては、ビット線プリチャージ信号φ、Ｃがハイレベル
になってからビット線ＢＬ 。However, in the conventional intermediate potential precharge method described above, the bit line BL is charged after the bit line precharge signals φ and C become high level.
■が相等しく−■ 電位になるまでの時間が比 ｃ
ｃ
較的長い。したかつて、第４図に示したようにＲＡＳ信
号がアクティブ状態になってからビット線プリチャージ
動作を行なうことは、メモリのアクセス時間が遅くなシ
、メモリ動作の高速化を図る上で好ましくない。■ are equal to −■ The time taken to reach the potential is the ratio c
c Relatively long. In the past, as shown in Fig. 4, performing a bit line precharge operation after the RAS signal becomes active is not desirable in terms of speeding up memory operations because the memory access time is slow. .
そこで、メモリ動作の高速化を図るために、メモリサイ
クルの終了時にＲＡＳ信号がノーイレペルになってＲＡ
Ｓプリチャージ期間に入ると同時にビット線プリチャー
ジ動作を行なうことか考えられるか、この場合、ＲＡＳ
プリチャージ期間にビット線が７０−ティング状態にな
ると、ＲＡＳプリチャージ期間が非常に長いときには前
述したようにプリチャージされたビット線の電圧がメモ
リセルのリーク電流等によって低下してしまい、この後
でメモリセルデータを読み出してセンスするときの動作
が不安定になるという問題が発生する。Therefore, in order to speed up memory operation, the RAS signal becomes no-repel at the end of the memory cycle and the RA
Is it possible to perform a bit line precharge operation at the same time as entering the S precharge period? In this case, the RAS
If the bit line is in the 70-ting state during the precharge period, if the RAS precharge period is very long, the voltage of the precharged bit line will drop due to the leakage current of the memory cell, etc. A problem arises in that the operation becomes unstable when reading and sensing memory cell data.
この問題を解決するために、本発明者は、ＲＡＳプリチ
ャージ期間が長い場合でもセンス動作の安定化を図り得
ると共にアクセス時間の短縮化を図り得るＤＲＡＭのビ
ット線プリチャージ回路を既に提案している。即ち、こ
の提案は、中間電位プリチャージ方式のＤＲＡＭにおい
て、ＲＡＳプリチャージ期間に入ると同時にメモリセル
アレイの各カラムにおけるビット線対のビット線相互を
短絡させ、上記プリチャージ期間中に上記ビット線対に
中間電位を印加するようにしたものである。In order to solve this problem, the present inventor has already proposed a DRAM bit line precharge circuit that can stabilize the sensing operation and shorten the access time even when the RAS precharge period is long. There is. That is, this proposal shorts the bit lines of the bit line pairs in each column of the memory cell array at the same time as the RAS precharge period begins in the intermediate potential precharge type DRAM, and the bit line pairs are shorted during the precharge period. An intermediate potential is applied to the
ところで、前述した従来のＤＲＡＭにおいては、センス
開始毎号がハイレベルになると同時にセンスアンプ活性
化信号φＳＥＮがｖｅｃレベルからＶ レベルへ遷移し
、センスアンプ活性化信号ａ
φＳＥＰカｖｌ！、レベルカラｖｃｃレベルへ［％して
いた。しかし、このような動作によれば、前記ＮＭＯＳ
センスアン７Ｏ８Ａ ＩとＰＭＯＳセンスアンプＳＡ、
？とが同時に動作するのでｖｃｃ電源からｖｓａ電位端
に貫通電流が流れ、ＤＲＡＭの低消費電力化に対して支
障がある。また、上記センスアンプ活性化信号φＳＥＮ
、φｓｇｐ 、５；供給されるセンスアジグ駆動線Ｌ
Ｐ 、 ＬＮの負荷容量が比較的大きいので、この負荷
容量を充放電するための駆動時間と駆動電力とは比較的
大金なものが必要となり、このことからＤＲＡＭアクセ
ス動作の高速化、低消費電力化に対して支障をきたすと
いう問題かある。By the way, in the above-mentioned conventional DRAM, the sense amplifier activation signal φSEN changes from the vec level to the V level at the same time as each sense start signal becomes high level, and the sense amplifier activation signal a φSEP voltage vl! , the level was changed to the vcc level [%]. However, according to such an operation, the NMOS
Sense Anne 7O8A I and PMOS sense amplifier SA,
? Since both operate at the same time, a through current flows from the VCC power supply to the VSA potential end, which poses a problem in reducing the power consumption of the DRAM. In addition, the sense amplifier activation signal φSEN
, φsgp, 5; Sense Ajig drive line L supplied
Since the load capacitance of P and LN is relatively large, the drive time and drive power required to charge and discharge this load capacitance require a relatively large amount of money. There is a problem in that it poses an obstacle to electrification.
本発明は上記の事情に鑑みてなされたもので、センス動
作に伴なう電力消費の低減およびセンス動作の高速化が
可能となり、シかも中間電位プリチャージ方式の特長を
有するダイナミック型メモリのセンスアンプ駆動回路を
提供するものである。The present invention has been made in view of the above circumstances, and it is possible to reduce the power consumption associated with the sensing operation and speed up the sensing operation, and also to sense a dynamic memory having the features of an intermediate potential precharging method. The present invention provides an amplifier drive circuit.
即ち、本発明は、メモリセルアレイの各カラムにおける
ビット線対の電源電位の１の中間電位にプリチャージす
る中間電位プリチャージ方式のダイナミック型メモリに
おけるセンスアンプ駆動回路として、センス開始信号を
受けて中間電位から接地電位あるいは電源電位に遷移す
るセンスアンプ活・性化信号を出力するように形成して
なることを特徴とするものである。That is, the present invention can be used as a sense amplifier drive circuit in a dynamic memory using an intermediate potential precharging method that precharges a pair of bit lines in each column of a memory cell array to an intermediate potential of one of the power supply potentials. It is characterized in that it is formed so as to output a sense amplifier activation/activation signal that transitions from a potential to a ground potential or a power supply potential.
このように、センスアンプ活性化信号の振幅が従来例の
Σであることによって、センス動作の高速化およびセン
ス動作に伴なう電力消費の低減化が可能になる。In this way, since the amplitude of the sense amplifier activation signal is Σ in the conventional example, it is possible to speed up the sensing operation and reduce power consumption associated with the sensing operation.
以下、図面を参照して本発明の一実施例を詳細に説明す
る。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は中間電位プリチャージ方式のダイナミ、り型メ
モリの一部を示しておシ、第３図を参照して前述したメ
モリに比べて次の点が異なシ、その他は同じであるので
第３図中と同一部分には同一符号を付してその説明を省
略する。Figure 1 shows a part of the intermediate potential precharge type dynamic memory, which differs from the memory described above with reference to Figure 3 in the following points and is otherwise the same. Components that are the same as those in FIG. 3 are given the same reference numerals, and their explanations will be omitted.
即ち、異なる点は、（１λビット線プリチャージ信号φ
ｐｃはＲＡＳプリチャージ期間に同期してアクティブ状
態になること、（２）上記プリチャージ信号φｐｃによ
シグート駆動される中間電位プリチャージ用トランジス
タＮ３と、ＲＡＳプリチャージ期間にビット線ＢＬ 、
ＢＬに中間電位を印加してビット線対全中間電位に保
持する中間電位印加用のＮチャネルＭＯ８）ランジスタ
Ｎ４．Ｎ５とＫよって中間電位プリチャージ回路ｌが形
成されていること、（３）ＲＡＳアクティブ期間にセン
ス開始信号を受けてセンスアンプ活性化信号φＳＥＮ。That is, the difference is that (1λ bit line precharge signal φ
pc becomes active in synchronization with the RAS precharge period; (2) the intermediate potential precharge transistor N3, which is driven by the precharge signal φpc, and the bit line BL during the RAS precharge period;
N-channel MO8) transistor N4. for applying an intermediate potential that applies an intermediate potential to BL and maintains the entire bit line pair at an intermediate potential. An intermediate potential precharge circuit 1 is formed by N5 and K. (3) A sense amplifier activation signal φSEN is generated in response to a sense start signal during the RAS active period.
φＳＥＰを出力するセンスアン７”ＪＫ動回路２は、中
間電位からｖ、、レベルに遷移するφＳＥＮ信号と、こ
の信号より遅れて中間電位からｖｅｃ電源レベルに遷移
するφＳＥＰ信号を出力することである。The sense amplifier 7'' JK circuit 2 that outputs φSEP outputs a φSEN signal that transitions from an intermediate potential to a level v, and a φSEP signal that transitions from an intermediate potential to a vec power supply level later than this signal.
上記中間電位プリチャージ回路Ｊにおいては、メモリテ
、グ内で生成される中間電位（−ｚＶｃｃ）が与えられ
る中間電位１！３と前記中間電位プリチャージ用のＮチ
ャネルＭＯ８）ランジスタＮ３の両端（つｔシ、ピッ）
＠ ＢＬおよびπ）との間に、各ｆ−）に前記ビット
線プリチャージ信号φｐｃが印加されるＮチャネルＭＯ
８）ランジスタ Ｎ４．Ｎ５が接続されている。上
記各トランジスタＮＪ 、Ｎ４ 、Ｎ５は上記φＰＣ信
号がハイレベルのときにオン状態にな９、ロウレベルの
ときにオフ状態になる。In the intermediate potential precharge circuit J, an intermediate potential 1!3 to which an intermediate potential (-zVcc) generated in the memory gate is applied and both ends (two ends) of the N-channel MO8 transistor N3 for intermediate potential precharging are connected. tshi, beep)
@BL and π), the N-channel MO to which the bit line precharge signal φpc is applied to each f-)
8) Ransistor N4. N5 is connected. The transistors NJ, N4, and N5 are turned on when the φPC signal is at a high level, and turned off when the signal is at a low level.
一方、前記センスアンプ駆動回路２において、Ｐ３はソ
ースがｖｃｅ電源に接続され、ドレインがＰＭＯＳセン
スアンプ駆動線ＬＰに接続されたセンスアンプ駆動用の
ＰチャネルＭＯ８）ランジスタ、Ｎ６はソースがＶ、電
位端に接続され、ドレインがＮＭＯＳセンスアンプ駆動
線団に接続されたセンスアンプ駆動用のＮチャネルＭＯ
Ｓト：７ンジスタ、Ｎ７は上記両トランジスタＰＪ、Ｎ
５のドレイン相互間に接続され、ダートに前記プリチャ
ージ信号φ１．が印加される中間電位プリチャージ用の
ＮチャネルＭＯ８）ランジスタ、Ｉ’ｌｌおよびＮ９は
それぞれ対応して上記トランジスタＰ３．Ｎ６の各一端
と前記中間電位線３との間に接続され、それぞれのダー
トに前記プリチャージ信号φｐｃが印加される中間電圧
印加用のＮチャネルＭＯ８）ランジスタであり、センス
開始信号入力は直接に前記Ｎチャネルの駆動用トランジ
スタＮ６のｒ−トに印加されると共に、遅延回路４を経
てイ／パータ５によシ反転されたのち前記Ｐチャネルの
駆動用トランジスタＰ３のｆｆ−）に印加される。On the other hand, in the sense amplifier drive circuit 2, P3 is a P-channel MO8) transistor for driving a sense amplifier whose source is connected to the VCE power supply and whose drain is connected to the PMOS sense amplifier drive line LP; An N-channel MO for driving the sense amplifier, whose drain is connected to the NMOS sense amplifier driving line group.
ST: 7 transistors, N7 is both the above transistors PJ, N
The precharge signal φ1.5 is connected between the drains of the precharge signals φ1. The N-channel MO8) transistors I'll and N9 for intermediate potential precharging to which are applied are respectively connected to the transistors P3. It is an N-channel MO8) transistor for applying an intermediate voltage, which is connected between each end of N6 and the intermediate potential line 3, and the precharge signal φpc is applied to each dart, and the sense start signal input is directly connected to the intermediate potential line 3. It is applied to the r-to of the N-channel driving transistor N6, and is also inverted by the i/putter 5 through the delay circuit 4, and then applied to the ff-) of the P-channel driving transistor P3. .
上記メモリにおけるプリチャージ動作、センス・リスト
ア動作の動作タイミングを第２図に示しておシ、第４図
を参照して前述した動作に比べてプリチャージ動作の期
間およびリストア動作のタイミングが異なる。即ち、メ
モリサイクルの終了時にＲＡＩ９信号がハイレベル（Ｒ
ＡＳ ７”リチャージ期間）になると同時にビット線プ
リチャージ信号φ、。がハイレベルになる。これによシ
、中間電位グリテ澹−ジ回路１においては、トランジス
タＮＪ 、Ｎ４ 、Ｎ５がそれぞれオンにな夛、上記ト
ランジスタＮ３のオン動作によって、ビット線ＢＬ 、
ＢＬ相互が短絡状態になシ、ビット線電位が３ｖｅｅ
電位になる。しかも、ＲＡＳ ｆリチャージ期間中は前
記トランジスタＮ４ 、Ｎ５がオン状態であり、このト
ランジスタＮ４．Ｎ５を通じて中間電位ＭＡＩＩからビ
ット線ＢＬ 、 ＢＬに中間電位が印加され続ける。し
たかって、ＲＡＳプリチャージ期間が長い場合でも、ビ
ット線電位がリーク電流等によって低下することなく、
後続のＲＡＳアクティブ期間におけるメモリセルデータ
の読み出し動作、センス動作が安定に行なわれることに
なる。しかも、ＲＡＳアクティブ期間に入ったときには
即にビット線プリチャージ状態になっているので、ＲＡ
Ｓアクティブ期間に入ってからローアドレスを取シ込み
ワード線選択を行なうまでの時間が、従来のようにＲＡ
Ｓアクティブ期間に入ってからビット線プリチャージを
行なう方式に比べて短縮され、高速アクセスが可能にな
る。The operation timings of the precharge operation and sense/restore operation in the memory are shown in FIG. 2, and the period of the precharge operation and the timing of the restore operation are different from the operations described above with reference to FIG. That is, at the end of the memory cycle, the RAI9 signal goes to high level (R
The bit line precharge signal φ, becomes high level at the same time as the start of AS7'' recharge period).As a result, in the intermediate potential gravity degradation circuit 1, transistors NJ, N4, and N5 are turned on, respectively. Furthermore, due to the ON operation of the transistor N3, the bit lines BL,
BL is not short-circuited, and the bit line potential is 3vee.
Becomes electric potential. Moreover, during the RAS f recharge period, the transistors N4 and N5 are in an on state, and the transistors N4. The intermediate potential continues to be applied from the intermediate potential MAII to the bit lines BL and BL through N5. Therefore, even if the RAS precharge period is long, the bit line potential will not drop due to leakage current, etc.
The reading operation and sensing operation of memory cell data in the subsequent RAS active period can be performed stably. Moreover, when the RAS active period begins, the bit line is immediately precharged, so the RA
The time from entering the S active period to receiving the row address and selecting the word line is the same as before.
Compared to a method in which bit line precharge is performed after entering the S active period, the time is shortened and high-speed access is possible.
一方、前記したようにＲＡ８ ｆリテヤーノ期間に入っ
てプリチャージ信号φｐｃがノ・イレペルになると、セ
ンスアンプ駆動回路２においてはトランジスタＮ７．Ｎ
８．Ｎ９がそれぞれオン状態になる。この場合、前記φ
ＰＣがノ）イレペルになる前には後述するようにセンス
アンプ駆動用のトランジスタＰ３．Ｎ３がそれぞれオン
状態になって前記センスアンプ駆動線ＬＰ 、 ＬＮが
それぞれ対応してｖｅｃレベル、ｖルベルになっている
ので、上記トランジスタＮ７のオン動作によって上記駆
動線ＬＰ 、 ＬＮ相互が短絡状態になシ、それぞれ１
ｖｅｅ電位（中間電位）になる。On the other hand, as described above, when the precharge signal φpc becomes normal in the RA8f period, the sense amplifier drive circuit 2 uses the transistor N7. N
8. N9 are respectively turned on. In this case, the above φ
Before the PC becomes irregular, the sense amplifier driving transistor P3. N3 is turned on, and the sense amplifier drive lines LP and LN are respectively at the vec level and the v level, so the on operation of the transistor N7 short-circuits the drive lines LP and LN. Nasi, 1 each
vee potential (intermediate potential).
さらに、ＲＡＳプリチャージ期間中は前記トランジスタ
Ｎ８ 、Ｎ９がオン状態であシ、このトランジスタＮｌ
ｌ、Ｎ９を通じて中間電位線３から上記駆動線ＬＰ 、
ＬＮに中間電位が印加され続ける。そして、次にＲＡ
Ｓアクティブ期間に入ると、プリチャージ信号φ、°。Furthermore, during the RAS precharge period, the transistors N8 and N9 are on, and this transistor Nl
1, the drive line LP from the intermediate potential line 3 through N9,
An intermediate potential continues to be applied to LN. And then R.A.
When entering the S active period, the precharge signal φ,°.
がロウレベルになるので、前記トランジスタＮ７．Ｎｌ
ｊ、Ｎ９がそれぞれオフ状態になシ、上記駆動線ＬＰ
、 ＬＮはフローティング状態になる。また、ＲＡＳア
クティブ期間に入ると、ロウアドレス信号が取シ込まれ
てワード線およびダミーワード線の選択が行なわれ、メ
モリセルおよびダミーセル選択が行なわれ、ビット線Ｂ
Ｌ 、 ＢＬ間に中間電位を基準電位とする微少な電位
差が生じる。そして、センス開始信号がノ・イレペルに
なると、Ｎチャネルの駆動用トランジスタＮ６がオン状
態になシ、ＮＭＯＳセンスアンプ駆動線ＬＮはそれまで
の中間電位からｖＩ！ｓレベルになり、これによってＮ
ＭＯＳセンスアンプＳＡ １がセンス動作ヲ行ナクテヒ
ット線ＢＬ 、 ＢＬの一方をｖ、、レベルにする。こ
の動作から遅延回路４の遅延時間だけ遅れてＰチャネル
の駆動用トランジスタＰ３がオン状態になり、ＰＭＯＳ
センスアンプ駆動線ＬＰはそれまでの中間電位からｖｃ
ｅレベルにな９、これによってＰＭＯＳセンスアンプＳ
Ａ ２がセンス動作（リストア動作）を行なってビット
線ＢＬ 、■の残シの一方をｖｃｃレベルにする。Since the transistor N7. becomes low level, the transistor N7. Nl
j and N9 are in the off state, and the above drive line LP
, LN becomes floating. Furthermore, when entering the RAS active period, a row address signal is taken in, word lines and dummy word lines are selected, memory cells and dummy cells are selected, and bit lines B and B are selected.
A slight potential difference occurs between L and BL with the intermediate potential as a reference potential. Then, when the sense start signal becomes OFF, the N-channel driving transistor N6 turns on, and the NMOS sense amplifier drive line LN changes from the previous intermediate potential to vI! s level, which leads to N
The MOS sense amplifier SA1 performs a sensing operation and sets one of the output hit lines BL and BL to the level V. After this operation, the P-channel driving transistor P3 turns on with a delay of the delay time of the delay circuit 4, and the PMOS
The sense amplifier drive line LP changes from the previous intermediate potential to vc
e level 9, this causes PMOS sense amplifier S
A2 performs a sense operation (restore operation) and sets one of the remaining bit lines BL and 2 to the vcc level.
このように、センスアンプ活性化信号φＳＩＮ。In this way, the sense amplifier activation signal φSIN.
φＳＥＰは振幅がｖｃｃ電源亀位の半分であるので、従
来のようにｖｃｃ電源電位の全振幅を有する方式に比べ
て高速にセンス動作が可能であシ、また上記センスアン
プ駆動線ＬＰ 、 ＬＮの負荷容量に対する充放電電流
が半分になるのでメモリの低消費電力化を図ることが可
能になる。また、上記φＳＥＰ信号との位相がずれてい
るので、ｖｌｆｉＬ源からＶ。電位端への貫通電流を抑
えらＣ
れ、一層の低消費電力化が可能になる。Since the amplitude of φSEP is half of the VCC power supply potential, it is possible to perform a sensing operation at a higher speed than the conventional system which has the full amplitude of the VCC power supply potential. Since the charging/discharging current relative to the load capacity is halved, it is possible to reduce the power consumption of the memory. Also, since the phase with the φSEP signal is shifted, V from the vlfiL source. By suppressing the through current to the potential end, it is possible to further reduce power consumption.
なお、本発明は上記実施例に限るものではなく、種々の
変形実施が可能である。たとえば、メモリセルにおける
スイッチング用のＮＭＯＳトランジスタに代えてＰＭＯ
Ｓトランジスタを用いてもよく、プリチャージ用ＭＯ８
）ランジスタとしてＮＭＯ８型に代えてＰＭＯ８減を用
いてもよく、センスアンプ・リストア回路を各対応して
ＮＭＯ８・ＰＭＯ８構成としたがＮＭＯ８のみで構成す
ることも可能である。Note that the present invention is not limited to the above embodiments, and various modifications can be made. For example, PMO transistors can be used instead of NMOS transistors for switching in memory cells.
S transistor may be used, MO8 for precharging
) As a transistor, a PMO8 type transistor may be used instead of an NMO8 type transistor, and although the sense amplifier/restore circuit is configured with NMO8 and PMO8 correspondingly, it is also possible to configure it only with NMO8.
上述したように本発明のダイナミック型メモリのセンス
アンプ駆動回路によれば、センス動作に伴なう電力消費
の低減およびセンス動作の高速化が可能となシ、しかも
中間電位プリチャージ方式の特長を有するので、大容量
のグイナミ、り型メモリの高速化、低消費電力化の要趙
に応えることができる。As described above, according to the sense amplifier drive circuit for a dynamic memory of the present invention, it is possible to reduce the power consumption associated with the sensing operation and increase the speed of the sensing operation. Therefore, it is possible to meet the demands for large-capacity, high-speed memory, and low power consumption.
第１図は本発明に係るダイナミック型メモリのセンスア
ンプ駆動回路の一実施例を示す回路図、第２図は第１図
のメモリにおけるプリチャージ、センス動作の動作タイ
ミングを示すタイミング図、第３図は従来のダイナミッ
ク型メモリの一部を示す回路図、第４図は第３図のメモ
リにおけるプリチャージ、センス動作の動作タイミング
を示すタイミング図である。
ＳＡＪ、ＳＡ、？・・・センスアンプ、ＢＬ 、 ＢＬ
・・・ビ。
ト線、ＬＰ 、 ＬＮ・・・センスアンプ駆動線、Ｐ１
〜Ｐ３ 、Ｎｌ〜Ｎ９・・・ＭＯＳ ）ランジスタ、φ
、Ｃ・・・ビット線プリチャージ信号、φＳＥＮ 、φ
ＳＥＰ・・・センスアンプ活性化信号、１・・・中ｌｖ
ｊ電位プリチャージ回路、２・・・センスアンプ駆動回
路、３・・・中間電位線、４・・・遅延回路。
出願人代理人 弁理士 鈴 江 武 彦第２図
第３図
第４図
手続補正書
［１ｊ！ｌ５６Ｑ＃２・へＯＢFIG. 1 is a circuit diagram showing an embodiment of a sense amplifier drive circuit for a dynamic memory according to the present invention, FIG. 2 is a timing diagram showing operation timings of precharge and sense operations in the memory of FIG. 1, and FIG. FIG. 4 is a circuit diagram showing a part of a conventional dynamic memory, and FIG. 4 is a timing chart showing the operation timings of precharge and sense operations in the memory of FIG. 3. SAJ, SA,? ...Sense amplifier, BL, BL
...B. Line, LP, LN...Sense amplifier drive line, P1
~P3, Nl~N9...MOS) transistor, φ
, C...Bit line precharge signal, φSEN, φ
SEP...Sense amplifier activation signal, 1...Medium lv
j potential precharge circuit, 2... sense amplifier drive circuit, 3... intermediate potential line, 4... delay circuit. Applicant's representative Patent attorney Takehiko Suzue Figure 2 Figure 3 Figure 4 Procedural amendment [1j! OB to l56Q#2
Claims (5)
を電源電位の１／２の中間電位にプリチャージする中間
電位プリチャージ方式を用いたダイナミック型メモリの
センスアンプ駆動回路において、前記ビット線対に接続
されたセンスアンプを活性化するために中間電位から接
地電位あるいは電源電位に遷移するセンスアンプ活性化
信号を出力するように形成されてなることを特徴とする
ダイナミック型メモリのセンスアンプ駆動回路。(1) In a dynamic memory sense amplifier drive circuit that uses an intermediate potential precharge method in which the bit line pair in each column of the memory cell array is precharged to an intermediate potential that is half the power supply potential, the bit line pair is connected to the bit line pair. 1. A sense amplifier drive circuit for a dynamic memory, characterized in that the circuit is configured to output a sense amplifier activation signal that transitions from an intermediate potential to a ground potential or a power supply potential in order to activate a sense amplifier that has been activated.
時に中間電位にプリチャージされると共にプリチャージ
期間中は中間電位が印加されることを特徴とする前記特
許請求の範囲第１項記載のダイナミック型メモリのセン
スアンプ駆動回路。(2) The bit line pair is precharged to an intermediate potential upon entering a precharge period, and an intermediate potential is applied to the bit line pair during the precharge period. Sense amplifier drive circuit for dynamic memory.
ランジスタが交差接続されてなるＮチャネルセンスアン
プおよび２個のＰチャネルＭＯＳトランジスタが交差接
続されてなるＰチャネルセンスアンプが設けられ、上記
Ｎチャネルセンスアンプ用のセンスアンプ活性化信号は
中間電位から接地電位に遷移し、Ｐチャネルセンスアン
プ用のセンスアンプ活性化信号は中間電位から電源電位
に遷移することを特徴とする前記特許請求の範囲第１項
に記載のダイナミック型メモリのセンスアンプ駆動回路
。(3) The sense amplifier includes an N-channel sense amplifier formed by cross-connecting two N-channel MOS transistors and a P-channel sense amplifier formed by cross-connecting two P-channel MOS transistors. A sense amplifier activation signal for a sense amplifier transitions from an intermediate potential to a ground potential, and a sense amplifier activation signal for a P-channel sense amplifier transitions from an intermediate potential to a power supply potential. A sense amplifier drive circuit for a dynamic memory according to item 1.
たせたことを特徴とする前記特許請求の範囲第３項記載
のダイナミック型メモリのセンスアンプ駆動回路。(4) The sense amplifier drive circuit for a dynamic memory according to claim 3, wherein the two types of sense amplifier activation signals have a phase difference.
性化信号よりもＰチャネルセンスアンプ用のセンスアン
プ活性化信号を遅らせたことを特徴とする前記特許請求
の範囲第４項記載のダイナミック型メモリのセンスアン
プ駆動回路。(5) The dynamic memory according to claim 4, wherein the sense amplifier activation signal for the P-channel sense amplifier is delayed than the sense amplifier activation signal for the N-channel sense amplifier. Sense amplifier drive circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276123A JPS61158094A (en) | 1984-12-28 | 1984-12-28 | Sense amplifier drive circuit of dynamic memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276123A JPS61158094A (en) | 1984-12-28 | 1984-12-28 | Sense amplifier drive circuit of dynamic memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158094A true JPS61158094A (en) | 1986-07-17 |
Family
ID=17565109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276123A Pending JPS61158094A (en) | 1984-12-28 | 1984-12-28 | Sense amplifier drive circuit of dynamic memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158094A (en) |
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1984
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