JP3243828B2

JP3243828B2 - Semiconductor integrated circuit

Info

Publication number: JP3243828B2
Application number: JP9761392A
Authority: JP
Inventors: 利一鈴木; 寛行山内
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1992-04-17
Filing date: 1992-04-17
Publication date: 2002-01-07
Anticipated expiration: 2017-01-07
Also published as: JPH05299597A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体メモリ素子中の
複数のメモリブロックが共有するセンスアンプと、複数
のメモリブロックからのビット線との接続を制御する為
の、転送ゲートのスイッチ制御信号を生成する半導体集
積回路に関し、特に、スイッチ制御信号につながる負荷
の充放電量を削減し、消費電力を低減する半導体集積回
路に関する。The present invention relates to a transfer gate switch control signal for controlling connection between a sense amplifier shared by a plurality of memory blocks in a semiconductor memory device and bit lines from the plurality of memory blocks. In particular, the present invention relates to a semiconductor integrated circuit that reduces a charge / discharge amount of a load connected to a switch control signal and reduces power consumption.

【０００２】[0002]

【従来の技術】図５に従来の半導体集積回路の回路構成
の一例を示し、図６に、図５に示す従来の半導体集積回
路に於ける動作タイミングチャートを示す。2. Description of the Related Art FIG. 5 shows an example of a circuit configuration of a conventional semiconductor integrated circuit, and FIG. 6 shows an operation timing chart of the conventional semiconductor integrated circuit shown in FIG.

【０００３】図５に於いて、ＢＬＫ１,ＢＬＫ２はメモ
リブロック選択信号である。ＶＰＰはメモリ素子外部か
ら供給されるか、もしくは、メモリ素子内部の電源発生
回路（不図示）により供給される電源であり、メモリセ
ル（不図示）にＨｉｇｈレベルを書き込むための内部電
源電位ＶＣＣよりも高い電位を有する。２００,２０１
はそれぞれメモリブロック選択信号ＢＬＫ２,ＢＬＫ１
に接続され、ＶＰＰを電源として、内部電源電位ＶＣＣ
レベルの入力をＶＰＰレベルに変換して出力するレベル
シフト回路である。２０２,２０３はそれぞれゲートが
レベルシフト回路２００,２０１の出力に接続され、ソ
ースが電源ＶＰＰに接続されたＰチャンネルトランジス
タである。２０４,２０５はそれぞれゲートがレベルシ
フト回路２００,２０１の出力に接続され、ソースが接
地されたＮチャンネルトランジスタである。Ｐチャンネ
ルトランジスタ２０２のドレインとＮチャンネルトラン
ジスタ２０４のドレインは接続され、スイッチ制御信号
ＳＷ１を発生する。また、Ｐチャンネルトランジスタ２
０３のドレインとＮチャンネルトランジスタ２０５のド
レインは接続され、スイッチ制御信号ＳＷ２を発生す
る。２２０,２２１はメモリブロックである。２２２は
センスアンプである。ＢＬ１,ＸＢＬ１、ＢＬ２,ＸＢＬ
２はメモリブロック２２０,２２１の中のメモリセル
（不図示）に接続されるビット線である。２１０,２１
１はゲートがスイッチ制御信号ＳＷ１に接続され、ソー
スがそれぞれビット線ＢＬ１,ＸＢＬ１に接続され、ド
レインがセンスアンプ２２２に接続されるＮチャンネル
トランジスタである。２１２,２１３はゲートがスイッ
チ制御信号ＳＷ２に接続され、ソースがそれぞれビット
線ＢＬ２,ＸＢＬ２に接続され、ドレインがセンスアン
プ２２２に接続されるＮチャンネルトランジスタであ
る。メモリブロック選択信号ＢＬＫ１,ＢＬＫ２はそれ
ぞれ、センスアンプ２２２をはさんで隣接するメモリブ
ロック２２０,２２１の中のメモリセルがアクセスされ
た場合に活性化する信号である。In FIG. 5, BLK1 and BLK2 are memory block selection signals. VPP is a power supplied from outside the memory element or supplied by a power generation circuit (not shown) inside the memory element, and is higher than an internal power supply potential VCC for writing a High level to a memory cell (not shown). Also have a high potential. 200,201
Are the memory block selection signals BLK2 and BLK1, respectively.
And the internal power supply potential VCC using VPP as a power supply.
This is a level shift circuit that converts a level input to a VPP level and outputs the result. 202 and 203 are P-channel transistors whose gates are connected to the outputs of the level shift circuits 200 and 201, respectively, and whose sources are connected to the power supply VPP. Reference numerals 204 and 205 denote N-channel transistors whose gates are connected to the outputs of the level shift circuits 200 and 201, respectively, and whose sources are grounded. The drain of the P-channel transistor 202 and the drain of the N-channel transistor 204 are connected to generate a switch control signal SW1. Also, a P-channel transistor 2
03 and the drain of the N-channel transistor 205 are connected to generate a switch control signal SW2. 220 and 221 are memory blocks. 222 is a sense amplifier. BL1, XBL1, BL2, XBL
Reference numeral 2 denotes a bit line connected to a memory cell (not shown) in the memory blocks 220 and 221. 210,21
Reference numeral 1 denotes an N-channel transistor having a gate connected to the switch control signal SW1, a source connected to the bit lines BL1 and XBL1, and a drain connected to the sense amplifier 222, respectively. 212 and 213 are N-channel transistors each having a gate connected to the switch control signal SW2, a source connected to the bit lines BL2 and XBL2, and a drain connected to the sense amplifier 222, respectively. The memory block selection signals BLK1 and BLK2 are signals that are activated when memory cells in the adjacent memory blocks 220 and 221 are accessed with the sense amplifier 222 interposed therebetween.

【０００４】以上の様に構成された従来の半導体集積回
路に於いて、以下、その動作を、図６を参照して説明す
る。先ず、待機時には、図６（ａ）,（ｂ）に示す如
く、メモリブロック選択信号ＢＬＫ１,ＢＬＫ２が共に
接地レベルである。レベルシフト回路２００,２０１の
出力は共に接地レベルとなり、Ｐチャンネルトランジス
タ２０２,２０３がオンし、Ｎチャンネルトランジスタ
２０４,２０５がオフして、図６（ｃ）,（ｄ）に示す如
く、スイッチ制御信号ＳＷ１、ＳＷ２は共にＶＰＰレベ
ルに保持される。これにより、Ｎチャンネルトランジス
タ２１０,２１１,２１２,２１３はオンし、図６（ｅ）,
（ｆ）に示す如く、ビット線ＢＬ１,ＸＢＬ１、ＢＬ２,
ＸＢＬ２はビット線プリチャージ回路（不図示）によっ
て１／２ＶＣＣレベルにプリチャージされる。The operation of the conventional semiconductor integrated circuit configured as described above will be described below with reference to FIG. First, at the time of standby, as shown in FIGS. 6A and 6B, the memory block selection signals BLK1 and BLK2 are both at the ground level. The outputs of the level shift circuits 200 and 201 are both at the ground level, the P-channel transistors 202 and 203 are turned on, the N-channel transistors 204 and 205 are turned off, and the switch control is performed as shown in FIGS. Signals SW1 and SW2 are both held at the VPP level. As a result, the N-channel transistors 210, 211, 212, and 213 are turned on, and FIG.
As shown in (f), bit lines BL1, XBL1, BL2,
XBL2 is precharged to 1/2 VCC level by a bit line precharge circuit (not shown).

【０００５】次に、メモリブロック２２０の中のメモリ
セルがアクセスされると、図６（ａ）の実線に示す如
く、メモリブロック選択信号ＢＬＫ１がＶＣＣレベルに
遷移し、レベルシフト回路２０１の出力がＶＰＰレベル
になり、Ｐチャンネルトランジスタ２０３がオフし、Ｎ
チャンネルトランジスタ２０５がオンして、図６（ｄ）
の実線に示す如く、スイッチ制御信号ＳＷ２が接地レベ
ルに遷移する。この時、図６（ｃ）の実線に示す如く、
スイッチ制御信号ＳＷ１はＶＰＰレベルの状態が保持さ
れている。従って、Ｎチャンネルトランジスタ２１０,
２１１はオンしており、Ｎチャンネルトランジスタ２１
２,２１３がオフして、アクセスされたメモリセルを有
するメモリブロック２２０に対してセンスアンプ２２２
をはさんで反対側のメモリブロック２２１に接続される
ビット線ＢＬ２,ＸＢＬ２は、センスアンプ２２２から
切り離される。センスアンプ２２２は、ビット線ＢＬ
１,ＸＢＬ１に現われる電位差を増幅するが、スイッチ
制御信号ＳＷ１のＶＰＰレベルは、ＶＣＣレベルに対し
てＮチャンネルトランジスタ２１０,２１１,２１２,２
１３のしきい値電位以上に高い電位に設定されており、
図６（ｅ）の実線に示す如く、ビット線ＢＬ１,ＸＢＬ
１はＶＣＣレベルと接地レベルに増幅され、メモリセル
にはＶＣＣレベルを書き込むことが可能である。Next, when a memory cell in the memory block 220 is accessed, as shown by a solid line in FIG. 6A, the memory block selection signal BLK1 transitions to the VCC level, and the output of the level shift circuit 201 becomes To the VPP level, the P-channel transistor 203 is turned off, and N
When the channel transistor 205 is turned on, FIG.
, The switch control signal SW2 transitions to the ground level. At this time, as shown by the solid line in FIG.
The switch control signal SW1 is kept at the VPP level. Therefore, the N-channel transistor 210,
211 is on and the N-channel transistor 21
2 and 213 are turned off, and the sense amplifier 222 is applied to the memory block 220 having the accessed memory cell.
, The bit lines BL2 and XBL2 connected to the memory block 221 on the opposite side are separated from the sense amplifier 222. The sense amplifier 222 is connected to the bit line BL
1, the potential difference appearing in XBL1 is amplified, but the VPP level of the switch control signal SW1 is different from the VCC level by the N-channel transistors 210, 211, 212, 2
13 is set to a higher potential than the threshold potential,
As shown by the solid lines in FIG. 6 (e), the bit lines BL1, XBL
1 is amplified to the VCC level and the ground level, and the VCC level can be written to the memory cell.

【０００６】次に、メモリブロック２２０の中のメモリ
セルへのアクセスが終了すると、図６（ａ）の実線に示
す如く、メモリブロック選択信号ＢＬＫ１が接地レベル
に遷移し、レベルシフト回路２０１の出力が接地レベル
となり、図６（ｄ）の実線に示す如く、スイッチ制御信
号ＳＷ２がＶＰＰレベルに遷移する。また、図６（ｅ）
の実線に示す如く、ビット線ＢＬ１,ＸＢＬ１はビット
線プリチャージ回路によって１／２ＶＣＣレベルにプリ
チャージされる。Next, when the access to the memory cell in the memory block 220 is completed, the memory block selection signal BLK1 transitions to the ground level as shown by the solid line in FIG. At the ground level, and the switch control signal SW2 transitions to the VPP level as shown by the solid line in FIG. FIG. 6 (e)
As shown by the solid line, the bit lines BL1 and XBL1 are precharged to the 1/2 VCC level by the bit line precharge circuit.

【０００７】逆に、メモリブロック２２１の中のメモリ
セルがアクセスされると、図６（ｂ）の破線に示す如
く、メモリブロック選択信号ＢＬＫ２がＶＣＣレベルに
遷移し、レベルシフト回路２００の出力がＶＰＰレベル
になり、Ｐチャンネルトランジスタ２０２がオフし、Ｎ
チャンネルトランジスタ２０４がオンして、図６（ｃ）
の破線に示す如く、スイッチ制御信号ＳＷ１が接地レベ
ルに遷移する。この時、図６（ｄ）の破線に示す如く、
スイッチ制御信号ＳＷ２はＶＰＰレベルの状態が保持さ
れている。従って、Ｎチャンネルトランジスタ２１２,
２１３がオンしており、Ｎチャンネルトランジスタ２１
０、２１１がオフして、アクセスされたメモリセルを有
するメモリブロック２２１に対してセンスアンプ２２２
をはさんで反対側のメモリブロック２２０に接続される
ビット線ＢＬ１,ＸＢＬ１は、センスアンプ２２２から
切り離される。センスアンプ２２２は、図６（ｆ）の破
線に示す如く、ビット線ＢＬ２,ＸＢＬ２に現われる電
位差をＶＣＣレベルと接地レベルに増幅する。Conversely, when a memory cell in the memory block 221 is accessed, as shown by a broken line in FIG. 6B, the memory block selection signal BLK2 transitions to the VCC level, and the output of the level shift circuit 200 changes. VPP level, the P-channel transistor 202 is turned off,
When the channel transistor 204 is turned on, FIG.
As shown by the broken line, the switch control signal SW1 transitions to the ground level. At this time, as shown by the broken line in FIG.
The switch control signal SW2 is kept at the VPP level. Therefore, the N-channel transistor 212,
213 is on and the N-channel transistor 21
0 and 211 are turned off, and the sense amplifier 222 is turned on the memory block 221 having the accessed memory cell.
, The bit lines BL1 and XBL1 connected to the memory block 220 on the opposite side are separated from the sense amplifier 222. The sense amplifier 222 amplifies the potential difference appearing on the bit lines BL2, XBL2 to the VCC level and the ground level, as shown by the broken line in FIG.

【０００８】次に、メモリブロック２２１の中のメモリ
セルへのアクセスが終了すると、図６（ｆ）の破線に示
す如く、図６（ｂ）の破線に示す如く、メモリブロック
選択信号ＢＬＫ２が接地レベルに遷移し、レベルシフト
回路２００の出力が接地レベルとなり、図６（ｃ）の破
線に示す如く、スイッチ制御信号ＳＷ１がＶＰＰレベル
に遷移する。また、図６（ｆ）の破線に示す如く、ビッ
ト線ＢＬ２, ＸＢＬ２はビット線プリチャージ回路によ
って１／２ＶＣＣレベルにプリチャージされる。Next, when the access to the memory cells in the memory block 221 is completed, the memory block selection signal BLK2 is grounded as shown by the broken line in FIG. 6F and by the broken line in FIG. 6B. Level, the output of the level shift circuit 200 becomes the ground level, and the switch control signal SW1 changes to the VPP level as shown by the broken line in FIG. As shown by the broken line in FIG. 6F, the bit lines BL2 and XBL2 are precharged to the 1/2 VCC level by the bit line precharge circuit.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら上記の様
な構成では、メモリセルアクセス時に、アクセスされた
メモリセルを有するメモリブロックに対してセンスアン
プをはさんで反対側のメモリブロックのビット線を切り
離す為に一方のスイッチ制御信号をＶＰＰレベルから接
地レベルまで遷移させ、待機時には、再び、接地レベル
からＶＰＰレベルに遷移させることになり、ＶＰＰレベ
ル発生回路の負荷が増大し、消費電力が増大するという
問題点を有していた。However, in the above-described configuration, when a memory cell is accessed, the bit line of the memory block having the accessed memory cell is separated from the other memory block with a sense amplifier interposed therebetween. For this reason, one of the switch control signals is changed from the VPP level to the ground level, and in the standby state, the signal is again changed from the ground level to the VPP level. As a result, the load on the VPP level generating circuit increases, and the power consumption increases. Had problems.

【００１０】本発明はかかる点に鑑み、消費電力を低減
する半導体集積回路を提供することを目的とする。In view of the foregoing, it is an object of the present invention to provide a semiconductor integrated circuit that reduces power consumption.

【００１１】[0011]

【課題を解決するための手段】上記問題点を解決するた
めに本発明の請求項１記載の半導体集積回路は、第１の
メモリブロック中のビット線とセンスアンプとを第１の
スイッチ制御信号がゲートに入力された第１のトランジ
スタで接続し、第２のメモリブロック中のビット線と前
記センスアンプとを第２のスイッチ制御信号がゲートに
入力された第２のトランジスタで接続し、前記第１のス
イッチ制御信号及び前記第２のスイッチ制御信号を生成
するスイッチ制御信号生成手段は、ソースが第１の電圧
レベルを供給する第１の電源に接続され、ゲートに前記
第１のメモリブロックまたは前記第２のメモリブロック
を選択するブロック選択信号に基づいて発生される第１
の内部信号が入力され、ドレインが前記第１のスイッチ
制御信号が出力される第１のノードに接続された第３の
トランジスタと、ソースが前記第１の電源に接続され、
ゲートに前記第１の内部信号が入力され、ドレインが前
記第２のスイッチ制御信号が出力される第２のノードに
接続された第４のトランジスタと、ソースが前記第１の
電圧レベルよりも高い第２の電圧レベルを供給する第２
の電源に接続され、ゲートに前記ブロック選択信号に基
づいて発生される第２の内部信号が入力され、ドレイン
が前記第１のノードに接続された第５のトランジスタ
と、ソースが前記第１の電圧レベルよりも低い第３の電
圧レベルを供給する第３の電源に接続され、ゲートに前
記ブロック選択信号に基づいて発生される第３の内部信
号が入力され、ドレインが前記第１のノードに接続され
た第６のトランジスタと、ソースが前記第２の電源に接
続され、ゲートに前記ブロック選択信号に基づいて発生
される第４の内部信号が入力され、ドレインが前記第２
のノードに接続された第７のトランジスタと、ソースが
前記第３の電源に接続され、ゲートに前記ブロック選択
信号に基づいて発生される第５の内部信号が入力され、
ドレインが前記第２のノードに接続された第８のトラン
ジスタとを含み、ビット線プリチャージ時に前記第１の
スイッチ制御信号及び前記第２のスイッチ制御信号を共
に前記第１の電圧レベルに設定し、メモリセルアクセス
時に、前記ブロック選択信号に応じて、前記第１のスイ
ッチ制御信号及び前記第２のスイッチ制御信号のうちい
ずれか一方を前記第２の電圧レベルに遷移させ、他方を
前記第３の電圧レベルに遷移させることを特徴とする。 According to a first aspect of the present invention, there is provided a semiconductor integrated circuit comprising a first switch control signal and a bit line in a first memory block. Are connected by a first transistor input to a gate, and a bit line in a second memory block is connected to the sense amplifier by a second transistor input to a gate of a second switch control signal. The switch control signal generating means for generating the first switch control signal and the second switch control signal has a source connected to the first voltage.
Connected to a first power supply for supplying the
A first memory block or the second memory block
The first is generated based on a block selection signal for selecting
And the drain is the first switch
A third node connected to the first node from which the control signal is output;
A transistor and a source connected to the first power supply;
The first internal signal is input to the gate, and the drain is
The second node to which the second switch control signal is output is
A fourth transistor connected to the first transistor and a source connected to the first transistor;
Providing a second voltage level higher than the voltage level;
And the gate is connected to the gate based on the block selection signal.
And a second internal signal generated by the
Is a fifth transistor connected to the first node
And a third power source whose source is lower than the first voltage level.
Connected to a third power supply that supplies the
A third internal signal generated based on the block selection signal.
And the drain is connected to the first node.
And a source connected to the second power supply.
Generated at the gate based on the block select signal
Is input, and the drain is connected to the second internal signal.
The seventh transistor connected to the node of
The block is connected to the third power supply and the gate is selected.
A fifth internal signal generated based on the signal is input;
An eighth transistor having a drain connected to the second node;
And a first transistor when the bit line is precharged.
A switch control signal and the second switch control signal.
At the first voltage level to access the memory cell.
Sometimes, the first switch responds to the block selection signal.
Switch control signal and the second switch control signal.
One of them is shifted to the second voltage level, and the other is shifted to the second voltage level.
A transition to the third voltage level is provided.

【００１２】本発明の請求項２記載の半導体集積回路
は、上記構成に、更に、ソース及びドレインがそれぞれ
前記第１のノード及び前記第２のノードに接続され、ゲ
ートに前記ブロック選択信号に基づいて発生される第６
の内部信号が入力される第９のトランジスタを付加した
ものである。本発明の請求項３記載の半導体集積回路
は、請求項２記載の半導体集積回路において、メモリセ
ルアクセス終了時、前記第５のトランジスタと前記第６
のトランジスタと前記第７のトランジスタと前記第８の
トランジスタを非導通にした後、前記第９のトランジス
タを導通させ、前記第１のノードと前記第２のノードと
を前記第９のトランジスタを介して導通させ、前記第１
のノードと前記第２のノードとを前記第９のトランジス
タを介して短絡させ、然る後に、前記第３のトランジス
タ及び前記第４のトランジスタを導通させて、前記第１
のノードと前記第２のノードとを前記第１の電圧レベル
に充電するものである。本発明の請求項４記載の半導体
集積回路は、請求項１記載の半導体集積回路において、
前記第３の電源を接地電位の電源とし、前記第２の電源
を内部電源発生回路で生成するものである。According to a second aspect of the present invention, in the semiconductor integrated circuit, the source and the drain are connected to the first node and the second node, respectively, and a gate is provided based on the block selection signal. sixth generated Te
Is added with a ninth transistor to which the internal signal is input. According to a third aspect of the present invention, in the semiconductor integrated circuit according to the second aspect , when the memory cell access is completed, the fifth transistor and the sixth transistor are connected to each other .
After the transistor, the seventh transistor, and the eighth transistor are turned off, the ninth transistor is turned on, and the first node and the second node are connected via the ninth transistor. To conduct, the first
And the second node are short-circuited via the ninth transistor, and then the third transistor and the fourth transistor are turned on, and
And the second node are charged to the first voltage level. A semiconductor integrated circuit according to a fourth aspect of the present invention is the semiconductor integrated circuit according to the first aspect,
The third power supply is a power supply of a ground potential, and the second power supply is generated by an internal power supply generation circuit.

【００１３】[0013]

【作用】本発明は上記した請求項１記載の構成により、
ビット線が第１の電圧レベルよりも低い電圧レベルにプ
リチャージされた時、ビット線とセンスアンプとを接続
する第１および第２のトランジスタのゲートに入力され
る第１及び第２のスイッチ制御信号が共に第１の電圧レ
ベルになり第１及び第２のトランジスタが共に導通す
る。また、メモリセルがアクセスされると、第１及び第
２のスイッチ制御信号のうち一方の電圧、すなわち一方
のトランジスタのゲート電圧が、第１の電圧レベルより
も高い第２の電圧レベルに遷移し、センスアンプによっ
て第１の電圧レベルにまで増幅された電圧レベルがその
トランジスタとビット線を介してそのままの電圧レベル
で選択されたブロックのメモリセルに書き込まれる。さ
らに、第１および第２のスイッチ制御信号のプリチャー
ジ時の電圧レベルが第２の電圧レベルよりも低い第１の
電圧レベルとなっていることにより、プリチャージの際
の信号負荷充電量を削減することができる。さらに、プ
リチャージの際に第１の電圧レベルの電源から電荷が供
給され、より高い第２の電圧レベルの電源の負荷を低減
することができる。According to the present invention, there is provided the present invention
When the bit line is precharged to a voltage level lower than the first voltage level, first and second switch controls input to the gates of first and second transistors connecting the bit line and the sense amplifier The signals are both at the first voltage level and the first and second transistors are both conducting. Also, when the memory cell is accessed, one of the first and second switch control signals, that is, the gate voltage of one of the transistors, transitions to a second voltage level higher than the first voltage level. Then, the voltage level amplified to the first voltage level by the sense amplifier is written to the memory cell of the selected block at the same voltage level via the transistor and the bit line. Furthermore, since the voltage levels of the first and second switch control signals at the time of precharging are the first voltage levels lower than the second voltage level, the signal load charging amount at the time of precharging is reduced. can do. Further, at the time of precharging, electric charges are supplied from the power supply at the first voltage level, so that the load on the power supply at the higher second voltage level can be reduced.

【００１４】請求項３記載の構成により、メモリセルア
クセス終了後、第５、第６、第７、第８のトランジスタ
が非導通となり、第９のトランジスタが導通し、第９の
トランジスタを介して第１及び第２のスイッチ制御信号
がイコライズされ、プリチャージの際の信号負荷充電量
を削減することができる。According to the third aspect, after the memory cell access is completed, the fifth, sixth, seventh, and eighth transistors are turned off, the ninth transistor is turned on, and the ninth transistor is turned on. The first and second switch control signals are equalized, and the amount of signal load charging at the time of precharge can be reduced.

【００１５】[0015]

【実施例】（実施例１）以下本発明の第１の実施例の半
導体集積回路について、図面を参照しながら説明する。
図１に本発明の第１の実施例に於ける半導体集積回路の
回路構成の一例を示し、図２に、図１に示す本発明の第
１の実施例の半導体集積回路の動作タイミングチャート
を示す。(Embodiment 1) A semiconductor integrated circuit according to a first embodiment of the present invention will be described below with reference to the drawings.
FIG. 1 shows an example of a circuit configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. FIG. 2 is an operation timing chart of the semiconductor integrated circuit according to the first embodiment of the present invention shown in FIG. Show.

【００１６】図１に於いて、ＢＬＫ１,ＢＬＫ２はメモ
リブロック選択信号である。ＶＰＰはメモリ素子外部か
ら供給されるか、もしくは、メモリ素子内部の電源発生
回路（不図示）により供給される電源であり、メモリセ
ル（不図示）にＨｉｇｈレベルを書き込むための内部電
源電位ＶＣＣよりも高い電位を有する。１００はメモリ
ブロック選択信号ＢＬＫ１,ＢＬＫ２を入力する２入力
ＯＲゲート、１０１は２入力ＯＲゲート１００の出力に
接続され、信号伝播を遅延させる遅延素子、１０２は２
入力ＯＲゲート１００の出力及び、遅延素子１０１の出
力を入力する２入力ＮＯＲゲートである。１０３はメモ
リブロック選択信号ＢＬＫ１及び、２入力ＮＯＲゲート
１０２の出力を入力する２入力ＡＮＤゲート、１０４は
メモリブロック選択信号ＢＬＫ２及び、２入力ＮＯＲゲ
ート１０２の出力を入力する２入力ＡＮＤゲートであ
る。１０５,１０６はそれぞれ２入力ＡＮＤゲート１０
３,１０４の出力を入力するドライバ、１０７,１０８は
それぞれ２入力ＡＮＤゲート１０３,１０４の出力を入
力するインバータである。１０９,１１０はそれぞれイ
ンバータ１０７の出力、インバータ１０８の出力を入力
し、ＶＰＰを電源として、内部電源電位ＶＣＣレベルの
入力をＶＰＰレベルに変換して出力するレベルシフト回
路である。１１１は２入力ＮＯＲゲート１０２の出力を
入力し、ＶＰＰを電源として、内部電源電位ＶＣＣレベ
ルの入力をＶＰＰレベルに変換してプリチャージ制御信
号ＰＲＥを出力するレベルシフト回路である。１１２,
１１３はそれぞれゲートがレベルシフト回路１０９,１
１０の出力に接続され、ソースが電源ＶＰＰに接続され
たＰチャンネルトランジスタである。１１４,１１５は
それぞれゲートがドライバ１０６,１０５の出力に接続
され、ソースが接地されたＮチャンネルトランジスタで
ある。Ｐチャンネルトランジスタ１１２のドレインとＮ
チャンネルトランジスタ１１４のドレインは接続され、
スイッチ制御信号ＳＷ１を発生する。また、Ｐチャンネ
ルトランジスタ１１３のドレインとＮチャンネルトラン
ジスタ１１５のドレインは接続され、スイッチ制御信号
ＳＷ２を発生する。１１６,１１７はそれぞれドレイン
がスイッチ制御信号ＳＷ１、スイッチ制御信号ＳＷ２に
接続され、ソースが内部電源電位ＶＣＣに接続され、ゲ
ートがプリチャージ制御信号ＰＲＥに接続されるＮチャ
ンネルトランジスタである。１３０,１３１はメモリブ
ロックである。１３２はセンスアンプである。ＢＬ１,
ＸＢＬ１はメモリブロック１３０の中のメモリセル（不
図示）に接続されるビット線である。ＢＬ２,ＸＢＬ２
はメモリブロック１３１の中のメモリセル（不図示）に
接続されるビット線である。１２０,１２１はゲートが
スイッチ制御信号ＳＷ１に接続され、ソースがそれぞれ
ビット線ＢＬ１,ＸＢＬ１に接続され、ドレインがセン
スアンプ１３２に接続されるＮチャンネルトランジスタ
である。１２２,１２３はゲートがスイッチ制御信号Ｓ
Ｗ２に接続され、ソースがそれぞれビット線ＢＬ２,Ｘ
ＢＬ２に接続され、ドレインがセンスアンプ１３２に接
続されるＮチャンネルトランジスタである。メモリブロ
ック選択信号ＢＬＫ１,ＢＬＫ２はそれぞれ、センスア
ンプ１３２をはさんで隣接するメモリブロック１３０,
１３１の中のメモリセルがアクセスされた場合に活性化
する信号である。In FIG. 1, BLK1 and BLK2 are memory block selection signals. VPP is a power supplied from outside the memory element or supplied by a power generation circuit (not shown) inside the memory element, and is higher than an internal power supply potential VCC for writing a High level to a memory cell (not shown). Also have a high potential. 100 is a two-input OR gate for inputting the memory block selection signals BLK1 and BLK2, 101 is connected to the output of the two-input OR gate 100, and is a delay element for delaying signal propagation.
This is a two-input NOR gate that inputs the output of the input OR gate 100 and the output of the delay element 101. A two-input AND gate 103 receives the memory block selection signal BLK1 and the output of the two-input NOR gate 102, and a two-input AND gate 104 receives the memory block selection signal BLK2 and the output of the two-input NOR gate 102. 105 and 106 are 2-input AND gates 10
Drivers 107 and 108 input the outputs of 3, 104, and inverters 107 and 108 input the outputs of the two-input AND gates 103 and 104, respectively. Reference numerals 109 and 110 denote level shift circuits which receive the output of the inverter 107 and the output of the inverter 108, convert the input of the internal power supply potential VCC level to the VPP level using VPP as a power supply, and output the same. A level shift circuit 111 receives the output of the two-input NOR gate 102, converts the input of the internal power supply potential VCC level to the VPP level using VPP as a power supply, and outputs a precharge control signal PRE. 112,
113 is a level shift circuit 109, 1
It is a P-channel transistor connected to the output of No. 10 and having a source connected to the power supply VPP. Reference numerals 114 and 115 denote N-channel transistors whose gates are connected to the outputs of the drivers 106 and 105, respectively, and whose sources are grounded. Drain of P-channel transistor 112 and N
The drain of the channel transistor 114 is connected,
A switch control signal SW1 is generated. The drain of the P-channel transistor 113 and the drain of the N-channel transistor 115 are connected to generate a switch control signal SW2. Reference numerals 116 and 117 denote N-channel transistors each having a drain connected to the switch control signal SW1 and the switch control signal SW2, a source connected to the internal power supply potential VCC, and a gate connected to the precharge control signal PRE. 130 and 131 are memory blocks. 132 is a sense amplifier. BL1,
XBL1 is a bit line connected to a memory cell (not shown) in the memory block 130. BL2, XBL2
Is a bit line connected to a memory cell (not shown) in the memory block 131. Reference numerals 120 and 121 denote N-channel transistors each having a gate connected to the switch control signal SW1, a source connected to the bit lines BL1 and XBL1, and a drain connected to the sense amplifier 132, respectively. 122 and 123 are switch control signals S
W2 and the sources are bit lines BL2, X, respectively.
An N-channel transistor connected to BL2 and having a drain connected to the sense amplifier 132. The memory block selection signals BLK1, BLK2 are respectively connected to the memory blocks 130,
This signal is activated when a memory cell in the memory 131 is accessed.

【００１７】以上の様に構成された本発明の第１の実施
例の半導体集積回路に於いて、以下、その動作を、図２
を参照して説明する。The operation of the semiconductor integrated circuit according to the first embodiment of the present invention constructed as described above will now be described with reference to FIG.
This will be described with reference to FIG.

【００１８】先ず、待機時には、図２（ａ）,（ｂ）に
示す如く、メモリブロック選択信号ＢＬＫ１,ＢＬＫ２
が共に接地レベルである。従って、２入力ＡＮＤゲート
１０３,１０４の出力は接地レベルとなり、２入力ＯＲ
ゲート１００の出力は接地レベル、遅延素子１０１の出
力は接地レベルとなり、２入力ＮＯＲゲート１０２の出
力は内部電源電位であるＶＣＣレベルとなる。ドライバ
１０５,１０６の出力は接地レベル、インバータ１０７,
１０８の出力はＶＣＣレベルとなり、レベルシフト回路
１０９,１１０の出力はＶＰＰレベルとなる。また、図
２（ｃ）に示す如く、１１１の出力であるプリチャージ
制御信号ＰＲＥはＶＰＰレベルとなる。よって、Ｐチャ
ンネルトランジスタ１１２,１１３及び、Ｎチャンネル
トランジスタ１１４,１１５がオフして、Ｎチャンネル
トランジスタ１１６,１１７がオンし、図２（ｄ）,
（ｅ）に示す如く、スイッチ制御信号ＳＷ１,ＳＷ２は
共にＶＣＣレベルに保持される。これにより、Ｎチャン
ネルトランジスタ１２０,１２１,１２２,１２３はオン
し、図２（ｆ）,（ｇ）に示す如く、ビット線ＢＬ１,Ｘ
ＢＬ１、ＢＬ２,ＸＢＬ２はビット線プリチャージ回路
（不図示）によって１／２ＶＣＣレベルにプリチャージ
される。First, during standby, as shown in FIGS. 2A and 2B, memory block selection signals BLK1, BLK2
Are ground levels. Therefore, the outputs of the two-input AND gates 103 and 104 become the ground level, and the two-input OR gate
The output of gate 100 is at the ground level, the output of delay element 101 is at the ground level, and the output of 2-input NOR gate 102 is at the VCC level which is the internal power supply potential. The outputs of the drivers 105 and 106 are at the ground level,
The output of 108 becomes the VCC level, and the outputs of the level shift circuits 109 and 110 become the VPP level. Further, as shown in FIG. 2C, the precharge control signal PRE, which is the output of 111, is at the VPP level. Therefore, the P-channel transistors 112 and 113 and the N-channel transistors 114 and 115 are turned off, and the N-channel transistors 116 and 117 are turned on.
As shown in (e), the switch control signals SW1 and SW2 are both held at the VCC level. As a result, the N-channel transistors 120, 121, 122 and 123 are turned on, and as shown in FIGS.
BL1, BL2 and XBL2 are precharged to 1/2 VCC level by a bit line precharge circuit (not shown).

【００１９】次に、メモリブロック１３０の中のメモリ
セル（不図示）がアクセスされると、図２（ａ）の実線
に示す如く、メモリブロック選択信号ＢＬＫ１がＶＣＣ
レベルに遷移する。従って、２入力ＯＲゲート１００の
出力がＶＣＣレベルに遷移し、２入力ＮＯＲゲート１０
２の出力が接地レベルに遷移して、図２（ｃ）に示す如
く、レベルシフト回路１１１の出力であるプリチャージ
制御信号ＰＲＥがＶＰＰレベルに遷移して、Ｎチャンネ
ルトランジスタ１１６,１１７がオフする。続いて、２
入力ＡＮＤゲート１０３の出力がＶＣＣレベルに遷移
し、ドライバ１０５の出力がＶＣＣレベルに遷移するこ
とにより、Ｎチャンネルトランジスタ１１５がオンし、
図２（ｅ）の実線に示す如く、スイッチ制御信号ＳＷ２
は接地レベルに遷移する。また、インバータ１０７の出
力が接地レベルに遷移し、レベルシフト回路１０９の出
力が接地レベルに遷移することにより、Ｐチャンネルト
ランジスタ１１２がオンして、図２（ｄ）の実線に示す
如く、スイッチ制御信号ＳＷ１はＶＰＰレベルに遷移す
る。従って、Ｎチャンネルトランジスタ１２０,１２１
のゲート電位がＶＣＣレベルからＶＰＰレベルに遷移
し、Ｎチャンネルトランジスタ１２２,１２３がオフし
て、アクセスされたメモリセルを有するメモリブロック
１３０に対してセンスアンプ１３２をはさんで反対側の
メモリブロック１３１に接続されるビット線ＢＬ２,Ｘ
ＢＬ２は、センスアンプ１３２から切り離される。セン
スアンプ１３２は、ビット線ＢＬ１,ＸＢＬ１に現われ
る電位差を増幅するが、スイッチ制御信号ＳＷ１のＶＰ
Ｐレベルは、ＶＣＣレベルに対してＮチャンネルトラン
ジスタ１２０,１２１,１２２,１２３のしきい値電位以
上に高い電位に設定されており、図２（ｆ）の実線に示
す如く、ビット線ＢＬ１,ＸＢＬ１はＶＣＣレベルと接
地レベルに増幅され、メモリセルにはＶＣＣレベルを書
き込むことが可能である。Next, when a memory cell (not shown) in the memory block 130 is accessed, as shown by the solid line in FIG.
Transition to a level. Therefore, the output of the 2-input OR gate 100 transitions to the VCC level, and the 2-input NOR gate 10
2 changes to the ground level, and as shown in FIG. 2C, the precharge control signal PRE output from the level shift circuit 111 changes to the VPP level, and the N-channel transistors 116 and 117 are turned off. . Then, 2
When the output of the input AND gate 103 transitions to the VCC level and the output of the driver 105 transitions to the VCC level, the N-channel transistor 115 turns on,
As shown by the solid line in FIG. 2E, the switch control signal SW2
Transitions to the ground level. When the output of the inverter 107 changes to the ground level and the output of the level shift circuit 109 changes to the ground level, the P-channel transistor 112 is turned on, and the switch control is performed as shown by the solid line in FIG. The signal SW1 changes to the VPP level. Therefore, the N-channel transistors 120 and 121
Transitions from the VCC level to the VPP level, the N-channel transistors 122 and 123 are turned off, and the memory block 131 on the opposite side of the memory block 130 having the accessed memory cell with the sense amplifier 132 interposed therebetween. Bit lines BL2, X connected to
BL2 is disconnected from the sense amplifier 132. The sense amplifier 132 amplifies the potential difference appearing on the bit lines BL1 and XBL1, but detects the VP of the switch control signal SW1.
The P level is set to a potential higher than the VCC level by more than the threshold potential of the N-channel transistors 120, 121, 122, 123, and as shown by the solid lines in FIG. 2 (f), the bit lines BL1, XBL1 Are amplified to the VCC level and the ground level, and the VCC level can be written to the memory cell.

【００２０】次に、メモリブロック１３０の中のメモリ
セルへのアクセスが終了すると、図６（ａ）の実線に示
す如く、メモリブロック選択信号ＢＬＫ１が接地レベル
に遷移する。従って、２入力ＡＮＤゲート１０３の出力
が接地レベルに遷移し、ドライバ１０５の出力が接地レ
ベルに遷移することにより、Ｎチャンネルトランジスタ
１１５がオフする。また、インバータ１０７の出力がＶ
ＣＣレベルに遷移し、レベルシフト回路１０９の出力が
ＶＰＰレベルに遷移することにより、Ｐチャンネルトラ
ンジスタ１１２がオフする。更に、２入力ＯＲゲート１
００の出力が接地レベルに遷移し、遅延素子１０１の出
力が接地レベルに遷移して、２入力ＮＯＲゲート１０２
の出力がＶＣＣレベルに遷移することにより、図２
（ｃ）に示す如く、レベルシフト回路１１１の出力であ
るプリチャージ制御信号ＰＲＥがＶＰＰレベルに遷移し
て、Ｎチャンネルトランジスタ１１６,１１７がオンす
る。その結果、スイッチ制御信号ＳＷ１,ＳＷ２はＶＣ
Ｃレベルに遷移する。また、図６（ｆ）の実線に示す如
く、ビット線ＢＬ１,ＸＢＬ１は、ビット線プリチャー
ジ制御回路により、１／２ＶＣＣレベルにプリチャージ
される。Next, when the access to the memory cells in the memory block 130 is completed, the memory block selection signal BLK1 transitions to the ground level as shown by the solid line in FIG. Accordingly, the output of the two-input AND gate 103 transitions to the ground level, and the output of the driver 105 transitions to the ground level, so that the N-channel transistor 115 is turned off. When the output of the inverter 107 is V
The transition to the CC level causes the output of the level shift circuit 109 to transition to the VPP level, so that the P-channel transistor 112 is turned off. Furthermore, a 2-input OR gate 1
00 changes to the ground level, the output of the delay element 101 changes to the ground level, and the two-input NOR gate 102
2 transitions to the VCC level,
As shown in (c), the precharge control signal PRE output from the level shift circuit 111 transitions to the VPP level, and the N-channel transistors 116 and 117 are turned on. As a result, the switch control signals SW1 and SW2 become VC
The state transits to the C level. As shown by the solid line in FIG. 6F, the bit lines BL1 and XBL1 are precharged to the 1/2 VCC level by the bit line precharge control circuit.

【００２１】逆に、メモリブロック１３１の中のメモリ
セル（不図示）がアクセスされると、図２（ｂ）の破線
に示す如く、メモリブロック選択信号ＢＬＫ２がＶＣＣ
レベルに遷移する。従って、２入力ＯＲゲート１００の
出力がＶＣＣレベルに遷移し、２入力ＮＯＲゲート１０
２の出力が接地レベルに遷移して、図２（ｃ）に示す如
く、レベルシフト回路１１１の出力であるプリチャージ
制御信号ＰＲＥが接地レベルに遷移して、Ｎチャンネル
トランジスタ１１６,１１７がオフする。続いて、２入
力ＡＮＤゲート１０４の出力がＶＣＣレベルに遷移し、
ドライバ１０６の出力がＶＣＣレベルに遷移することに
より、Ｎチャンネルトランジスタ１１４がオンし、図２
（ｄ）の破線に示す如く、スイッチ制御信号ＳＷ１は接
地レベルに遷移する。また、インバータ１０８の出力が
接地レベルに遷移し、レベルシフト回路１１０の出力が
接地レベルに遷移することにより、Ｐチャンネルトラン
ジスタ１１３がオンして、図２（ｅ）の破線に示す如
く、スイッチ制御信号ＳＷ２はＶＰＰレベルに遷移す
る。従って、Ｎチャンネルトランジスタ１２２,１２３
のゲート電位がＶＣＣレベルからＶＰＰレベルに遷移
し、Ｎチャンネルトランジスタ１２０,１２１がオフし
て、アクセスされたメモリセルを有するメモリブロック
１３１に対してセンスアンプ１３２をはさんで反対側の
メモリブロック１３０に接続されるビット線ＢＬ１,Ｘ
ＢＬ１は、センスアンプ１３２から切り離される。セン
スアンプ１３２は、ビット線ＢＬ２,ＸＢＬ２に現われ
る電位差を増幅するが、スイッチ制御信号ＳＷ２のＶＰ
Ｐレベルは、ＶＣＣレベルに対してＮチャンネルトラン
ジスタ１２０,１２１,１２２,１２３のしきい値電位以
上に高い電位に設定されており、図２（ｇ）の破線に示
す如く、ビット線ＢＬ２,ＸＢＬ２はＶＣＣレベルと接
地レベルに増幅され、メモリセルにはＶＣＣレベルを書
き込むことが可能である。Conversely, when a memory cell (not shown) in the memory block 131 is accessed, as shown by a broken line in FIG.
Transition to a level. Therefore, the output of the 2-input OR gate 100 transitions to the VCC level, and the 2-input NOR gate 10
2 changes to the ground level, and as shown in FIG. 2C, the precharge control signal PRE output from the level shift circuit 111 changes to the ground level, and the N-channel transistors 116 and 117 are turned off. . Subsequently, the output of the two-input AND gate 104 transitions to the VCC level,
When the output of the driver 106 transitions to the VCC level, the N-channel transistor 114 is turned on, and FIG.
As shown by the broken line in (d), the switch control signal SW1 transitions to the ground level. In addition, the output of the inverter 108 transitions to the ground level, and the output of the level shift circuit 110 transitions to the ground level, turning on the P-channel transistor 113, and as shown by the broken line in FIG. Signal SW2 transitions to the VPP level. Therefore, the N-channel transistors 122 and 123
Transitions from the VCC level to the VPP level, the N-channel transistors 120 and 121 are turned off, and the memory block 131 on the opposite side of the memory block 131 having the accessed memory cell is sandwiched by the sense amplifier 132. Bit lines BL1, X connected to
BL1 is disconnected from the sense amplifier 132. The sense amplifier 132 amplifies the potential difference appearing on the bit lines BL2 and XBL2, but amplifies the VP of the switch control signal SW2.
The P level is set to a potential higher than the threshold potential of the N-channel transistors 120, 121, 122, 123 with respect to the VCC level, and as shown by the broken lines in FIG. 2 (g), the bit lines BL2, XBL2 Are amplified to the VCC level and the ground level, and the VCC level can be written to the memory cell.

【００２２】次に、メモリブロック１３１の中のメモリ
セルへのアクセスが終了すると、図２（ｂ）の破線に示
す如く、メモリブロック選択信号ＢＬＫ２が接地レベル
に遷移する。従って、２入力ＡＮＤゲート１０４の出力
が接地レベルに遷移し、ドライバ１０６の出力が接地レ
ベルに遷移することにより、Ｎチャンネルトランジスタ
１１４がオフする。また、インバータ１０８の出力がＶ
ＣＣレベルに遷移し、レベルシフト回路１１０の出力が
ＶＰＰレベルに遷移することにより、Ｐチャンネルトラ
ンジスタ１１３がオフする。更に、２入力ＯＲゲート１
００の出力が接地レベルに遷移し、遅延素子１０１の出
力が接地レベルに遷移して、２入力ＮＯＲゲート１０２
の出力がＶＣＣレベルに遷移することにより、図２
（ｃ）に示す如く、レベルシフト回路１１１の出力であ
るプリチャージ制御信号ＰＲＥがＶＰＰレベルに遷移し
て、Ｎチャンネルトランジスタ１１６,１１７がオンす
る。その結果、スイッチ制御信号ＳＷ１,ＳＷ２はＶＣ
Ｃレベルに遷移する。また、図６（ｇ）の破線に示す如
く、ビット線ＢＬ２,ＸＢＬ２は、ビット線プリチャー
ジ制御回路により、１／２ＶＣＣレベルにプリチャージ
される。Next, when the access to the memory cells in the memory block 131 is completed, the memory block selection signal BLK2 transitions to the ground level as shown by the broken line in FIG. Accordingly, the output of the two-input AND gate 104 changes to the ground level, and the output of the driver 106 changes to the ground level, so that the N-channel transistor 114 is turned off. When the output of the inverter 108 is V
The transition to the CC level causes the output of the level shift circuit 110 to transition to the VPP level, so that the P-channel transistor 113 is turned off. Furthermore, a 2-input OR gate 1
00 changes to the ground level, the output of the delay element 101 changes to the ground level, and the two-input NOR gate 102
2 transitions to the VCC level,
As shown in (c), the precharge control signal PRE output from the level shift circuit 111 transitions to the VPP level, and the N-channel transistors 116 and 117 are turned on. As a result, the switch control signals SW1 and SW2 become VC
The state transits to the C level. As shown by the broken line in FIG. 6G, the bit lines BL2 and XBL2 are precharged to the 1/2 VCC level by the bit line precharge control circuit.

【００２３】以上の様に、本発明の第１の実施例によれ
ば、スイッチ制御信号ＳＷ１,ＳＷ２をそれぞれ、ソー
スがＶＰＰレベルに接続されたＰチャンネルトランジス
タ１１２,１１３と、ソースが接地レベルに接続された
Ｎチャンネルトランジスタ１１４,１１５と、ソースが
ＶＣＣレベルに接続されたＮチャンネルトランジスタ１
１６,１１７に接続して、且つ、各トランジスタのゲー
トを異なる信号で制御することにより、３値出力の信号
とし、待機時にＶＣＣレベルにプリチャージし、メモリ
アクセス時に、選択メモリブロック側のスイッチ制御信
号のみをＶＰＰレベルにし、非選択メモリブロック側の
スイッチ制御信号を接地レベルにすることにより、ビッ
ト線が、待機時に１／２ＶＣＣレベルにプリチャージさ
れ、メモリアクセス時に、ＨｉｇｈレベルがＶＣＣレベ
ルまで増幅されることを可能としつつ、ＶＰＰレベル発
生回路の負荷を低減し、消費電力の低減が可能である。As described above, according to the first embodiment of the present invention, the switch control signals SW1 and SW2 are respectively connected to the P-channel transistors 112 and 113 whose sources are connected to the VPP level and the sources are set to the ground level. N-channel transistors 114 and 115 connected to each other and N-channel transistor 1 whose source is connected to the VCC level
16 and 117, and the gate of each transistor is controlled by a different signal to produce a ternary output signal, which is precharged to the VCC level during standby and switch control on the selected memory block side during memory access. By setting only the signal to the VPP level and setting the switch control signal on the non-selected memory block side to the ground level, the bit line is precharged to 1/2 VCC level during standby, and the High level is amplified to VCC level during memory access. The load of the VPP level generation circuit can be reduced, and the power consumption can be reduced.

【００２４】（実施例２）図３に本発明の第２の実施例
に於ける半導体集積回路の回路構成の一例を示し、図４
に、図２に示す本発明の第２の実施例の半導体集積回路
の動作タイミングチャートを示す。図３に於いて、ＢＬ
Ｋ１,ＢＬＫ２はメモリブロック選択信号である。ＶＰ
Ｐはメモリ素子外部から供給されるか、もしくは、メモ
リ素子内部の図示せざる電源発生回路により供給される
電源であり、メモリセル（不図示）にＨｉｇｈレベルを
書き込むための内部電源電位ＶＣＣよりも高い電位を有
する。１５０はメモリブロック選択信号ＢＬＫ１,ＢＬ
Ｋ２を入力する２入力ＯＲゲート、１５１は２入力ＯＲ
ゲートの出力に接続され、信号伝播を遅延させる遅延素
子、１５２は２入力ＯＲゲートの出力及び、遅延素子１
５１の出力を入力し、イコライズ制御信号ＥＱを出力す
る２入力ＮＯＲゲートである。１５３はメモリブロック
選択信号ＢＬＫ１及び、２入力ＮＯＲゲート１５２の出
力を入力する２入力ＡＮＤゲート、１５４はメモリブロ
ック選択信号ＢＬＫ２及び、２入力ＮＯＲゲート１５２
の出力を入力する２入力ＡＮＤゲートである。１５５,
１５６はそれぞれ２入力ＡＮＤゲート１５３,１５４の
出力を入力するドライバ、１５７,１５８はそれぞれ２
入力ＡＮＤゲート１５３,１５４の出力を入力するイン
バータである。１５９,１６０はそれぞれインバータ１
５７の出力、インバータ１５８の出力を入力し、ＶＰＰ
を電源として、内部電源電位ＶＣＣレベルの入力をＶＰ
Ｐレベルに変換して出力するレベルシフト回路である。
１６１は２入力ＮＯＲゲート１５２の出力を入力し、Ｖ
ＰＰを電源として、内部電源電位ＶＣＣレベルの入力を
ＶＰＰレベルに変換してプリチャージ制御信号ＰＲＥを
出力するレベルシフト回路である。１６２,１６３はそ
れぞれゲートがレベルシフト回路１５９,１６０の出力
に接続され、ソースが電源ＶＰＰに接続されたＰチャン
ネルトランジスタである。１６４,１６５はそれぞれゲ
ートがドライバ１５６,１５５の出力に接続され、ソー
スが接地されたＮチャンネルトランジスタである。Ｐチ
ャンネルトランジスタ１６２のドレインとＮチャンネル
トランジスタ１６４のドレインは接続され、スイッチ制
御信号ＳＷ１を出力する。また、Ｐチャンネルトランジ
スタ１６３のドレインとＮチャンネルトランジスタ１６
５のドレインは接続され、スイッチ制御信号ＳＷ２を出
力する。１６６,１６７はそれぞれドレインがスイッチ
制御信号ＳＷ１、スイッチ制御信号ＳＷ２に接続され、
ソースが内部電源電位ＶＣＣに接続され、ゲートがプリ
チャージ制御信号ＰＲＥに接続されるＮチャンネルトラ
ンジスタである。１６８はゲートがイコライズ制御信号
ＥＱに接続され、ソース及び、ドレインがスイッチ制御
信号ＳＷ１及び、ＳＷ２に接続されるＮチャンネルトラ
ンジスタである。１８０,１８１はメモリブロックであ
る。１８２はセンスアンプである。ＢＬ１,ＸＢＬ１は
メモリブロック１８０の中のメモリセル（不図示）に接
続されるビット線である。ＢＬ２,ＸＢＬ２はメモリブ
ロック１８１の中のメモリセルに接続されるビット線で
ある。１７０,１７１はゲートがスイッチ制御信号ＳＷ
１に接続され、ソースがそれぞれビット線ＢＬ１,ＸＢ
Ｌ１に接続され、ドレインがセンスアンプ１８２に接続
されるＮチャンネルトランジスタである。１７２,１７
３はゲートがスイッチ制御信号ＳＷ２に接続され、ソー
スがそれぞれビット線ＢＬ２,ＸＢＬ２に接続され、ド
レインがセンスアンプ１８２に接続されるＮチャンネル
トランジスタである。メモリブロック選択信号ＢＬＫ
１,ＢＬＫ２はそれぞれ、センスアンプ１８２をはさん
で隣接するメモリブロック１８０,１８１の中のメモリ
セルがアクセスされた場合に活性化する信号である。(Embodiment 2) FIG. 3 shows an example of a circuit configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 2 shows an operation timing chart of the semiconductor integrated circuit according to the second embodiment of the present invention shown in FIG. In FIG. 3, BL
K1 and BLK2 are memory block selection signals. VP
P is a power supplied from outside the memory element or supplied by a power generation circuit (not shown) inside the memory element, which is higher than an internal power supply potential VCC for writing a high level to a memory cell (not shown). Has a high potential. 150 is a memory block selection signal BLK1, BL
K2 input 2-input OR gate, 151 is 2-input OR
A delay element connected to the output of the gate for delaying signal propagation, 152 is an output of the two-input OR gate and a delay element 1
This is a two-input NOR gate that receives an output of the input 51 and outputs an equalization control signal EQ. 153 is a two-input AND gate for inputting the memory block selection signal BLK1 and the output of the two-input NOR gate 152, and 154 is a memory block selection signal BLK2 and two-input NOR gate 152.
Is a two-input AND gate for inputting the output of. 155,
156 is a driver for inputting the outputs of the two-input AND gates 153 and 154, respectively, and 157 and 158 are
This is an inverter that inputs the outputs of the input AND gates 153 and 154. 159 and 160 are inverter 1
57, the output of the inverter 158, and VPP
Is used as the power supply, and the input of the internal power supply potential VCC level is
This is a level shift circuit that converts the output to a P level and outputs the result.
161 inputs the output of the two-input NOR gate 152 and
A level shift circuit that converts an input of an internal power supply potential VCC level to a VPP level and outputs a precharge control signal PRE using PP as a power supply. Reference numerals 162 and 163 denote P-channel transistors whose gates are connected to the outputs of the level shift circuits 159 and 160, respectively, and whose sources are connected to the power supply VPP. 164 and 165 are N-channel transistors whose gates are connected to the outputs of the drivers 156 and 155, respectively, and whose sources are grounded. The drain of the P-channel transistor 162 and the drain of the N-channel transistor 164 are connected, and output the switch control signal SW1. The drain of the P-channel transistor 163 and the N-channel transistor 16
5 are connected to each other and output a switch control signal SW2. 166 and 167 have their drains connected to the switch control signal SW1 and the switch control signal SW2, respectively.
An N-channel transistor whose source is connected to the internal power supply potential VCC and whose gate is connected to the precharge control signal PRE. Reference numeral 168 denotes an N-channel transistor having a gate connected to the equalization control signal EQ and a source and a drain connected to the switch control signals SW1 and SW2. 180 and 181 are memory blocks. 182 is a sense amplifier. BL1 and XBL1 are bit lines connected to memory cells (not shown) in the memory block 180. BL2 and XBL2 are bit lines connected to the memory cells in the memory block 181. 170 and 171 are gate control signals SW
1 and the sources are bit lines BL1 and XB, respectively.
An N-channel transistor connected to L1 and having a drain connected to the sense amplifier 182. 172,17
Reference numeral 3 denotes an N-channel transistor having a gate connected to the switch control signal SW2, a source connected to the bit lines BL2 and XBL2, and a drain connected to the sense amplifier 182, respectively. Memory block selection signal BLK
1 and BLK2 are signals that are activated when memory cells in adjacent memory blocks 180 and 181 are accessed with the sense amplifier 182 interposed therebetween.

【００２５】以上の様に構成された本発明の第２の実施
例の半導体集積回路に於いて、以下、その動作を、図４
を参照して説明する。先ず、待機時には、図４（ａ）,
（ｂ）に示す如く、メモリブロック選択信号ＢＬＫ１,
ＢＬＫ２が共に接地レベルである。従って、２入力ＡＮ
Ｄゲート１５３,１５４の出力は接地レベルとなり、２
入力ＯＲゲート１５０の出力は接地レベル、遅延素子１
５１の出力は接地レベルとなり、図４（ｃ）に示す如
く、２入力ＮＯＲゲート１５２の出力であるイコライズ
制御信号ＥＱは内部電源電位であるＶＣＣレベルとな
る。ドライバ１５５,１５６の出力は接地レベル、イン
バータ１５７、１５８の出力はＶＣＣレベルとなり、レ
ベルシフト回路１５９,１６０の出力はＶＰＰレベルと
なる。また、図４（ｄ）に示す如く、レベルシフト回路
１６１の出力であるプリチャージ制御信号ＰＲＥはＶＰ
Ｐレベルとなる。よって、Ｐチャンネルトランジスタ１
６２,１６３及び、Ｎチャンネルトランジスタ１６４,１
６５がオフして、Ｎチャンネルトランジスタ１６６、１
６７,１６８がオンし、図４（ｅ）,（ｆ）に示す如く、
スイッチ制御信号ＳＷ１,ＳＷ２は共にＶＣＣレベルに
保持される。これにより、Ｎチャンネルトランジスタ１
７０,１７１,１７２,１７３はオンし、図４（ｇ）,
（ｈ）に示す如く、ビット線ＢＬ１,ＸＢＬ１、ＢＬ２,
ＸＢＬ２はビット線プリチャージ回路（不図示）によっ
て１／２ＶＣＣレベルにプリチャージされる。The operation of the semiconductor integrated circuit according to the second embodiment of the present invention constructed as described above will now be described with reference to FIG.
This will be described with reference to FIG. First, at the time of standby, FIG.
As shown in (b), the memory block selection signal BLK1,
BLK2 are both at the ground level. Therefore, a two-input AN
The outputs of the D gates 153 and 154 are at the ground level.
The output of input OR gate 150 is at ground level, delay element 1
The output of 51 is at the ground level, and as shown in FIG. 4C, the equalize control signal EQ output from the two-input NOR gate 152 is at the VCC level which is the internal power supply potential. The outputs of the drivers 155 and 156 are at the ground level, the outputs of the inverters 157 and 158 are at the VCC level, and the outputs of the level shift circuits 159 and 160 are at the VPP level. Further, as shown in FIG. 4D, the precharge control signal PRE, which is the output of the level shift circuit 161, is VP
It becomes P level. Therefore, P-channel transistor 1
62,163 and N-channel transistor 164,1
65 turns off, and the N-channel transistors 166, 1
67, 168 are turned on, and as shown in FIGS.
The switch control signals SW1 and SW2 are both held at the VCC level. Thereby, the N-channel transistor 1
70,171,172,173 are turned on, and FIG.
As shown in (h), bit lines BL1, XBL1, BL2,
XBL2 is precharged to 1/2 VCC level by a bit line precharge circuit (not shown).

【００２６】次に、メモリブロック１８０の中のメモリ
セルがアクセスされると、図４（ａ）の実線に示す如
く、メモリブロック選択信号ＢＬＫ１がＶＣＣレベルに
遷移する。従って、２入力ＯＲゲート１５０の出力がＶ
ＣＣレベルに遷移し、図４（ｃ）に示す如く、２入力Ｎ
ＯＲゲート１５２の出力であるイコライズ制御信号ＥＱ
が接地レベルに遷移して、Ｎチャンネルトランジスタ１
６８がオフする。続いて、図４（ｄ）に示す如く、レベ
ルシフト回路１６１の出力であるプリチャージ制御信号
ＰＲＥが接地レベルに遷移して、Ｎチャンネルトランジ
スタ１６６,１６７がオフする。続いて、２入力ＡＮＤ
ゲート１５３の出力がＶＣＣレベルに遷移し、ドライバ
１５５の出力がＶＣＣレベルに遷移することにより、Ｎ
チャンネルトランジスタ１６５がオンし、図４（ｆ）の
実線に示す如く、スイッチ制御信号ＳＷ２は接地レベル
に遷移する。また、インバータ１５７の出力が接地レベ
ルに遷移し、レベルシフト回路１５９の出力が接地レベ
ルに遷移することにより、Ｐチャンネルトランジスタ１
６２がオンして、図４（ｅ）の実線に示す如く、スイッ
チ制御信号ＳＷ１はＶＰＰレベルに遷移する。従って、
Ｎチャンネルトランジスタ１７０,１７１のゲート電位
がＶＣＣレベルからＶＰＰレベルに遷移し、Ｎチャンネ
ルトランジスタ１７２,１７３がオフして、アクセスさ
れたメモリセルを有するメモリブロック１８０に対して
センスアンプ１８２をはさんで反対側のメモリブロック
１８１に接続されるビット線ＢＬ２,ＸＢＬ２は、セン
スアンプ１８２から切り離される。センスアンプ１８２
は、ビット線ＢＬ１,ＸＢＬ１に現われる電位差を増幅
するが、スイッチ制御信号ＳＷ１のＶＰＰレベルは、Ｖ
ＣＣレベルに対してＮチャンネルトランジスタ１７０,
１７１,１７２,１７３のしきい値電位以上に高い電位に
設定されており、図４（ｇ）の実線に示す如く、ビット
線ＢＬ１、ＸＢＬ１はＶＣＣレベルと接地レベルに増幅
され、メモリセルにはＶＣＣレベルを書き込むことが可
能である。Next, when a memory cell in the memory block 180 is accessed, the memory block selection signal BLK1 transitions to the VCC level as shown by the solid line in FIG. Therefore, the output of the two-input OR gate 150 is V
CC level, and as shown in FIG.
Equalize control signal EQ output from OR gate 152
Transitions to the ground level and the N-channel transistor 1
68 turns off. Subsequently, as shown in FIG. 4D, the precharge control signal PRE output from the level shift circuit 161 transitions to the ground level, and the N-channel transistors 166 and 167 turn off. Then, two-input AND
When the output of the gate 153 transitions to the VCC level and the output of the driver 155 transitions to the VCC level, N
The channel transistor 165 turns on, and the switch control signal SW2 transitions to the ground level as shown by the solid line in FIG. Further, the output of the inverter 157 transitions to the ground level, and the output of the level shift circuit 159 transitions to the ground level.
62 turns on, and the switch control signal SW1 transitions to the VPP level as shown by the solid line in FIG. Therefore,
The gate potentials of the N-channel transistors 170 and 171 transition from the VCC level to the VPP level, the N-channel transistors 172 and 173 are turned off, and the sense amplifier 182 is sandwiched between the memory block 180 having the accessed memory cell. The bit lines BL2 and XBL2 connected to the memory block 181 on the opposite side are disconnected from the sense amplifier 182. Sense amplifier 182
Amplifies the potential difference appearing on the bit lines BL1 and XBL1, but the VPP level of the switch control signal SW1 is
N-channel transistor 170 for CC level,
The potential is set higher than the threshold potentials of 171, 172 and 173, and the bit lines BL 1 and XBL 1 are amplified to the VCC level and the ground level as shown by the solid line in FIG. It is possible to write the VCC level.

【００２７】次に、メモリブロック１８０の中のメモリ
セルへのアクセスが終了すると、図４（ａ）の実線に示
す如く、メモリブロック選択信号ＢＬＫ１が接地レベル
に遷移する。従って、２入力ＡＮＤゲート１５３の出力
が接地レベルに遷移し、ドライバ１５５の出力が接地レ
ベルに遷移することにより、Ｎチャンネルトランジスタ
１６５がオフする。また、インバータ１５７の出力がＶ
ＣＣレベルに遷移し、レベルシフト回路１５９の出力が
ＶＰＰレベルに遷移することにより、Ｐチャンネルトラ
ンジスタ１６２がオフする。更に、２入力ＯＲゲート１
５０の出力が接地レベルに遷移し、遅延素子１５１の出
力が接地レベルに遷移して、図４（ｃ）に示す如く、２
入力ＮＯＲゲート１５２の出力であるイコライズ制御信
号ＥＱがＶＣＣレベルに遷移することにより、Ｎチャン
ネルトランジスタ１６８がオンする。その結果、図４
（ｅ）、（ｆ）の実線に示す如く、スイッチ制御信号Ｓ
Ｗ１,ＳＷ２がＶＰＰレベルと接地レベルの中間電位に
イコライズされる。続いて、図４（ｄ）に示す如く、レ
ベルシフト回路１６１の出力であるプリチャージ制御信
号ＰＲＥがＶＰＰレベルに遷移して、Ｎチャンネルトラ
ンジスタ１６６,１６７がオンする。その結果、スイッ
チ制御信号ＳＷ１,ＳＷ２はＶＣＣレベルに遷移する。
また、図４（ｇ）の実線に示す如く、ビット線ＢＬ１、
ＸＢＬ１は、ビット線プリチャージ回路によって１／２
ＶＣＣレベルにプリチャージされる。Next, when the access to the memory cells in the memory block 180 is completed, the memory block selection signal BLK1 transitions to the ground level as shown by the solid line in FIG. Accordingly, the output of the two-input AND gate 153 transitions to the ground level, and the output of the driver 155 transitions to the ground level, so that the N-channel transistor 165 turns off. The output of the inverter 157 is V
The transition to the CC level causes the output of the level shift circuit 159 to transition to the VPP level, so that the P-channel transistor 162 turns off. Furthermore, a 2-input OR gate 1
50 changes to the ground level, the output of the delay element 151 changes to the ground level, and as shown in FIG.
The transition of the equalize control signal EQ, which is the output of the input NOR gate 152, to the VCC level turns on the N-channel transistor 168. As a result, FIG.
As shown by the solid lines (e) and (f), the switch control signal S
W1 and SW2 are equalized to an intermediate potential between the VPP level and the ground level. Subsequently, as shown in FIG. 4D, the precharge control signal PRE output from the level shift circuit 161 changes to the VPP level, and the N-channel transistors 166 and 167 turn on. As a result, the switch control signals SW1 and SW2 transition to the VCC level.
Also, as shown by the solid line in FIG.
XBL1 is halved by the bit line precharge circuit.
Precharged to VCC level.

【００２８】逆に、メモリブロック１８１の中の図示せ
ざるメモリセルがアクセスされると、図４（ｂ）の破線
に示す如く、メモリブロック選択信号ＢＬＫ２がＶＣＣ
レベルに遷移する。従って、２入力ＯＲゲート１５０の
出力がＶＣＣレベルに遷移し、図４（ｃ）に示す如く、
２入力ＮＯＲゲート１５２の出力であるイコライズ制御
信号ＥＱが接地レベルに遷移して、Ｎチャンネルトラン
ジスタ１６８がオフする。続いて、図４（ｄ）に示す如
く、レベルシフト回路１６１の出力であるプリチャージ
制御信号ＰＲＥが接地レベルに遷移して、Ｎチャンネル
トランジスタ１６６,１６７がオフする。続いて、２入
力ＡＮＤゲート１５４の出力がＶＣＣレベルに遷移し、
ドライバ１５６の出力がＶＣＣレベルに遷移することに
より、Ｎチャンネルトランジスタ１６４がオンし、図４
（ｅ）の破線に示す如く、スイッチ制御信号ＳＷ１は接
地レベルに遷移する。また、インバータ１５８の出力が
接地レベルに遷移し、レベルシフト回路１６０の出力が
接地レベルに遷移することにより、Ｐチャンネルトラン
ジスタ１６３がオンして、図４（ｆ）の破線に示す如
く、スイッチ制御信号ＳＷ２はＶＰＰレベルに遷移す
る。従って、Ｎチャンネルトランジスタ１７２,１７３
のゲート電位がＶＣＣレベルからＶＰＰレベルに遷移
し、Ｎチャンネルトランジスタ１７０,１７１がオフし
て、アクセスされたメモリセルを有するメモリブロック
１８１に対してセンスアンプ１８２をはさんで反対側の
メモリブロック１８０に接続されるビット線ＢＬ１,Ｘ
ＢＬ１は、センスアンプ１８２から切り離される。セン
スアンプ１８２は、ビット線ＢＬ２,ＸＢＬ２に現われ
る電位差を増幅するが、スイッチ制御信号ＳＷ２のＶＰ
Ｐレベルは、ＶＣＣレベルに対してＮチャンネルトラン
ジスタ１７０,１７１,１７２,１７３のしきい値電位以
上に高い電位に設定されており、図４（ｈ）の破線に示
す如く、ビット線ＢＬ２、ＸＢＬ２はＶＣＣレベルと接
地レベルに増幅され、メモリセルにはＶＣＣレベルを書
き込むことが可能である。Conversely, when a memory cell (not shown) in the memory block 181 is accessed, as shown by the broken line in FIG.
Transition to a level. Therefore, the output of the two-input OR gate 150 transitions to the VCC level, and as shown in FIG.
The equalization control signal EQ output from the two-input NOR gate 152 transitions to the ground level, and the N-channel transistor 168 turns off. Subsequently, as shown in FIG. 4D, the precharge control signal PRE output from the level shift circuit 161 transitions to the ground level, and the N-channel transistors 166 and 167 turn off. Subsequently, the output of the two-input AND gate 154 transitions to the VCC level,
When the output of the driver 156 transitions to the VCC level, the N-channel transistor 164 turns on, and FIG.
As shown by the broken line in (e), the switch control signal SW1 transitions to the ground level. When the output of the inverter 158 changes to the ground level and the output of the level shift circuit 160 changes to the ground level, the P-channel transistor 163 is turned on, and the switch control is performed as shown by the broken line in FIG. Signal SW2 transitions to the VPP level. Therefore, N-channel transistors 172, 173
Transitions from the VCC level to the VPP level, the N-channel transistors 170 and 171 turn off, and the memory block 180 on the opposite side of the memory block 181 having the accessed memory cell is sandwiched by the sense amplifier 182. Bit lines BL1, X connected to
BL1 is disconnected from the sense amplifier 182. The sense amplifier 182 amplifies the potential difference appearing on the bit lines BL2 and XBL2, but detects the VP of the switch control signal SW2.
The P level is set to a potential higher than the VCC level by more than the threshold potential of the N-channel transistors 170, 171, 172, and 173. As shown by the broken lines in FIG. 4H, the bit lines BL2 and XBL2 Are amplified to the VCC level and the ground level, and the VCC level can be written to the memory cell.

【００２９】次に、メモリブロック１８１の中のメモリ
セルへのアクセスが終了すると、図４（ｂ）の破線に示
す如く、メモリブロック選択信号ＢＬＫ２が接地レベル
に遷移する。従って、２入力ＡＮＤゲート１５４の出力
が接地レベルに遷移し、ドライバ１５６の出力が接地レ
ベルに遷移することにより、Ｎチャンネルトランジスタ
１６４がオフする。また、インバータ１５８の出力がＶ
ＣＣレベルに遷移し、レベルシフト回路１６０の出力が
ＶＰＰレベルに遷移することにより、Ｐチャンネルトラ
ンジスタ１６３がオフする。更に、２入力ＯＲゲート１
５０の出力が接地レベルに遷移し、遅延素子１５１の出
力が接地レベルに遷移して、図４（ｃ）に示す如く、２
入力ＮＯＲゲート１５２の出力であるイコライズ制御信
号ＥＱがＶＣＣレベルに遷移することにより、Ｎチャン
ネルトランジスタ１６８がオンする。その結果、図４
（ｅ）,（ｆ）の破線に示す如く、スイッチ制御信号Ｓ
Ｗ１、ＳＷ２がＶＰＰレベルと接地レベルの中間電位に
イコライズされる。続いて、図４（ｄ）に示す如く、レ
ベルシフト回路１６１の出力であるプリチャージ制御信
号ＰＲＥがＶＰＰレベルに遷移して、Ｎチャンネルトラ
ンジスタ１６６,１６７がオンする。その結果、スイッ
チ制御信号ＳＷ１,ＳＷ２はＶＣＣレベルに遷移する。
また、図４（ｈ）の破線に示す如く、ビット線ＢＬ２,
ＸＢＬ２は、ビット線プリチャージ回路によって１／２
ＶＣＣレベルにプリチャージされる。Next, when the access to the memory cells in the memory block 181 is completed, the memory block selection signal BLK2 transitions to the ground level as shown by the broken line in FIG. Accordingly, the output of the two-input AND gate 154 transitions to the ground level, and the output of the driver 156 transitions to the ground level, so that the N-channel transistor 164 turns off. Also, the output of inverter 158 is V
The transition to the CC level and the transition of the output of the level shift circuit 160 to the VPP level turn off the P-channel transistor 163. Furthermore, a 2-input OR gate 1
50 changes to the ground level, the output of the delay element 151 changes to the ground level, and as shown in FIG.
The transition of the equalize control signal EQ, which is the output of the input NOR gate 152, to the VCC level turns on the N-channel transistor 168. As a result, FIG.
As shown by the broken lines (e) and (f), the switch control signal S
W1 and SW2 are equalized to an intermediate potential between the VPP level and the ground level. Subsequently, as shown in FIG. 4D, the precharge control signal PRE output from the level shift circuit 161 changes to the VPP level, and the N-channel transistors 166 and 167 turn on. As a result, the switch control signals SW1 and SW2 transition to the VCC level.
Further, as shown by the broken line in FIG.
XBL2 is halved by the bit line precharge circuit.
Precharged to VCC level.

【００３０】以上の様に、本発明の第２の実施例によれ
ば、スイッチ制御信号ＳＷ１,ＳＷ２をそれぞれ、ソー
スがＶＰＰレベルに接続されたＰチャンネルトランジス
タ１６２,１６３と、ソースが接地レベルに接続された
Ｎチャンネルトランジスタ１６４,１６５と、ソースが
ＶＣＣレベルに接続されたＮチャンネルトランジスタ１
６６,１６７に接続して、各トランジスタのゲートを異
なる信号で制御して３値出力の信号とし、且つ、スイッ
チ制御信号ＳＷ１,ＳＷ２をイコライズするトランジス
タ１６８を設けることにより、待機時にＶＣＣレベルに
プリチャージし、メモリアクセス時に、選択メモリブロ
ック側のスイッチ制御信号のみをＶＰＰレベルにし、非
選択メモリブロック側のスイッチ制御信号を接地レベル
にすることにより、ビット線が、待機時に１／２ＶＣＣ
レベルにプリチャージされ、メモリアクセス時に、Ｈｉ
ｇｈレベルがＶＣＣレベルまで増幅されることを可能と
しつつ、ＶＰＰレベル発生回路の負荷を低減することが
可能である。更に、メモリアクセス終了時に、スイッチ
制御信号ＳＷ１,ＳＷ２のイコライズを行なった後に、
ＶＣＣレベルにプリチャージすることにより、負荷の大
きいスイッチ制御信号ＳＷ１,ＳＷ２の充電量を削減す
ることが可能であり、内部電源消費電力の低減が可能で
ある。As described above, according to the second embodiment of the present invention, the switch control signals SW1 and SW2 are respectively connected to the P-channel transistors 162 and 163 whose sources are connected to the VPP level and the sources are connected to the ground level. N-channel transistors 164 and 165 connected to each other and N-channel transistor 1 whose source is connected to the VCC level
66, 167, and a transistor 168 for controlling the gate of each transistor with a different signal to provide a ternary output signal and for equalizing the switch control signals SW1, SW2 is provided. By charging the memory and accessing the memory, only the switch control signal on the selected memory block side is set to the VPP level, and the switch control signal on the non-selected memory block side is set to the ground level.
Level is precharged, and at the time of memory access, Hi
The load on the VPP level generation circuit can be reduced while allowing the gh level to be amplified to the VCC level. Further, at the end of the memory access, after equalizing the switch control signals SW1 and SW2,
By precharging to the VCC level, it is possible to reduce the amount of charge of the switch control signals SW1 and SW2 having a large load, and it is possible to reduce internal power consumption.

【００３１】尚、第１及び、第２の実施例に於いて、論
理的にＨｉｇｈレベルをＶＣＣレベル及びＶＰＰレベ
ル、論理的にＬｏｗレベルを接地レベルとしたが、ＶＰ
ＰレベルがＶＣＣレベルよりも高く、ＶＣＣレベルが接
地レベルよりも高ければ、電位の制限は行わない。ま
た、第１及び、第２の実施例に於いて挙げたＮチャンネ
ルトランジスタ、Ｐチャンネルトランジスタに関して
は、ＮチャンネルもしくはＰチャンネルの限定は行わな
い。In the first and second embodiments, the logically high level is the VCC level and the VPP level, and the logically low level is the ground level.
If the P level is higher than the VCC level and the VCC level is higher than the ground level, the potential is not limited. The N-channel transistor and the P-channel transistor described in the first and second embodiments are not limited to the N-channel or the P-channel.

【００３２】[0032]

【発明の効果】以上説明したように、本発明によれば、
従来、内部電源電位より高電位にプリチャージされてい
たスイッチ制御信号を、内部電源電位にプリチャージす
ることにより、負荷の大きいスイッチ制御信号の充電量
を削減することが可能である。As described above, according to the present invention,
A switch control signal that has been conventionally precharged to a higher potential than the internal power supply potential can be precharged to the internal power supply potential, thereby reducing the amount of charge of the switch control signal having a large load.

【００３３】また本発明によれば、メモリアクセス終了
後のプリチャージ直前に、内部電源電位より高電位に充
電した選択スイッチ制御信号と、内部電源電位より低い
レベルに放電した非選択スイッチ制御信号のイコライズ
を行い、その後、内部電源電位にプリチャージして、ス
イッチ制御信号プリチャージ時の充電量を削減すること
により、消費電力を低減することが可能であり、その実
用的効果は大きい。According to the present invention, the selection switch control signal charged to a higher potential than the internal power supply potential and the non-selection switch control signal discharged to a level lower than the internal power supply potential immediately before the precharge after the end of the memory access. By performing equalization and then precharging to the internal power supply potential to reduce the amount of charge at the time of precharging the switch control signal, power consumption can be reduced, and the practical effect is large.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例に於ける半導体集積回路
の回路構成図FIG. 1 is a circuit configuration diagram of a semiconductor integrated circuit according to a first embodiment of the present invention.

【図２】同実施例の動作タイミングチャートFIG. 2 is an operation timing chart of the embodiment.

【図３】本発明の第２の実施例に於ける半導体集積回路
の回路構成図FIG. 3 is a circuit configuration diagram of a semiconductor integrated circuit according to a second embodiment of the present invention.

【図４】同実施例の動作タイミングチャートFIG. 4 is an operation timing chart of the embodiment.

【図５】従来の半導体集積回路の回路構成図FIG. 5 is a circuit configuration diagram of a conventional semiconductor integrated circuit.

【図６】同従来例の動作タイミングチャートFIG. 6 is an operation timing chart of the conventional example.

【符号の説明】[Explanation of symbols]

１１２,１１３,１６２,１６３Ｐチャネルトランジス
タ１１４,１１５,１１６,１１７,１６４,１６５,１６６,
１６７,１６８Ｎチャネルトランジスタ112,113,162,163 P-channel transistors 114,115,116,117,164,165,166,
167,168 N-channel transistor

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4091 ──────────────────────────────────────────────────続き Continued on front page (58) Field surveyed (Int.Cl. ⁷ , DB name) G11C 11/4091

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】第１のメモリブロックと、第２のメモリ
ブロックと、センスアンプと、第１のスイッチ制御信号
がゲートに入力され前記第１のメモリブロック中のビッ
ト線と前記センスアンプとを接続する第１のトランジス
タと、第２のスイッチ制御信号がゲートに入力され前記
第２のメモリブロック中のビット線と前記センスアンプ
とを接続する第２のトランジスタと、前記第１のスイッ
チ制御信号及び前記第２のスイッチ制御信号を生成する
スイッチ制御信号生成手段とを備え、前記スイッチ制御
信号生成手段は、ソースが第１の電圧レベルを供給する
第１の電源に接続され、ゲートに前記第１のメモリブロ
ックまたは前記第２のメモリブロックを選択するブロッ
ク選択信号に基づいて発生される第１の内部信号が入力
され、ドレインが前記第１のスイッチ制御信号が出力さ
れる第１のノードに接続された第３のトランジスタと、
ソースが前記第１の電源に接続され、ゲートに前記第１
の内部信号が入力され、ドレインが前記第２のスイッチ
制御信号が出力される第２のノードに接続された第４の
トランジスタと、ソースが前記第１の電圧レベルよりも
高い第２の電圧レベルを供給する第２の電源に接続さ
れ、ゲートに前記ブロック選択信号に基づいて発生され
る第２の内部信号が入力され、ドレインが前記第１のノ
ードに接続された第５のトランジスタと、ソースが前記
第１の電圧レベルよりも低い第３の電圧レベルを供給す
る第３の電源に接続され、ゲートに前記ブロック選択信
号に基づいて発生される第３の内部信号が入力され、ド
レインが前記第１のノードに接続された第６のトランジ
スタと、ソースが前記第２の電源に接続され、ゲートに
前記ブロック選択信号に基づいて発生される第４の内部
信号が入力され、ドレインが前記第２のノードに接続さ
れた第７のトランジスタと、ソースが前記第３の電源に
接続され、ゲートに前記ブロック選択信号に基づいて発
生される第５の内部信号が入力され、ドレインが前記第
２のノードに接続された第８のトランジスタとを含み、
ビット線プリチャージ時に前記第１のスイッチ制御信号
及び前記第２のスイッチ制御信号を共に前記第１の電圧
レベルに設定し、メモリセルアクセス時に、前記ブロッ
ク選択信号に応じて、前記第１のスイッチ制御信号及び
前記第２のスイッチ制御信号のうちいずれか一方を前記
第２の電圧レベルに遷移させ、他方を前記第３の電圧レ
ベルに遷移させることを特徴とする半導体集積回路。1. A first memory block, a second memory block, a sense amplifier, and a first switch control signal input to a gate to connect a bit line in the first memory block and the sense amplifier. A first transistor to be connected, a second transistor to which a second switch control signal is input to a gate to connect a bit line in the second memory block to the sense amplifier, and a first switch control signal And switch control signal generation means for generating the second switch control signal, wherein the switch control signal generation means has a source supplying a first voltage level.
A first power supply connected to the first memory block at a gate;
Or a block for selecting the second memory block.
A first internal signal generated based on a clock selection signal is input.
And the drain outputs the first switch control signal.
A third transistor connected to the first node to be connected;
A source is connected to the first power supply and a gate is connected to the first power supply.
And the drain is the second switch
A fourth node connected to the second node from which the control signal is output;
The transistor and the source are above the first voltage level
Connected to a second power supply that supplies a high second voltage level
Generated at the gate based on the block selection signal.
A second internal signal is input, and the drain is connected to the first node.
A fifth transistor connected to the source, and a source
Providing a third voltage level lower than the first voltage level;
Connected to a third power supply, and the gate of the block selection signal
And a third internal signal generated based on the
A sixth transistor connected to the first node
And a source connected to the second power supply and connected to the gate.
Fourth internal generated based on the block selection signal
A signal is input and the drain is connected to the second node.
And a source connected to the third power supply.
Connected to the gate based on the block select signal.
A fifth internal signal generated is input, and the drain is connected to the fifth internal signal.
An eighth transistor connected to the second node;
Setting the first switch control signal and the second switch control signal when the bit line pre-charged to both said first voltage level, when a memory cell access, in accordance with the block <br/> click selection signal, and characterized by shifting the either one of the first switch control signal and the second switch control signal is transitioned to the <br/> second voltage level, the other to the third voltage level Semiconductor integrated circuit.

【請求項２】前記スイッチ制御信号生成手段は、ソー
ス及びドレインがそれぞれ前記第１のノード及び前記第
２のノードに接続され、ゲートに前記ブロック選択信号
に基づいて発生される第６の内部信号が入力される第９
のトランジスタを更に含むことを特徴とする請求項１記
載の半導体集積回路。2. The switch control signal generating means includes a source and a drain connected to the first node and the second node, respectively, and a sixth internal signal generated at a gate based on the block selection signal. The ninth where is input
The semiconductor integrated circuit according to claim 1, further comprising a transistor.

【請求項３】メモリセルアクセス終了時、前記第５の
トランジスタと前記第６のトランジスタと前記第７のト
ランジスタと前記第８のトランジスタを非導通にした
後、前記第９のトランジスタを導通させ、前記第１のノ
ードと前記第２のノードとを前記第９のトランジスタを
介して短絡させ、然る後に、前記第３のトランジスタ及
び前記第４のトランジスタを導通させて、前記第１のノ
ードと前記第２のノードとを前記第１の電圧レベルに充
電することを特徴とする請求項２記載の半導体集積回
路。3. When the memory cell access is completed, the fifth transistor, the sixth transistor, the seventh transistor, and the eighth transistor are turned off, and then the ninth transistor is turned on. The first node and the second node are short-circuited via the ninth transistor, and thereafter, the third transistor and the fourth transistor are turned on to connect the first node to the first node. 3. The semiconductor integrated circuit according to claim 2, wherein said second node and said second node are charged to said first voltage level.

【請求項４】前記第３の電源の電位は接地電位であ
り、前記第２の電源は内部電源発生回路で生成した電源
であることを特徴とする請求項１記載の半導体集積回
路。Wherein the potential of the third power source is a ground potential, the semiconductor integrated circuit according to claim 1, wherein said second power source which is a power generated by the internal power generation circuit.