JPH1166856A

JPH1166856A - 半導体記憶装置

Info

Publication number: JPH1166856A
Application number: JP9218649A
Authority: JP
Inventors: Hisakatsu Araki; 久勝荒木; Kotaro Goto; 公太郎後藤; Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-08-13
Filing date: 1997-08-13
Publication date: 1999-03-09
Anticipated expiration: 2017-08-13
Also published as: JP4077056B2

Abstract

(57)【要約】【課題】書き込み動作のシーケンスを工夫すること
で、データの書き込み動作、特に低電圧下でのデータの
書き込みの高速化を図ることを目的とする。【解決手段】少なくとも１つのメモリセルアレイ（２
１）を有する半導体記憶装置において、コラム選択信号
（ＣＬ１）で選択したコラムにあるメモリセル（ＭＣ）
に、該コラムに設けられたセンスアンプ（１３）を介し
てデータを書き込む際、コラム選択信号に同期して選択
されたビット線対（ＢＬ１、／ＢＬ１）をイコライズす
る制御回路（２０、３０）を設けた構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、より詳細にはＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄ
ｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスに関す
る。より特定すれば、本発明はＤＲＡＭデバイスのデー
タ書き込み動作の高速化に関する。近年、大規模化が著
しい半導体記憶装置において、動作の高速化も著しい。
一方、携帯機器等への応用を意識した低電圧電源化は、
動作の高速化と相反する効果をもたらす。このため、特
に低電源電圧下での高速化を図ることが必要とされてい
る。

【０００２】本発明は、データの書き込み動作の高速化
に関する。

【０００３】

【従来の技術】図１４は、半導体記憶装置の一部を示す
図であり、特にデータの書き込みに係る構成要素を示し
ている。従来の書き込みは次の通りである。書き込みア
ンプ１０によって外部からの書き込みデータに応じた相
補関係にあるデータ信号が、一対のグローバルデータバ
スＧＤＢ、／ＧＤＢ上に出力される。この時、ローカル
データバススイッチ１１がオンとなり、一対のグローバ
ルデータバスＧＤＢ、／ＧＤＢと一対のローカルデータ
バスＬＤＢ、／ＬＤＢとを接続する。コラム選択信号Ｃ
Ｌｍ（ｍはｍ番目のコラムを意味している）が立ち上が
ることで、一対のローカルデータバスＬＤＢ、／ＬＤＢ
と一対のビット線ＢＬ、／ＢＬとの間に設けられた２つ
のトランジスタがオンする。そして、センスアンプ１３
がローカルデータバスＬＤＢ、／ＬＤＢから受け取った
データ信号を増幅し、メモリセルアレイ１２の対応する
メモリセルにデータを書き込む。センスアンプドライバ
１４はセンスアンプ１３を活性化し、ビット線対ＢＬ、
／ＢＬを開いた状態（電位差がある状態）に設定してお
く。

【０００４】従来、半導体記憶装置の高速化に関して
は、種々提案されている。例えば、特開平９−７３７８
５号公報には、ＳＲＡＭ装置において、データの読み出
し後のイコライズ動作と書き込み後のライトリカバリー
動作を１つの制御信号を用いて行うことが記載されてい
る。ライトリカバリー動作とは、いずれかのメモリセル
への書き込み動作が行われた後に、データ線対の電圧を
所定値にするものである。また、イコライズ動作とは、
いずれかのメモリセルからの読み出し動作が行われた後
に、対応するデータ線対の電圧を所定値にするものであ
る。

【０００５】また、特開平７−７３６７２号公報にも、
上記と同様に、書き込み動作後のライトリカバリー動作
について記載されている。

【０００６】

【発明が解決しようとする課題】図１４を参照して説明
した書き込み動作に、上記２つの公開公報に記載されて
いるような技術を応用することで、書き込み動作の高速
化を図ることことは可能である。しかしながら、これら
の公開公報に記載の技術は、書き込み動作後のライトリ
カバリー動作に関するもので、書き込み動作そのものの
高速化を図ったものではない。

【０００７】本発明は、書き込み動作のシーケンスを工
夫することで、データの書き込み動作、特に低電圧下で
のデータの書き込みの高速化を図ることを目的とする。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、少なくとも１つのメモリセルアレイ（図２に示す実
施例のメモリセルアレイ１２に相当）を有する半導体記
憶装置において、コラム選択信号（図２のＣＬ１〜ＣＬ
ｍに相当）で選択したコラムにあるメモリセル（図２の
ＭＣに相当）に、該コラムに設けられたセンスアンプ
（図２の１３に相当）を介してデータを書き込む際、コ
ラム選択信号に同期して選択されたビット線対（図２の
ＢＬ１、／ＢＬ１に相当）をイコライズする制御回路
（図２の２０、３０に相当）を設けたことを特徴とする
半導体記憶装置である。データを書き込むコラムのみ書
き込み時にビット線対をイコライズ、すなわちビット線
対の電位を同一に設定する動作を行うので、反転書き込
み（ビット線対上のデータとは反対のデータの書き込
み）はイコライズされた状態から開始でき、センスアン
プの駆動負荷が小さくなり、高速にデータを書き込め、
特に低電圧下で顕著な効果が得られる。

【０００９】請求項２に記載の発明は、請求項１の制御
回路が、コラム選択信号が立ち下がる前に、選択された
ビット線対のイコライズを終了することを特徴とする。
データの書き込みタイミングを保証するためである。請
求項３に記載の発明は、請求項１又は２の前記制御回路
が、ビット線対をショートしてイコライズするトランジ
スタ（図３のトランジスタＱ１３に相当）を有する第１
の制御回路（２０）と、コラム選択信号（図１０のＣＬ
に相当）に基づいて前記トランジスタを制御する信号を
発生する第２の制御回路（３０）とを有することを特徴
とする。制御回路の一構成例を規定したものである。

【００１０】請求項４に記載の発明は、請求項３に記載
の前記トランジスタを制御する信号が、コラム選択信号
で制御されることを特徴とする。請求項５に記載の発明
は、請求項１に記載の前記制御回路が、ビット線対をイ
コライズする間は前記ビット線対及び前記センスアンプ
を、書き込みデータが通るデータバスから切り離す回路
（図３のトランジスタＱ１１、Ｑ１２に相当）を具備す
ることを特徴とする。この状態でイコライズするため、
データバスに影響を与えることなく、選択されたビット
線対のみをイコライズできる。

【００１１】請求項６に記載の発明は、請求項５に記載
の前記切り離す回路が、ビット線対とデータバスとの間
に設けられたトランジスタ（Ｑ１１、Ｑ１２）であり、
ビット線対をイコライズしている間は該トランジスタを
オフさせる制御信号（ＷＴ）をコラム選択を指示する信
号（ＣＬ）に基づいて生成する回路を具備することを特
徴とする。

【００１２】請求項７に記載の発明は、請求項１に記載
の前記制御回路が、コラム選択信号に応答してビット線
対をショートしてイコライズする第１のトランジスタ
（図３のトランジスタＱ１３に相当）と、ビット線対と
書き込みデータが通るデータバス（ＬＤＢ、／ＬＤＢ）
との間に設けられた第２及び第３のトランジスタ（図３
のトランジスタＱ１１、Ｑ１２に相当）を有する第１の
制御回路（２０）と、コラム選択を指示する信号（Ｃ
Ｌ）に基づいて前記第２及び第３のトランジスタを制御
する信号を発生する第２の制御回路（３０）とを有する
ことを特徴とする。

【００１３】請求項８に記載の発明は、請求項７に記載
の前記トランジスタを制御する信号が、ビット線電圧に
等しいかそれよりも高い電圧であることを特徴とする。
ビット線対に設けられた第２、第３のトランジスタの抵
抗値が実質的に問題なければビット線対と等しい電圧で
よいが、抵抗値を下げることが好ましい場合には、上記
制御する信号をビット線対の電圧よりも高い電圧とする
こともできる。

【００１４】

【発明の実施の形態】まず、本発明の原理を図１を参照
して説明する。図１は、本発明の原理を示す波形図であ
る。図１の波形は、書き込みデータにより、ビット線対
のデータが反転する場合である。従来技術では、コラム
選択信号（前述のコラム選択信号ＣＬｍに相当）が立ち
上がった後、図１４に示すローカルデータバス対ＬＤ
Ｂ、／ＬＤＢの書き込みデータに応じて、センスアンプ
１３の作用によりビット線対の電位ＶiiとＶssが反転す
る。

【００１５】これに対し、本発明では、コラム選択信号
の立ち上がりに同期してビット線対をイコライズする。
このイコライズにより、ビット線対の電位はほぼＶii／
２となる。この状態から、ローカルデータバス対ＬＤ
Ｂ、／ＬＤＢの書き込みデータに応じて、ビット線電位
が反転するので、センスアンプの駆動負荷が小さくな
り、書き込み動作の高速化が可能になる。

【００１６】図２は、本発明の一実施例の構成を示すブ
ロック図である。なお、図２において、図１４に示す構
成要素と同一のものには同一の参照番号を付けてある。
本発明の一実施例によれば、ビット線対制御回路２０を
ｍ個のコラムの各々に設けるとともに、ビット線対制御
回路２０を制御する制御信号ＷＴを発生する制御信号発
生回路３０を各コラムに共通に設ける。図２では、コラ
ム選択信号ＣＬ１に対応するビット線対選択回路２０及
びセンスアンプ１３を図示してある。制御信号発生回路
３０は、図１に示すイコライズのタイミングを指示する
制御信号ＷＴを生成する。ビット線対制御回路２０は、
制御信号ＷＴを受けて、ビット線対をイコライズする。

【００１７】図３は、図２に示す１番目のコラムに係る
ビット線対制御回路２０及びその周辺回路の一構成例を
示す図である。まず、ビット線対制御回路２０以外の構
成要素を説明する。１番目のコラムのビット線対ＢＬ
１、／ＢＬ１には、センスアンプ１３が設けられ、トラ
ンスファゲート・トランジスタＱ２１、Ｑ２２を介して
メモリセルアレイ１２のメモリセルＭＣへ選択的に接続
される。なお、図２中、ＷＬ１、ＷＬ２はワード線を示
す。トランジスタＱ２１、Ｑ２２のオン／オフは制御信
号ＢＴで制御される。制御信号ＰＲで制御されるトラン
ジスタＱ１８，Ｑ１９、Ｑ２０はビット線プリチャージ
回路を構成し、ビット線を電源電圧Ｖiiの１／２にプリ
チャージする。コラム選択信号ＣＬ１で制御されるコラ
ム選択トランジスタＱ１６、Ｑ１７はビット線対ＢＬ
１、／ＢＬ１をローカルデータバスＬＤＢ、／ＬＤＢへ
選択的に接続する。

【００１８】ビット線対制御回路２０は、制御信号ＷＴ
及びコラム選択信号ＣＬ１を入力して、データの書き込
みの際、後述するようにビット線対ＢＬ１、／ＢＬ１を
イコライズする。ビット線対制御回路２０はトランジス
タＱ１１〜Ｑ１５を有する。制御信号ＷＴで制御される
トランジスタＱ１１、Ｑ１２はそれぞれビット線ＢＬ
１、／ＢＬ１に直列に設けられている。トランジスタＱ
１４、Ｑ１５を介して制御されるトランジスタＱ１３
は、ノードＮ１１の電位に応じてビット線対ＢＬ１、／
ＢＬ１を選択的にショートする。制御信号ＷＴで制御さ
れるトランジスタＱ１４は、制御信号ＷＴがローレベル
の時にコラム選択信号ＣＬ１をトランジスタＱ１３のゲ
ートに印加し、トランジスタＱ１３をオンさせる。制御
信号ＷＴで制御されるトランジスタＱ１５は、制御信号
ＷＴがハイレベルの時にグランド電圧に相当する電源電
圧Ｖss（＜Ｖii) をトランジスタＱ１３に印加し、トラ
ンジスタＱ１３をオフさせる。

【００１９】なお、その他のコラムに設けられているビ
ット線対制御回路２０も図３に示す構成と同一である。
図４は、図３に示す回路の動作タイミング図である。時
刻ｔ０で制御信号ＰＲが立ち下がりを開始し、時刻ｔ１
でローレベル（電源電圧Ｖssに等しい）になる。これに
より、Ｖii／２にプリチャージされていたビット線対Ｂ
Ｌ１、／ＢＬ１はフローティング状態となる。時刻ｔ１
で例えば図１のワード線ＷＬ１が選択され、選択された
メモリセル内のデータに応じて、微小電位差がビット線
ＢＬ１、／ＢＬ１上に現われる。時刻ｔ２でセンスアン
プドライバ１４が活性化され、センスアンプ１３により
微小電位差がＶii、Ｖssに増幅される。時刻ｔ３でコラ
ム選択信号ＣＬ１が立ち上がり、これに同期して制御信
号ＷＴが立ち下がる。制御信号ＷＴが立ち下がるとトラ
ンジスタＱ１１、Ｑ１２の作用により、センスアンプ１
３を含めビット線対ＢＬ１、／ＢＬ１がローカルデータ
バスＬＤＢ、／ＬＤＢから切り離されるとととに、トラ
ンジスタＱ１４がオンしてコラム選択信号ＣＬ１がトラ
ンジスタＱ１３をオンさせ、選択されたビット線対ＢＬ
１、／ＢＬ１のみがイコライズされる。これにより、ビ
ット線ＢＬ１の電位は電位Ｖiiから下降し始め、ビット
線／ＢＬ１の電位は電位Ｖssから上昇し始める。時刻ｔ
４で、制御信号ＷＴが立ち上がる。時刻ｔ４では、コラ
ム選択信号ＣＬ１はハイレベルのままである。制御信号
ＷＴが立ち上がるとトランジスタＱ１１、Ｑ１２、Ｑ１
５はオンし、トランジスタＱ１４はオフする。この動作
によって、切り離されたビット線対ＢＬ１、／ＢＬ１が
ローカルデータバスＬＤＢ、／ＬＤＢと接続され、また
イコライズも解除され、ローカルデータバス対ＬＤＢ、
／ＬＤＢ上のデータがセンスアンプ１３、ビット線対Ｂ
Ｌ１、／ＢＬ１を介して、選択されたメモリセルに書き
込まれる。

【００２０】なお、上記書き込み動作において、制御信
号ＢＴは常に電源電圧Ｖiiより高い電圧ＳＶiiに設定さ
れている。これは、トランジスタＱ２１、Ｑ２２のＭＯ
Ｓ抵抗をできるだけ小さくするためである。このよう
に、コラム選択信号ＣＬ１に同期して、ビット線対ＢＬ
１、／ＢＬ１をイコライズすることにより、センスアン
プ１３は従来の内部電源電圧Ｖiiの振幅をもった反転書
き込みではなく、半分の振幅の充放電を行えば良い。こ
の結果、センスアンプ１３の駆動容量が小さくなり、小
さなローカルデータバス上の小さな信号振幅でデータを
書き込むことが可能となり、動作の高速化が図れる。

【００２１】図５に、ビット線対ＢＬ１、／ＢＬ１、コ
ラム選択信号ＣＬ１、及び制御信号ＷＴの電位及びタイ
ミングの関係を示す。制御信号ＷＴのハイレベルは１．
５Ｖ（前述のＳＶiiに相当する）以上で、ビット線対Ｂ
Ｌ１、／ＢＬ１及びコラム選択信号ＣＬ１のハイレベル
（前述のＶii）の約１．０Ｖよりも高い。制御信号ＷＴ
のハイレベルの電位を高く設定するのは、トランジスタ
Ｑ１１、Ｑ１２のＭＯＳ抵抗をできるだけ小さくするた
めである。しかしながら、制御信号ＷＴのハイレベルの
電位をＶiiとしてもトランジスタＱ１１、Ｑ１２のＭＯ
Ｓ抵抗値が十分に小さければ、制御信号ＷＴの電位をＳ
Ｖiiにする必要はなく、Ｖiiでよい。

【００２２】図６は、図２に示す制御信号発生回路３０
の一構成例を示す回路図である。制御信号発生回路３０
は、ライトイネーブル信号／ＷＥ、コラム選択指示信号
ＣＬ及びアレイ選択信号を入力し、制御信号ＷＴを出力
する。コラム選択指示信号ＣＬは、図２に示すコラム選
択信号ＣＬ１〜ＣＬｍのいずれかが立ち上がると立ち上
がり、立ち下がると立ち下がる信号である。すなわち、
コラム選択信号ＣＬ１〜ＣＬｍのオアをとった信号に相
当する。前述したように、制御信号発生回路３０は、メ
モリセルにデータを書き込む際（ライトイネーブル信号
／ＷＥがローレベル（Ｖss）の時）、コラム選択指示信
号ＣＬの立ち上がりに同期して、ビット線対（例えばＢ
Ｌ１、／ＢＬ１）とセンスアンプ１３をローカルデータ
バスＬＤＢ、／ＬＤＢから切り離すために制御信号ＷＴ
をローレベル（Ｖss）にし、コラム選択指示信号ＣＬが
ローレベルに立ち下がる前に制御信号ＷＴをハイレベル
（ＳＶii）にする。この立ち下がりのタイミングを規定
するために、遅延時間τを設けてある。

【００２３】制御信号発生回路３０は、トランジスタＱ
３１〜Ｑ３７、インバータＩＮＶ０〜ＩＮＶ３及びオア
ゲートＯＲ１を有する。トランジスタＱ３１、Ｑ３２、
Ｑ３６はＰチャネル型トランジスタで、トランジスタＱ
３３、Ｑ３４、Ｑ３５及びＱ３７はＮチャネル型トラン
ジスタである。ライトイネーブル信号／ＷＥはオアゲー
トＯＲ１に与えられ、アレイ選択信号はインバータＩＮ
Ｖ０を介してオアゲートＯＲ１に与えられる。オアゲー
トＯＲ１の出力信号はトランジスタＱ３１及びＱ３４の
ゲートに与えられる。トランジスタＱ３１、Ｑ３２のド
レインとトランジスタＱ３３のドレインは共通に接続さ
れ、ここから制御信号ＷＴが出力される。トランジスタ
Ｑ３１、Ｑ３２のソースには、前述の高電圧ＳＶii（前
述の通り、Ｖiiでもよい）が印加される。トランジスタ
Ｑ３３のソースとトランジスタＱ３４のドレインが接続
され、トランジスタＱ３４のソースは電源電圧Ｖssに接
続されている。

【００２４】コラム選択指示信号ＣＬは２段のインバー
タＩＮＶ１、ＩＮＶ２を通り、トランジスタＱ３６，Ｑ
３７からなるトランスファゲートを介してトランジスタ
Ｑ３３のゲートに与えられる。また、コラム選択指示信
号ＣＬは遅延時間τの遅延回路３２で遅延され、ノード
Ｎ２２に出力される。ノードＮ２２では、トランジスタ
Ｑ３５、Ｑ３６のゲート、及びインバータＩＮＶ３の入
力端子が相互に接続されている。インバータＩＮＶ３の
出力はトランジスタＱ３７のゲートに与えられる。ノー
ドＮ２３では、トランジスタＱ３２のゲート、トランジ
スタＱ３５のドレイン、トランジスタＱ３３のゲート、
及びトランジスタＱ３６、Ｑ３７からなるトランスファ
ゲートの出力が相互に接続されている。トランジスタＱ
３５のソースは電源電圧Ｖssに接続されている。

【００２５】図７、図６に示す制御信号発生回路３０の
データ書き込み時の動作を示すタイミング図である。図
示する期間では、アレイ選択信号は常にハイレベルに設
定されている。初期状態では、ライトイネーブル信号／
ＷＥがハイレベル、コラム選択指示信号ＣＬがローレベ
ルになっている。このため、トランスファゲートを構成
しているトランジスタＱ３６、Ｑ３７は共にオン状態で
ある。このとき、トランジスタＱ３３はオフしており、
トランジスタＱ３２はオン状態である。また、トランジ
スタＱ３１はオン状態、トランジスタＱ３４はオフ状態
になっている。このように、トランジスタＱ３１、Ｑ３
２はいずれもオン状態であり、制御信号ＷＴは電圧ＳＶ
iiになっている。

【００２６】時刻ｔ０で、ライトイネーブル信号／ＷＥ
がローレベルに変化し、ノードＮ２１の電位が上昇する
ので、トランジスタＱ３４がオンする。時刻ｔ１でコラ
ム選択指示信号ＣＬがハイレベルに変化し、トランジス
タＱ３３がオンする。このため、制御信号ＷＴはローレ
ベルに変化する。時刻ｔ２は、時刻ｔ１から遅延時間τ
が経過した時点である。遅延回路３２の出力、すなわち
ノードＮ２２の電位が立ち上がるので、トランジスタＱ
３５はオンし、トランジスタＱ３６、Ｑ３７はオフし、
ノード２３はトランジスタＱ３５を介して放電される。
これにより、トランジスタＱ３２はオンし、制御信号Ｗ
Ｔはハイレベルになる。

【００２７】図８は、上記構成において、バースト長が
２の場合のビット線対制御回路２０の動作を示すタイミ
ング図である。バースト長が２の場合には、１つのワー
ド線を選択した状態で、２つのコラムに連続してデータ
を書き込む。図８において、時刻ｔ１でワード線が選択
され、時刻ｔ２で第１のコラム及び第２のコラムのセン
スアンプが活性化される。時刻ｔ３で第１のコラム選択
信号ＣＬ１が立ち上がり、同時に制御信号ＷＴが立ち下
がる。これにより、第１のコラムのビット線対ＢＬ１、
／ＢＬ１がイコライズされる。時刻ｔ４で制御信号ＷＴ
が立ち上がり、イコライズが解消され、データが選択さ
れたメモリセルに書き込まれる。次に、時刻ｔ５で第２
のコラム選択信号ＣＬ２が立ち上がり、同時に制御信号
ＷＴが立ち下がる。これにより、第２のコラムのビット
線対ＢＬ２、／ＢＬ２が活性化される。時刻ｔ６で制御
信号ＷＴが立ち上がり、イコライズが解消され、選択さ
れたメモリセルにデータが書き込まれる。

【００２８】次に、上記構成を含む半導体記憶装置の全
体構成について、図９を参照して説明する。図９におい
て、半導体記憶装置はメモリチップ１００を有する。メ
モリチップ１００上には、周辺回路１０１の周囲に４つ
のコア１０２₁〜１０２₄が形成されている。勿論、４
つ以外のコアを形成してもよい。図９には、コア１０２
₁の要部の拡大図が示してある。他のコア１０２₂〜１
０２₄も同様の構成である。

【００２９】コア１０２₂は複数のメモリセルアレイ１
２₁、１２₂が二次元的に配列してある。各セルアレイ
１２₁、１２₂にはローカルデータバスＬＤＢ、／ＬＤ
Ｂが設けられ、ローカルデータバススイッチ１１₁、１
１₂を介してグローバルデータバスＧＤＢ、／ＧＤＢに
接続されている。コラム選択指示信号ＣＬ及びライトイ
ネーブル信号／ＷＥを伝える信号線は、複数のセルアレ
イ１２₁、１２₂に共通に設けられている。各セルアレ
イ１２₁、１２₂にはそれぞれセンスアンプドライバ１
４₁、１４₂と制御信号発生回路３０₁、３０₂が設け
られている。セルアレイ１２₁には、コラム毎に設けら
れたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１
３₁、及びコラム毎に設けられたビット線対制御回路２
０からなるビット線対制御回路列２０₁が設けられてい
る。同様に、セルアレイ１２₂には、コラム毎に設けら
れたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１
３ ₂、及びコラム毎に設けられたビット線対制御回路２
０からなるビット線対制御回路列２０₂が設けられてい
る。図示を省略するその他のセルアレイ列に対しても同
様に、センスアンプ列とビット線対制御回路列が設けら
れている。制御信号発生回路３０₁で生成された制御信
号ＷＴは、ビット線対制御回路２０₁の各ビット線対制
御回路２０に与えられている。同様に、制御信号発生回
路３０₂で生成された制御信号ＷＴは、ビット線対制御
回路２０₂の各ビット線対制御回路２０に与えられてい
る。

【００３０】図１０は、コラム選択指示信号ＣＬ、ＣＬ
１〜ＣＬｍを生成するコラム信号発生回路の一構成例を
示す回路図である。また、図１１はコラム信号発生回路
の動作を示すタイミング図である。コラム信号発生回路
は、図９の周辺回路１０１内に設けられている。コラム
信号発生回路はカウンタ４０、デコーダ４１、オアゲー
トＯＲ２、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回
路４２、４３で構成される。カウンタ４０は、リセット
信号reset でリセットされる。周辺回路１０１内のアド
レスデコーダからコラム系アドレス信号を受けたカウン
タ４０は、周辺回路１０１内のタイミング生成部からの
タイミング信号count-upに同期してカウント動作し、カ
ウント値をデコーダ４１に出力する。デコーダ４１はカ
ウント値をデコードし、図１１に示すように、コラム選
択信号ＣＬ１、ＣＬ２・・・を生成する。コラム選択指
示信号ＣＬは、次の通り生成される。オアゲートＯＲ２
はリセット信号reset とタイミング信号count-upのオア
演算を行い、その出力を遅延回路４２に出力する。遅延
回路４２は遅延時間τ２だけオアゲートＯＲ２の出力を
遅延し、コラム選択指示信号ＣＬが立ち上がる時間がデ
コーダ４１の出力ＣＬｍ（ｍ＝１、２、・・・）の立ち
上がる時間と合うように調整する。遅延回路４２の出力
信号は、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回路
４３に出力される。遅延回路４３は遅延時間τ３だけ遅
延回路４２の出力信号を遅延させ、コラム選択指示信号
ＣＬのパルス幅を調整して、コラム選択信号ＣＬｍのパ
ルス幅と等しくする。この結果、排他的論理和ゲートＥ
Ｘ−ＯＲ１の出力であるコラム選択指示信号ＣＬは、図
１１に示すようなパルス信号になる。

【００３１】図１２は、ローカルデータバススイッチ１
１、１１₁、１１₂の内部構成例を示す回路図である。
ローカルデータバススイッチ１１等は、２つのＣＭＯＳ
構成のスイッチ５１、５２、トランジスタ５３、５４及
びインバータ５５を有する。スイッチ５１はデータバス
ＧＤＢとＬＤＢとを接続し、スイッチ５２はデータバス
／ＧＤＢ、／ＬＤＢとを接続する。スイッチ５１、５２
はアレイ選択信号がハイレベルの時にオンし、ローレベ
ルの時にオフする。アレイ選択信号がローレベルの時、
すなわちグローバルデータバスＧＤＢ、／ＧＤＢとロー
カルデータバスＬＤＢ、／ＬＤＢとが切り離されている
ときに、トランジスタ５３、５４はオンし、データバス
・プリチャージ電圧Ｖdp（一般的にはＶdp≦Ｖiiである
が、これに限定されない）がローカルデータバスＬＤ
Ｂ、／ＬＤＢに与えられ、データバス・プリチャージ電
圧Ｖdpにプリチャージされる。

【００３２】図１３は、書き込みアンプ１０の一構成例
を示す回路図である。書き込みアンプ１０は、ライトイ
ネーブル信号／ＷＥ及び書き込みアンプ選択信号がオン
の状態で、外部からの書き込みデータに応じて、グロー
バルデータバスＧＤＢ、／ＧＤＢを駆動する。書き込み
アンプ１０は、ＣＭＯＳ構成のスイッチ６１、６２と、
グローバルデータバスＧＤＢ、／ＧＤＢをリセットする
トランジスタ６３と、インバータ６４〜７２とからな
る。書き込みアンプ選択信号７２がオンの状態でライト
イネーブル信号／ＷＥがローレベルになると、スイッチ
６１、６２がオンし、書き込みデータに応じてグローバ
ルデータバスＧＤＢ、／ＧＤＢが駆動される。

【００３３】以上、本発明の一実施例を説明した。図３
の構成において、ビット線対制御回路２０は、センスア
ンプ１３とコラム選択トランジスタＱ１６、Ｑ１７との
間に設けてあるが、これに限定されるものではなく、セ
ンスアンプ１３とメモリセルアレイとの間、例えばセン
スアンプ１３とビット線プリチャージ用トランジスタＱ
１８、Ｑ１９との間に設けても良い。

【００３４】センスアンプ１３とセンスアンプドライバ
１４とは、任意の公知の回路で構成できる。また、周辺
回路１０１には、アドレスデコーダ、タイミング発生
器、外部電圧から降圧した電源電圧Ｖiiや昇圧した電圧
ＳＶiiやＶdpを発生する回路、グローバルデータバス線
と外部とのインタフェース回路等が設けられている。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
データを書き込むコラムのみ書き込み時にビット線対を
イコライズ、すなわちビット線対の電位を同一に設定す
る動作を行うので、反転書き込み（ビット線対上のデー
タとは反対のデータの書き込み）はイコライズされた状
態から開始でき、センスアンプの駆動負荷が小さくな
り、高速にデータを書き込め、特に低電圧下で顕著な効
果が得られる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の構成を示すブロック図であ
る。

【図３】本発明の一実施例のビット線対制御回路の一構
成例及びその周辺回路を示す回路図である。

【図４】図３の構成の動作を示すタイミングである。

【図５】図３の構成中の信号のタイミング及び電圧関係
を示す波形図である。

【図６】図２に示す制御信号発生回路の一構成例を示す
回路図である。

【図７】図６に示す構成の動作を示すタイミング図であ
る。

【図８】図２に示す構成において、バースト長が２の場
合の動作を示すタイミング図である。

【図９】本発明の半導体記憶装置の全体構成の一例を示
すブロック図である。

【図１０】図９に示す半導体装置の周辺回路内に設けら
れたコラム選択信号生成回路の一構成例を示すブロック
図である。

【図１１】図１０に示す構成の動作を示すタイミング図
である。

【図１２】図２及び図９ローカルデータバススイッチの
一構成例を示す回路図である。

【図１３】図２に示す書き込みアンプの一構成例を示す
回路図である。

【図１４】従来技術のデータの書き込み動作を説明する
ための半導体記憶装置のブロック図である。

【符号の説明】

１０書き込みアンプ１１ローカルデータバススイッチ１２メモリセルアレイ１３センスアンプ（Ｓ／Ａ）１４センスアンプドライバ（ＳＡｄｒｖ）２０ビット線対制御回路３０制御信号発生回路

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのメモリセルアレイを有す
る半導体記憶装置において、コラム選択信号で選択したコラムにあるメモリセルに、
該コラムに設けられたセンスアンプを介してデータを書
き込む際、コラム選択信号に同期して選択されたビット
線対をイコライズする制御回路を設けたことを特徴とす
る半導体記憶装置。
【請求項２】前記制御回路は、コラム選択信号が立ち下
がる前に、選択されたビット線対のイコライズを終了す
ることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記制御回路は、ビット線対をショートしてイコライズするトランジスタ
を有する第１の制御回路と、コラム選択信号に基づいて前記トランジスタを制御する
信号を発生する第２の制御回路とを有することを特徴と
する請求項１又は２記載の半導体記憶装置。
【請求項４】前記トランジスタを制御する信号は、コラ
ム選択信号で制御されることを特徴とする請求項３記載
の半導体記憶装置。
【請求項５】前記制御回路は、ビット線対をイコライズ
する間は前記ビット線対及び前記センスアンプを、書き
込みデータが通るデータバスから切り離す回路を具備す
ることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】前記切り離す回路は、ビット線対とデータ
バスとの間に設けられたトランジスタであり、ビット線
対をイコライズしている間は該トランジスタをオフさせ
る制御信号をコラム選択を指示する信号に基づいて生成
する回路を具備することを特徴とする請求項５記載の半
導体記憶装置。
【請求項７】前記制御回路は、コラム選択信号に応答してビット線対をショートしてイ
コライズする第１のトランジスタと、ビット線対と書き
込みデータが通るデータバスとの間に設けられた第２及
び第３のトランジスタを有する第１の制御回路と、コラム選択を指示する信号に基づいて前記第２及び第３
のトランジスタを制御する信号を発生する第２の制御回
路とを有することを特徴とする請求項１記載の半導体記
憶装置。
【請求項８】前記トランジスタを制御する信号は、ビッ
ト線電圧に等しいかそれよりも高い電圧であることを特
徴とする請求項７記載の半導体記憶装置。