JPH1165511A - Vertical timing signal generating circuit - Google Patents
Vertical timing signal generating circuitInfo
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- JPH1165511A JPH1165511A JP9226121A JP22612197A JPH1165511A JP H1165511 A JPH1165511 A JP H1165511A JP 9226121 A JP9226121 A JP 9226121A JP 22612197 A JP22612197 A JP 22612197A JP H1165511 A JPH1165511 A JP H1165511A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、垂直タイミング信
号生成回路に関し、特にカウンタが水平同期信号をカウ
ントすることにより垂直タイミング信号を生成する垂直
タイミング信号生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical timing signal generation circuit, and more particularly to a vertical timing signal generation circuit that generates a vertical timing signal by counting a horizontal synchronization signal by a counter.
【０００２】[0002]
【従来の技術】現在、表示装置として液晶表示機器のよ
うな、入力信号をデジタル回路によって処理する映像表
示機器が多用されている。2. Description of the Related Art At present, video display devices, such as liquid crystal display devices, which process input signals by digital circuits are frequently used as display devices.
【０００３】このような液晶表示機器では、一般に、水
平同期信号及び垂直同期信号を入力することにより、垂
直方向のタイミングを垂直タイミング信号により制御し
て、画像表示を行っている。In such a liquid crystal display device, generally, by inputting a horizontal synchronization signal and a vertical synchronization signal, a vertical timing is controlled by a vertical timing signal to display an image.
【０００４】ここで、垂直タイミング信号を生成する方
法として、水平同期信号をクロック信号とし、このクロ
ック信号をカウンタでカウントし、このカウント後に垂
直タイミング信号を生成する方法が用いられている。Here, as a method of generating a vertical timing signal, a method of using a horizontal synchronizing signal as a clock signal, counting the clock signal with a counter, and generating a vertical timing signal after the counting is used.
【０００５】この方法の場合、映像表示機器に入力され
た垂直同期信号とカウンタにより生成された垂直タイミ
ング信号との位相を完全に合わせるため、映像表示機器
に入力した垂直同期信号を、カウンタがカウントを開始
する際のリセット信号として用いている。In this method, the counter counts the vertical synchronization signal input to the video display device in order to perfectly match the phase of the vertical synchronization signal input to the video display device with the vertical timing signal generated by the counter. Is used as a reset signal when starting the operation.
【０００６】このように、水平同期信号をカウンタによ
りカウントすることにより生成された垂直タイミング信
号は、例えば垂直方向の映像表示の開始や終了等の動作
タイミング示す信号として用いられている。As described above, the vertical timing signal generated by counting the horizontal synchronization signal by the counter is used as a signal indicating operation timing such as start and end of vertical video display.
【０００７】ここで、上述のカウンタについて説明す
る。上述のカウンタのことを以下では特に、垂直カウン
タと言う。従来、水平同期信号をカウントする垂直カウ
ンタは、水平同期信号、若しくはこれを整数倍した信号
をクロック信号として用い、かつ、垂直同期信号を、カ
ウントを開始する際のリセット信号として利用する方法
が広く用いられている。Here, the above-mentioned counter will be described. In the following, the above-mentioned counter is particularly called a vertical counter. Conventionally, a vertical counter for counting a horizontal synchronization signal uses a horizontal synchronization signal or a signal obtained by multiplying the horizontal synchronization signal by an integer as a clock signal, and widely uses a vertical synchronization signal as a reset signal when starting counting. Used.
【０００８】また、入力信号のＳ／Ｎ比（信号対雑音
比）が悪い場合や、ゴースト信号など、本来の信号以外
の雑音を含む信号における動作をより安定化させるため
に、垂直カウンタに直接クロック信号を入力させるので
はなく、垂直カウンタの前にフィルタを介して入力させ
るようにしている場合もある。In order to further stabilize the operation of a signal containing noise other than the original signal, such as when the S / N ratio (signal-to-noise ratio) of an input signal is poor or a ghost signal, the vertical counter is directly connected to the vertical counter. In some cases, instead of inputting a clock signal, the clock signal is input via a filter before the vertical counter.
【０００９】この場合の、従来の垂直タイミング信号生
成回路について、図５を参照して説明する。図５に、従
来の垂直タイミング信号生成回路の構成のブロック図を
示す。A conventional vertical timing signal generation circuit in this case will be described with reference to FIG. FIG. 5 shows a block diagram of a configuration of a conventional vertical timing signal generation circuit.
【００１０】図５に示されるように、この従来の垂直タ
イミング信号生成回路は、水平同期信号Ｐｂ４０５が入
力するフィルタ４０１と、フィルタ４０１から出力され
たクロック信号及び垂直同期信号Ｐｃ４０７が入力し、
垂直タイミング信号Ｐｄ４０９を出力する垂直カウンタ
４０３とから構成されている。As shown in FIG. 5, this conventional vertical timing signal generating circuit receives a filter 401 to which a horizontal synchronizing signal Pb 405 is input, a clock signal output from the filter 401 and a vertical synchronizing signal Pc 407,
A vertical counter 403 for outputting a vertical timing signal Pd409.
【００１１】フィルタ４０１は、前述のように、入力信
号のＳ／Ｎ比（信号対雑音比）が悪い場合や、ゴースト
信号など、本来の信号以外の、雑音を含む信号における
動作をより安定化させるために用いられる。As described above, the filter 401 further stabilizes the operation of a signal containing noise other than the original signal, such as when the S / N ratio (signal-to-noise ratio) of the input signal is poor or a ghost signal. Used to make
【００１２】また、垂直カウンタ４０３は、フィルタ４
０１から出力されたクロック信号をカウントし、垂直タ
イミング信号４０９を出力する。The vertical counter 403 includes a filter 4
The clock signal output from the counter 01 is counted, and a vertical timing signal 409 is output.
【００１３】次に、図５に示される従来の垂直タイミン
グ信号生成回路における各信号のタイミングについて、
図６を参照して説明する。図６に、図５に示される従来
の垂直タイミング信号生成回路における各信号のタイミ
ングチャートを示す。Next, the timing of each signal in the conventional vertical timing signal generation circuit shown in FIG.
This will be described with reference to FIG. FIG. 6 shows a timing chart of each signal in the conventional vertical timing signal generation circuit shown in FIG.
【００１４】図６には、図５には示されていない映像信
号Ｐａ５０１と、水平同期信号Ｐｂ５０３と、垂直同期
信号Ｐｃ５０５と、垂直タイミング信号Ｐｄ５０７との
タイミングチャートが示されている。FIG. 6 shows a timing chart of the video signal Pa501, the horizontal synchronizing signal Pb503, the vertical synchronizing signal Pc505, and the vertical timing signal Pd507 not shown in FIG.
【００１５】また、図６は、垂直同期信号Ｐｃ５０５の
１垂直走査期間におけるタイミングチャートを表してい
る。FIG. 6 is a timing chart of the vertical synchronizing signal Pc505 in one vertical scanning period.
【００１６】垂直タイミング信号Ｐｄ５０７は、例えば
映像の終了タイミングとして図のような位相関係にある
ものとする。また、図６におけるｔｖは、垂直同期信号
Ｐｃ５０５の１垂直走査期間（１周期とも言う。）を表
し、ｔｙは垂直同期信号Ｐｃ５０５と水平同期信号Ｐｄ
５０７との位相差を表しており、この場合はクロックを
どれだけカウントするかを表している。It is assumed that the vertical timing signal Pd507 has a phase relationship as shown in FIG. In FIG. 6, tv represents one vertical scanning period (also referred to as one cycle) of the vertical synchronization signal Pc505, and ty is the vertical synchronization signal Pc505 and the horizontal synchronization signal Pd.
507, and in this case, how many clocks are counted.
【００１７】この図６に示されるように、垂直タイミン
グ信号Ｐｄ５０７は、垂直同期信号Ｐｃ５０５から所定
のカウントが行われた後に出力されている。As shown in FIG. 6, the vertical timing signal Pd507 is output after a predetermined count has been performed from the vertical synchronization signal Pc505.
【００１８】次に、パーソナルコンピュータが生成する
映像信号のように、垂直同期信号と映像信号との位相が
機器毎に異なるような場合について説明する。Next, a case will be described in which the phases of the vertical synchronizing signal and the video signal differ from device to device, such as a video signal generated by a personal computer.
【００１９】この場合、垂直方向の表示画面位置の調整
が必要となる。図７にこの様な場合における各信号のタ
イミングチャートを示す。図７には、映像信号Ｐａ６０
１と、水平同期信号Ｐｂ６０３と、垂直同期信号Ｐｃ６
０５と、垂直タイミング信号Ｐｄ６０７とのタイミング
チャートが示されている。In this case, it is necessary to adjust the display screen position in the vertical direction. FIG. 7 shows a timing chart of each signal in such a case. FIG. 7 shows a video signal Pa60.
1, a horizontal synchronizing signal Pb603, and a vertical synchronizing signal Pc6.
5 and a timing chart of the vertical timing signal Pd607.
【００２０】この図７においては、前述の図６と同様
に、垂直同期信号の１垂直走査期間を表している。垂直
タイミング信号Ｐｄ６０７は、例えば画面の表示開始タ
イミングとして図のような位相関係にあるものとする。
また図５のｔｖは垂直同期信号Ｐｃ６０５の１垂直走査
期間を表し、ｔｙは垂直同期信号Ｐｃ６０５と垂直タイ
ミング信号Ｐｄ６０７との位相差で、図７に示される場
合はカウンタの設定量つまりクロックをどれだけカウン
トするかを表す。FIG. 7 shows one vertical scanning period of the vertical synchronizing signal, as in FIG. 6 described above. It is assumed that the vertical timing signal Pd607 has a phase relationship as shown in FIG.
Also, tv in FIG. 5 represents one vertical scanning period of the vertical synchronization signal Pc605, and ty is a phase difference between the vertical synchronization signal Pc605 and the vertical timing signal Pd607. In the case shown in FIG. Represents whether to count only.
【００２１】これら、図６、及び図７に示されるよう
に、図５に示される従来の垂直タイミング信号生成回路
においては、映像表示機器に入力された垂直同期信号と
垂直カウンタにより生成された垂直タイミング信号との
位相を完全に合わせて出力することが可能になってい
る。As shown in FIGS. 6 and 7, in the conventional vertical timing signal generation circuit shown in FIG. 5, the vertical synchronization signal input to the video display device and the vertical synchronization signal generated by the vertical counter are used. It is possible to completely match the phase with the timing signal and output the same.
【００２２】[0022]
【発明が解決しようとする課題】しかしながら、上述の
従来の垂直タイミング信号生成回路においては、垂直同
期信号の周期が本来の周期よりも短くなると、垂直カウ
ンタがカウントを終了する前にリセットされてしまう場
合が発生し、この場合、入力した垂直同期信号の直前に
カウンタにより垂直タイミング信号を得られる様に位相
制御をした場合、垂直タイミング信号が出力されない場
合があるという問題点を有する。However, in the above-described conventional vertical timing signal generating circuit, if the period of the vertical synchronizing signal is shorter than the original period, the vertical counter is reset before finishing the counting. In this case, if the phase is controlled so that the vertical timing signal is obtained by the counter immediately before the input vertical synchronizing signal, the vertical timing signal may not be output.
【００２３】この問題点が発生する場合について、図８
を参照して説明する。図８に、図５に示される各信号の
タイミングチャートを示す。FIG. 8 shows a case where this problem occurs.
This will be described with reference to FIG. FIG. 8 shows a timing chart of each signal shown in FIG.
【００２４】図８に示されるタイミングチャートは、図
７に示されるタイミングチャートと比較して、垂直同期
信号Ｐｃ７０５の１垂直走査期間ｔｖが、ｎだけ短くな
っている。このような短縮は、ビデオテープレコーダ、
パーソナルコンピュータなど、垂直タイミング信号生成
回路が接続される信号発生機器の特性等により発生する
ものである。In the timing chart shown in FIG. 8, one vertical scanning period tv of the vertical synchronizing signal Pc705 is shortened by n compared to the timing chart shown in FIG. Such shortening can be achieved with video tape recorders,
This is generated due to the characteristics of a signal generation device to which the vertical timing signal generation circuit is connected, such as a personal computer.
【００２５】ｔｖがｎだけ短くなっている場合、垂直タ
イミング信号Ｐｄ７０７のＳ点において発生するはずで
あった垂直タイミング信号のパルスは、垂直カウンタが
水平同期信号をｔｙだけカウントする前に、垂直同期信
号Ｐｃ７０５によりリセットさせられてしまうため、出
力されなくなっている。When tv is shortened by n, the pulse of the vertical timing signal which should have occurred at the point S of the vertical timing signal Pd707 is changed by the vertical synchronization signal before the vertical counter counts the horizontal synchronization signal by ty. Since it is reset by the signal Pc705, it is not output.
【００２６】さらに、パーソナルコンピュータが発生す
る映像信号のように垂直同期信号と映像信号との位相が
機器毎に異なるような場合、画面の位置調整を行う際に
垂直同期信号とカウンタによって発生する垂直タイミン
グ信号との位相関係を変化させることにより、垂直方向
の表示画面位置の調整が必要となるが、こうした画面位
置の調整をするために、垂直カウンタがカウントするカ
ウント値を変更し、垂直タイミング信号の位相調整を行
うと、垂直同期信号が入力しても垂直カウンタによるカ
ウントが実行されず、従って、垂直タイミング信号が生
成されないという問題点を有している。Further, when the phases of the vertical synchronizing signal and the video signal differ from one device to another such as a video signal generated by a personal computer, the vertical synchronizing signal generated by the counter and the vertical synchronizing signal generated by the counter when adjusting the screen position are adjusted. By changing the phase relationship with the timing signal, it is necessary to adjust the vertical display screen position.In order to adjust such a screen position, the count value counted by the vertical counter is changed and the vertical timing signal is adjusted. When the phase adjustment is performed, the counting by the vertical counter is not executed even if the vertical synchronizing signal is input, so that there is a problem that the vertical timing signal is not generated.
【００２７】上記問題点が発生する場合について、図９
を参照して説明する。図９に、図５に示される従来の垂
直タイミング信号生成回路の各信号のタイミングチャー
トを示す。FIG. 9 shows a case where the above problem occurs.
This will be described with reference to FIG. FIG. 9 shows a timing chart of each signal of the conventional vertical timing signal generation circuit shown in FIG.
【００２８】図９に示されるタイミングチャートのよう
に、このような位相関係で映像信号Ｐａ８０１と垂直同
期信号Ｐｃ８０５とが入力した場合、ｔｙを変更して画
面の表示開始位置をＳ点までシフトさせなければならな
いが、このとき垂直同期信号Ｐｃ８０５と垂直タイミン
グ信号Ｐｄ８０７との位相関係は、図８において指摘し
た場合と同様に、垂直カウンタがカウントを終える前に
垂直同期信号Ｐｃ８０５により垂直カウンタがリセット
されるような位相関係となっているため、垂直タイミン
グ信号Ｐｄ８０７が出力されなくなっている。このよう
にパーソナルコンピュータの信号表示を行う際の画面位
置調整を行う様な場合であっても、垂直タイミング信号
が生成されない場合が発生する。As shown in the timing chart of FIG. 9, when the video signal Pa801 and the vertical synchronizing signal Pc805 are input in such a phase relationship, the ty is changed and the display start position of the screen is shifted to the point S. At this time, the phase relationship between the vertical synchronization signal Pc805 and the vertical timing signal Pd807 is the same as in the case pointed out in FIG. 8, and the vertical counter is reset by the vertical synchronization signal Pc805 before the vertical counter finishes counting. Therefore, the vertical timing signal Pd807 is not output. As described above, even when the screen position is adjusted when displaying the signal of the personal computer, the vertical timing signal may not be generated.
【００２９】本発明は上記事情に鑑みなされたもので、
垂直同期信号と、カウンタによって生成される垂直タイ
ミング信号との間の位相関係に関わらず、安定的に動作
し、所望する位相の垂直タイミング信号を得ることが可
能な垂直タイミング信号生成回路を提供することを目的
とする。The present invention has been made in view of the above circumstances,
Provided is a vertical timing signal generation circuit that operates stably and can obtain a vertical timing signal of a desired phase regardless of a phase relationship between a vertical synchronization signal and a vertical timing signal generated by a counter. The purpose is to:
【００３０】[0030]
【課題を解決するための手段】請求項１記載の発明は、
垂直同期信号が入力し、該入力した垂直同期信号に対し
て所定の位相だけ位相が遅延された信号を遅延信号とし
て出力する遅延信号出力手段と、水平同期信号と、前記
遅延信号出力手段から出力された遅延信号とが入力し、
該遅延信号をリセット信号として用いてカウントをリセ
ットし、前記水平同期信号を所定の数だけカウントした
後に垂直タイミング信号を出力するカウント手段とを有
することを特徴とする。According to the first aspect of the present invention,
A delay signal output means for receiving a vertical synchronization signal, outputting a signal whose phase is delayed by a predetermined phase with respect to the input vertical synchronization signal as a delay signal, a horizontal synchronization signal, and an output from the delay signal output means; And the delayed signal
And a counting means for resetting the count using the delay signal as a reset signal, outputting a vertical timing signal after counting the horizontal synchronization signal by a predetermined number.
【００３１】従って、この発明によれば、カウント手段
に入力した垂直同期信号に同期した信号をそのままリセ
ット信号として使用するのではなく、遅延手段よってそ
の位相が、垂直同期信号に対して所定の位相だけ遅延さ
れた信号を、カウント手段のリセット信号として使用し
ているので、垂直同期信号の周期の変化や、カウント手
段におけるカウント値の設定値が変化したとしても、カ
ウント手段から垂直タイミング信号が生成されないとい
うことを防止することができる。Therefore, according to the present invention, the signal synchronized with the vertical synchronizing signal input to the counting means is not used as a reset signal as it is, but the phase of the signal is set to a predetermined phase with respect to the vertical synchronizing signal by the delay means. Since the delayed signal is used as the reset signal of the counting means, a vertical timing signal is generated from the counting means even if the period of the vertical synchronization signal changes or the set value of the count value in the counting means changes. It can be prevented that it is not done.
【００３２】請求項２記載の発明は、請求項１記載の発
明において、前記所定の位相が、前記垂直同期信号の１
垂直走査期間をｔｖとした場合において、ｔｖ／２によ
り与えられることを特徴とする。According to a second aspect of the present invention, in the first aspect of the present invention, the predetermined phase is one of the vertical synchronizing signals.
When the vertical scanning period is tv, the vertical scanning period is given by tv / 2.
【００３３】従って、この発明によれば、請求項１記載
の発明の作用が得られると共に、遅延させるべき所定の
位相が、垂直同期信号の１垂直走査期間をｔｖとした場
合において、ｔｖ／２により与えられるため、垂直タイ
ミング信号が発生しない場合をさらに効率的に回避する
ことができる。Therefore, according to the present invention, the operation of the invention described in claim 1 can be obtained, and the predetermined phase to be delayed is tv / 2 when one vertical scanning period of the vertical synchronizing signal is tv. Therefore, the case where the vertical timing signal is not generated can be more efficiently avoided.
【００３４】請求項３記載の発明は、垂直同期信号が入
力し、該入力した垂直同期信号に基づき、垂直同期信号
に対する位相の遅延量、及び、水平同期信号のカウント
数を出力する出力手段と、前記垂直同期信号と、前記出
力手段から出力された垂直同期信号に対する位相の遅延
量とが入力し、前記垂直同期信号に対する位相の遅延量
に基づき、前記垂直同期信号に対して前記位相の遅延量
だけ位相が遅延された信号を遅延信号として出力する遅
延信号出力手段と、水平同期信号、前記遅延信号出力手
段から出力された遅延信号、及び、前記出力手段から出
力されたカウント数が入力し、該遅延信号をリセット信
号として用いてカウントをリセットし、前記水平同期信
号を前記出力手段から出力されたカウント数だけカウン
トした後に垂直タイミング信号を出力するカウント手段
とを有することを特徴とする。According to a third aspect of the present invention, there is provided output means for receiving a vertical synchronizing signal, and outputting a phase delay amount with respect to the vertical synchronizing signal and a count number of the horizontal synchronizing signal based on the input vertical synchronizing signal. , The vertical synchronizing signal and a phase delay amount with respect to the vertical synchronizing signal output from the output unit are input, and based on the phase delay amount with respect to the vertical synchronizing signal, the phase Delay signal output means for outputting a signal whose phase is delayed by an amount as a delay signal; a horizontal synchronization signal; a delay signal output from the delay signal output means; and a count number output from the output means. And resetting the count by using the delay signal as a reset signal, and counting the horizontal synchronization signal by the count number output from the output means, and then resetting the vertical sync. And having a counting means for outputting a timing signal.
【００３５】従って、この発明によれば、出力手段が、
入力した垂直同期信号に基づいて、垂直同期信号に対す
る位相の遅延量、及び、カウント手段における水平同期
信号のカウント数とを出力し、この出力された値によ
り、遅延信号出力手段が、垂直同期信号に対して位相が
遅延している遅延信号を出力し、カウント手段がこの遅
延信号をリセット信号として水平同期信号のカウントを
行って垂直タイミング信号を出力しているので、垂直同
期信号の周期の変化や、カウント手段におけるカウント
値の設定値が変化したとしても、カウント手段から垂直
タイミング信号が生成されないということを防止するこ
とができる。Therefore, according to the present invention, the output means:
Based on the input vertical synchronizing signal, the phase delay amount with respect to the vertical synchronizing signal and the count number of the horizontal synchronizing signal in the counting means are output. The delay means outputs a delayed signal whose phase is delayed, and the counting means counts the horizontal synchronization signal using this delayed signal as a reset signal and outputs the vertical timing signal. Also, even if the set value of the count value in the counting means changes, it is possible to prevent the vertical timing signal from not being generated from the counting means.
【００３６】請求項４記載の発明は、請求項３記載の発
明において、前記出力手段が、前記垂直同期信号が入力
し、該入力した垂直同期信号の周波数を検出して検出信
号を出力する周波数検出手段と、前記検出信号が入力
し、該入力した検出信号に基づき、前記垂直同期信号に
対する位相の遅延量、及び、前記カウント手段における
水平同期信号のカウント数を演算し、該演算の結果を出
力する演算部とを有することを特徴とする。According to a fourth aspect of the present invention, in the third aspect of the present invention, the output means receives the vertical synchronizing signal, detects a frequency of the input vertical synchronizing signal, and outputs a detection signal. Detecting means, the detection signal is input, and based on the input detection signal, a phase delay amount with respect to the vertical synchronization signal and a count number of the horizontal synchronization signal in the counting means are calculated, and a result of the calculation is calculated. And an operation unit for outputting.
【００３７】従って、この発明によれば、請求項３記載
の発明の作用が得られると共に、周波数検出手段が、入
力した垂直同期信号の周波数を検出し、演算部がこの検
出した値に基づいて垂直同期信号に対する位相の遅延
量、及び、カウント手段における水平同期信号のカウン
ト数を演算して出力するため、垂直同期信号に対する位
相の遅延量、及び、カウント手段における水平同期信号
のカウント数を容易に決定することができる。Therefore, according to the present invention, the effect of the third aspect of the present invention can be obtained, and the frequency detecting means detects the frequency of the input vertical synchronizing signal, and the arithmetic unit detects the frequency based on the detected value. Since the phase delay amount with respect to the vertical synchronization signal and the count number of the horizontal synchronization signal in the counting means are calculated and output, the phase delay amount with respect to the vertical synchronization signal and the count number of the horizontal synchronization signal in the counting means are easily obtained. Can be determined.
【００３８】請求項５記載の発明は、請求項４記載の発
明において、前記演算部が、前記検出信号が入力し、該
入力した検出信号により示される前記垂直同期信号の周
波数に対応した前記垂直同期信号に対する位相の遅延
量、及び、前記垂直タイミング信号の１期間を格納し、
該格納された前記垂直同期信号の位相の遅延量、及び、
前記垂直タイミング信号の１期間を出力する記憶手段
と、前記記憶手段から出力された前記垂直同期信号に対
する位相の遅延量、及び、前記垂直タイミング信号の１
期間が入力し、該垂直タイミング信号の１期間と前記垂
直同期信号に対する位相の遅延量との差を取る演算を行
い、該演算結果を出力する演算手段とを有することを特
徴とする。According to a fifth aspect of the present invention, in the fourth aspect of the present invention, the arithmetic unit receives the detection signal and outputs the vertical signal corresponding to the frequency of the vertical synchronization signal indicated by the input detection signal. A delay amount of a phase with respect to a synchronization signal and one period of the vertical timing signal are stored,
A delay amount of the phase of the stored vertical synchronization signal, and
Storage means for outputting one period of the vertical timing signal; a delay amount of a phase with respect to the vertical synchronization signal output from the storage means;
A period is input, and there is provided a calculation means for performing a calculation for obtaining a difference between one period of the vertical timing signal and a phase delay amount with respect to the vertical synchronization signal, and outputting the calculation result.
【００３９】従って、この発明によれば、請求項４記載
の発明の作用が得られると共に、記憶手段が、入力した
検出信号により示される垂直同期信号の周波数に対応し
た垂直同期信号に対する位相の遅延量、及び、垂直タイ
ミング信号の１期間を格納し、この格納された垂直同期
信号に対する位相の遅延量、及び、垂直タイミング信号
の１期間を出力し、この出力された値に基づいて、演算
手段が演算結果を出力しているため、さらに正確に垂直
同期信号に対する位相の遅延量、及び、カウント手段に
おける水平同期信号のカウント数を決定することができ
る。Therefore, according to the present invention, the operation of the invention described in claim 4 can be obtained, and the storage means stores the phase delay with respect to the vertical synchronization signal corresponding to the frequency of the vertical synchronization signal indicated by the input detection signal. And stores one period of the vertical timing signal, and outputs a phase delay amount with respect to the stored vertical synchronizing signal and one period of the vertical timing signal. Output the calculation result, it is possible to more accurately determine the phase delay amount with respect to the vertical synchronization signal and the count number of the horizontal synchronization signal in the counting means.
【００４０】次に、図２及び図３を参照して、本発明に
係る垂直タイミング信号生成回路の作用について説明を
加える。Next, the operation of the vertical timing signal generation circuit according to the present invention will be described with reference to FIGS.
【００４１】図２に、本発明に係る垂直タイミング信号
生成回路の各信号のタイミングチャートの一実施形態を
示す。図２には、映像信号Ｐａ２０１、水平同期信号Ｐ
ｂ２０３、垂直同期信号Ｐｃ２０５、リセット信号Ｐｅ
２０７、及び、垂直タイミング信号Ｐｄ２０９のタイミ
ングチャートが示されている。FIG. 2 shows an embodiment of a timing chart of each signal of the vertical timing signal generation circuit according to the present invention. FIG. 2 shows a video signal Pa201 and a horizontal synchronization signal P
b203, vertical synchronization signal Pc205, reset signal Pe
207 and a timing chart of the vertical timing signal Pd209 are shown.
【００４２】また、垂直同期信号Ｐｃ２０５の周期をｔ
ｖ、垂直同期信号Ｐｃ２０５の始縁から垂直タイミング
信号Ｐｄ２０９の始縁までの時間、つまり垂直同期信号
Ｐｃ２０５と垂直タイミング信号Ｐｄ２０９との位相差
をｔｙ、リセット信号Ｐｅ２０７の遅延量をｔｐ、垂直
カウンタがカウントするカウント数の設定量をｔｚと
し、各タイミングの関係は、ｔｐ＝ｔｖ／２、ｔｙ＝ｔ
ｐ＋ｔｚとなっているものとする。The period of the vertical synchronizing signal Pc205 is t
v, the time from the starting edge of the vertical synchronization signal Pc205 to the starting edge of the vertical timing signal Pd209, that is, the phase difference between the vertical synchronization signal Pc205 and the vertical timing signal Pd209 is ty, the delay amount of the reset signal Pe207 is tp, and the vertical counter is The set amount of the count number to be counted is tz, and the relationship of each timing is tp = tv / 2, ty = t
It is assumed that p + tz.
【００４３】次に、図２に示されるｔｖが、前述のよう
にｎだけ短くなった場合について、図３を用いて説明す
る。図３に示されるようにｔｖがＲ点まで短くなったと
しても、垂直カウンタをリセットするための信号である
リセット信号Ｐｅ３０７は垂直同期信号Ｐｃ３０５から
ｔｐだけ遅延しているため、垂直タイミング信号Ｐｄ３
０９が出力されなくなるということはない。Next, a case where tv shown in FIG. 2 is shortened by n as described above will be described with reference to FIG. As shown in FIG. 3, even if tv is reduced to the point R, the reset signal Pe307, which is a signal for resetting the vertical counter, is delayed from the vertical synchronization signal Pc305 by tp, so that the vertical timing signal Pd3
09 does not stop being output.
【００４４】このとき必ずしも垂直同期信号Ｐｃ３０５
と垂直タイミング信号Ｐｄ３０９とが正確にｔｐ＝ｔｖ
／２の関係である必要が無いことは図３より明らかであ
るが、前述したように、表示画面位置の調整を目的とし
てリセット信号Ｐｅ３０７の位相を垂直同期信号の前後
でシフトさせることを考慮すると、ｔｐ＝ｔｖ／２の関
係とすることが、垂直タイミング信号が生成されないこ
とを防止するという本発明の効果を最も高めることは図
２より明らかである。At this time, the vertical synchronizing signal Pc 305 is not necessarily required.
And the vertical timing signal Pd309 is exactly tp = tv
It is clear from FIG. 3 that the relationship of / 2 is not necessary. However, as described above, in consideration of shifting the phase of the reset signal Pe307 before and after the vertical synchronization signal for the purpose of adjusting the display screen position. , Tp = tv / 2, it is clear from FIG. 2 that the effect of the present invention of preventing the generation of the vertical timing signal is maximized.
【００４５】[0045]
【発明の実施の形態】次に、図面を参照して本発明に係
る垂直タイミング信号生成回路の実施形態について、詳
細に説明する。Next, an embodiment of a vertical timing signal generation circuit according to the present invention will be described in detail with reference to the drawings.
【００４６】図１に、本発明に係る垂直タイミング信号
生成回路の一実施形態の構成のブロック図を示し、図１
の（ａ）に、本発明に係る垂直タイミング信号生成回路
の一実施形態の構成のブロック図を示し、図１の（ｂ）
に、図１の（ａ）に示される垂直タイミング信号生成回
路のさらに詳細な構成である第１の実施形態のブロック
図を示す。FIG. 1 is a block diagram showing the configuration of an embodiment of a vertical timing signal generation circuit according to the present invention.
(A) shows a block diagram of a configuration of an embodiment of a vertical timing signal generation circuit according to the present invention, and (b) of FIG.
1 shows a block diagram of the first embodiment, which is a more detailed configuration of the vertical timing signal generation circuit shown in FIG.
【００４７】図１の（ａ）に示される垂直タイミング信
号生成回路は、垂直同期信号Ｐｃ１２３が入力する遅延
回路１００と、この遅延回路１００から出力された信
号、及び水平同期信号Ｐｄ１２１が入力し、垂直タイミ
ング信号Ｐｄ１２７を出力する垂直カウンタ１０３とか
ら構成される。The vertical timing signal generation circuit shown in FIG. 1A receives a delay circuit 100 to which a vertical synchronization signal Pc123 is input, a signal output from the delay circuit 100, and a horizontal synchronization signal Pd121. A vertical counter 103 for outputting a vertical timing signal Pd127.
【００４８】遅延回路１００は、入力した垂直同期信号
Ｐｄ１２３に対して所定の位相だけ位相が遅延した信号
をリセット信号Ｐｅ１２５として垂直カウンタ１０３に
出力する。The delay circuit 100 outputs a signal whose phase is delayed by a predetermined phase with respect to the input vertical synchronizing signal Pd123 to the vertical counter 103 as a reset signal Pe125.
【００４９】垂直カウンタ１０３は、水平同期信号Ｐｂ
１２１をクロックとして用いて、遅延回路１００から出
力されたリセット信号Ｐｅ１２５によりリセットを行
い、カウントを開始し、カウント後、垂直タイミング信
号Ｐｄ１２７を出力する。The vertical counter 103 outputs the horizontal synchronization signal Pb
Using 121 as a clock, reset is performed by a reset signal Pe125 output from the delay circuit 100, counting is started, and after counting, a vertical timing signal Pd127 is output.
【００５０】ここで、遅延回路１００における位相の遅
延Ｔが、垂直同期信号Ｐｄ１２３の１垂直走査期間をｔ
ｖとした場合、Ｔ＝ｔｖ／２として与えられることが好
ましい。この場合は、垂直カウンタ１０３に入力するリ
セット信号Ｐｅ１２５を遅延させることによる、垂直タ
イミング信号が生成されないことの防止という効果を最
大限に発揮することができる。Here, the delay T of the phase in the delay circuit 100 corresponds to one vertical scanning period of the vertical synchronizing signal Pd123 by t.
When v is given, it is preferable to be given as T = tv / 2. In this case, the effect of preventing generation of a vertical timing signal by delaying the reset signal Pe125 input to the vertical counter 103 can be maximized.
【００５１】次に、図１の（ｂ）を参照して、図１の
（ａ）に示される垂直タイミング信号生成回路のさらに
詳細な説明を行う。図１の（ｂ）に、図１の（ａ）に示
される垂直タイミング信号生成回路のさらに詳細な構成
の第１の実施形態のブロック図を示す。ただし、図１の
（ａ）に示される部材及び信号と同様な部材及び信号に
は、同じ番号を付す。Next, the vertical timing signal generation circuit shown in FIG. 1A will be described in more detail with reference to FIG. FIG. 1B is a block diagram of a first embodiment of a more detailed configuration of the vertical timing signal generation circuit shown in FIG. However, members and signals similar to those shown in FIG. 1A are denoted by the same reference numerals.
【００５２】図１の（ｂ）に示される、本発明に係る垂
直タイミング信号生成回路の第１の実施形態は、垂直同
期信号Ｐｃ１２３を入力し、リセット信号Ｐｅ１２５を
出力するリセットパルス発生回路１０１と、水平同期信
号Ｐｂ１２１が入力し、垂直タイミング信号Ｐｄ１２７
を出力する垂直カウンタ１０３と、垂直同期信号Ｐｃ１
２３が入力し、遅延量ｔｐ１２９とカウント数ｔｚ１３
３とを出力する設定回路１０５とから構成されている。The first embodiment of the vertical timing signal generation circuit according to the present invention shown in FIG. 1B has a reset pulse generation circuit 101 which receives a vertical synchronization signal Pc123 and outputs a reset signal Pe125. , The horizontal synchronization signal Pb121 is input, and the vertical timing signal Pd127 is input.
And a vertical synchronization signal Pc1
23, the delay amount tp129 and the count number tz13
3 and a setting circuit 105 for outputting a signal No. 3.
【００５３】図１の（ａ）に示される垂直タイミング信
号生成回路との対応を説明すると、図１の（ｂ）に示さ
れるリセットパルス発生回路１０１と、設定回路１０５
とが図１の（ａ）に示される遅延回路１００と対応し、
図１の（ａ）に示される垂直カウンタ１０３が図１の
（ｂ）に示される垂直カウンタ１０３と対応する。Explaining the correspondence with the vertical timing signal generation circuit shown in FIG. 1A, the reset pulse generation circuit 101 and the setting circuit 105 shown in FIG.
Correspond to the delay circuit 100 shown in FIG.
The vertical counter 103 shown in FIG. 1A corresponds to the vertical counter 103 shown in FIG.
【００５４】また、図１の（ｂ）に示される設定回路１
０５は、図１の（ｂ）に示されるように、垂直同期信号
Ｐｃ１２３を入力して周波数判別信号を出力する周波数
判別回路１０７と、周波数判別回路１０７から出力され
た信号を入力し、遅延量ｔｐ１２９、及び、垂直タイミ
ング信号の１期間ｔｙ１３１とを出力するメモリ１０９
と、遅延量ｔｐ１２９と垂直タイミング信号の１期間ｔ
ｙ１３１とを入力し、これらの差を取り、この差を取っ
た後のデータであるカウント数ｔｚ１３３を出力するｔ
ｙ−ｔｐ演算回路１１０とから構成されている。The setting circuit 1 shown in FIG.
Reference numeral 05 denotes a frequency discriminating circuit 107 for inputting the vertical synchronization signal Pc123 and outputting a frequency discriminating signal, and a signal output from the frequency discriminating circuit 107 as shown in FIG. The memory 109 that outputs tp129 and one period ty131 of the vertical timing signal
And the delay amount tp129 and one period t of the vertical timing signal
y131, the difference between them is taken, and the count number tz133 which is data after taking the difference is output.
and a y-tp operation circuit 110.
【００５５】ここで、設定回路１０５は、例えばマイコ
ン等のによっても構成することができる。Here, the setting circuit 105 can also be constituted by, for example, a microcomputer.
【００５６】次に、図１の（ｂ）に示される垂直タイミ
ング信号生成回路の動作について、図１の（ｂ）、及び
図２を参照して説明する。図２に、図１の（ｂ）に示さ
れる垂直タイミング信号生成回路の各信号のタイミング
チャートを示す。Next, the operation of the vertical timing signal generation circuit shown in FIG. 1B will be described with reference to FIG. 1B and FIG. FIG. 2 shows a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【００５７】図２には、映像信号Ｐａ２０１と、水平同
期信号Ｐｂ２０３と、垂直同期信号Ｐｃ２０５と、リセ
ット信号Ｐｅ２０７と、垂直タイミング信号Ｐｄ２０９
とのタイミングチャートが示されている。FIG. 2 shows a video signal Pa201, a horizontal synchronization signal Pb203, a vertical synchronization signal Pc205, a reset signal Pe207, and a vertical timing signal Pd209.
Is shown.
【００５８】まず、図１の（ｂ）に示されるように、垂
直同期信号Ｐｃ１２３が周波数判別回路１０７に入力す
る。周波数判別回路１０７では、入力された信号がどの
ような周波数を持つ信号なのかを判断する。First, as shown in FIG. 1B, the vertical synchronizing signal Pc123 is input to the frequency discriminating circuit 107. The frequency determining circuit 107 determines what frequency the input signal has.
【００５９】そして、周波数判別回路１０７によって得
られた垂直同期信号の周波数の情報がメモリ１０９に入
力する。メモリ１０９にはあらかじめ、入力される信号
の種類に応じてその垂直同期信号の周波数別に、垂直同
期信号の出力タイミングとしての垂直タイミング信号の
１期間ｔｙのデータと、リセット信号の遅延量ｔｐのデ
ータとが格納されており、垂直同期信号の周波数の情報
に応じて垂直タイミング信号の１期間ｔｙと遅延量ｔｐ
のデータを出力する。Then, information on the frequency of the vertical synchronization signal obtained by the frequency determination circuit 107 is input to the memory 109. In the memory 109, data of one period ty of the vertical timing signal as the output timing of the vertical synchronization signal and data of the delay amount tp of the reset signal are separately stored in advance for each frequency of the vertical synchronization signal according to the type of the input signal. Are stored, and one period ty and delay amount tp of the vertical timing signal are stored in accordance with information on the frequency of the vertical synchronization signal.
Output data.
【００６０】遅延量ｔｐ１２９のデータはリセットパル
ス発生回路１０１に入力される。リセットパルス発生回
路１０１は、入力した遅延量ｔｐ１２９のデータに基づ
いて入力した垂直同期信号Ｐｃ１２３からリセット信号
Ｐｅ１２５を生成する。このリセット信号Ｐｅ１２５
は、垂直同期信号Ｐｃ１２３から遅延量ｔｐ１２９だけ
位相が遅延している信号である。The data of the delay amount tp129 is input to the reset pulse generation circuit 101. The reset pulse generation circuit 101 generates a reset signal Pe125 from the input vertical synchronization signal Pc123 based on the input data of the delay amount tp129. This reset signal Pe125
Is a signal whose phase is delayed by the delay amount tp129 from the vertical synchronization signal Pc123.
【００６１】また、メモリ１０９から出力された遅延量
ｔｐ１２９と垂直タイミング信号の１期間ｔｙ１３１は
ｔｙ−ｔｐ演算回路１１０に入力し、演算され、その後
ｔｙ−ｔｐ演算回路１１０は垂直カウンタ１０３のカウ
ント数ｔｚ１３３のデータを出力し、垂直カウンタ１０
３におけるカウント数を設定する。Further, the delay amount tp129 output from the memory 109 and one period ty131 of the vertical timing signal are input to the ty-tp arithmetic circuit 110 and calculated, after which the ty-tp arithmetic circuit 110 counts the count of the vertical counter 103. tz133 is output, and the vertical counter 10
Set the count number in 3.
【００６２】垂直カウンタ１０３は、水平同期信号Ｐｂ
１２１をクロック信号とし、リセットパルス発生回路１
０１から出力されたリセット信号Ｐｅ１２５をリセット
信号として入力し、カウント動作を行うことにより、所
望するタイミングにおいて垂直タイミング信号Ｐｄ１２
７を出力する。The vertical counter 103 outputs the horizontal synchronization signal Pb
121 is a clock signal, and a reset pulse generation circuit 1
01 is input as a reset signal and the count operation is performed, so that the vertical timing signal Pd12 is output at a desired timing.
7 is output.
【００６３】ここで、メモリ１０９に格納するデータの
種類は遅延量ｔｐと垂直タイミング信号の１期間ｔｙに
限定されるものではなく、遅延量ｔｐと、カウント数ｔ
ｚであっても良い。この場合でも、同様な動作が可能と
なると共に、図１の（ｂ）に示されるｔｙ−ｔｐ演算回
路１１０が不要となる。Here, the type of data stored in the memory 109 is not limited to the delay amount tp and one period ty of the vertical timing signal, but the delay amount tp and the count number t
It may be z. Also in this case, the same operation can be performed, and the ty-tp operation circuit 110 shown in FIG. 1B becomes unnecessary.
【００６４】次に、図１の（ｂ）に示される各信号のタ
イミングについて、図２、及び図３を参照して説明す
る。Next, the timing of each signal shown in FIG. 1B will be described with reference to FIGS.
【００６５】図２に、図１の（ｂ）に示される垂直タイ
ミング信号生成回路の各信号のタイミングチャートを示
す。FIG. 2 shows a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【００６６】図２には、映像信号Ｐａ２０１と、水平同
期信号Ｐｂ２０３と、垂直同期信号Ｐｃ２０５と、リセ
ット信号Ｐｅ２０７と、垂直タイミング信号Ｐｄ２０９
とのタイミングチャートが示されている。FIG. 2 shows a video signal Pa201, a horizontal synchronizing signal Pb203, a vertical synchronizing signal Pc205, a reset signal Pe207, and a vertical timing signal Pd209.
Is shown.
【００６７】図２に示されるリセット信号Ｐｅ２０７
は、垂直同期信号Ｐｃ２０５に対して、位相がｔｐ＝１
／２ｔｖだけ遅延されている。ここで、ｔｖは、上述の
説明のように、垂直同期信号Ｐｃ２０５の１垂直走査期
間である。The reset signal Pe207 shown in FIG.
Indicates that the phase is tp = 1 with respect to the vertical synchronization signal Pc205.
/ 2tv. Here, tv is one vertical scanning period of the vertical synchronization signal Pc205, as described above.
【００６８】また、垂直カウンタによりカウントされる
水平同期信号Ｐｂ２０３のカウント数は、ｔｚとなって
いる。従って、垂直カウンタは、リセット信号Ｐｅ２０
７が入力してからｔｚ後に、垂直タイミング信号Ｐｄ２
０９を出力する。The count of the horizontal synchronization signal Pb203 counted by the vertical counter is tz. Therefore, the vertical counter outputs the reset signal Pe20.
After tz from the input of signal No. 7, the vertical timing signal Pd2
09 is output.
【００６９】次に、図３を参照して、垂直同期信号の１
垂直走査期間が、短くなった場合について説明する。図
３に、図１の（ｂ）に示される垂直タイミング信号生成
回路の各信号のタイミングチャートを示す。Next, referring to FIG. 3, one of the vertical synchronizing signals
The case where the vertical scanning period is shortened will be described. FIG. 3 shows a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【００７０】図３には、映像信号Ｐａ３０１と、水平同
期信号Ｐｂ３０３と、垂直同期信号Ｐｃ３０５と、リセ
ット信号Ｐｅ３０７と、垂直タイミング信号Ｐｄ３０９
とのタイミングチャートが示されている。FIG. 3 shows a video signal Pa301, a horizontal synchronizing signal Pb303, a vertical synchronizing signal Pc305, a reset signal Pe307, and a vertical timing signal Pd309.
Is shown.
【００７１】図３に示されるように、このタイミングチ
ャートでは、垂直同期信号Ｐｃ３０５の１垂直走査期間
がｎだけ短くなっている。しかし、リセット信号Ｐｅ３
０７が、垂直同期信号Ｐｃ３０５に対してｔｐ＝１／２
ｔｖだけ遅延されている位置にあり、この位置から垂直
カウンタがカウント数ｔｚだけカウントし、このカウン
トが終了した後に、垂直タイミング信号Ｐｄ３０９を生
成しているため、垂直タイミング信号が発生しないとい
う不具合は回避されている。As shown in FIG. 3, in this timing chart, one vertical scanning period of the vertical synchronization signal Pc305 is shortened by n. However, the reset signal Pe3
07 is tp = １ ／ with respect to the vertical synchronization signal Pc305.
In this case, the vertical counter counts by the count number tz from this position, and generates the vertical timing signal Pd309 after the count is completed. Therefore, the vertical timing signal is not generated. Have been avoided.
【００７２】従って、この図１の（ｂ）に示される垂直
タイミング信号生成回路の第１の実施形態によれば、入
力した垂直同期信号Ｐｃ１２３に対して所定の量だけ位
相が遅延した遅延信号をリセット信号Ｐｅ１２５とし、
垂直カウンタ１０３がこのリセット信号Ｐｅ１２５をカ
ウントのリセットに利用して、カウントを実行し、垂直
タイミング信号Ｐｄ１２７を出力しているため、従来の
垂直タイミング信号生成回路において発生していた、垂
直カウンタがリセットされて垂直タイミング信号が生成
されないということを防止することができる。Therefore, according to the first embodiment of the vertical timing signal generation circuit shown in FIG. 1B, the delayed signal whose phase is delayed by a predetermined amount with respect to the input vertical synchronizing signal Pc123. As a reset signal Pe125,
Since the vertical counter 103 uses the reset signal Pe125 to reset the count and executes the count, and outputs the vertical timing signal Pd127, the vertical counter generated in the conventional vertical timing signal generation circuit is reset. And the vertical timing signal is not generated.
【００７３】次に、図４を参照して、図１の（ａ）に示
される垂直タイミング信号生成回路のさらに詳細な構成
である第２の実施形態について説明する。図４に、本発
明に係る垂直タイミング信号生成回路の第２の実施形態
の構成のブロック図を示す。ただし、図１の（ｂ）に示
される垂直タイミング信号生成回路が具備する部材及び
信号と、同様な部材及び信号には同じ番号を付す。Next, a second embodiment, which is a more detailed configuration of the vertical timing signal generation circuit shown in FIG. 1A, will be described with reference to FIG. FIG. 4 is a block diagram showing the configuration of a second embodiment of the vertical timing signal generation circuit according to the present invention. However, members and signals included in the vertical timing signal generation circuit shown in FIG. 1B and similar members and signals are denoted by the same reference numerals.
【００７４】この図４に示される垂直タイミング信号生
成回路が、図１の（ｂ）に示される垂直タイミング信号
生成回路と異なる点は、図１の（ｂ）に示される第１の
実施形態のリセットパルス発生回路１０１が、垂直カウ
ンタ１０３と同様の機能を有する垂直カウンタ１３５に
置き換えられ、さらに、この垂直カウンタ１３５に、水
平同期信号Ｐｄ１２１がクロック信号として入力し、垂
直同期信号Ｐｃ１２３がリセット信号として入力してカ
ウント動作を実行することにより、リセット信号Ｐｅ１
２５を出力している点である。その他の点は同様であ
る。The difference between the vertical timing signal generation circuit shown in FIG. 4 and the vertical timing signal generation circuit shown in FIG. 1B is that the first embodiment shown in FIG. The reset pulse generating circuit 101 is replaced by a vertical counter 135 having the same function as the vertical counter 103. Further, the horizontal counter signal Pd121 is input to the vertical counter 135 as a clock signal, and the vertical sync signal Pc123 is used as a reset signal. By executing the count operation by inputting, the reset signal Pe1
25 is output. Other points are the same.
【００７５】この図４に示される垂直タイミング信号生
成回路の各信号のタイミングチャートは、図１の（ｂ）
に示される各信号のタイミングチャートである図２、及
び図３と同様であるので、その説明を省略する。The timing chart of each signal of the vertical timing signal generation circuit shown in FIG. 4 is shown in FIG.
2 and FIG. 3 which are timing charts of the signals shown in FIG.
【００７６】従って、この第２の実施形態においても、
図１の（ｂ）に示される垂直タイミング信号生成回路と
同様の効果が得られる。Therefore, also in the second embodiment,
An effect similar to that of the vertical timing signal generation circuit shown in FIG.
【００７７】また、図１の（ｂ）、及び図４に示される
垂直カウンタ１０３の前段に、図５に示されるようなフ
ィルタを設け、このフィルタを介して水平同期信号Ｐｂ
１２１を垂直カウンタ１０３に入力するようにしても良
い。この場合は、入力した水平同期信号のＳ／Ｎ比（信
号対雑音比）が悪い場合や、ゴースト信号など、本来の
信号以外の雑音を含む信号における動作をより安定化さ
せることができる。Also, a filter as shown in FIG. 5 is provided at the preceding stage of the vertical counter 103 shown in FIG. 1B and FIG. 4, and the horizontal synchronizing signal Pb is passed through this filter.
121 may be input to the vertical counter 103. In this case, it is possible to further stabilize the operation of a signal including noise other than the original signal, such as a case where the S / N ratio (signal-to-noise ratio) of the input horizontal synchronization signal is poor or a ghost signal.
【００７８】[0078]
【発明の効果】以上の説明から明らかなように、本発明
によれば、従来のように、垂直カウンタのリセット信号
として使用していた垂直同期信号に同期した信号をその
まま使用するのではなく、所定の位相だけ遅延させるこ
とにより、垂直同期信号の垂直走査期間が短くなった場
合でも、カウント手段がカウントを終了する前にリセッ
ト信号が入力されることがなくなったため、入力する垂
直同期信号の直前にカウンタによって垂直タイミング信
号を得られるように位相制御するとき、入力した垂直同
期信号の垂直走査期間が本来の信号よりも短い場合であ
っても、所望する垂直タイミングにおける垂直タイミン
グ信号を確実に出力することが可能な垂直タイミング信
号生成回路を提供することができる。As is apparent from the above description, according to the present invention, a signal synchronized with a vertical synchronizing signal used as a reset signal of a vertical counter is not used as it is in the prior art. By delaying by a predetermined phase, even if the vertical scanning period of the vertical synchronizing signal is shortened, the reset signal is not input before the counting means finishes counting. When the phase is controlled so that the vertical timing signal can be obtained by the counter, even if the vertical scanning period of the input vertical synchronizing signal is shorter than the original signal, the vertical timing signal at the desired vertical timing is reliably output. A vertical timing signal generation circuit capable of performing the above can be provided.
【００７９】さらに、垂直タイミング信号に対する位相
の遅延量が、垂直同期信号の１垂直走査期間をｔｖとし
た場合において、ｔｖ／２により与えられるため、さら
に確実に所望するタイミングにおける垂直タイミング信
号を生成することが可能な垂直タイミング信号生成回路
を提供することができる。Further, since the phase delay amount with respect to the vertical timing signal is given by tv / 2 when one vertical scanning period of the vertical synchronization signal is tv, the vertical timing signal at the desired timing can be generated more reliably. A vertical timing signal generation circuit capable of performing the above can be provided.
【図１】本発明に係る垂直タイミング信号生成回路の一
実施形態の構成のブロック図である。FIG. 1 is a block diagram of a configuration of an embodiment of a vertical timing signal generation circuit according to the present invention.
【図２】図１に示される垂直タイミング信号生成回路の
各信号のタイミングチャートである。FIG. 2 is a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【図３】図１に示される垂直タイミング信号生成回路の
各信号のタイミングチャートである。3 is a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【図４】図１に示される垂直タイミング信号生成回路の
一実施形態のさらに詳細な構成を示すブロック図であ
る。FIG. 4 is a block diagram showing a more detailed configuration of one embodiment of a vertical timing signal generation circuit shown in FIG. 1;
【図５】従来の垂直タイミング信号生成回路の構成を示
すブロック図である。FIG. 5 is a block diagram showing a configuration of a conventional vertical timing signal generation circuit.
【図６】図５に示される垂直タイミング信号生成回路の
各信号のタイミングチャートである。FIG. 6 is a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【図７】図５に示される垂直タイミング信号生成回路の
各信号のタイミングチャートである。FIG. 7 is a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【図８】図５に示される垂直タイミング信号生成回路の
各信号のタイミングチャートである。8 is a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
【図９】図５に示される垂直タイミング信号生成回路の
各信号のタイミングチャートである。9 is a timing chart of each signal of the vertical timing signal generation circuit shown in FIG.
１００ 遅延回路 １０１ リセットパルス発生回路 １０３ 垂直カウンタ １０５ 設定回路 １０７ 周波数判別回路 １０９ メモリ １１０ ｔｙ−ｔｐ演算回路 １２１ 水平同期信号Ｐｂ １２３ 垂直同期信号Ｐｃ １２５ リセット信号Ｐｅ １２７ 垂直タイミング信号Ｐｄ １２９ 遅延量ｔｐ １３１ 垂直タイミング信号の１期間ｔｙ １３３ カウント数ｔｚ １３５ 垂直カウンタ REFERENCE SIGNS LIST 100 delay circuit 101 reset pulse generating circuit 103 vertical counter 105 setting circuit 107 frequency discriminating circuit 109 memory 110 ty-tp arithmetic circuit 121 horizontal synchronization signal Pb 123 vertical synchronization signal Pc 125 reset signal Pe 127 vertical timing signal Pd 129 delay amount tp 131 One period ty 133 of vertical timing signal Count tz 135 Vertical counter
Claims (5)
同期信号に対して所定の位相だけ位相が遅延された信号
を遅延信号として出力する遅延信号出力手段と、 水平同期信号と、前記遅延信号出力手段から出力された
遅延信号とが入力し、該遅延信号をリセット信号として
用いてカウントをリセットし、前記水平同期信号を所定
の数だけカウントした後に垂直タイミング信号を出力す
るカウント手段とを有することを特徴とする垂直タイミ
ング信号生成回路。1. A delay signal output means for receiving a vertical synchronization signal, outputting a signal whose phase is delayed by a predetermined phase with respect to the input vertical synchronization signal as a delay signal, a horizontal synchronization signal, and the delay circuit. Counting means for receiving a delayed signal output from the signal output means, resetting the count using the delayed signal as a reset signal, and counting a predetermined number of the horizontal synchronization signals, and then outputting a vertical timing signal. A vertical timing signal generation circuit, comprising:
１垂直走査期間をｔｖとした場合において、ｔｖ／２に
より与えられることを特徴とする請求項１記載の垂直タ
イミング信号生成回路。2. The vertical timing signal generation circuit according to claim 1, wherein the predetermined phase is given by tv / 2 when one vertical scanning period of the vertical synchronization signal is tv.
同期信号に基づき、垂直同期信号に対する位相の遅延
量、及び、水平同期信号のカウント数を出力する出力手
段と、 前記垂直同期信号と、前記出力手段から出力された垂直
同期信号に対する位相の遅延量とが入力し、前記垂直同
期信号に対する位相の遅延量に基づき、前記垂直同期信
号に対して前記位相の遅延量だけ位相が遅延された信号
を遅延信号として出力する遅延信号出力手段と、 水平同期信号、前記遅延信号出力手段から出力された遅
延信号、及び、前記出力手段から出力されたカウント数
が入力し、該遅延信号をリセット信号として用いてカウ
ントをリセットし、前記水平同期信号を前記出力手段か
ら出力されたカウント数だけカウントした後に垂直タイ
ミング信号を出力するカウント手段とを有することを特
徴とする垂直タイミング信号生成回路。3. An output means for receiving a vertical synchronizing signal, outputting a phase delay amount with respect to the vertical synchronizing signal and a count number of the horizontal synchronizing signal based on the input vertical synchronizing signal; And a delay amount of the phase with respect to the vertical synchronization signal output from the output means, and the phase is delayed by the delay amount of the phase with respect to the vertical synchronization signal based on the delay amount of the phase with respect to the vertical synchronization signal. Signal output means for outputting a delayed signal as a delay signal, a horizontal synchronization signal, a delay signal output from the delay signal output means, and a count number output from the output means, and resetting the delay signal The count is reset by using the signal as a signal, and after counting the horizontal synchronization signal by the count number output from the output means, a vertical timing signal is output. Vertical timing signal generating circuit, characterized in that it comprises a counting means.
周波数を検出して検出信号を出力する周波数検出手段
と、 前記検出信号が入力し、該入力した検出信号に基づき、
前記垂直同期信号に対する位相の遅延量、及び、前記カ
ウント手段における水平同期信号のカウント数を演算
し、該演算の結果を出力する演算部とを有することを特
徴とする請求項３記載の垂直タイミング信号生成回路。4. The output means receives the vertical synchronizing signal, detects a frequency of the input vertical synchronizing signal, and outputs a detection signal. The frequency detecting means inputs the vertical synchronizing signal and outputs the detection signal. Based on the detection signal,
4. The vertical timing according to claim 3, further comprising: a calculation unit that calculates a phase delay amount with respect to the vertical synchronization signal and a count number of the horizontal synchronization signal in the counting unit, and outputs a result of the calculation. Signal generation circuit.
該入力した検出信号により示される前記垂直同期信号の
周波数に対応した前記垂直同期信号に対する位相の遅延
量、及び、前記垂直タイミング信号の１期間を格納し、
該格納された前記垂直同期信号の位相の遅延量、及び、
前記垂直タイミング信号の１期間を出力する記憶手段
と、 前記記憶手段から出力された前記垂直同期信号に対する
位相の遅延量、及び、前記垂直タイミング信号の１期間
が入力し、該垂直タイミング信号の１期間と前記垂直同
期信号に対する位相の遅延量との差を取る演算を行い、
該演算結果を出力する演算手段とを有することを特徴と
する請求項４記載の垂直タイミング信号生成回路。5. The arithmetic unit receives the detection signal,
Storing a phase delay amount with respect to the vertical synchronization signal corresponding to the frequency of the vertical synchronization signal indicated by the input detection signal, and one period of the vertical timing signal;
A delay amount of the phase of the stored vertical synchronization signal, and
A storage unit for outputting one period of the vertical timing signal; a delay amount of a phase with respect to the vertical synchronization signal output from the storage unit; and one period of the vertical timing signal; Perform an operation to take the difference between the period and the amount of phase delay for the vertical synchronization signal,
5. The vertical timing signal generation circuit according to claim 4, further comprising: an operation unit that outputs the operation result.
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