JP2001013481A - Liquid crystal display device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To make it possible to output a value from which an error is precluded even when this error is included in sampling data by disturbance and to regulate a clock phase with high regulation accuracy by converting a plurality of the adjacent sampling data to the same value according to the magnification rate of the data obtained by over-sampling. SOLUTION: A PLL means 1 is inputted with a horizontal synchronizing signal, is controlled in a multiplication rate by a control means 4 and generates the over-sampling clock synchronized with the horizontal synchronizing signal by this multiplication rate. A sampling means 2 samples the input signal by the over-sampling clock outputted by the PLL means 1. A copying means 3 converts k pieces of the adjacent sampling data to the same value by the control means 4. As a result, even if the error occurs in the sampling data by the disturbance, the display by absorbing the error between the samples is made possible.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】 本発明は液晶ディスプレイ
等のアクティブマトリックス表示デバイスにおいて拡大
処理に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to enlargement processing in an active matrix display device such as a liquid crystal display.

【０００２】[0002]

【従来の技術】近年の液晶ディスプレイのは高解像度化
が進みこれまでの解像度の信号もディスプレイの解像度
まで拡大するものが主流を占めている。従来の液晶表示
装置における拡大処理は入力信号のドットクロックより
高い周波数のクロックでサンプリングし、後段で補間及
び間引き処理を行うことで拡大処理を実現した。例とし
て特開平９−２４７５８８が挙げられる。2. Description of the Related Art In recent years, the resolution of liquid crystal displays has been increased, and the mainstream is that the signals of the previous resolution are also expanded to the resolution of the display. In the enlargement processing in the conventional liquid crystal display device, the enlargement processing is realized by sampling with a clock having a higher frequency than the dot clock of the input signal, and performing interpolation and thinning processing in a subsequent stage. As an example, JP-A-9-247588 can be mentioned.

【０００３】従来例を簡略に説明すると、入力信号のド
ットクロックより高い周波数で、入力水平同期信号に同
期したサンプリングクロックを生成し、そのクロックを
用いて映像信号をオーバーサンプリングする。サンプリ
ングデータは所望の拡大率に応じて隣接する２サンプル
間の補間データを算出する。算出された補間データは後
段のメモリに書き込む際に拡大率に応じた間引きパルス
によって必要な補間データ数だけをメモリに書き込み、
メモリからの読み出しを連続的に行うことによって拡大
処理を行っている。[0003] Briefly explaining a conventional example, a sampling clock synchronized with an input horizontal synchronizing signal is generated at a frequency higher than the dot clock of an input signal, and the clock is used to oversample a video signal. As the sampling data, interpolation data between two adjacent samples is calculated according to a desired enlargement ratio. When writing the calculated interpolation data to the memory at the subsequent stage, write only the necessary number of interpolation data to the memory by the thinning pulse according to the magnification,
The enlargement process is performed by continuously reading from the memory.

【０００４】拡大率が整数倍の場合は整数倍のオーバー
サンプリングを行い、補間及び間引き処理を行わずに拡
大処理を行うことが出来た。[0004] When the enlargement ratio is an integral multiple, oversampling of the integral multiple is performed, and the enlargement processing can be performed without performing interpolation and thinning-out processing.

【０００５】また入力信号の有効画素数と表示画素数が
一致している場合や、オーバーサンプリング率が整数倍
の場合はサンプリングクロックが入力信号のエッジ部分
をサンプリングしてしまうと、サンプリングデータがノ
イズの影響により不安定になる。このことを避ける為に
入力信号とサンプリングクロック位相を調整すること
（以下クロック位相調整とする）を行ってきた。If the number of effective pixels of the input signal is equal to the number of display pixels, or if the oversampling rate is an integral multiple, if the sampling clock samples the edge portion of the input signal, the sampling data will be noisy. Becomes unstable due to the influence of In order to avoid this, the phase of the input signal and the sampling clock have been adjusted (hereinafter referred to as clock phase adjustment).

【０００６】例としては特開平１０−２６９５３が挙げ
られる。この手順は以下の通りである。映像表示領域内
の隣り合う２サンプリングデータの差分値を求めその絶
対値を表示領域内の間、累積加算する。次に映像信号に
対するクロック位相をずらし、同様に累積加算を行う。
上記のクロック位相をずらし累積加算をする作業を繰り
返し、累積加算結果が一番大きい値、つまり隣り合うサ
ンプリングデータの差が大きいところが映像信号のエッ
ジをサンプリングしない最適なクロック位相であると判
断するものである。As an example, JP-A-10-26953 can be mentioned. The procedure is as follows. A difference value between two adjacent sampling data in the video display area is obtained, and its absolute value is cumulatively added during the display area. Next, the clock phase for the video signal is shifted, and the cumulative addition is performed in the same manner.
Repeat the above work of shifting the clock phase and performing cumulative addition, and determine that the largest value of the cumulative addition result, that is, where the difference between adjacent sampling data is large is the optimal clock phase that does not sample the edge of the video signal. It is.

【０００７】[0007]

【発明が解決しようとする課題】従来例のように拡大処
理を行う場合、入力信号が一定値の場合はサンプリング
データも一定値であるが、ノイズ等の外乱が合った場
合、サンプリングデータが異なった値となり、その結
果、表示されるデータには誤差が含まれてしまうという
課題を有していた。When the enlargement process is performed as in the conventional example, the sampling data is constant when the input signal is constant, but the sampling data is different when disturbance such as noise is matched. And the resulting displayed data contains an error.

【０００８】また映像信号のエッジをサンプリングしな
いようにクロック位相調整を行わなければならないが、
クロック位相調整に用いるデータに誤差が含まれている
と調整精度を保つことが出来ない。そのため調整に使用
するデータの誤差を吸収する必要がある。Further, the clock phase must be adjusted so as not to sample the edge of the video signal.
If data used for clock phase adjustment contains an error, the adjustment accuracy cannot be maintained. Therefore, it is necessary to absorb errors in data used for adjustment.

【０００９】本発明は前記課題に鑑み、ノイズ等の外乱
によってサンプリングデータに誤差が含まれた場合で
も、その誤差を排除した値を出力し、さらにクロック位
相調整で用いるデータも、誤差を排除したデータを用い
ることで調整精度の高いクロック位相調整を可能にする
ものである。In view of the above problems, the present invention outputs a value excluding the error even if the sampling data contains an error due to disturbance such as noise, and also eliminates the error in data used for clock phase adjustment. The use of data enables clock phase adjustment with high adjustment accuracy.

【００１０】[0010]

【課題を解決する為の手段】前記課題を解決する為に、
本発明の液晶表示装置はオーバーサンプリングによって
得られたデータを拡大率に応じて隣接するｎ個のサンプ
リングデータを同じ値に変換することで、ノイズ等の外
乱によるサンプリングデータの誤差を吸収し、さらにク
ロック位相調整で使用するデータの誤差も吸収し、精度
の高いクロック位相調整を可能にするものである。Means for Solving the Problems In order to solve the above problems,
The liquid crystal display device of the present invention converts the data obtained by oversampling into adjacent n pieces of sampling data according to the enlargement ratio to the same value, thereby absorbing errors in the sampling data due to disturbance such as noise. It also absorbs errors in data used in clock phase adjustment and enables highly accurate clock phase adjustment.

【００１１】[0011]

【発明の実施の形態】本発明の請求項１に記載の液晶表
示装置は、入力同期信号を入力とし、オーバーサンプリ
ングクロックを生成するＰＬＬ手段と、前記ＰＬＬ手段
で生成したクロックで入力信号をサンプリングするサン
プリング手段と、前記サンプリング手段の出力を拡大率
に応じて隣接するｋ個のサンプリングデータをを同じ値
にするコピー手段と、前記ＰＬＬ手段、前記コピー手段
を制御する制御手段から構成され、制御手段によりＰＬ
Ｌ手段の逓倍比を決定し、ＰＬＬ手段でオーバーサンプ
リングクロックを発生させ、オーバーサンプリングクロ
ックで入力信号をｋ倍にオーバーサンプリングした後、
ｋ個の隣接するサンプリングデータをすべて同じ値に変
換し、変換したデータで補間、間引き処理を行うことで
ノイズによる誤差を吸収するものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A liquid crystal display device according to a first aspect of the present invention receives an input synchronizing signal as input, generates PLL means for generating an oversampling clock, and samples an input signal with a clock generated by the PLL means. Control means for controlling the output of the sampling means, copying means for setting k pieces of adjacent sampling data to the same value in accordance with an enlargement ratio, the PLL means, and the copying means. PL by means
After determining the multiplication ratio of the L means, generating an oversampling clock by the PLL means and oversampling the input signal by k times with the oversampling clock,
The k adjacent sampling data are all converted into the same value, and the converted data is subjected to interpolation and thinning processing to absorb errors due to noise.

【００１２】本発明の請求項３に記載の液晶表示装置は
コピー手段の出力を隣接するサンプル間の差分値を累積
加算する累積加算手段を備え、ｋ倍にオーバーサンプリ
ングされた信号はコピー手段によりｋ個の隣接するサン
プリングデータはすべて同じ値にコピーされ、コピー手
段の出力が累積加算手段に入力され、累積加算手段では
ｋ個の値がコピーされたデータでは差分値が０となりノ
イズによる誤差を吸収し、より精度の高いクロック位相
調整を可能にするものである。According to a third aspect of the present invention, there is provided a liquid crystal display device comprising a cumulative addition means for cumulatively adding a difference value between adjacent samples to an output of the copying means. All the k adjacent sampling data are copied to the same value, the output of the copying means is input to the accumulating means, and the difference value becomes 0 in the data obtained by copying the k values in the accumulating means, and an error due to noise is reduced. It absorbs and enables more accurate clock phase adjustment.

【００１３】以下に、本発明の一実施例について図を用
いて説明する。An embodiment of the present invention will be described below with reference to the drawings.

【００１４】（実施の形態１）図１において、１は水平
同期信号を入力とし、後述する制御手段４によって逓倍
比が制御され、その逓倍比によって水平同期信号に同期
したオーバーサンプリングクロックを発生させるＰＬＬ
手段である。２は前記ＰＬＬ手段１で出力したオーバー
サンプリングクロックで入力信号をサンプリングするサ
ンプリング手段である。(Embodiment 1) In FIG. 1, reference numeral 1 designates a horizontal synchronizing signal as an input, and a multiplying ratio is controlled by a control means 4 described later, and an oversampling clock synchronized with the horizontal synchronizing signal is generated by the multiplying ratio. PLL
Means. Reference numeral 2 denotes a sampling unit that samples an input signal using the oversampling clock output from the PLL unit 1.

【００１５】３は前記サンプリング手段２の出力を後述
する制御手段４によって隣接するｋ個のサンプリングデ
ータを同じ値に変換するコピー手段である。図２にコピ
ー手段の内部構成を示す。２１はイネーブル付きＤ−Ｆ
Ｆで、イネーブル入力がＨのときは入力信号を出力し、
イネーブル信号がＬのときは直前の値を保持し出力す
る。Reference numeral 3 denotes a copy unit for converting the output of the sampling unit 2 into the same value of k pieces of adjacent sampling data by a control unit 4 described later. FIG. 2 shows the internal configuration of the copying means. 21 is DF with enable
At F, the input signal is output when the enable input is H,
When the enable signal is L, the previous value is held and output.

【００１６】２２は制御手段４からのオーバーサンプリ
ング率ｋとクロック及び入力水平同期信号を入力とする
カウンタで、内部カウンタ値が（ｋ−１）になるか水平
同期信号が入力されるとリセットされるカウンタで、リ
セットされたときに出力はＨになりそれ以外はＬの出力
となる。例えば２倍のオーバーサンプリング（ｋ＝２）
の場合の動作波形図は図３のようになりクロックが２回
に１回リセットされ、リセットされるときにＨの信号を
出力し、イネーブル付きＤ−ＦＦ２１ではＨのイネーブ
ルが入力されたときはその時の入力信号を出力し、イネ
ーブル信号がＬのときは直前の値を保持する。A counter 22 receives the oversampling rate k, the clock and the input horizontal synchronizing signal from the control means 4, and is reset when the internal counter value becomes (k-1) or the horizontal synchronizing signal is input. The output becomes H when reset, and otherwise becomes L output. For example, double oversampling (k = 2)
The operation waveform diagram in the case of FIG. 3 is as shown in FIG. 3, and the clock is reset once every two times. When the clock is reset, an H signal is output. In the D-FF 21 with enable, when H enable is input, The input signal at that time is output, and when the enable signal is at L, the previous value is held.

【００１７】ｋ＝４の場合も同様に、カウンタ２２から
はクロック入力４回に１回、Ｈとなるパルスを出力する
ことでイネーブル付きＤ−ＦＦ５の出力は４回同じ値が
続く。以上のように構成された本発明の液晶表示装置の
動作について図１を用いて以下に説明する。Similarly, in the case of k = 4, the output of the D-FF 5 with enable continues the same value four times by outputting a pulse which becomes H once every four clock inputs from the counter 22. The operation of the liquid crystal display device of the present invention configured as described above will be described below with reference to FIG.

【００１８】入力信号をｋ倍に拡大する場合（ｋは整
数）、入力信号の水平ドット数のｋ倍の値を逓倍率とし
て制御手段４からＰＬＬ手段１に送信し、ＰＬＬ手段１
で入力信号のドットクロック周波数のｋ倍のクロックを
発生させる。When the input signal is expanded by k times (k is an integer), the control unit 4 transmits the value of k times the number of horizontal dots of the input signal to the PLL unit 1 as a multiplication factor.
Generates a clock k times the dot clock frequency of the input signal.

【００１９】サンプリング手段２ではＰＬＬ手段１で発
生させたクロックをもとに入力信号をサンプリングす
る。例えば有効水平画素数が６４０ドットの信号を表示
有効水平画素数１２８０ドットの液晶パネルに表示する
場合はｋ＝２としてＰＬＬ手段１から入力信号のドット
クロックの２倍の周波数のクロックを発生させ、サンプ
リング手段２で２倍のオーバーサンプリングにより６４
０ドットを１２８０ドットに増やす。The sampling means 2 samples the input signal based on the clock generated by the PLL means 1. For example, when a signal having an effective horizontal pixel number of 640 dots is displayed on a liquid crystal panel having a display effective horizontal pixel number of 1280 dots, k = 2 and a clock having a frequency twice as high as the dot clock of the input signal is generated from the PLL means 1. The sampling means 2 performs 64 times oversampling to obtain 64
0 dots are increased to 1280 dots.

【００２０】図４でオーバーサンプリングの概念図を示
しているが、図４では入力信号をデジタルで表記してい
るが、これはアナログ信号であっても同じ効果を得られ
ることは言うまでもない。サンプリングクロックは入力
信号のドットクロックのｋ倍となっているためサンプリ
ング手段２の出力は同じ値がｋ個続いた出力となる。但
し図５のように、ノイズ等の外乱によってサンプリング
手段２でのサンプリング出力に誤差が発生する。FIG. 4 shows a conceptual diagram of oversampling. In FIG. 4, the input signal is shown in digital form. It goes without saying that the same effect can be obtained with an analog signal. Since the sampling clock is k times the dot clock of the input signal, the output of the sampling means 2 is an output in which the same value continues for k times. However, as shown in FIG. 5, an error occurs in the sampling output of the sampling means 2 due to disturbance such as noise.

【００２１】図４に示すように入力信号ａが２倍にオー
バーサンプリングされてａが２回出力されるが、外乱に
よりａ、ａと続くデータがａ、ａ’と異なった値が出力
される。このままサンプリングデータを表示すると当然
のことであるが表示される信号は正しく表示されない。As shown in FIG. 4, the input signal a is oversampled by a factor of two and a is output twice. However, due to disturbance, data following a and a have different values from a and a '. . If the sampling data is displayed as it is, the displayed signal is not displayed correctly.

【００２２】この外乱による誤差を吸収するために、サ
ンプリング手段２の出力をコピー手段３で処理する。コ
ピー手段３では制御手段４からオーバーサンプリング率
のｋ倍という情報からサンプリング手段２の出力をｋ個
の連続した同じ値を出力する（図３）。In order to absorb the error due to the disturbance, the output of the sampling means 2 is processed by the copying means 3. In the copy means 3, the control means 4 outputs the same k continuous values as the output of the sampling means 2 from the information of k times the oversampling rate (FIG. 3).

【００２３】以上のようにサンプリング手段２で誤差が
発生したデータをコピー手段３で隣接するｋ個のデータ
値をすべて同じ値に変換することで、外乱によってサン
プリングデータに誤差が生じた場合でもそのサンプル間
の誤差を吸収して表示することを可能にする。As described above, the data in which an error has occurred in the sampling means 2 is converted by the copying means 3 into all the k data values adjacent thereto, so that even if an error occurs in the sampling data due to disturbance, It is possible to absorb and display errors between samples.

【００２４】（実施の形態２）図５において１から５の
各手段は実施の形態１に記したものと同じ動作を行うも
のである。５はコピー手段３の出力を累積加算する累積
加算手段である。６は入力水平同期信号と入力垂直同期
信号と制御手段４からの制御信号によってイネーブルパ
ルスを発生させるパルス発生手段である。(Embodiment 2) In FIG. 5, means 1 to 5 perform the same operations as those described in Embodiment 1. Reference numeral 5 denotes a cumulative addition unit for cumulatively adding the output of the copy unit 3. Reference numeral 6 denotes a pulse generating means for generating an enable pulse based on the input horizontal synchronizing signal, the input vertical synchronizing signal, and the control signal from the control means 4.

【００２５】累積加算手段５の内部構成を図６に示しそ
の動作を以下に示す。入力された信号は差分算出手段５
１で隣接するサンプリングの差分値を算出し、絶対値手
段５２で差分算出手段５１の出力の絶対値を算出し、加
算手段５３では絶対値手段５２の出力を累積加算してい
く。FIG. 6 shows the internal configuration of the accumulating means 5, and its operation will be described below. The input signal is a difference calculation means 5
The difference value of adjacent sampling is calculated by 1, the absolute value of the output of the difference calculation means 51 is calculated by the absolute value means 52, and the output of the absolute value means 52 is cumulatively added by the addition means 53.

【００２６】制御手段４からパルス発生手段６に入力信
号の有効画像領域が水平方向にｍクロック、垂直方向に
ｎライン存在することを送信し、そのデータから入力信
号の有効画面領域ではＨを、有効画面領域以外ではＬと
なるイネーブルパルスをパルス発生手段６から出力され
る。パルス発生手段６から出力されたイネーブル信号が
Ｈの間は累積加算手段５は累積加算を行い、イネーブル
信号がＬになったときに、それまでの累積加算値を制御
手段４に返し、累積加算手段５はリセットされる。再び
イネーブル信号が正極性になったときに、累積加算を始
める。The control means 4 transmits to the pulse generation means 6 that the effective image area of the input signal exists for m clocks in the horizontal direction and n lines in the vertical direction. An enable pulse which becomes L in an area other than the effective screen area is output from the pulse generator 6. While the enable signal output from the pulse generation means 6 is H, the cumulative addition means 5 performs cumulative addition. When the enable signal becomes L, the cumulative addition value up to that time is returned to the control means 4 and the cumulative addition is performed. Means 5 is reset. When the enable signal becomes positive again, cumulative addition is started.

【００２７】サンプリング手段２の出力はｋ倍にオーバ
ーサンプリングされたデータが出力されるがこのデータ
を直接累積加算手段に入力すると、オーバーサンプリン
グされた信号が差分算出手段５１に入力される。誤差成
分が無い場合はｋ個の連続した値では差分値が０になる
べきだが、ノイズ等の外乱によりｋ個のサンプリングデ
ータ値が一致せず、差分算出手段の出力は０にはなら
ず、これが後段の加算手段１３でイネーブル期間に累積
加算されていく。The output of the sampling means 2 is data which is oversampled by a factor of k. When this data is directly input to the accumulative addition means, the oversampled signal is input to the difference calculation means 51. If there is no error component, the difference value should be 0 for k consecutive values, but the k sampling data values do not match due to disturbance such as noise, and the output of the difference calculation means does not become 0, This is cumulatively added during the enable period by the adding means 13 at the subsequent stage.

【００２８】このため累積加算手段５から制御手段４に
返す累積加算値には誤差までも含まれ、この値をもとに
クロック位相調整を行うと調整精度が落ちてしまう。こ
れを防ぐ為に、コピー手段３でｋ個のサンプリングデー
タを同じ値に変換し、累積加算手段５に出力する。これ
により本来、同じ値が続く箇所では差分値は必ず０にな
り累積加算結果には誤差が含まれることが無くなる。累
積加算結果からクロック位相を調整する手順は従来例と
同様である。これにより精度の高いクロック位相調整を
可能にする。For this reason, the cumulative addition value returned from the cumulative addition means 5 to the control means 4 includes an error, and if the clock phase is adjusted based on this value, the adjustment accuracy is reduced. To prevent this, the copy means 3 converts k pieces of sampling data into the same value and outputs the same to the accumulative addition means 5. As a result, the difference value always becomes 0 at a portion where the same value continues, and the accumulated addition result does not include an error. The procedure for adjusting the clock phase from the cumulative addition result is the same as in the conventional example. This enables highly accurate clock phase adjustment.

【００２９】[0029]

【発明の効果】以上のように、本発明の液晶表示装置に
よれば、オーバーサンプリングした際に同じ値が続くサ
ンプル間では強制的にサンプリングデータを同じ値に変
換することで整数倍の拡大表示の際にノイズ等の外乱に
よる誤差を吸収し、クロック位相調整の精度をあげるこ
とが可能となる。As described above, according to the liquid crystal display device of the present invention, the sampled data is forcibly converted into the same value between the samples having the same value when oversampling, thereby displaying an enlarged display of an integral multiple. In this case, an error due to disturbance such as noise can be absorbed, and the accuracy of clock phase adjustment can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】実施の形態１の構成図FIG. 1 is a configuration diagram of a first embodiment.

【図２】コピー手段の構成図FIG. 2 is a configuration diagram of a copy unit.

【図３】コピー手段の動作波形図FIG. 3 is an operation waveform diagram of a copy unit.

【図４】オーバーサンプリング波形図FIG. 4 is an oversampling waveform diagram.

【図５】実施の形態２の構成図FIG. 5 is a configuration diagram of a second embodiment.

【図６】累積加算手段の構成図FIG. 6 is a configuration diagram of a cumulative addition unit.

【符号の説明】[Explanation of symbols]

１ ＰＬＬ手段 ２ サンプリング手段 ３ コピー手段 ４ 制御手段 ５ 累積加算手段 ６ パルス発生手段 ２１ イネーブル付きＤ−ＦＦ ２２ カウンタ ７１ 差分算出手段 ７２ 絶対値手段 ７３ 加算手段 DESCRIPTION OF SYMBOLS 1 PLL means 2 Sampling means 3 Copy means 4 Control means 5 Cumulative addition means 6 Pulse generation means 21 D-FF with enable 22 Counter 71 Difference calculation means 72 Absolute value means 73 Addition means

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩倉 紀行 大阪府茨木市松下町１番１号 株式会社松 下エーヴィシー・テクノロジー内 (72)発明者 中村 孝弘 大阪府茨木市松下町１番１号 株式会社松 下エーヴィシー・テクノロジー内 Ｆターム(参考） 2H093 NA16 NC21 ND34 ND40 ND60 5C006 AA01 AB01 AF46 BF06 BF22 BF28 FA18 FA21 5C058 AA06 BA04 BA17 BA25 BB08 BB10 5C080 AA10 BB05 DD09 EE21 JJ02 JJ04  ──────────────────────────────────────────────────続 き Continued on front page (72) Inventor Noriyuki Iwakura 1-1, Matsushita-cho, Ibaraki-shi, Osaka Inside Matsushita Avicy Technology Co., Ltd. (72) Takahiro Nakamura 1-1-1, Matsushita-cho, Ibaraki-shi, Osaka F-term (reference) in Matsushita Avissi Technology Co., Ltd.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 入力信号のドットクロックより高い周波
数のクロックでサンプリングし拡大表示を行う際に、隣
接するｋ個のサンプリングデータを同じ値にすること
で、サンプリングする際の外乱によるサンプリングデー
タの誤差を吸収することを特徴とした液晶表示装置。1. When sampling with a clock having a frequency higher than the dot clock of an input signal to perform enlarged display, adjacent k pieces of sampling data are set to the same value so that an error in sampling data due to disturbance at the time of sampling. Liquid crystal display device characterized by absorbing light. 【請求項２】 入力同期信号からオーバーサンプリング
クロックを生成するＰＬＬ手段と、前記ＰＬＬ手段で生
成したクロックで入力信号をサンプリングするサンプリ
ング手段と、前記サンプリング手段の出力を拡大率に応
じて隣接するｋ個のサンプリングデータをを同じ値に変
換するコピー手段と、前記ＰＬＬ手段、前記コピー手段
を制御する制御手段から構成される液晶表示装置。2. A PLL means for generating an oversampling clock from an input synchronizing signal, a sampling means for sampling an input signal with a clock generated by the PLL means, A liquid crystal display device comprising: copying means for converting the pieces of sampling data into the same value; PLL means; and control means for controlling the copying means. 【請求項３】 映像信号のエッジをサンプリングしない
ように映像信号とサンプリングクロックの高精度のクロ
ック位相調整を可能にする請求項１に記載した液晶表示
装置。3. The liquid crystal display device according to claim 1, wherein a clock phase of the video signal and the sampling clock can be adjusted with high precision so that edges of the video signal are not sampled. 【請求項４】 請求項２に記載の液晶表示において、隣
接するサンプル間の差分値の絶対値を累積加算する累積
加算手段と、前記累積加算手段の累積動作を制御するパ
ルスを発生させるパルス発生手段を備えた請求項３に記
載の液晶表示装置。4. A liquid crystal display according to claim 2, wherein a cumulative addition means for cumulatively adding an absolute value of a difference value between adjacent samples, and a pulse generation for generating a pulse for controlling a cumulative operation of said cumulative addition means. 4. The liquid crystal display device according to claim 3, further comprising means.