JPH0738687B2 - TV synchronization controller - Google Patents
TV synchronization controllerInfo
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- JPH0738687B2 JPH0738687B2 JP63155493A JP15549388A JPH0738687B2 JP H0738687 B2 JPH0738687 B2 JP H0738687B2 JP 63155493 A JP63155493 A JP 63155493A JP 15549388 A JP15549388 A JP 15549388A JP H0738687 B2 JPH0738687 B2 JP H0738687B2
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- vertical
- horizontal
- output
- counter
- signal
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- Expired - Lifetime
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はTV用同期コントローラに関し、特に垂直同期信
号が欠落した時にプログラマブル論理アレイで設定した
値により垂直カウンタをリセットする機能を有するTV用
同期コントローラに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TV sync controller, and more particularly to a TV sync controller having a function of resetting a vertical counter according to a value set by a programmable logic array when a vertical sync signal is missing. Regarding the controller.
従来、この種のTV用コントローラは垂直同期信号が欠落
した時に垂直カウンタをリセットする値を決定するため
のプログラマブル論理アレイ（以下、PLAと称す）を一
つ有している。Conventionally, this type of TV controller has one programmable logic array (hereinafter referred to as PLA) for determining a value for resetting the vertical counter when the vertical synchronizing signal is lost.
第２図は、かかる従来の一例を説明するためのTV用同期
コントローラのブロック図である。FIG. 2 is a block diagram of a TV synchronization controller for explaining such a conventional example.
第２図に示すように、かかる従来のTV用同期コントロー
ラは、ビデオ信号からなる水平および垂直の同期パルス
を分離する同期分離回路１と、その分離された水平同期
パルスと入力ビデオ信号とを同期させるための位相比較
器2,ローパスフィルタ（LPF）３および電圧制御発振器
（VCO）４からなる位相固定ループ（PLL）回路と、VCO4
により発信させた基本クロックを計数する水平カウンタ
５と、水平カウンタ５の出力を受けて位相比較器２への
一水平同期の信号を作成する1/2分周器６と、水平カウ
ンタ５から出力される水平パルスを計数する垂直カウン
タ９と、水平系および垂直系出力信号の立上がりおよび
立下り位置をそれぞれ指定する水平系および垂直系のPL
A7,10と、それらPLA出力に基ずき水平系および垂直系出
力信号を作成する水平および垂直出力用Ｊ−Ｋフリップ
・フロップ8,11と、同期分離回路１からの垂直同期パル
スにより垂直カウンタ９をリセットする信号を作成する
リセット信号作成回路12と、垂直カウンタ９の出力に基
ずきリセット信号作成回路12からのリセット信号を作成
するためのリセット値を設定するリセット値設定用PLA1
3とを有して構成される。As shown in FIG. 2, such a conventional TV synchronization controller synchronizes the separated horizontal sync pulse with the input video signal with a sync separation circuit 1 for separating horizontal and vertical sync pulses of a video signal. Phase-locked loop (PLL) circuit composed of a phase comparator 2, a low-pass filter (LPF) 3 and a voltage controlled oscillator (VCO) 4, and VCO4
Output from the horizontal counter 5, a horizontal counter 5 that counts the basic clock transmitted by, a 1/2 frequency divider 6 that receives the output of the horizontal counter 5 and creates a signal for one horizontal synchronization to the phase comparator 2. Vertical counter 9 for counting the number of horizontal pulses to be generated, and horizontal and vertical PLs for specifying the rising and falling positions of the horizontal and vertical output signals, respectively.
A7,10, JK flip-flops 8 and 11 for horizontal and vertical outputs that generate horizontal and vertical output signals based on the PLA outputs, and a vertical counter by the vertical sync pulse from the sync separation circuit 1. Reset signal generating circuit 12 for generating a signal for resetting 9 and reset value setting PLA 1 for setting a reset value for generating a reset signal from the reset signal generating circuit 12 based on the output of the vertical counter 9.
Comprised of 3 and.
上述した従来のTV用同期コントローラは、垂直同期信号
が欠落した時に垂直カウンタ９をリセットする値を決定
するPLA10が一つしかない構成となっているので、VTRの
巻戻し再生等で垂直の周期が遅くなりリセット値設定用
PLA13の設定値後に垂直同期信号が入ってくと、垂直カ
ウンタ９が２回リセットされることになり、アドレスの
小さい垂直系出力が２発分出力されるという欠点があ
る。The conventional TV sync controller described above has only one PLA 10 that determines the value for resetting the vertical counter 9 when the vertical sync signal is lost. Is delayed for reset value setting
When the vertical synchronizing signal is input after the set value of PLA13, the vertical counter 9 is reset twice, and there is a drawback that the vertical system output having a small address is output for two shots.
本発明の目的は、かかる垂直同期信号が欠落したときで
も垂直系信号が数多く出力されるのを防止するTV用同期
コントローラを提供することにある。It is an object of the present invention to provide a TV synchronization controller that prevents a large number of vertical signals from being output even when such vertical synchronization signals are lost.
〔課題を解決するための手段〕 本発明のTV用同期コントローラは、ビデオ信号から水平
および垂直の同期パルスを分離する同期分離回路と、そ
の分離された水平同期パルスと入力ビデオ信号とを同期
させるための位相比較器,LPEおよびVCOからなるPLL回路
と、前記VCOにより発振させた基本クロックを計数する
水平カウンタと、前記水平カウンタから出力される水平
パルスを計数する垂直カウンタと、水平系および垂直系
出力信号の立上りおよび立下り位置をそれぞれ指定する
水平系および垂直系のPLAと、これらPLA出力に基づき水
平系および垂直系出力信号を作成する水平および垂直出
力用Ｊ−Ｋフリップ・フロップと、前記同期分離回路か
らの垂直同期パルスにより前記垂直カウンタをリセット
する信号を作成するリセット信号作成回路と、前記垂直
カウンタ出力に基ずき前期リセット信号作成回路からの
リセット信号を作成するためのリセット値を設定するリ
セット値設定用PLAとを有するTV用同期コントローラに
おいて、前記垂直カウンタの複数のリセット値を設定す
る第一および第二のPLAと、これらのリセット値を入力
ビデオ信号の状況により切換えるスイッチを設け、前記
ビデオ信号の垂直周期の変動による垂直系出力信号の乱
れを防止するように構成される。[Means for Solving the Problems] A TV sync controller according to the present invention synchronizes a sync separation circuit for separating horizontal and vertical sync pulses from a video signal, and the separated horizontal sync pulse with an input video signal. Phase comparator for, a PLL circuit composed of LPE and VCO, a horizontal counter for counting the basic clock oscillated by the VCO, a vertical counter for counting the horizontal pulses output from the horizontal counter, a horizontal system and a vertical system Horizontal and vertical PLA for specifying the rising and falling positions of the system output signal respectively, and horizontal and vertical output JK flip-flops for creating horizontal and vertical output signals based on these PLA outputs, A reset signal generation circuit for generating a signal for resetting the vertical counter by a vertical synchronization pulse from the synchronization separation circuit; Set a plurality of reset values for the vertical counter in a TV synchronous controller having a reset value setting PLA for setting a reset value for creating a reset signal from the previous period reset signal creating circuit based on the vertical counter output The first and second PLA's and switches for switching these reset values according to the status of the input video signal are provided to prevent the disturbance of the vertical output signal due to the fluctuation of the vertical cycle of the video signal.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を説明するためのTV用同期コ
ントローラのブロック回路図である。FIG. 1 is a block circuit diagram of a TV sync controller for explaining an embodiment of the present invention.
第１図に示すように、かかるコントローラにおける同期
分離回路１は外部からのビデオ信号を入力し、水平同期
パルスと垂直同期パルスとを出力する。このうち水平同
期パルスと一水平同期信号との位相を比較器２で比較
し、その出力をLPF3を介してVCO4へ送出する。尚、この
位相比較器２とLPF3およびVCO4によりPLL（フェーズ・
ロック・ループ）を形成している。このVCO4は水平出力
信号の分離能に見合うクロックを発振するので、水平カ
ウンタ５はこのVCO4の発振出力をカウントして水平系PL
A7のアドレスを与えるとともに、1/2分周器６により垂
直カウンタ９のクロック（水平パルスに対し周期が1/2
の信号）を作成する。水平系PLA7は水平系出力信号の立
上りアドレスと立下りアドレスとに相当するパルスを発
生するので、これを水平出力用Ｊ−Ｋフリップ・フロッ
プ８により立上がりパルスから立下りパルスまでの位置
がハイレベルとなる水平系信号を出力する。尚、前述し
た位相比較器2,LPF3,VCO4は水平カウンタ５および1/2分
周器６を含めた形でフェイズ・ロック・ループ組み、外
部ビデオ信号と出力信号の同期をとっている。As shown in FIG. 1, the sync separation circuit 1 in such a controller inputs a video signal from the outside and outputs a horizontal sync pulse and a vertical sync pulse. Of these, the phase of the horizontal sync pulse and the phase of one horizontal sync signal are compared by the comparator 2, and the output is sent to the VCO 4 via the LPF 3. In addition, the phase comparator 2 and LPF3 and VCO4
Form a lock loop). Since this VCO4 oscillates a clock commensurate with the separation capability of the horizontal output signal, the horizontal counter 5 counts the oscillation output of this VCO4 to determine the horizontal PL.
While giving the address of A7, the clock of the vertical counter 9 (the cycle is 1/2 of the horizontal pulse) is generated by the 1/2 divider 6.
Signal). The horizontal system PLA7 generates pulses corresponding to the rising address and the falling address of the horizontal system output signal. Therefore, the horizontal output JK flip-flop 8 generates a pulse at a high level from the rising pulse to the falling pulse. The horizontal signal is output. The phase comparators 2, LPF3, VCO4 described above include a horizontal counter 5 and a 1/2 divider 6 in a phase lock loop to synchronize the external video signal with the output signal.
一方、水平系と同様に垂直カウンタ９は水平カウンタ５
の出力（水平パルスに対し周期が1/2の信号）をカウン
トし、垂直系PLA10のアドレスを与える信号を出力す
る。この垂直系PLA10は垂直系出力信号の立上りアドレ
スと立下りアドレスに相当するパルスを出力するので、
これを垂直出力用Ｊ−Ｋフリップ・フロップ11により立
上りパルスから立下りパルスまでの位置がハイレベルと
なる垂直系信号を出力する。On the other hand, as in the horizontal system, the vertical counter 9
Output (signal whose period is 1/2 of the horizontal pulse) is counted, and a signal which gives the address of the vertical PLA 10 is output. Since this vertical PLA 10 outputs pulses corresponding to the rising and falling addresses of the vertical output signal,
The vertical output JK flip-flop 11 outputs a vertical signal in which the position from the rising pulse to the falling pulse is at high level.
ここで、垂直カウンタ９へのリセットをかけるリセット
信号作成回路12では、通常同期分離回路１で分離した垂
直同期パルスにより垂直カウンタ９にリセットをかける
が、弱電界等で同期分離回路１から垂直同期パルスが出
力されなかった場合は、第１のリセット値設定用PLA13
からの信号でリセットをかける。しかし、先に外部から
の垂直同期パルスが入った場合はリセット値設定用PLA1
3からのパルスによるリセットは行なわない。また、VTR
の巻き戻し再生等で垂直の同期が遅れる場合はリセット
値切換えスイッチ15を切換えることにより行なうが、か
かる上記の動作は第二のリセット値設定用PLA14からの
信号により行う。通常、第一のリセット値設定用PLA13
には一垂直周期に相当するカウント数（国際TV送信方
式:NTSCのシステムでは525）、第二のリセット値設定用
PLA14には垂直周期の遅れ率をＮ％としたときの第一の
リセット値設定用PLAの値×（１＋N/100）の値を設定し
ておく。Here, in the reset signal generation circuit 12 that resets the vertical counter 9, the vertical counter 9 is normally reset by the vertical synchronization pulse separated by the synchronization separation circuit 1. If no pulse is output, the first reset value setting PLA13
Reset from the signal from. However, if an external vertical sync pulse is input first, the reset value setting PLA1
Reset by pulse from 3 is not performed. Also, VTR
When the vertical synchronization is delayed due to rewinding reproduction or the like, it is performed by switching the reset value changeover switch 15. The above operation is performed by a signal from the second reset value setting PLA 14. Usually the first reset value setting PLA13
For the number of counts equivalent to one vertical cycle (international TV transmission method: 525 in NTSC system), for setting the second reset value
The value of PLA for the first reset value setting × (1 + N / 100) when the delay rate of the vertical cycle is N% is set in PLA14.
〔発明の効果〕 以上説明したように、本発明のTV用同期コントローラ
は、複数のリセット値設定用PLAと自走リセット信号切
換え用スイッチとを付け加えることにより、VTRの特殊
再生等で垂直の同期が遅れた時でも自走のリセット値を
切換えて垂直系信号が２発出力されるといった乱れを防
止する効果がある。[Effects of the Invention] As described above, the TV synchronization controller of the present invention is provided with a plurality of reset value setting PLAs and a free-running reset signal changeover switch, thereby achieving vertical synchronization in VTR special reproduction or the like. Even when the delay occurs, the self-running reset value is switched, and there is an effect of preventing the disturbance such that two vertical signals are output.
第１図は本発明の一実施例を説明するためのTV用同期コ
ントローラのブロック回路図、第２図は従来の一例を説
明するためのTV用同期コントローラのブロック回路図で
ある。 １……同期分離回路、２……位相比較器、３……ローパ
スフィルタ（LPF）、４……電圧制御発振器（VCO）、５
……水平カウンタ、６……1/2分周器、７……水平系プ
ログラマブル論理アレイ（PLA）、８……水平出力用Ｊ
−Ｋフリップ・フロップ、９……垂直カウンタ、10……
垂直系プログラマブル論理アレイ（PLA）、11……垂直
出力用Ｊ−Ｋフリップ、12……リセット信号作成回路、
13……第一のリセット値設定用PLA、14……第二のリセ
ット値設定用PLA、15……リセット値切え換え用スイッ
チ。FIG. 1 is a block circuit diagram of a TV sync controller for explaining an embodiment of the present invention, and FIG. 2 is a block circuit diagram of a TV sync controller for explaining an example of the related art. 1 ... Synchronous separation circuit, 2 ... Phase comparator, 3 ... Low-pass filter (LPF), 4 ... Voltage-controlled oscillator (VCO), 5
...... Horizontal counter, 6 ... 1/2 divider, 7 ... Horizontal programmable logic array (PLA), 8 ... J for horizontal output
-K flip-flop, 9 ... Vertical counter, 10 ...
Vertical programmable logic array (PLA), 11 ... JK flip for vertical output, 12 ... Reset signal generation circuit,
13 …… First reset value setting PLA, 14 …… Second reset value setting PLA, 15 …… Reset value switching switch.
Claims (1)
クロックを計数する水平カウンタと、前記水平カウンタ
の出力より一水平同期の信号を作り出す1/2分周器と、
外部から入力されるビデオ信号から水平および垂直の同
期パルスを分離する同期分離回路と、その分離された水
平同期パルスと前記1/2分周器から出力される前記一水
平周期信号を同期させるための位相比較器およびLPF
と、前記水平カウンタから出力される1/2周期の信号を
計数する垂直カウンタと、前記水平カウンタおよび前記
垂直カウンタの出力をアドレスとし、指定したアドレス
毎に立上り位置および立下り位置を示す設定パルスをそ
れぞれ出力する水平系および垂直系PLAと、前記水平系
および垂直系PLAからそれぞれ出力される前記設定パル
スに合わせて立上り位置および立下り位置を制御するこ
とにより水平系および垂直系出力信号をそれぞれ作成す
る水平および垂直出力用Ｊ−Ｋフリップフロップと、前
記垂直カウンタの出力をアドレスとし、指定したアドレ
スで前記垂直カウンタをリセットするためのパルスを出
力する通常のリセット値設定用PLAと、前記同期分離回
路で分離する前記垂直同期パルスが入力されなかったと
きには前記通常のリセット値設定用PLAから出力される
前記垂直カウンタのリセットのためのパルスを前記垂直
カウンタに対するリセット信号として出力するリセット
信号作成回路とを有するTV用同期コントローラにおい
て、前記通常のリセット値設定用PLAとは異なり且つ垂
直周期が長くなった割合に応じたリセット値を設定する
ための別のリセット値設定用PLAと、前記通常のリセッ
ト値設定用PLAおよび前記別のリセット値設定用PLAの出
力を前記ビデオ信号の状況により外部からの切換え信号
で切換えるリセット値切換えスイッチとを設け、巻き戻
し再生などの前記ビデオ信号の垂直同期の変動による前
記垂直系出力信号の乱れを防止することを特徴とするTV
用同期コントローラ。1. A VCO that oscillates a basic clock, a horizontal counter that counts the basic clock, and a 1/2 frequency divider that produces a signal of one horizontal synchronization from the output of the horizontal counter.
A sync separation circuit for separating horizontal and vertical sync pulses from an externally input video signal, and for synchronizing the separated horizontal sync pulse with the one horizontal period signal output from the 1/2 frequency divider. Phase comparator and LPF
And a vertical counter that counts a 1/2 cycle signal output from the horizontal counter, and a set pulse indicating a rising position and a falling position for each designated address, using the outputs of the horizontal counter and the vertical counter as addresses. And a horizontal system and vertical system PLA, respectively, the horizontal system and the vertical system output signal by controlling the rising position and the falling position according to the setting pulse respectively output from the horizontal system and the vertical system PLA, respectively. A horizontal and vertical output JK flip-flop to be created, a normal reset value setting PLA which outputs a pulse for resetting the vertical counter at an address designated by the output of the vertical counter, and the synchronization When the vertical synchronizing pulse separated by the separation circuit is not input, the normal reset is performed. In a TV synchronous controller having a reset signal generation circuit that outputs a pulse for resetting the vertical counter output from the setting PLA as a reset signal to the vertical counter, unlike the normal reset value setting PLA. And another reset value setting PLA for setting the reset value according to the proportion of the vertical period becomes longer, and the output of the normal reset value setting PLA and the other reset value setting PLA the video signal A TV for preventing the disturbance of the vertical output signal due to the fluctuation of the vertical synchronization of the video signal such as rewinding reproduction, provided with a reset value changeover switch which is switched by an external switching signal according to the above condition.
Synchronization controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155493A JPH0738687B2 (en) | 1988-06-22 | 1988-06-22 | TV synchronization controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155493A JPH0738687B2 (en) | 1988-06-22 | 1988-06-22 | TV synchronization controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01320870A JPH01320870A (en) | 1989-12-26 |
| JPH0738687B2 true JPH0738687B2 (en) | 1995-04-26 |
Family
ID=15607254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155493A Expired - Lifetime JPH0738687B2 (en) | 1988-06-22 | 1988-06-22 | TV synchronization controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738687B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783608B2 (en) * | 1989-09-20 | 1998-08-06 | キヤノン株式会社 | Synchronous signal generator |
| JP3050179B2 (en) | 1997-08-22 | 2000-06-12 | 日本電気株式会社 | Vertical timing signal generation circuit |
-
1988
- 1988-06-22 JP JP63155493A patent/JPH0738687B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01320870A (en) | 1989-12-26 |
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Legal Events
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