JPH02109469A - Vertical drive pulse generating circuit - Google Patents
Vertical drive pulse generating circuitInfo
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- JPH02109469A JPH02109469A JP26311688A JP26311688A JPH02109469A JP H02109469 A JPH02109469 A JP H02109469A JP 26311688 A JP26311688 A JP 26311688A JP 26311688 A JP26311688 A JP 26311688A JP H02109469 A JPH02109469 A JP H02109469A
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Landscapes
- Synchronizing For Television (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、カウントダウン方式の垂直駆動パルス発生回
路に関するもので、特にチャンネル切換時の同期引き込
み時間を短縮した垂直駆動パルス発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a countdown type vertical drive pulse generation circuit, and more particularly to a vertical drive pulse generation circuit that shortens synchronization pull-in time when switching channels.
（ロ）従来の技術
カウントダウン方式により垂直同期信号に同期した垂直
駆動パルスを発生させるに際し、前記垂直同期信号が部
分的に欠落した場合でも安定に垂直駆動パルスを発生さ
せることが出来る垂直同期回路が実開昭５４−１６８１
２８号公報に記載されている。第２図は、前記垂直同期
回路を示す回路図で、入力端子（１）からの複合同期信
号から垂直同期信号を分離する同期分離回路（２）と、
該同期分離回路（２）からの垂直同期信号をクロック端
子（３）からのクロックパルスに応じて波形整形する第
１波形整形回路（４）と、クロック端子（３）からのク
ロックパルスを計数し、正規の垂直周期の第１分周出力
φ１を発生する垂直カランタフ５）と、前記第１分周出
力ｄ、を波形整形する第２波形整形回路（６）と、前記
第１及び第２波形整形回路（４）及び（６）の出力信号
を位相比較する位相比較回路（７）と、前記第１波形整
形回路（４）の出力信号及び前記第１分周出力ｉ、を選
択出力する選択回路（８）と、該選択回路（８）の出力
信号に応じて垂直カウンタ（５）がリセットきれると、
それに応じて発生する垂直駆動パルスとして利用きれる
第１分周出力φ、を波形整形する第３波形整形回路（９
）と、垂直偏向回路（１０）とから構成されている。(b) Conventional technology When generating vertical drive pulses synchronized with a vertical synchronization signal using a countdown method, a vertical synchronization circuit is required that can stably generate vertical drive pulses even when the vertical synchronization signal is partially lost. Jitsukai 54-1681
It is described in Publication No. 28. FIG. 2 is a circuit diagram showing the vertical synchronization circuit, which includes a synchronization separation circuit (2) that separates the vertical synchronization signal from the composite synchronization signal from the input terminal (1);
a first waveform shaping circuit (4) that shapes the vertical synchronization signal from the synchronization separation circuit (2) according to clock pulses from the clock terminal (3); , a vertical carantuff 5) that generates a first frequency-divided output φ1 of a regular vertical period, a second waveform shaping circuit (6) that shapes the waveform of the first frequency-divided output d, and the first and second waveforms. A phase comparison circuit (7) that compares the phases of the output signals of the shaping circuits (4) and (6), and a selection that selectively outputs the output signal of the first waveform shaping circuit (4) and the first frequency-divided output i. When the vertical counter (5) is reset according to the output signals of the circuit (8) and the selection circuit (8),
A third waveform shaping circuit (9
) and a vertical deflection circuit (10).
第１図において、正しい垂直周期で欠落の無い垂直同期
信号が到来しているとする。すると、第１及び第２波形
整形回路（４）及び（６）の出力信号の位相が一致する
ので、位相比較回路（７）は選択回路（８）を図示の側
に切換える。前記選択回路（８）が切換えられると、垂
直カウンタ（５）は第１分周出力φ、に依って、自己リ
セット動作となるので、正しい垂直周期の第１分周出力
≠、を発生する。In FIG. 1, it is assumed that a vertical synchronization signal with no dropout arrives at the correct vertical period. Then, since the phases of the output signals of the first and second waveform shaping circuits (4) and (6) match, the phase comparison circuit (7) switches the selection circuit (8) to the side shown. When the selection circuit (8) is switched, the vertical counter (5) performs a self-resetting operation depending on the first frequency-divided output φ, and therefore generates the first frequency-divided output ≠ of the correct vertical period.
その為、それに同期した垂直駆動パルスを垂直偏向回路
（１０）に印加することが出来る。Therefore, a vertical drive pulse synchronized therewith can be applied to the vertical deflection circuit (10).
次に到来している垂直同期信号に欠落が生じたとする。Assume that a dropout occurs in the vertical synchronization signal that arrives next.
すると、位相比較回路（７）において、位相の不一致が
検出きれ番が、その検出出力に応じてただちに選択回路
（８〉が切換えられる事は無い、即ち、前記位相比較回
路（７）内には位相比較結果をカウントするカウンタが
内蔵されており、該カウンタが位相不一致の信号を所定
回数、計数し計数が完了すると始めて位相不一致を示す
信号を外部に発生きせる構成となっている為である。Then, in the phase comparison circuit (7), when a phase mismatch is detected, the selection circuit (8>) is not immediately switched according to the detection output. This is because there is a built-in counter that counts the phase comparison results, and the counter counts the phase mismatch signals a predetermined number of times, and only when the counting is completed does it generate a signal indicating the phase mismatch to the outside.
その為、前記垂直同期信号の欠落数が、前記所定回数よ
り少なければ選択回路（８）は図示の状態を保持し続け
る。Therefore, if the number of missing vertical synchronization signals is less than the predetermined number of times, the selection circuit (8) continues to maintain the illustrated state.
従って、第２囚の回路に依れば、外部から到来する垂直
同期信号に数回程度の欠落が生じたとしても連続する垂
直駆動パルスを発生させることが出来、垂直同期の乱れ
を防止することが出来る。Therefore, according to the second circuit, continuous vertical drive pulses can be generated even if a few drops occur in the vertical synchronization signal arriving from the outside, and disturbances in vertical synchronization can be prevented. I can do it.
（ハ）発明が解決しようとする課題
ところで、第２図の回路において受信している放送をあ
る局から別の局に切換えたとする。一般に局が異なると
、その垂直同期信号の位相も異なる為、位相比較回路り
７〉は位相不一致と判別し、その判別出力が所定回数発
生すると選択回路（８）を図示と逆に切換える。すると
、垂直カウンタ（５）は外部からの垂直同期信号に応じ
てリセットされる様になり、新たな局の垂直位相に同期
した垂直駆動パルスを発生する。前述の説明から明らか
な如く、垂直カウンタ（５）が新たな局に同期するには
、位相比較回路（７）内のカウンタが計数完了するまで
の時間が必要となる。その為、チャンネル切換時の同期
引き込み時間が遅くなるという問題があった。同期引き
込み時間を早くする為には、前記カウンタの計数値を少
なくすれば良いが、そうすると、垂直同期信号のわずか
な欠落に対しても垂直カウンタ（５）が応答してしまい
不安定になるという問題があった。(c) Problems to be Solved by the Invention Now, suppose that the broadcast being received in the circuit of FIG. 2 is switched from one station to another. Generally, when the stations are different, the phases of their vertical synchronizing signals are different, so the phase comparator circuit 7> determines that the phases do not match, and when this determination output occurs a predetermined number of times, the selection circuit 8 is switched in the opposite direction to that shown in the figure. Then, the vertical counter (5) comes to be reset in response to an external vertical synchronization signal, and generates a vertical drive pulse synchronized with the vertical phase of the new station. As is clear from the above description, in order for the vertical counter (5) to synchronize with a new station, time is required for the counter in the phase comparison circuit (7) to complete counting. Therefore, there was a problem in that the synchronization pull-in time when switching channels was delayed. In order to speed up the synchronization pull-in time, it is possible to reduce the count value of the counter, but if this is done, the vertical counter (5) will respond to even the slightest drop in the vertical synchronization signal, making it unstable. There was a problem.
（ニ）課題を解決するための手段
本発明は、上述の点に鑑み成されたもので、外部からの
垂直同期信号に応じてリセット（外部リセット）される
とともに、正規の垂直周期の分周出力を発生し、自己リ
セット動作を行ない垂直駆動パルスを発生する垂直カウ
ンタと、該垂直カウンタから発生する正規の垂直周期の
信号と外部からの垂直同期信号に応じた信号との位相比
較を行ない、その差に応じて前記垂直カウンタを自己リ
セット動作又は外部リセット動作に切換える位相比較回
路と、を備える垂直駆動パルス発生回路において、外部
からの水平同期信号の到来を検出する検出手段を設け、
その検出出力に応じて前記位相比較回路の出力信号を切
換える様にしたことを特徴とする。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned points, and is reset (external reset) in response to an external vertical synchronization signal. A vertical counter that generates an output, performs a self-resetting operation, and generates a vertical drive pulse, and performs a phase comparison between a signal of a normal vertical period generated from the vertical counter and a signal according to an external vertical synchronization signal, A vertical drive pulse generation circuit comprising a phase comparison circuit that switches the vertical counter to self-reset operation or external reset operation according to the difference, and a detection means for detecting the arrival of an external horizontal synchronization signal,
The present invention is characterized in that the output signal of the phase comparator circuit is switched in accordance with the detected output.
（ホ）作用
本発明に依れば、到来する水平同期信号の有無を検出す
ることにより、チャンネル切換えを検出し、その検出出
力に応じて垂直カウンタを外部からの垂直同期信号によ
ってリセットさせているので、チャンネル切換時の同期
引き込み時間を短縮することが出来る。(E) Effect According to the present invention, channel switching is detected by detecting the presence or absence of an incoming horizontal synchronization signal, and the vertical counter is reset by an external vertical synchronization signal in accordance with the detection output. Therefore, the synchronization pull-in time when switching channels can be shortened.
くべ）実施例
第１図は、本発明の一実施例を示す回路図で、（１１）
は入力端子（１２）からの複合同期信号中から垂直同期
信号及び水平同期信号を各々、分離する同期分離回路、
（１３）は前記同期分離回路（１１）からの水平同期信
号が印加される水平ＡＦＣ回路、（１４）は前記水平Ａ
ＦＣ回路（１３）から水平駆動パルスが印加され、フラ
イバックパルスを発生する水平偏向回路、（１５）は前
記水平ＡＦＣ回路り１３）内の分周回路（１６）からの
周波数２ｆ＋（ｆ）、は水平同期信号周波数）のクロッ
ク信号を計数し、第１及び第３分周出力信号（φ１乃至
φ、）を発生する垂直カウンタ、（１７）は前記同期分
離回路（１１〉からの垂直同期信号及び前記第１分周出
力信号φ、を切換出力する選択回路、（１８）は前記選
択回路（１７）の出力信号を前記クロック信号に応じて
リセ・ントバルスに変換するリセットパルス発生回路、
（１９）は前記第１分周出力信号φ、と前記リセ・７ト
バルス発生回路（１８）からのリセットパルスとの位相
比較をする位相比較回路、及び（２０）はフライバ・Ｚ
クツくルスと水平同期信号との位相比較を行ない、前記
水平同期信号の有無を検出し、その検出出力に応じて前
記位相比較回路（１９）内のＲ８−ＦＦ（Ｒ３型フッツ
ブフロップ）（２１）を反転させる水平同期信号検出回
路である。(11) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention.
is a synchronization separation circuit that separates a vertical synchronization signal and a horizontal synchronization signal from the composite synchronization signal from the input terminal (12);
(13) is a horizontal AFC circuit to which the horizontal synchronization signal from the synchronization separation circuit (11) is applied; (14) is the horizontal AFC circuit;
A horizontal deflection circuit to which a horizontal drive pulse is applied from the FC circuit (13) and generates a flyback pulse; (15) is a frequency 2f+(f) from a frequency dividing circuit (16) in the horizontal AFC circuit (13); (17) is a vertical counter that counts the clock signal (horizontal synchronization signal frequency) and generates the first and third frequency-divided output signals (φ1 to φ,); (17) is the vertical synchronization signal from the synchronization separation circuit (11); and a selection circuit that switches and outputs the first frequency-divided output signal φ; (18) a reset pulse generation circuit that converts the output signal of the selection circuit (17) into a reset pulse in accordance with the clock signal;
(19) is a phase comparator circuit that compares the phase of the first frequency-divided output signal φ and the reset pulse from the reset/7 pulse generation circuit (18), and (20) is a flybar Z.
A phase comparison is made between the phase comparison circuit and the horizontal synchronizing signal to detect the presence or absence of the horizontal synchronizing signal, and depending on the detected output, the R8-FF (R3 type foot flop) in the phase comparison circuit (19) ( 21) is a horizontal synchronizing signal detection circuit that inverts.
前記垂直カウンタ（１５）は１０段のＴ型プリップフロ
ップで構成されており、前記Ｔ型フリップフロップでク
ロック信号を分周し、その分周出力をデコードし出力す
るもので、第１出力信号φ、は２６２．５Ｈ（ただし、
Ｈは１水平周期）以降「Ｈ」レベルとなる信号、第２出
力信号φ、はりセットされてから８Ｈの間「Ｈ，レベル
となる信号、第３出力店号φ、は８Ｈから１７Ｈの間、
ｒ Ｈ、レベルとなる信号である。The vertical counter (15) is composed of 10 stages of T-type flip-flops, which divides the clock signal, decodes and outputs the frequency-divided output, and outputs the first output signal φ. , is 262.5H (however,
The second output signal φ is the signal that becomes “H” level after 1 horizontal period (H is one horizontal period), and the signal that becomes “H” level for 8H after the beam is set, the third output store number φ, is from 8H to 17H. ,
rH, this is the signal that becomes the level.
次に動作を説明する。入力端子（１２）からの複合同期
信号は、同期分離回路（１１）で同期分離され垂直同期
信号及び水平同期信号が得られる。同期分離きれた水平
同期信号は、水平ＡＦＣ回路＜１３）内の位相比較回路
（２２）に印加され水平偏向回路（１４）からのフライ
バックパルスと位相比較される。そして、その位相差に
応じた制御電圧がローパスフィルタ（２３）を介してｖ
ｃｏｃ電圧制御型発振器） （２４）に印加きれ、その
発振周波数を制御する。その為、水平偏向回路（１４）
の出力端には水平同期信号に同期したフライバックパル
スが得られ偏向コイル（図示せず）に供給される。Next, the operation will be explained. The composite synchronization signal from the input terminal (12) is synchronously separated by a synchronous separation circuit (11) to obtain a vertical synchronization signal and a horizontal synchronization signal. The synchronized horizontal synchronization signal is applied to a phase comparator circuit (22) in the horizontal AFC circuit (<13), and its phase is compared with the flyback pulse from the horizontal deflection circuit (14). Then, a control voltage corresponding to the phase difference is passed through a low-pass filter (23) to v
COC voltage controlled oscillator) (24) is applied to control its oscillation frequency. Therefore, horizontal deflection circuit (14)
A flyback pulse synchronized with the horizontal synchronizing signal is obtained at the output end of the deflection coil and supplied to a deflection coil (not shown).
一方、同期分離回路（１１）から発生する垂直同期信号
は、選択回路（１７）を通過し、リセットパルス発生回
路（１８）に印加される。すると、前記垂直同期信号に
同期したリセットパルスが発生し垂直カウンタ（１５）
を−旦リセットする。そして、リセット解除後、垂直カ
ウンタ（１５）は計数を開始する。On the other hand, the vertical synchronization signal generated from the synchronization separation circuit (11) passes through the selection circuit (17) and is applied to the reset pulse generation circuit (18). Then, a reset pulse synchronized with the vertical synchronization signal is generated and the vertical counter (15)
Reset -d. After the reset is released, the vertical counter (15) starts counting.
その後、リセットパルス発生回路（１８）の出力端には
次の垂直同期信号に応じたリセットパルスが発生し、位
相比較回路（１９）内のＤ−ＦＦ（Ｄ型フッツブフロッ
プ）（２５）のＤ端子に印加される６又、垂直カウンタ
（１５）における計数が進み２６２．５Ｈとなると第１
分周出力信号≠１が発生し、前記Ｄ −Ｆ Ｆ（２５）
のＤ端子に印加される。その為、Ｄ−ＦＦ（２５）にお
いて両信号の位相比較が行なわれる。例えば、入力端子
（１２）に印加される垂直同期信号の周期が、２６２．
５Ｈで正規の垂直周期でア；６ ｔｔ （−、Ｉｆ、前
記Ｄ −Ｆ Ｆ （２５）（７）Ｑ出力カ’ Ｈ」レベ
ルとなるので、第３出力信号≠、が第１アンドゲート（
２６）を通過し、８進カウンタ（２７）に印加される。After that, a reset pulse corresponding to the next vertical synchronization signal is generated at the output terminal of the reset pulse generation circuit (18), and the D-FF (D-type foot flop) (25) in the phase comparison circuit (19) is generated. When the count applied to the D terminal and the vertical counter (15) progresses to 262.5H, the first
The frequency divided output signal≠1 is generated, and the D −F F(25)
is applied to the D terminal of Therefore, phase comparison of both signals is performed in the D-FF (25). For example, if the period of the vertical synchronization signal applied to the input terminal (12) is 262.
6 tt (-, If, the above D -F F (25) (7) Q output signal becomes 'H' level in the normal vertical period at 5H, so the third output signal≠ becomes the first AND gate (
26) and is applied to an octal counter (27).
尚、第３出力信号≠、の発生期間を８Ｈから１７Ｈの間
としたが、垂直カウンタ（１５）のリセット後、次のリ
セットまでの間ならばどこでも良い。Although the third output signal≠ is generated between 8H and 17H, it may be any period after the vertical counter (15) is reset until the next reset.
そして、この状態が８垂直期間続くと８進カウンタ（２
７）からｒ Ｈ、レベルの信号が発生し、Ｒ５−ＦＦ（
２１）をセットする。すると、そのＱ出力がｒ Ｈ、レ
ベルとなり、位相が一致している事を示す。When this state continues for 8 vertical periods, the octal counter (2
7) generates a signal of rH level, and R5-FF(
21). Then, the Q output becomes rH level, indicating that the phases match.
逆に、入力端子（１２）に印加きれる垂直同期信号の周
期が２６２．５ Ｈ以外であると、Ｄ−ＦＦ（２５）の
Ｑ出力がｒ Ｈ、レベルとなるので、第３出力信号φ、
は第２アンドゲート（２８）を通過し、４進カウンタ（
２９）に印加される。そして、この状態が４垂直期間続
くと４進カウンタ（２９）からｒ Ｈ、レベルの信号が
発生し、ＲＳ −Ｆ Ｆ（２１）をリセットするので、
そのＱ出力が「Ｌ」レベルとなり位相が不一致であるこ
とが示詐れる。Conversely, if the period of the vertical synchronization signal that can be applied to the input terminal (12) is other than 262.5 H, the Q output of the D-FF (25) will be at rH level, so the third output signal φ,
passes through the second AND gate (28) and enters the quaternary counter (
29). When this state continues for four vertical periods, a signal of rH level is generated from the quaternary counter (29), and RS-FF (21) is reset.
The Q output becomes "L" level, indicating that the phases do not match.
ＲＳ −Ｆ Ｆ（２１）（７）Ｑ出力がｒＬ」レベル’
ｔ？あれば、選択回路（１７）は接点ａ側となり、外部
からの垂直同期信号によって垂直カウンタ（１５）がリ
セ・ントされる。又、ＲＳ −Ｆ Ｆ（２１）のＱ出力
がｒ ＨＪレベルであれば、選択回路（１７）は接点す
側に切換わり、第１出力信号φ、に応じて垂直カウンタ
（１５）は自己リセット動作となる。垂直カウンタ（１
５）のリセット後、８Ｌ期間ｒＨ，レベルとなる第２出
力信号１が出力端子（３０）に発生し、前記信号が垂直
駆動パルスとなる。RS -F F (21) (7) Q output is rL 'level'
T? If so, the selection circuit (17) becomes the contact a side, and the vertical counter (15) is reset by an external vertical synchronization signal. Furthermore, if the Q output of RS-FF (21) is at rHJ level, the selection circuit (17) switches to the contact side, and the vertical counter (15) self-resets in response to the first output signal φ. It becomes an action. Vertical counter (1
After the reset in step 5), a second output signal 1 having a level rH for an 8L period is generated at the output terminal (30), and the signal becomes a vertical drive pulse.
今、選択回路り１７）が接点す側に切換わり、垂直カウ
ンタ（１５）が自己リセット状態で、一定周期の垂直駆
動パルスが出力端子（３０）に発生しているとする。こ
の状態で、チャンネル切換えを行なうと、入力端子（１
２）からの複合同期信号の位相は、チャンネル切換え前
の位相とは異なってくる。It is now assumed that the selection circuit 17) is switched to the contact side, the vertical counter (15) is in a self-resetting state, and vertical drive pulses of a constant period are generated at the output terminal (30). In this state, if you change the channel, the input terminal (1
The phase of the composite synchronization signal from 2) becomes different from the phase before channel switching.
方、水平同期検出回路（２０）は外部からの水平同期信
号とフライバックパルスとの位相比較を行ない、その差
に応じて位相比較回路〈２２）の感度を切換えている０
例えば、位相が一致している場合には１Ｌ」レベルの出
力信号を発生し、位相比較回路（２２）の感度を低下さ
せ、逆に位相が不一致の場合には「Ｈ」レベルの出力信
号を発生し、前記位相比較回路（２２）の感度を上昇さ
せる。そうすることにより、水平同期の安定化を計ると
ともにチャンネル切換時の同期引き込み時間を短縮させ
ている。その為、前述の如く、位相が変動した水平同期
信号が水平同期検出回路（２０）に印加されると、ｒＨ
，レベルの出力信号が発生し、位相比較回路（２２）の
感度を上昇させる。前記ｒＨ，レベルの出力信号は水平
同期信号の位相変動、即ちチャンネル切換えが行なわれ
たことを示す信号と見なすことが出来る。そして、水平
同期信号は垂直同期信号期間に２６２．５個もあるので
、位相変動即ちチャンネル切換えを素早く検知すること
が出来る。チャンネル切換えを示す前記水平同期検出回
路（２０）の「Ｈ」レベルの出力信号は、位相比較回路
（１９）内のＲＳ −Ｆ Ｆ（１９）をリセットするの
で、位相比較回路（１９）は強制的に位相の不一致を示
す「Ｌ」レベルの出力信号を発生し選択回路（１７）を
接点ａ側に切換える。その為、同期分離回路（１１〉か
らの新たな局の垂直同期信号に応じて垂直カウンタ（１
５）がリセットされるようになる。そして、新たな局か
らの垂直同期信号が正常に８回到来すると、選択回路（
１７）は再び接点す側に切換わり、垂直カウンタ（１５
）は自己リセット動作となる。On the other hand, the horizontal synchronization detection circuit (20) compares the phase of the external horizontal synchronization signal and the flyback pulse, and switches the sensitivity of the phase comparison circuit (22) according to the difference.
For example, when the phases match, a 1L level output signal is generated to reduce the sensitivity of the phase comparison circuit (22), and conversely, when the phases do not match, a 1L level output signal is generated. occurs, increasing the sensitivity of the phase comparator circuit (22). By doing so, horizontal synchronization is stabilized and synchronization acquisition time when switching channels is shortened. Therefore, as mentioned above, when a horizontal synchronization signal whose phase has changed is applied to the horizontal synchronization detection circuit (20), rH
, an output signal of a level is generated to increase the sensitivity of the phase comparator circuit (22). The rH level output signal can be regarded as a signal indicating a phase change in the horizontal synchronizing signal, that is, a channel change. Since there are 262.5 horizontal synchronization signals in the vertical synchronization signal period, phase fluctuations, that is, channel switching can be quickly detected. The "H" level output signal of the horizontal synchronization detection circuit (20) indicating channel switching resets the RS-FF (19) in the phase comparison circuit (19), so the phase comparison circuit (19) is forced to It generates an "L" level output signal indicating a phase mismatch, and switches the selection circuit (17) to the contact a side. Therefore, in response to the new station's vertical synchronization signal from the sync separation circuit (11), the vertical counter (1
5) will now be reset. Then, when the vertical synchronization signal from the new station arrives eight times normally, the selection circuit (
17) switches again to the contact side, and the vertical counter (15
) is a self-resetting operation.
従って、第１図の回路に依れば、位相比較回路（２２）
内のカウンタの影響を受けずに、チャンネル切換えに応
じてすぐに、垂直カウンタ（１５）を外部リセット動作
にすることが出来る。Therefore, according to the circuit of FIG. 1, the phase comparator circuit (22)
The vertical counter (15) can be immediately set to an external reset operation in response to channel switching without being affected by the internal counter.
第３図は、第１図の水平同期検出回路（２０）の具体回
路例を示す回路図で、第１入力端子（３１）には負極性
の水平同期信号が、第２入力端子（３２）には負極性の
水平のフライバックパルスが印加され、出力端子（３３
）に検出出力を得る構成となっている。第３図において
、水平同期信号の位相が乱れ、水平同期信号が第１入力
端子（３１）に印加されないと、トランジスタ（３４）
がオンするので、トランジスタ（３５）及び（３６）が
オフする。トランジスタ（３５）がオフすると、電流ミ
ラー回路（３７）を構成するトランジスタ（３８）がオ
フする。すると、コンデンサ（３９）は抵抗（４０）を
介して放電し、点Ａの電圧が基準を源（４１）の基準電
圧以下まで低下すると、フ’／ ハＬ、 −タ（４２）
のｉｌｌ子（３３）にｒ Ｈ、レベルの検出出力が得ら
れる。又、水平同期信号とフライバックパルスの位相が
一致すると、トランジスタ（３４）及び（４３）がオフ
するので、トランジスタ（３５）及び（３６）がオン、
トランジスタ（４４）がオン、トランジスタ（４５）が
オフする。すると、トランジスタ（３５）及び（４４）
のコレクタ・エミツタ路に流れる電流と等しい電流が、
トランジスタ（３８）のコレクタからコンデンサ（３９
）に流れ、点Ａの電圧が上昇する。そして、点Ａの電圧
が基準電源（４１）の基準電圧以上まで上昇すると、フ
ンパレータ（４２）の出力端子（３３）に「Ｌ」レベル
の検出出力が得られる。FIG. 3 is a circuit diagram showing a specific circuit example of the horizontal synchronization detection circuit (20) shown in FIG. A horizontal flyback pulse of negative polarity is applied to the output terminal (33
) is configured to obtain a detection output. In FIG. 3, when the phase of the horizontal synchronization signal is disturbed and the horizontal synchronization signal is not applied to the first input terminal (31), the transistor (34)
is turned on, transistors (35) and (36) are turned off. When the transistor (35) is turned off, the transistor (38) forming the current mirror circuit (37) is turned off. Then, the capacitor (39) is discharged through the resistor (40), and when the voltage at point A drops below the reference voltage of the source (41), F'/haL, -ta (42)
A detection output of rH and level is obtained at the illumination terminal (33). Also, when the horizontal synchronization signal and the flyback pulse match in phase, transistors (34) and (43) are turned off, so transistors (35) and (36) are turned on,
Transistor (44) is turned on and transistor (45) is turned off. Then, transistors (35) and (44)
A current equal to the current flowing in the collector-emitter path of
From the collector of the transistor (38) to the capacitor (39)
), and the voltage at point A increases. Then, when the voltage at point A rises to the reference voltage of the reference power source (41) or higher, an "L" level detection output is obtained at the output terminal (33) of the humpator (42).
尚、第１５！Ｊの実施例においては、水平同期検出回路
（２０）の検出出力に応じてＲＳ −Ｆ Ｆ（２１）を
反転させ、選択回路（１７）を切換えるようにしたが、
前記検出出力に応じて前記選択回路（１７）を直接切換
える様にしても良い。又、水平同期検出回路（２０）の
一方の入力としてフライバックパルスを用いたが、Ｖ
ＣＯ（２４）又は分周回路（１６）の出力信号を用いて
も良い。In addition, the 15th! In the embodiment J, RS-FF (21) is inverted according to the detection output of the horizontal synchronization detection circuit (20) and the selection circuit (17) is switched.
The selection circuit (17) may be directly switched in accordance with the detection output. Also, although a flyback pulse was used as one input of the horizontal synchronization detection circuit (20), V
The output signal of the CO (24) or the frequency dividing circuit (16) may be used.
（））発明の効果
以上述べた如く、本発明に依れば、カウントダウン方式
の垂直駆動パルス発生回路のチャンネル切換時の同期引
き込み時間を安定性を損うことなく大幅に短縮すること
が出来る。特に、本発明に依れば、水平ＡＦＣ回路の制
御を行なう水平同期検出回路を用いてチャンネル切換え
を検出しているので、素子数の増加を招かないという利
点もある。()) Effects of the Invention As described above, according to the present invention, the synchronization pull-in time when switching channels in a countdown type vertical drive pulse generation circuit can be significantly shortened without impairing stability. In particular, according to the present invention, since channel switching is detected using the horizontal synchronization detection circuit that controls the horizontal AFC circuit, there is an advantage that the number of elements does not increase.
第１図は、本発明の一実施例を示す回路図、第２図は従
来の垂直同期回路を示す回路図、及び第３図は第１図の
具体回路例を示す回路図である。
（１５）・・・垂直カウンタ、 （１７）・・・選択回
路、 （１９）・・・位相比較回路、 （２０）・・・
水平同期検出回路、（３０）・・・出力端子。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional vertical synchronization circuit, and FIG. 3 is a circuit diagram showing a specific example of the circuit shown in FIG. (15)... Vertical counter, (17)... Selection circuit, (19)... Phase comparison circuit, (20)...
Horizontal synchronization detection circuit, (30)...output terminal.
Claims (4)
リセット）されるとともに、正規の垂直周期の分周出力
を発生し、自己リセット動作を行ない垂直駆動パルスを
発生する垂直カウンタと、該垂直カウンタから発生する
正規の垂直周期の信号と外部からの垂直同期信号に応じ
た信号との位相比較を行ない、その差に応じて前記垂直
カウンタを自己リセット動作又は外部リセット動作に切
換える位相比較回路と、 を備える垂直駆動パルス発生回路において、外部からの
水平同期信号の到来を検出する検出手段を設け、その検
出出力に応じて前記位相比較回路の出力信号を切換える
様にしたことを特徴とする垂直駆動パルス発生回路。(1) A vertical counter that is reset (externally reset) in response to an external vertical synchronization signal, generates a divided output with a regular vertical period, performs a self-resetting operation, and generates a vertical drive pulse; A phase comparison circuit that compares the phase of a signal with a regular vertical period generated from a counter and a signal according to an external vertical synchronization signal, and switches the vertical counter to a self-resetting operation or an external reset operation according to the difference. , A vertical drive pulse generation circuit comprising: a detection means for detecting the arrival of a horizontal synchronization signal from the outside; and the output signal of the phase comparison circuit is switched according to the detection output of the detection means. Drive pulse generation circuit.
加されたことに応じて位相比較結果を出力することを特
徴とする請求項第１項記載の垂直駆動パルス発生回路。(2) The vertical drive pulse generation circuit according to claim 1, wherein the phase comparison circuit outputs a phase comparison result in response to application of the phase comparison output a predetermined number of times.
ＡＦＣ回路の出力信号との位相比較を行ないその差に応
じて水平同期信号の到来を検出することを特徴とする請
求項第１項記載の垂直駆動パルス発生回路。(3) The detection means compares the phases of an external horizontal synchronizing signal and an output signal of the horizontal AFC circuit, and detects the arrival of the horizontal synchronizing signal according to the difference. The vertical drive pulse generation circuit described above.
リセット）され垂直駆動パルスを発生するとともに、正
規の垂直周期の分周出力信号を自己リセットによって発
生する垂直カウンタと、該垂直カウンタから発生する正
規の垂直周期の信号と外部からの垂直同期信号に応じた
信号との位相比較を行なう位相比較回路と、前記分周出
力信号及び前記垂直同期信号を前記位相比較回路の出力
信号に応じて選択し、前記垂直カウンタのリセット端子
に印加する選択回路と、を備える垂直駆動パルス発生回
路において、外部からの水平同期信号の到来を検出する
検出手段を設け、その検出出力に応じて前記選択回路を
切換える様にしたことを特徴とする垂直駆動パルス発生
回路。(4) A vertical counter that is reset (externally reset) in response to an external vertical synchronization signal and generates a vertical drive pulse, and also generates a divided output signal of a regular vertical period by self-resetting, and the vertical counter generates a divided output signal of a regular vertical period. a phase comparison circuit that performs a phase comparison between a normal vertical period signal and a signal corresponding to an external vertical synchronization signal; and a selection circuit for applying a signal to a reset terminal of the vertical counter, a detection means for detecting the arrival of an external horizontal synchronization signal is provided, and a detection means is provided for detecting the arrival of a horizontal synchronization signal from an external source, and the selection circuit applies the signal to the reset terminal of the vertical counter according to the detection output of the detection means. 1. A vertical drive pulse generation circuit characterized in that the circuit switches between.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26311688A JPH02109469A (en) | 1988-10-19 | 1988-10-19 | Vertical drive pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26311688A JPH02109469A (en) | 1988-10-19 | 1988-10-19 | Vertical drive pulse generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109469A true JPH02109469A (en) | 1990-04-23 |
Family
ID=17385050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26311688A Pending JPH02109469A (en) | 1988-10-19 | 1988-10-19 | Vertical drive pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02109469A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04243379A (en) * | 1991-01-17 | 1992-08-31 | Matsushita Electric Ind Co Ltd | Pll circuit |
| US6195130B1 (en) | 1997-08-22 | 2001-02-27 | Nec Corporation | Vertical timing signal generating circuit |
| US6392641B1 (en) | 1996-08-13 | 2002-05-21 | Fujitsu Limited | PLL circuit for digital display apparatus |
-
1988
- 1988-10-19 JP JP26311688A patent/JPH02109469A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04243379A (en) * | 1991-01-17 | 1992-08-31 | Matsushita Electric Ind Co Ltd | Pll circuit |
| US6392641B1 (en) | 1996-08-13 | 2002-05-21 | Fujitsu Limited | PLL circuit for digital display apparatus |
| US6195130B1 (en) | 1997-08-22 | 2001-02-27 | Nec Corporation | Vertical timing signal generating circuit |
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