JPH1164465A - Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 - Google Patents
Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路Info
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- JPH1164465A JPH1164465A JP9235354A JP23535497A JPH1164465A JP H1164465 A JPH1164465 A JP H1164465A JP 9235354 A JP9235354 A JP 9235354A JP 23535497 A JP23535497 A JP 23535497A JP H1164465 A JPH1164465 A JP H1164465A
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- fpga
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- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract
(57)【要約】
【課題】ＦＰＧＡ／ＰＬＤ外部とのインタフェース障害
を検出可能とする診断回路の提供。 【解決手段】診断回路内部を制御するコントローラ部、
ＦＰＧＡ／ＰＬＤ外部のインタフェース部分信号を送出
するシグナルジェネレータ部、診断判定を行う障害判定
部、プログラム構成回路（プログラムユーザにより構築
された回路）との接続を断つゲート制御部、障害通知を
行うオンチップ障害通知ＬＥＤ、ＦＰＧＡ／ＰＬＤの外
部配線情報およびピンアサイン情報を格納するテストパ
ターン生成部とから成り、この診断回路はデバイス製造
段階においてデバイスに予め埋め込んでおく。
を検出可能とする診断回路の提供。 【解決手段】診断回路内部を制御するコントローラ部、
ＦＰＧＡ／ＰＬＤ外部のインタフェース部分信号を送出
するシグナルジェネレータ部、診断判定を行う障害判定
部、プログラム構成回路（プログラムユーザにより構築
された回路）との接続を断つゲート制御部、障害通知を
行うオンチップ障害通知ＬＥＤ、ＦＰＧＡ／ＰＬＤの外
部配線情報およびピンアサイン情報を格納するテストパ
ターン生成部とから成り、この診断回路はデバイス製造
段階においてデバイスに予め埋め込んでおく。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＰＧＡ／ＰＬＤ
の試験回路に関し、特にＦＰＧＡ／ＰＬＤを構成品の一
部として持つ装置に適用して好適な試験回路に関する。
の試験回路に関し、特にＦＰＧＡ／ＰＬＤを構成品の一
部として持つ装置に適用して好適な試験回路に関する。
【０００２】
【従来の技術】ＦＰＧＡ（field programmable gate
arrays）／ＰＬＤ（programmable logic devices）
の診断回路の従来方式としては、以下のものが知られて
いる。
arrays）／ＰＬＤ（programmable logic devices）
の診断回路の従来方式としては、以下のものが知られて
いる。
【０００３】（１）ＦＰＧＡ／ＰＬＤ内部に構成したプ
ログラム構成回路（プログラムユーザが構築した回路）
を診断するために多種多様なテストパターンをデータと
して内部に持たせておき、機能的正常性の確認をとる方
式。
ログラム構成回路（プログラムユーザが構築した回路）
を診断するために多種多様なテストパターンをデータと
して内部に持たせておき、機能的正常性の確認をとる方
式。
【０００４】（２）ＦＰＧＡ／ＰＬＤ内部配線に対する
障害（例えば製造時に発生する内部セル間を結ぶ配線の
短絡および配線ブリッジ）の有無をチェックする方式。
障害（例えば製造時に発生する内部セル間を結ぶ配線の
短絡および配線ブリッジ）の有無をチェックする方式。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の診断方式では、ＦＰＧＡ／ＰＬＤ外部とのインタフ
ェース部分に対しての診断までは行わない。このため、
ＦＰＧＡ／ＰＬＤ外部インタフェース部分に対して発生
する不良、例えばＦＰＧＡ／ＰＬＤを基板上に実装した
際に発生する半田ブリッジや基板製造時のパターンブリ
ッジの有無をチェックできないという問題点を有してい
る。
来の診断方式では、ＦＰＧＡ／ＰＬＤ外部とのインタフ
ェース部分に対しての診断までは行わない。このため、
ＦＰＧＡ／ＰＬＤ外部インタフェース部分に対して発生
する不良、例えばＦＰＧＡ／ＰＬＤを基板上に実装した
際に発生する半田ブリッジや基板製造時のパターンブリ
ッジの有無をチェックできないという問題点を有してい
る。
【０００６】また上記（１）、（２）の診断方式におい
ては、各々の障害箇所の検出と同時に障害通知を外部へ
送出する形式をとっている。そして、このような状況障
害通知となる信号路に、外部物理的障害（半田ブリッ
ジ、パターンブリッジ）が発生した場合には、障害の誤
報を引き起こす可能性がある。
ては、各々の障害箇所の検出と同時に障害通知を外部へ
送出する形式をとっている。そして、このような状況障
害通知となる信号路に、外部物理的障害（半田ブリッ
ジ、パターンブリッジ）が発生した場合には、障害の誤
報を引き起こす可能性がある。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＦＰＧＡ／ＰＬ
Ｄ外部とのインタフェース障害を検出可能とする診断回
路を提供することにある。
てなされたものであって、その目的は、ＦＰＧＡ／ＰＬ
Ｄ外部とのインタフェース障害を検出可能とする診断回
路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の診断回路は、ＦＰＧＡ／ＰＬＤにおけるデ
バイス外部の、組み立て時の半田ブリッジや基板作成時
のパターンブリッジなどの物理的障害を要因とした信号
まわり込みをチェック手段を備えたことを特徴とする。
め、本発明の診断回路は、ＦＰＧＡ／ＰＬＤにおけるデ
バイス外部の、組み立て時の半田ブリッジや基板作成時
のパターンブリッジなどの物理的障害を要因とした信号
まわり込みをチェック手段を備えたことを特徴とする。
【０００９】本発明において、好ましくは、ＦＰＧＡ／
ＰＬＤのデバイス製造時に該デバイスに埋め込まれ、プ
ログラム構成回路を作成した時に得られるピンアサイン
情報と、ＦＰＧＡ／ＰＬＤに対する外部配線情報を格納
しているテストパターン生成手段に収容されるデータを
基に、前記障害のチェックを行う、ことを特徴とする。
また、本発明においては、障害通知用としてオンチップ
障害通知手段を含む。
ＰＬＤのデバイス製造時に該デバイスに埋め込まれ、プ
ログラム構成回路を作成した時に得られるピンアサイン
情報と、ＦＰＧＡ／ＰＬＤに対する外部配線情報を格納
しているテストパターン生成手段に収容されるデータを
基に、前記障害のチェックを行う、ことを特徴とする。
また、本発明においては、障害通知用としてオンチップ
障害通知手段を含む。
【００１０】本発明のＦＰＧＡ／ＰＬＤの診断回路は、
好ましくは、診断回路内部を制御する制御手段と、ＦＰ
ＧＡ／ＰＬＤ外部のインタフェース部に対して試験信号
を送出するシグナル発生手段と、診断判定を行う障害判
定手段と、診断試験時に、プログラムユーザにより構築
された回路であるプログラム構成回路を試験信号から断
するように制御するゲート制御手段と、障害の有無を外
部に表示するオンチップ障害通知手段と、ＦＰＧＡ／Ｐ
ＬＤの外部配線情報およびピンアサイン情報を格納する
テストパターン生成手段と、を備え、前記シグナル発生
手段から送出された試験信号を外部に出力する前に折り
返して前記障害判定手段に入力し、前記障害判定手段は
到達した試験信号から前記ＦＰＧＡ／ＰＬＤ外部インタ
フェース部分に物理故障があるか否かを判定する、こと
を特徴とする。
好ましくは、診断回路内部を制御する制御手段と、ＦＰ
ＧＡ／ＰＬＤ外部のインタフェース部に対して試験信号
を送出するシグナル発生手段と、診断判定を行う障害判
定手段と、診断試験時に、プログラムユーザにより構築
された回路であるプログラム構成回路を試験信号から断
するように制御するゲート制御手段と、障害の有無を外
部に表示するオンチップ障害通知手段と、ＦＰＧＡ／Ｐ
ＬＤの外部配線情報およびピンアサイン情報を格納する
テストパターン生成手段と、を備え、前記シグナル発生
手段から送出された試験信号を外部に出力する前に折り
返して前記障害判定手段に入力し、前記障害判定手段は
到達した試験信号から前記ＦＰＧＡ／ＰＬＤ外部インタ
フェース部分に物理故障があるか否かを判定する、こと
を特徴とする。
【００１１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の診断回路は、その好ましい実施の
形態において、診断回路内部を制御するコントローラ部
（図１の５）、ＦＰＧＡ／ＰＬＤ外部のインタフェース
部分信号を送出するシグナルジェネレータ部（図１の
３）、診断判定を行う障害判定部（図１の４）、プログ
ラム構成回路（プログラムユーザにより構築された回
路）との接続の断を制御するゲート制御部（図１の
６）、障害通知を行うオンチップ障害通知手段（図１の
７）、ＦＰＧＡ／ＰＬＤの外部配線情報およびピンアサ
イン情報を格納するテストパターン生成部（図１の
１）、から構成される。かかる構成の診断回路は、デバ
イス製造段階において、ＦＰＧＡ／ＰＬＤ内に埋め込ん
でおく。またテストパターン生成部（図１の１）は好ま
しくは読みだし専用のメモリで構成される。
に説明する。本発明の診断回路は、その好ましい実施の
形態において、診断回路内部を制御するコントローラ部
（図１の５）、ＦＰＧＡ／ＰＬＤ外部のインタフェース
部分信号を送出するシグナルジェネレータ部（図１の
３）、診断判定を行う障害判定部（図１の４）、プログ
ラム構成回路（プログラムユーザにより構築された回
路）との接続の断を制御するゲート制御部（図１の
６）、障害通知を行うオンチップ障害通知手段（図１の
７）、ＦＰＧＡ／ＰＬＤの外部配線情報およびピンアサ
イン情報を格納するテストパターン生成部（図１の
１）、から構成される。かかる構成の診断回路は、デバ
イス製造段階において、ＦＰＧＡ／ＰＬＤ内に埋め込ん
でおく。またテストパターン生成部（図１の１）は好ま
しくは読みだし専用のメモリで構成される。
【００１２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例のＦＰＧ
Ａの構成を示す図である。図１を参照すると、本実施例
は、テストパタン保持部１、プログラム構成回路（プロ
グラムユーザが構築した回路）２、シグナルジェネレー
タ部３、障害判定部４、コントローラ部５、ゲート制御
部６、及び、オンチップ障害通知用ＬＥＤ（Light Emit
ting Diode）７を備えて構成されている。図１におい
て、波線で囲んだ回路ブロックが、本発明に係る診断回
路の構成に対応している。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例のＦＰＧ
Ａの構成を示す図である。図１を参照すると、本実施例
は、テストパタン保持部１、プログラム構成回路（プロ
グラムユーザが構築した回路）２、シグナルジェネレー
タ部３、障害判定部４、コントローラ部５、ゲート制御
部６、及び、オンチップ障害通知用ＬＥＤ（Light Emit
ting Diode）７を備えて構成されている。図１におい
て、波線で囲んだ回路ブロックが、本発明に係る診断回
路の構成に対応している。
【００１３】コントローラ部５は、ゲート制御部６、シ
グナルジェネレータ部３、オンチップ障害通知ＬＥＤ７
を制御する。シグナルジェネレータ部３はＦＰＧＡ／Ｐ
ＬＤ外部につながるインタフェース部分（入出力端子；
ＦＰＧＡ外部端子）に対して、試験信号を生成し、送出
する。
グナルジェネレータ部３、オンチップ障害通知ＬＥＤ７
を制御する。シグナルジェネレータ部３はＦＰＧＡ／Ｐ
ＬＤ外部につながるインタフェース部分（入出力端子；
ＦＰＧＡ外部端子）に対して、試験信号を生成し、送出
する。
【００１４】ゲート制御部６は、プログラム構成回路２
との接続を制御する。障害判定部４は、障害、すなわち
信号のまわり込みがないかどうかチェックする。オンチ
ップ障害通知ＬＥＤ７は、信号のまわり込みによる障害
の発生有無を通知するＬＥＤである。
との接続を制御する。障害判定部４は、障害、すなわち
信号のまわり込みがないかどうかチェックする。オンチ
ップ障害通知ＬＥＤ７は、信号のまわり込みによる障害
の発生有無を通知するＬＥＤである。
【００１５】テストパターン保持部１は、外部配線情報
およびＦＰＧＡ／ＰＬＤのピンアサイン情報を格納す
る。
およびＦＰＧＡ／ＰＬＤのピンアサイン情報を格納す
る。
【００１６】次に、本発明の一実施例の動作について説
明する。
明する。
【００１７】１．電源投入開始を契機として、テストパ
ターン保持部１より、プログラム構成回路２で使用する
ピンアサイン情報、およびＦＰＧＡ／ＰＬＤの外部配線
情報が、チェック部であるシグナルジェネレータ部３及
び障害判定部４に対して転送される。
ターン保持部１より、プログラム構成回路２で使用する
ピンアサイン情報、およびＦＰＧＡ／ＰＬＤの外部配線
情報が、チェック部であるシグナルジェネレータ部３及
び障害判定部４に対して転送される。
【００１８】２．コントローラ部５からの指示により、
ＦＰＧＡ／ＰＬＤ内部に形成されたプログラム構成回路
２に対して、ゲート制御部６によって試験用信号の侵入
を防ぐためのゲート制御が行われる。
ＦＰＧＡ／ＰＬＤ内部に形成されたプログラム構成回路
２に対して、ゲート制御部６によって試験用信号の侵入
を防ぐためのゲート制御が行われる。
【００１９】３．シグナルジェネレータ部３より試験対
象となる配線に対し、試験用信号が送出される。送出信
号は、ＦＰＧＡ／ＰＬＤ外部に送出される前に、障害判
定部に折り返されて通知される。
象となる配線に対し、試験用信号が送出される。送出信
号は、ＦＰＧＡ／ＰＬＤ外部に送出される前に、障害判
定部に折り返されて通知される。
【００２０】４．障害判定部４では、到達した試験用試
験と、上記１．で転送されたデータを基に、合否判定が
行われ、その結果がコントローラ部５へ通知される。
験と、上記１．で転送されたデータを基に、合否判定が
行われ、その結果がコントローラ部５へ通知される。
【００２１】５．診断がＮＧ（不良）であった場合に
は、コントローラ部５よりオンチップ障害通知ＬＥＤを
点灯（障害有）させる制御が行われる。
は、コントローラ部５よりオンチップ障害通知ＬＥＤを
点灯（障害有）させる制御が行われる。
【００２２】図１に示す各パス（ルート）〜につい
て、以下に説明しておく。はテストパタン保持部１か
らピンアサイン情報、外部配線情報を転送する信号線ル
ート、はコントローラ部５からシグナルジェネレータ
部３に対する制御を行う信号線ルート、はゲート制御
部６からプログラム構成回路２に対する試験信号の侵入
を防ぐ信号線ルート、は障害判定部４から障害判定の
結果をコントローラ部４に通知する信号線ルート、は
コントローラ部５から障害通知を監視媒体に通知するル
ート、はシグナルジェネレータ部３から試験用信号を
ＦＰＧＡ／ＰＬＤ外部へ送出するルート、は送出した
試験用信号を折り返すルート、外部物理的障害による信
号を入力するルート、外部配線をマルチに組んだときの
信号入力ルートである。
て、以下に説明しておく。はテストパタン保持部１か
らピンアサイン情報、外部配線情報を転送する信号線ル
ート、はコントローラ部５からシグナルジェネレータ
部３に対する制御を行う信号線ルート、はゲート制御
部６からプログラム構成回路２に対する試験信号の侵入
を防ぐ信号線ルート、は障害判定部４から障害判定の
結果をコントローラ部４に通知する信号線ルート、は
コントローラ部５から障害通知を監視媒体に通知するル
ート、はシグナルジェネレータ部３から試験用信号を
ＦＰＧＡ／ＰＬＤ外部へ送出するルート、は送出した
試験用信号を折り返すルート、外部物理的障害による信
号を入力するルート、外部配線をマルチに組んだときの
信号入力ルートである。
【００２３】なお、本発明においては、上記従来の診断
方式（１）、（２）と併用してもよく、この場合、障害
通知となる信号路に、外部物理的障害（半田ブリッジ、
パターンブリッジ）が発生した場合には、本発明はこれ
を検出できるため、従来方式で問題とされた障害の誤報
を回避するものであり、従来の診断方式を改善するもの
としても有効である。
方式（１）、（２）と併用してもよく、この場合、障害
通知となる信号路に、外部物理的障害（半田ブリッジ、
パターンブリッジ）が発生した場合には、本発明はこれ
を検出できるため、従来方式で問題とされた障害の誤報
を回避するものであり、従来の診断方式を改善するもの
としても有効である。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
ＦＰＧＡ／ＰＬＤ外部とのインタフェース部分に対して
の障害を容易且つ早急に検出することができ、またＦＰ
ＧＡ／ＰＬＤを組み込んだパッケージ全体として試験し
た場合にも、障害発生箇所を特定することを容易化し、
装置の信頼性を向上する、という効果を奏する。
ＦＰＧＡ／ＰＬＤ外部とのインタフェース部分に対して
の障害を容易且つ早急に検出することができ、またＦＰ
ＧＡ／ＰＬＤを組み込んだパッケージ全体として試験し
た場合にも、障害発生箇所を特定することを容易化し、
装置の信頼性を向上する、という効果を奏する。
【図１】本発明を一実施例の構成を示すブロック図であ
る。
る。
１ テストパターン保持部 ２ プログラム構成回路 ３ シグナルジェネレータ部 ４ 障害判定部 ５ コントローラ部 ６ ゲート制御部 ７ オンチップ障害通知ＬＥＤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/00
Claims (5)
- 【請求項１】ＦＰＧＡ／ＰＬＤにおけるデバイス外部
の、組み立て時の半田ブリッジや基板作成時のパターン
ブリッジなどの物理的障害を要因とした信号まわり込み
をチェック手段を備えたことを特徴とする診断回路。 - 【請求項２】ＦＰＧＡ／ＰＬＤのデバイス製造時に該デ
バイスに埋め込まれ、プログラム構成回路を作成した時
に得られるピンアサイン情報と、ＦＰＧＡ／ＰＬＤに対
する外部配線情報を格納しているテストパターン生成手
段に収容されるデータを基に、前記障害のチェックを行
う、ことを特徴とする請求項１記載の診断回路。 - 【請求項３】障害通知用としてオンチップ障害通知手段
を含むことを特徴とする請求項１又は２記載の診断回
路。 - 【請求項４】ＦＰＧＡ／ＰＬＤの診断回路においてＦＰ
ＧＡ／ＰＬＤ外部のインタフェース部に対して試験信号
を送出するシグナル発生手段と、 診断判定を行う障害判定手段と、 診断試験時に、プログラムユーザにより構築された回路
であるプログラム構成回路を試験信号から断するように
制御するゲート制御手段と、 障害の有無を外部に表示するオンチップ障害通知手段、 ＦＰＧＡ／ＰＬＤの外部配線情報およびピンアサイン情
報を格納するテストパターン生成手段と、 診断回路内部を制御する制御手段と、 を備え、前記シグナル発生手段から送出された試験信号
を外部に出力する前に折り返して前記障害判定手段に入
力し、前記障害判定手段は到達した試験信号から前記Ｆ
ＰＧＡ／ＰＬＤ外部インタフェース部分に物理故障があ
るか否かを判定する、ことを特徴とするＦＰＧＡ／ＰＬ
Ｄの診断回路。 - 【請求項５】前記請求項４記載のＦＰＧＡ／ＰＬＤの診
断回路が、デバイス製造段階で予めＦＰＧＡ／ＰＬＤに
埋め込まれていることを特徴とするＦＰＧＡ／ＰＬＤの
診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23535497A JP3237584B2 (ja) | 1997-08-15 | 1997-08-15 | Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23535497A JP3237584B2 (ja) | 1997-08-15 | 1997-08-15 | Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1164465A true JPH1164465A (ja) | 1999-03-05 |
| JP3237584B2 JP3237584B2 (ja) | 2001-12-10 |
Family
ID=16984856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23535497A Expired - Fee Related JP3237584B2 (ja) | 1997-08-15 | 1997-08-15 | Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237584B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
| JP2001337138A (ja) * | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路用テスト回路装置およびこれを用いた半導体集積回路 |
| JP2005062353A (ja) * | 2003-08-08 | 2005-03-10 | Seiko Epson Corp | 電気光学パネル、電気光学装置及び電子機器 |
| US7215132B2 (en) | 2005-06-30 | 2007-05-08 | Fujitsu Limited | Integrated circuit and circuit board |
| US7511507B2 (en) | 2005-07-15 | 2009-03-31 | Fujitsu Limited | Integrated circuit and circuit board |
| JP2012208108A (ja) * | 2011-03-11 | 2012-10-25 | Denso Corp | 半導体集積回路 |
| CN103472387A (zh) * | 2013-09-04 | 2013-12-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试***及测试方法 |
-
1997
- 1997-08-15 JP JP23535497A patent/JP3237584B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
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| CN103472387A (zh) * | 2013-09-04 | 2013-12-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试***及测试方法 |
| CN103472387B (zh) * | 2013-09-04 | 2015-11-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试***及测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3237584B2 (ja) | 2001-12-10 |
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