JPS608964A - インタフエ−ス検査装置 - Google Patents
インタフエ−ス検査装置Info
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- JPS608964A JPS608964A JP59051301A JP5130184A JPS608964A JP S608964 A JPS608964 A JP S608964A JP 59051301 A JP59051301 A JP 59051301A JP 5130184 A JP5130184 A JP 5130184A JP S608964 A JPS608964 A JP S608964A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
- G06F11/1625—Error detection by comparing the output signals of redundant hardware in communications, e.g. transmission, interfaces
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Sorption Type Refrigeration Machines (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Analysing Materials By The Use Of Radiation (AREA)
- Automatic Analysis And Handling Materials Therefor (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はコンピュータ・システム、更に詳細に説明すれ
ば、前記コンピュータ・システムにおいて回路モジュー
ルの間を結ぶ多数のインタフェース線での異常回線状態
の存在を検出するエラー検出装置に係る。
ば、前記コンピュータ・システムにおいて回路モジュー
ルの間を結ぶ多数のインタフェース線での異常回線状態
の存在を検出するエラー検出装置に係る。
［従来技術］
回路モジュールは多数のインタフェース線によって互い
に接続されている。これらのインタフェース線の一部分
は制御線として用いられ、ある１つのモジュールから他
のモジュールへのデータ転送を制御する。制御線の一部
分は、データ・モード及び非データ・モードのときに使
用できるが、制御線の他の部分はデータ・モードのとき
だけ使用できる。若し、これらの制御線からの少なくと
も１つの線の中で異常回線状態が生じるなら、これらの
制御線の少なくとも１つの線は、もはや意図された機能
を実行しないであろう。
に接続されている。これらのインタフェース線の一部分
は制御線として用いられ、ある１つのモジュールから他
のモジュールへのデータ転送を制御する。制御線の一部
分は、データ・モード及び非データ・モードのときに使
用できるが、制御線の他の部分はデータ・モードのとき
だけ使用できる。若し、これらの制御線からの少なくと
も１つの線の中で異常回線状態が生じるなら、これらの
制御線の少なくとも１つの線は、もはや意図された機能
を実行しないであろう。
異常回線状態は、受信モジュールが意図された伝送信号
の存在の感知に失敗することと定義され、少なくとも１
本のインタフェース線に存在する断線または短絡状態に
よって生じることがある。
の存在の感知に失敗することと定義され、少なくとも１
本のインタフェース線に存在する断線または短絡状態に
よって生じることがある。
これらの制御線における異常回線状態の存在を検出する
ために、しばしば、制御線の各々に対応する冗長な２重
通信線が利用されていた。例えば、若し２重通信線が制
御線に関連していたなら、前記制御線を介して１つのモ
ジュールから別のモジュールへ伝送された信号はまた、
前記２重通信線を介しても伝送される。制御線と２重通
信線は、排他的ＯＲゲートの入力端子にそれぞれ接続さ
れており、排他的ＯＲゲートの各入力端子に前記信号が
存在すると、このゲートからはＯ出力信号が生成される
であろう。このように、制御線と２重通信線は相互に関
連する。しかしながら、若し異常回線状態が制御線の動
作に悪影響を及ぼしたならば、該制御線に対応する排他
的ＯＲゲートの入力端子に信号が生じないであろう。従
って、排他的ＯＲゲートは高い（２進数１の）出力信号
を生成するであろう。排他的ＯＲゲートから生成された
高い出力信号が存在することは、異常回線状態が制御線
または２重通信線のどちらかに悪い影響を及ぼしたこと
を意味する。しかしながら、１つの回路モジュールと別
の回路モジュールを結ぶ各インタフェース線ごとに冗長
な２重通信線を設けることは、費用に見合う効果が得ら
れず、技術的見地からも必ずしも実現可能性があるとは
いえない。
ために、しばしば、制御線の各々に対応する冗長な２重
通信線が利用されていた。例えば、若し２重通信線が制
御線に関連していたなら、前記制御線を介して１つのモ
ジュールから別のモジュールへ伝送された信号はまた、
前記２重通信線を介しても伝送される。制御線と２重通
信線は、排他的ＯＲゲートの入力端子にそれぞれ接続さ
れており、排他的ＯＲゲートの各入力端子に前記信号が
存在すると、このゲートからはＯ出力信号が生成される
であろう。このように、制御線と２重通信線は相互に関
連する。しかしながら、若し異常回線状態が制御線の動
作に悪影響を及ぼしたならば、該制御線に対応する排他
的ＯＲゲートの入力端子に信号が生じないであろう。従
って、排他的ＯＲゲートは高い（２進数１の）出力信号
を生成するであろう。排他的ＯＲゲートから生成された
高い出力信号が存在することは、異常回線状態が制御線
または２重通信線のどちらかに悪い影響を及ぼしたこと
を意味する。しかしながら、１つの回路モジュールと別
の回路モジュールを結ぶ各インタフェース線ごとに冗長
な２重通信線を設けることは、費用に見合う効果が得ら
れず、技術的見地からも必ずしも実現可能性があるとは
いえない。
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ Ｖｏｌ、１２、Ｎ０１４、Ｓｅｐｔ
ｅｍｂｅｒ １９６９、ｐ、６１５のような従来技術は
、回線中の異常状態の存在を検出する１つの方法を開示
している。この場合、入力信号としての信号が回路に導
入され、出力信号が現われると、ＡＮＤゲートのような
比較回路が、入力信号と出力信号を比較する。若し、比
較回路で入力信号に対応する正しい出力信号が受取られ
ていなければ、比較回路からエラー信号が現われる。
Ｂｕｌｌｅｔｉｎ Ｖｏｌ、１２、Ｎ０１４、Ｓｅｐｔ
ｅｍｂｅｒ １９６９、ｐ、６１５のような従来技術は
、回線中の異常状態の存在を検出する１つの方法を開示
している。この場合、入力信号としての信号が回路に導
入され、出力信号が現われると、ＡＮＤゲートのような
比較回路が、入力信号と出力信号を比較する。若し、比
較回路で入力信号に対応する正しい出力信号が受取られ
ていなければ、比較回路からエラー信号が現われる。
３−
しかしながら、この従来技術では、多数のインタフェー
ス線によって２つ以上の回路モジュールが互いに接続さ
れている場合に出くわす問題、即ち、多数のインタフェ
ース線で異常回線状態が存在する可能性と、前記インタ
フェース線の異常回線状態の存在を検出するインタフェ
ース線ごとの冗長な２重通信線を設けることの不可能性
を認識していない。また、従来技術は、下記の刊行物：
ＩＢＭ Ｔｅｃｈｒ＋ｊ、ｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌｅｔｉｎｓ。
ス線によって２つ以上の回路モジュールが互いに接続さ
れている場合に出くわす問題、即ち、多数のインタフェ
ース線で異常回線状態が存在する可能性と、前記インタ
フェース線の異常回線状態の存在を検出するインタフェ
ース線ごとの冗長な２重通信線を設けることの不可能性
を認識していない。また、従来技術は、下記の刊行物：
ＩＢＭ Ｔｅｃｈｒ＋ｊ、ｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌｅｔｉｎｓ。
（１） Ｖｏｌ、１８．Ｎｏ、３．Ａｕｇｕｓｔ １９
７５ 、 ｐ９２８ ；（２） Ｖｏｌ、１１．Ｎｏ、
２．Ｊｕｌｙ １９６８ 、ｐｉ ９７ ；（３） Ｖ
ｏｌ、２４．Ｎｏ、ＬＡ、Ｊｕｎｅ １９８１ 、 ｐ
２４ ；（４） Ｖｏｌ、２１．Ｎｏ、１１．Ａｐｒｉ
ｌ １９７９ 、 ｐ４５７２ ；（５） Ｖｏｌ、７
．Ｎｏ、１０．Ｍａｒｃｈ １９６５ 、 ｐ９０５に
も含まれるが、その各々は、同様に前記問題を認識して
いない。
７５ 、 ｐ９２８ ；（２） Ｖｏｌ、１１．Ｎｏ、
２．Ｊｕｌｙ １９６８ 、ｐｉ ９７ ；（３） Ｖ
ｏｌ、２４．Ｎｏ、ＬＡ、Ｊｕｎｅ １９８１ 、 ｐ
２４ ；（４） Ｖｏｌ、２１．Ｎｏ、１１．Ａｐｒｉ
ｌ １９７９ 、 ｐ４５７２ ；（５） Ｖｏｌ、７
．Ｎｏ、１０．Ｍａｒｃｈ １９６５ 、 ｐ９０５に
も含まれるが、その各々は、同様に前記問題を認識して
いない。
［発明が解決しようとする問題点］
本発明の主たる目的は、回路モジュールを相互接続する
少なくとも１本のインタフェース線の範囲内での異常回
線状態の存在の有無を、前記イン４− タフエース線に関連した冗長な、前記異常回線状態の存
在を検出する２重通信線を利用せずに、決定する装置を
提供することである。
少なくとも１本のインタフェース線の範囲内での異常回
線状態の存在の有無を、前記イン４− タフエース線に関連した冗長な、前記異常回線状態の存
在を検出する２重通信線を利用せずに、決定する装置を
提供することである。
本発明の他の目的は、回路モジュールを相互接続する少
なくとも１本のインタフェース線の範囲内での異常回線
状態の存在の有無を、前記インタフェース線を制御線と
して用いる場合に、決定する前記装置を提供することで
ある。
なくとも１本のインタフェース線の範囲内での異常回線
状態の存在の有無を、前記インタフェース線を制御線と
して用いる場合に、決定する前記装置を提供することで
ある。
更に本発明の目的は、回路モジュールを相互接続する少
なくとも１本のインタフェース線の範囲内での異常回線
状態の存在の有無を、前記制御線を非データ・モード及
びデータ・モードで用いる場合に、決定する前記装置を
提供することである。
なくとも１本のインタフェース線の範囲内での異常回線
状態の存在の有無を、前記制御線を非データ・モード及
びデータ・モードで用いる場合に、決定する前記装置を
提供することである。
［問題点を解決するための手段］
本発明のこれらの目的を達成するため、１群のインタフ
ェース線の各線は制御線であり、非データ・モード及び
データ・モードで動作するときに用いられる。非データ
・モードのみのときにも利用可能である。第１の線群の
インタフェース線への入力は、第１の排他的ＯＲゲート
の対応する入力に接続される。また、第１の線群のイン
タフェース線からの出力は、第２の排他的ＯＲゲートの
入力に接続される。２つの排他的ＯＲゲートからの出力
は、比較回路に接続される。比較回路は別の排他的ＯＲ
ゲートであることもある。比較回路から生成された出力
信号は、異常回線状態（例えば、切断状態）が第１の線
群のインタフェース線の少なくとも１本に存在すること
を表わす。比較回路からの出力信号は、第１の線群のイ
ンタフェース線の群全体の１本の復帰線を表わす。１本
の復帰線は第１の線群のインタフェース線の群全体に用
いられるので、若し出力信号が比較回路から生成される
ならば、第１の線群のインタフェース線の群の少なくと
も１本の線の範囲内に異常回線状態が存在する。
ェース線の各線は制御線であり、非データ・モード及び
データ・モードで動作するときに用いられる。非データ
・モードのみのときにも利用可能である。第１の線群の
インタフェース線への入力は、第１の排他的ＯＲゲート
の対応する入力に接続される。また、第１の線群のイン
タフェース線からの出力は、第２の排他的ＯＲゲートの
入力に接続される。２つの排他的ＯＲゲートからの出力
は、比較回路に接続される。比較回路は別の排他的ＯＲ
ゲートであることもある。比較回路から生成された出力
信号は、異常回線状態（例えば、切断状態）が第１の線
群のインタフェース線の少なくとも１本に存在すること
を表わす。比較回路からの出力信号は、第１の線群のイ
ンタフェース線の群全体の１本の復帰線を表わす。１本
の復帰線は第１の線群のインタフェース線の群全体に用
いられるので、若し出力信号が比較回路から生成される
ならば、第１の線群のインタフェース線の群の少なくと
も１本の線の範囲内に異常回線状態が存在する。
第１の線群のインタフェース線の群の１本の線に、イン
バータを介して第２の線群が接続される。
バータを介して第２の線群が接続される。
第２の線群からの出力は、別のインバータと１対のＡＮ
Ｄゲートを介して第２の排他的ＯＲゲー１〜の入力に接
続される。第２の線群の各線はデータ・モードでだけ用
いられる。その結果、第２の線群は非データ・モードで
は利用されないので、第２の線群の各線は、第２の線群
の範囲内での異常回線状態の存在を検出するためにまと
められ、第１の線群のインタフェース線の群の１本の線
に接続される。若し、第２の線群の少なくとも１本の線
に回線状態の異常が存在しないなら、即ち、若しこれら
の線の少なくとも１本の線に切断状態が存在しないなら
ば、前記第２の線群の各線に、２進Ｏまたは２進１が現
われる。その結果、検査の実行を手助けする追加の冗長
な２重通信線をインタフェース線ごとに必要とせずに、
第２の線群の線のすべてが、群として、一括して検査さ
れる。
Ｄゲートを介して第２の排他的ＯＲゲー１〜の入力に接
続される。第２の線群の各線はデータ・モードでだけ用
いられる。その結果、第２の線群は非データ・モードで
は利用されないので、第２の線群の各線は、第２の線群
の範囲内での異常回線状態の存在を検出するためにまと
められ、第１の線群のインタフェース線の群の１本の線
に接続される。若し、第２の線群の少なくとも１本の線
に回線状態の異常が存在しないなら、即ち、若しこれら
の線の少なくとも１本の線に切断状態が存在しないなら
ば、前記第２の線群の各線に、２進Ｏまたは２進１が現
われる。その結果、検査の実行を手助けする追加の冗長
な２重通信線をインタフェース線ごとに必要とせずに、
第２の線群の線のすべてが、群として、一括して検査さ
れる。
それ故、本発明は、送信モジュールによって伝送された
信号の存在を感知する１つの受信モジュールの障害を検
出し、この障害を表わすエラー信号を生成することによ
り問題点を解決する。
信号の存在を感知する１つの受信モジュールの障害を検
出し、この障害を表わすエラー信号を生成することによ
り問題点を解決する。
［実施例］
回路モジュールを相互接続する少なくとも１本のインタ
フェース線に関連した短絡または断線の＝７− ような異常回線状態は、回路モジュールの機能動作に悪
い影響を及ぼす。従って、異常回路状態の存在の有無が
決定されなければならない。しかしながら、この決定を
実行するシステムの設計及び開発の主要な目標は、この
決定の実行を手助けする冗長な２重通信線を利用せずに
、回路モジュールを相互接続する既設のインタフェース
線を利用することでなければならない。
フェース線に関連した短絡または断線の＝７− ような異常回線状態は、回路モジュールの機能動作に悪
い影響を及ぼす。従って、異常回路状態の存在の有無が
決定されなければならない。しかしながら、この決定を
実行するシステムの設計及び開発の主要な目標は、この
決定の実行を手助けする冗長な２重通信線を利用せずに
、回路モジュールを相互接続する既設のインタフェース
線を利用することでなければならない。
図面には、回路モジュールを相互接続する複数のインタ
フェース線が示されている。インタフェース線は本発明
の装置に接続され、複数のインタフェース線の少なくと
も１本の線の範囲内での異常回線状態の存在の有無が決
定される。図面の装置は、該決定の実行を手助けする冗
長な２重通信線を利用せずに、複数のインタフェース線
の範囲内での異常回線状態の存在の有無を決定するとい
う本発明の主要な目的を達成する。
フェース線が示されている。インタフェース線は本発明
の装置に接続され、複数のインタフェース線の少なくと
も１本の線の範囲内での異常回線状態の存在の有無が決
定される。図面の装置は、該決定の実行を手助けする冗
長な２重通信線を利用せずに、複数のインタフェース線
の範囲内での異常回線状態の存在の有無を決定するとい
う本発明の主要な目的を達成する。
図面において、第１の回路モジュール１０は、複数のイ
ンタフェース線１４を介して第２の回路モジュール１２
に接続される。複数のインタフニー９− へ１ｒ ８− 一入線１４は、第１の線群１４ａと第２に線群１４ｂに
区分される。第１の線群１４ａには、第１の回路モジュ
ール１０内にある入力側と、第２に回路モジュール１２
内にある出力側とが含まれる。
ンタフェース線１４を介して第２の回路モジュール１２
に接続される。複数のインタフニー９− へ１ｒ ８− 一入線１４は、第１の線群１４ａと第２に線群１４ｂに
区分される。第１の線群１４ａには、第１の回路モジュ
ール１０内にある入力側と、第２に回路モジュール１２
内にある出力側とが含まれる。
入力側では、複数のドライバ回路１５がそれぞれ線群１
４ａに関連し、出力側では、複数の受信回路１７がそれ
ぞれ線群１４ａに関連する。線群１４ａの各々の入力側
はそれぞれ、第１の排他的ＯＲゲート１６の入力端子に
接続される。線群１４ａの各々の出力側はそれぞれ、第
２の排他的ＯＲゲート１８の入力端子に接続される。比
較回路２０は、第１の排他的ＯＲゲート１６からと、ド
ライバ回路１９、線１４ｃ及び受信回路２１を介して、
第２の排他的ＯＲゲート１８から出力信号を受取り、第
１及び第２の排他的ＯＲゲートからの出力信号に応じて
エラー信号を生成することがある。
４ａに関連し、出力側では、複数の受信回路１７がそれ
ぞれ線群１４ａに関連する。線群１４ａの各々の入力側
はそれぞれ、第１の排他的ＯＲゲート１６の入力端子に
接続される。線群１４ａの各々の出力側はそれぞれ、第
２の排他的ＯＲゲート１８の入力端子に接続される。比
較回路２０は、第１の排他的ＯＲゲート１６からと、ド
ライバ回路１９、線１４ｃ及び受信回路２１を介して、
第２の排他的ＯＲゲート１８から出力信号を受取り、第
１及び第２の排他的ＯＲゲートからの出力信号に応じて
エラー信号を生成することがある。
第１の線群１４ａの１本の線の入力側は、インバータ２
２を介して、第２の線群１４ｂの各々の入力側に接続さ
れる。入力側で第２の線群１４ｂ１０− の各々に関連する複数のドライバ回路２３は、インバー
タ２２に接続される。出力側で、第２の線群１４ｂの各
々に関連する複数の受信回路２５は、複数のドライバ回
路２３に接続される。複数の受信回路２５は、第１のＡ
ＮＤゲート２４の対応する入力端子に接続される。また
、複数の受信回路２５は、複数のインバータ２８を介し
て、第２のＡＮＤゲート２６の対応する入力端子にも接
続される。第１及び第２のＡＮＤゲート２４及び２６の
出力端子は、ＯＲゲート２７の入力端子に接続される。
２を介して、第２の線群１４ｂの各々の入力側に接続さ
れる。入力側で第２の線群１４ｂ１０− の各々に関連する複数のドライバ回路２３は、インバー
タ２２に接続される。出力側で、第２の線群１４ｂの各
々に関連する複数の受信回路２５は、複数のドライバ回
路２３に接続される。複数の受信回路２５は、第１のＡ
ＮＤゲート２４の対応する入力端子に接続される。また
、複数の受信回路２５は、複数のインバータ２８を介し
て、第２のＡＮＤゲート２６の対応する入力端子にも接
続される。第１及び第２のＡＮＤゲート２４及び２６の
出力端子は、ＯＲゲート２７の入力端子に接続される。
ＯＲゲート２７の出力端子は、第２のインバータ３０を
介して、第２の排他的ＯＲゲート１８に接続される。
介して、第２の排他的ＯＲゲート１８に接続される。
第１及び第２の線群１４ａ及び１４ｂは制御線である。
即ち、これらの線群は第１の回路モジュール１０によっ
て用いられ、第２の回路モジュール１２の動作を制御す
る。第１の線群１４ａは、非データ・モード及びデータ
・モードで動作するときに用いられる。しかしながら、
第２の線群１４ｂは、データ・モードで動作するときに
だけ用いられる。第１及び第２の線群１４ａ及び１４ｂ
は制御線であるので、回路モジュールの間を結ぶ多数の
インタフェース線での異常回線状態の存在の有無を決定
する本発明の装置は、非データ・モードで動作するとき
にだけ用いられる。第２の線群１４ｂは非データ・モー
ドでの動作時には用いられないので、図面に示すように
まとめられ、第２の線群１４ｂの範囲内に存在する異常
回線状態の存在の有無を決定するために、第１の線群１
４ａの特定の１本の線に接続されることがある。しかし
ながら、第１の線群１４ａの線は非データ・モードで動
作しているときに用いられるので、前記線の各々は、前
記第１の線群１４ａの少なくとも１本の線での異常回線
状態の存在の有無を決定するために、個々に動作する状
態に保持されなければならない。
て用いられ、第２の回路モジュール１２の動作を制御す
る。第１の線群１４ａは、非データ・モード及びデータ
・モードで動作するときに用いられる。しかしながら、
第２の線群１４ｂは、データ・モードで動作するときに
だけ用いられる。第１及び第２の線群１４ａ及び１４ｂ
は制御線であるので、回路モジュールの間を結ぶ多数の
インタフェース線での異常回線状態の存在の有無を決定
する本発明の装置は、非データ・モードで動作するとき
にだけ用いられる。第２の線群１４ｂは非データ・モー
ドでの動作時には用いられないので、図面に示すように
まとめられ、第２の線群１４ｂの範囲内に存在する異常
回線状態の存在の有無を決定するために、第１の線群１
４ａの特定の１本の線に接続されることがある。しかし
ながら、第１の線群１４ａの線は非データ・モードで動
作しているときに用いられるので、前記線の各々は、前
記第１の線群１４ａの少なくとも１本の線での異常回線
状態の存在の有無を決定するために、個々に動作する状
態に保持されなければならない。
以下、図面を参照して、本発明のインタフェース検査装
置の機能動作について説明する前に述べたように、第１
及び第２の線群１４ａ及び１４ｂは制御線であるが、第
１の線群１４ａ１１− は非データ・モードでも用いられるのに対し、第２の線
群１４ｂはデータ・モードでだけ用いられる。従って、
非データ・モードで動作するとき、制御信号は、第１の
回路モジュール１０から、第１の線群１４ａを介して、
第２の回路モジュール１２に伝送される。しかしながら
、非データ・モードで動作しているときは、信号は第２
の線群１４ｂを介しては伝送されない。
置の機能動作について説明する前に述べたように、第１
及び第２の線群１４ａ及び１４ｂは制御線であるが、第
１の線群１４ａ１１− は非データ・モードでも用いられるのに対し、第２の線
群１４ｂはデータ・モードでだけ用いられる。従って、
非データ・モードで動作するとき、制御信号は、第１の
回路モジュール１０から、第１の線群１４ａを介して、
第２の回路モジュール１２に伝送される。しかしながら
、非データ・モードで動作しているときは、信号は第２
の線群１４ｂを介しては伝送されない。
この特定の実施例の場合、第１及び第２の排他的ＯＲゲ
ート１６及び１８（並びに、比較回路も排他的ＯＲゲー
トである場合があるので、比較回路２０）は、それらの
、奇数個のそれぞれの入力端子が信号によって励起され
ると、出力信号を生じる。同様に、第１及び第２の排他
的ＯＲゲート１６及び１８（並びに、おそらく比較回路
２０）は、それらの偶数個のそれぞれの入力端子が信号
によって励起されると、出力信号は生じない。
ート１６及び１８（並びに、比較回路も排他的ＯＲゲー
トである場合があるので、比較回路２０）は、それらの
、奇数個のそれぞれの入力端子が信号によって励起され
ると、出力信号を生じる。同様に、第１及び第２の排他
的ＯＲゲート１６及び１８（並びに、おそらく比較回路
２０）は、それらの偶数個のそれぞれの入力端子が信号
によって励起されると、出力信号は生じない。
若し、第１の線群１４ａの偶数本が非データ・モードの
間に制御信号によって励起されるなら、そして若し、（
短絡または断線のような）異常口１２− 線状態が、線群１４ａのどれにも存在しないなら、第１
及び第２の排他的ＯＲゲート１６及び１８の入力端子の
対応する偶数個は、制御信号によって励起されない。従
って、第１及び第２の排他的ＯＲゲート１６及び１８に
よって出力信号は生成されない。比較回路２０の面入力
端子が信号によって励起されないので、そこから出力信
号は生成されない。比較回路２０からの出力信号は、第
１の線群１４ａ及び／または第２の線群１４ｂの少なく
とも１本の線にそれぞれ、異常回線状態が存在すること
を表している。
間に制御信号によって励起されるなら、そして若し、（
短絡または断線のような）異常口１２− 線状態が、線群１４ａのどれにも存在しないなら、第１
及び第２の排他的ＯＲゲート１６及び１８の入力端子の
対応する偶数個は、制御信号によって励起されない。従
って、第１及び第２の排他的ＯＲゲート１６及び１８に
よって出力信号は生成されない。比較回路２０の面入力
端子が信号によって励起されないので、そこから出力信
号は生成されない。比較回路２０からの出力信号は、第
１の線群１４ａ及び／または第２の線群１４ｂの少なく
とも１本の線にそれぞれ、異常回線状態が存在すること
を表している。
しかしながら、若し、第１の線群１４ａの少なくとも１
本の線に異常回線状態が存在するなら、そして若し、第
１の線群１４ａの入力側に偶数個の制御信号が生成され
て前記線群の対応する偶数本の線に沿って伝播するなら
、奇数個の制御信号が第１の線群１４ａの出力側に現わ
れることがある。その結果、前記第１の線群の入力側の
偶数個の制御信号は、第１の排他的ＯＲゲート１６の対
応する偶数個の入力端子を励起する。前記第１の線群の
出力側の奇数個の制御信号は、第２の排他的ＯＲゲート
１８の対応する奇数個の入力端子を励起する。第１の排
他的ＯＲゲート１６からは出力信号は生成されないが、
第２の排他的ＯＲゲート１８からは出力信号が生成され
る。比較回路２０は、１つの入力端子で入力信号を受取
るが、他の入力端子では入力信号を受取らない。その結
果、そこからエラー信号が生成され、第１の線群１４ａ
または第２の線群１４． ｂの少なくとも１本の線にそ
れぞれ、または線１４ｃに、異常回線状態が存在するこ
とを表わす。異常状態になっている実際の単数または複
数の線は特定されないけれども、第１及び第２の線群の
少なくとも１本の線に異常状態が局限される。更に、回
路モジュール１０及び１２を相互接続する既設のインタ
フェース線を利用することにより、異常状態の線を特定
する追加の冗長な２重通信線を必要とせずに、異常状態
の大体の場所が特定される。
本の線に異常回線状態が存在するなら、そして若し、第
１の線群１４ａの入力側に偶数個の制御信号が生成され
て前記線群の対応する偶数本の線に沿って伝播するなら
、奇数個の制御信号が第１の線群１４ａの出力側に現わ
れることがある。その結果、前記第１の線群の入力側の
偶数個の制御信号は、第１の排他的ＯＲゲート１６の対
応する偶数個の入力端子を励起する。前記第１の線群の
出力側の奇数個の制御信号は、第２の排他的ＯＲゲート
１８の対応する奇数個の入力端子を励起する。第１の排
他的ＯＲゲート１６からは出力信号は生成されないが、
第２の排他的ＯＲゲート１８からは出力信号が生成され
る。比較回路２０は、１つの入力端子で入力信号を受取
るが、他の入力端子では入力信号を受取らない。その結
果、そこからエラー信号が生成され、第１の線群１４ａ
または第２の線群１４． ｂの少なくとも１本の線にそ
れぞれ、または線１４ｃに、異常回線状態が存在するこ
とを表わす。異常状態になっている実際の単数または複
数の線は特定されないけれども、第１及び第２の線群の
少なくとも１本の線に異常状態が局限される。更に、回
路モジュール１０及び１２を相互接続する既設のインタ
フェース線を利用することにより、異常状態の線を特定
する追加の冗長な２重通信線を必要とせずに、異常状態
の大体の場所が特定される。
若し、ドライバ回路１９と受信回路２１を相互接続する
線１４ｅの範囲内に異常回線状態が生じるなら、そして
若し、第１の線群１４ａまたは第２の線群１４ｂの範囲
内に異常回線状態が存在しないなら、比較回路２０は、
線１４ｃの異常回線状態を表わすエラー信号を生成する
。
線１４ｅの範囲内に異常回線状態が生じるなら、そして
若し、第１の線群１４ａまたは第２の線群１４ｂの範囲
内に異常回線状態が存在しないなら、比較回路２０は、
線１４ｃの異常回線状態を表わすエラー信号を生成する
。
本発明の機能動作に関する前述の説明は、第１の線群１
４ａの少なくとも１本の線、及び線１４Ｃにおける異常
状態の判定を中心にして行なった、下記の説明は、第２
の線群１４ｂの少なくとも１本の線における異常状態の
判定を含む。
４ａの少なくとも１本の線、及び線１４Ｃにおける異常
状態の判定を中心にして行なった、下記の説明は、第２
の線群１４ｂの少なくとも１本の線における異常状態の
判定を含む。
若し、非データ・モードの間に、線１１を介して第１の
回路モジュール１０から第２の回路モジュール１２に、
制御信号が伝送されれば、該制御信号はインバータ２２
によって反転される。若し、第２の線群１４ｂのどれに
も異常回線状態が存在しなければ、第２の線群１４ｂの
各線の出力側及び入力側に、反転された制御信号が現わ
れる。反転された制御信号が２進″０′″であると仮定
すると、第２の線群１４ｂの各線に２進１１０ ｎが現
われる。第１のＡＮＤゲート２４はその入力端子の各々
で２進０を受取る。しかしながら、第２のＡｌ５− ＮＤゲート２６は、２進Ｏがインバータ２８を介して２
進１に反転されるので、その入力端子の各々で２進１を
受取る。２進Ｏ信号はＡＮＤゲート２４の出力端子に現
われるが、２進１信号はＡＮＤゲート２６の出力端子に
現われる。ＯＲゲート２７の動作によって、２進１信号
がＯＲゲート２７の出力端子に現われる。この２進１信
号はインバータ３０を介して２進Ｏ信号に変る。
回路モジュール１０から第２の回路モジュール１２に、
制御信号が伝送されれば、該制御信号はインバータ２２
によって反転される。若し、第２の線群１４ｂのどれに
も異常回線状態が存在しなければ、第２の線群１４ｂの
各線の出力側及び入力側に、反転された制御信号が現わ
れる。反転された制御信号が２進″０′″であると仮定
すると、第２の線群１４ｂの各線に２進１１０ ｎが現
われる。第１のＡＮＤゲート２４はその入力端子の各々
で２進０を受取る。しかしながら、第２のＡｌ５− ＮＤゲート２６は、２進Ｏがインバータ２８を介して２
進１に反転されるので、その入力端子の各々で２進１を
受取る。２進Ｏ信号はＡＮＤゲート２４の出力端子に現
われるが、２進１信号はＡＮＤゲート２６の出力端子に
現われる。ＯＲゲート２７の動作によって、２進１信号
がＯＲゲート２７の出力端子に現われる。この２進１信
号はインバータ３０を介して２進Ｏ信号に変る。
インバータ３０の出力端子は、第２の排他的ＯＲゲート
１８の第５の入力端子１８ａに接続される。（注：第１
の排他的ＯＲゲート１６には、関連する４入力端子があ
る。）従って、第２の排他的ＯＲゲート１８の第５の入
力端子に２進１またはＯが存在することによって、比較
回路２０からエラー信号が生成されるかどうかが決定さ
れる。
１８の第５の入力端子１８ａに接続される。（注：第１
の排他的ＯＲゲート１６には、関連する４入力端子があ
る。）従って、第２の排他的ＯＲゲート１８の第５の入
力端子に２進１またはＯが存在することによって、比較
回路２０からエラー信号が生成されるかどうかが決定さ
れる。
若し、２進１が第５の入力端子を励起すれば、比較回路
２０からエラー信号が生成される。若し、２進Ｏが第５
の入力端子を励起すれば、第１の線群１４． ａの少な
くとも１つに異常状態が存在する場合にだけ、エラー信
号が生成される。前述の例−１７−リ＋ｙ＋ｙ １６− では、２進０が第５の入力端子を励起する。第１の線群
１４ａに関連した異常回線状態がないものと仮定すると
、第５の入力端子に２進Ｏが存在することに応じて、比
較回路２０からはエラー信号が生成されない。
２０からエラー信号が生成される。若し、２進Ｏが第５
の入力端子を励起すれば、第１の線群１４． ａの少な
くとも１つに異常状態が存在する場合にだけ、エラー信
号が生成される。前述の例−１７−リ＋ｙ＋ｙ １６− では、２進０が第５の入力端子を励起する。第１の線群
１４ａに関連した異常回線状態がないものと仮定すると
、第５の入力端子に２進Ｏが存在することに応じて、比
較回路２０からはエラー信号が生成されない。
第２の線群１４ｂの少なくとも１本の線に異常回線状態
（例えば、回路切断）が存在するものと仮定する。イン
バータ２２の出力に現われる反転された制御信号は、回
路モジュール１０の中の、第２の線群１４ｂの各線の入
力側に現われる。しかしながら、反転された制御信号は
、回路モジュール１２の中の、第２の線群１４ｂの各線
の出力側には現われない。従って、ＯＲゲート２７の出
力端子に２進０が現われる。それ故、インバータ３０の
出力端子に２進１が現われる。この出力は、第２の排他
的ＯＲゲート１８の第５の入力端子１８ａを励起するの
で、第２の排他的ＯＲゲート１８からの出力信号は、第
１の排他的ＯＲゲート１６からの出力信号とは異なる。
（例えば、回路切断）が存在するものと仮定する。イン
バータ２２の出力に現われる反転された制御信号は、回
路モジュール１０の中の、第２の線群１４ｂの各線の入
力側に現われる。しかしながら、反転された制御信号は
、回路モジュール１２の中の、第２の線群１４ｂの各線
の出力側には現われない。従って、ＯＲゲート２７の出
力端子に２進０が現われる。それ故、インバータ３０の
出力端子に２進１が現われる。この出力は、第２の排他
的ＯＲゲート１８の第５の入力端子１８ａを励起するの
で、第２の排他的ＯＲゲート１８からの出力信号は、第
１の排他的ＯＲゲート１６からの出力信号とは異なる。
その結果、第１の線群１４ａ及び／または第２の線群１
４ｂの少な１８− くとも１本の線のそれぞれに、または線１４ｃに異常回
線状態が存在することを表わすエラー信号が、比較回路
２０の出力端子に生成される。
４ｂの少な１８− くとも１本の線のそれぞれに、または線１４ｃに異常回
線状態が存在することを表わすエラー信号が、比較回路
２０の出力端子に生成される。
［発明の効果］
今日、集積回路の小型化がどんどん進んでいるので、前
記回線に関連した入出力（Ｉｌｏ）ピンの可用性は減少
して来た。しかしながら、前記小型化の結果、前記■／
○ピンに接続されたインタフェース線の範囲内の異常回
線状態の存在を検査する必要性は増加している。本発明
は、この検査を実行する追加の対応する冗長な２重通信
線の追加Ｉ１０ピンを必要とせずに、前記必要性を満足
する。
記回線に関連した入出力（Ｉｌｏ）ピンの可用性は減少
して来た。しかしながら、前記小型化の結果、前記■／
○ピンに接続されたインタフェース線の範囲内の異常回
線状態の存在を検査する必要性は増加している。本発明
は、この検査を実行する追加の対応する冗長な２重通信
線の追加Ｉ１０ピンを必要とせずに、前記必要性を満足
する。
図面は、回路モジュールを接続する多数のインタフェー
ス線の範囲内での異常回線状態の存在を決定する本発明
の装置と、回路モジュールを相互接続する複数のインタ
フェース線との接続を示す概要図である。 １０．１２・・・・回路モジュール、１４・・・・イン
タフェース線、１４ａ、１４ｂ・・・・線群、１４ｃ・
・・・線、１５・・・・ドライバ回路、１６・・・・排
他的ＯＲゲート、１７・・・・受信回路、１８・・・・
排他的ＯＲゲート、１９・・・・ドライバ回路、２０・
・・・比較回路、２１・・・・受信回路、２２・・・・
インバータ、２３・・・・ドライバ回路、２４・・・・
ＡＮＤゲート、２５・・・・受信回路、２６・・・・Ａ
ＮＤゲート、２７・・・・ＯＲゲート、２８．３０・・
・・インバータ。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人 弁理士 篠 １） 文 雄 （外１名）
ス線の範囲内での異常回線状態の存在を決定する本発明
の装置と、回路モジュールを相互接続する複数のインタ
フェース線との接続を示す概要図である。 １０．１２・・・・回路モジュール、１４・・・・イン
タフェース線、１４ａ、１４ｂ・・・・線群、１４ｃ・
・・・線、１５・・・・ドライバ回路、１６・・・・排
他的ＯＲゲート、１７・・・・受信回路、１８・・・・
排他的ＯＲゲート、１９・・・・ドライバ回路、２０・
・・・比較回路、２１・・・・受信回路、２２・・・・
インバータ、２３・・・・ドライバ回路、２４・・・・
ＡＮＤゲート、２５・・・・受信回路、２６・・・・Ａ
ＮＤゲート、２７・・・・ＯＲゲート、２８．３０・・
・・インバータ。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人 弁理士 篠 １） 文 雄 （外１名）
Claims (1)
- 【特許請求の範囲】 第１の回路モジュールと第２の回路モジュールを相互接
続する１群のインタフェース線における異常回線状態を
探知する装置であって、前記１群のインタフェース線の
入力に接続され、前記インタフェース線のうちの所定数
に信号が存在するとき前記１群のインタフェース線の入
力に出力信号を生成する第１のゲート手段と、前記１群
のインタフェース線の出力に接続され、前記インタフェ
ース線の前記所定数に信号が存在するとき前記１群のイ
ンタフェース線の出力に出力信号を生成する第２のゲー
ト手段と、前記第１及び第２のゲート手段に接続され、
そこから生成された出力信号に応答し、前記第１及び第
２のゲート手段から同様の出力信号が受取られないとき
前記１群のインタフェース線の少なくとも１つの線に前
記異常回線状態の存在を表わすエラー信号を生成する回
路手段と を含むことを特徴とするインタフェース検査装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US508772 | 1983-06-29 | ||
| US06/508,772 US4561094A (en) | 1983-06-29 | 1983-06-29 | Interface checking apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608964A true JPS608964A (ja) | 1985-01-17 |
Family
ID=24024011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59051301A Pending JPS608964A (ja) | 1983-06-29 | 1984-03-19 | インタフエ−ス検査装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4561094A (ja) |
| EP (1) | EP0137902B1 (ja) |
| JP (1) | JPS608964A (ja) |
| AT (1) | ATE30783T1 (ja) |
| BR (1) | BR8402698A (ja) |
| CA (1) | CA1213065A (ja) |
| DE (1) | DE3467418D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3402633A1 (de) * | 1984-01-26 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum anschalten eines teilnehmers an eine busleitung |
| US5263170A (en) * | 1985-02-16 | 1993-11-16 | Omron Tateisi Electronics, Co. | Monitor circuit for detecting noise conditions through input output coincidence comparison |
| JPS62220879A (ja) * | 1986-03-22 | 1987-09-29 | Hitachi Ltd | 半導体装置 |
| US5231640A (en) * | 1990-07-20 | 1993-07-27 | Unisys Corporation | Fault tolerant processor/memory architecture |
| WO1996011541A2 (en) * | 1994-10-10 | 1996-04-18 | Philips Electronics N.V. | Fault tolerant digital transmission system |
| DE29505412U1 (de) * | 1995-03-30 | 1996-05-02 | Siemens AG, 80333 München | Vorrichtung zur potentialgetrennten Kabelbrucherkennung bei digitalen Übertragungsstrecken mit symmetrischer Übertragung, insbesondere für digitale Wegmeßgeber |
| GB9820350D0 (en) * | 1998-09-19 | 1998-11-11 | Cambrian Systems Corp | Connection integrity monitor for digital selection circuits |
| US6842868B1 (en) * | 1999-09-17 | 2005-01-11 | Nortel Networks Limited | Connection integrity monitor for digital selection circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336436A (en) * | 1976-09-16 | 1978-04-04 | Mitsubishi Electric Corp | Transmission data monitor unit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3492641A (en) * | 1967-01-11 | 1970-01-27 | Datamax Corp | Error correcting digital communication system |
| US3500318A (en) * | 1967-11-02 | 1970-03-10 | Sperry Rand Corp | Plural communication channel test circuit |
| GB1516842A (en) * | 1974-07-03 | 1978-07-05 | British Broadcasting Corp | Digital signal transmission |
| US4257031A (en) * | 1979-07-18 | 1981-03-17 | The Bendix Corporation | Digital remote control system |
| US4298982A (en) * | 1980-06-03 | 1981-11-03 | Rca Corporation | Fault-tolerant interface circuit for parallel digital bus |
-
1983
- 1983-06-29 US US06/508,772 patent/US4561094A/en not_active Expired - Fee Related
-
1984
- 1984-03-19 JP JP59051301A patent/JPS608964A/ja active Pending
- 1984-05-18 CA CA000454740A patent/CA1213065A/en not_active Expired
- 1984-05-25 AT AT84105935T patent/ATE30783T1/de active
- 1984-05-25 EP EP84105935A patent/EP0137902B1/en not_active Expired
- 1984-05-25 DE DE8484105935T patent/DE3467418D1/de not_active Expired
- 1984-06-05 BR BR8402698A patent/BR8402698A/pt not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336436A (en) * | 1976-09-16 | 1978-04-04 | Mitsubishi Electric Corp | Transmission data monitor unit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3467418D1 (en) | 1987-12-17 |
| EP0137902A1 (en) | 1985-04-24 |
| EP0137902B1 (en) | 1987-11-11 |
| CA1213065A (en) | 1986-10-21 |
| US4561094A (en) | 1985-12-24 |
| BR8402698A (pt) | 1985-05-07 |
| ATE30783T1 (de) | 1987-11-15 |
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