JP5452965B2 - ポゴタワー電気チャネル自己検査式半導体試験システム - Google Patents

Description

本発明はポゴタワー電気チャネル自己検査式半導体試験システムに係り、特に集積回路パッケージ試験設備に適用される検査システムに関する。

半導体のパッケージ試験産業中、試験設備機器は絶対の重要な役割を果たす。そのうち、設備機器の故障或いは異常は往々にして相当に大きなコスト損失をもたらす。さらに、多くの状況で故障或いは異常が発生しても、機械設備自身は主動的に通報或いは告知できず、故障或いは異常の開始点をさかのぼることも難しく、常々厳重なリコール事件をもたらし、それはコストのみならず取り返しのつかない商業上の信用も失わせる。

試験設備機器の電気チャネルはポゴピンの電源、データ伝送及び駆動等の用途を請け負う。ポゴピンは直接チップ、或いはウエハー等と接触して試験し、ポゴピンにより試験パラメータを取得した後、さらに電気チャネルを通してそれを伝送する。電気チャネルの数量は数百から数千にも達し、且つ肉眼で明らかには見えないため、電気チャネルの検査は困難な点を有している。さらに、電気チャネルは相当に重要な役割を果たすため、そのうち一つの電気チャネルに損壊或いは異常が発生しても、予期せぬ開路、短絡或いは漏電等の状況が発生して全体の試験品質或いは結果に影響が生じ得る。

しかし、世界の大きな半導体試験設備のメーカーは各自がその機械の自己検査の技術を有しているが、それはいずれも設備全体の検査を行うものであり、機械各部の部品、各サブシステム等を逐一検査するために、往々にして相当な時間と手間がかかる。既存の技術には、速やかで有効な検査を行えるものはなく、並びに全てのメーカーの生産した設備の電気チャネル検査を行えるシステム或いは方法は未だない。

本発明は一種のポゴタワー電気チャネル自己検査式半導体試験システムを提供し、それは、試験ヘッド、ショートボード、複数のパラメータ検出ユニット、自己検査コントローラを包含し、該試験ヘッドはロードボードとポゴタワーを包含する。該ロードボードは複数の伝送チャネル、及び複数の駆動チャネルを具備する。該ポゴタワーは該ロードボードに組み付けられ、該ポゴタワーは複数の電源ピン、複数の伝送ピン、及び複数の駆動ピンを包含する。そのうち、複数の電源ピンは複数の電源チャネルに電気的に接続され、複数の伝送ピンは複数の伝送チャネルに電気的に接続され、複数の駆動ピンは複数の駆動チャネルに電気的に接続される。

さらに、ショートボードに複数の電源接点、複数の伝送接点、複数の駆動接点、及び複数の接地端点が配設されている。そのうち、上述のポゴタワーの複数の電源ピンは複数の電源接点に対応し電気的に接続され、複数の電源接点は複数の抵抗素子を通して複数の接地端点と電気的に接続される。複数の伝送ピンは複数の伝送接点に電気的に接続されている。また、各二つの伝送接点の間は伝送導線を通して電気的に接続される。このほか複数の駆動ピンは複数の駆動接点に対応し、且つ各二つの駆動接点の間は駆動導線で電気的に接続されている。

さらに、複数のパラメータ検出ユニットがロードボードの複数の電源チャネル、複数の伝送チャネル、複数の駆動チャネルに電気的に接続される。自己検査コントローラはロードボードの複数の伝送チャネル、複数の駆動チャネル、及び複数のパラメータ検出ユニットに電気的に接続される。そのうち、自己検査コントローラは異なる検査信号を各電源チャネル、各伝送チャネル、及び各駆動チャネルにそれぞれ入力する。複数の該パラメータ検出ユニットは各電源チャネル、各伝送チャネル、及び各駆動チャネルが上述の検査信号を受けて発生する応答信号を検出し、並びにそれを出力する。これにより、本発明はウエハーを試験する作業の前に、まずポゴタワーの各電気チャネルの開路、短絡状態が正常であるか、或いは漏電状態が発生していないかを自己検査する。

さらに、本発明はさらにメモリを包含してもよく、該メモリは自己検査コントローラに電気的に接続され、該メモリ内に一組の合格パラメータが保存される。自己検査コントローラは応答信号をキャプチャし並びに該メモリ内の合格パラメータと対比し、符合しない時、対応するアラーム信号を出力する。当然、もし対比結果が符合する状況では、正常信号を出力できる。アラーム信号は音、光電アラーム信号とされ得るほか、対比結果フラグとされ得る。同様に、本発明の自己検査コントローラも応答信号をキャプチャし並びにディスプレイにより応答信号を表示することが可能で、これにより判断を行わずに直接応答信号を表示できる。

本発明は自己検査コントローラに接続されたアラームをさらに包含し得て、自己検査コントローラは該アラームを通して対応するアラーム信号を出力する。アラームはディスプレイ、ブザー、バイブレーター、或いはその他の任意の音、光電のアラーム装置とされ得る。ゆえに本発明は自己検査と通報出力の機能を提供し得る。

このほか、本発明の合格パラメータは第１合格抵抗範囲、及び第２合格抵抗範囲を包含し得る。該第１合格抵抗範囲は抵抗素子の許容範囲に対応し、第２合格抵抗範囲は半導体試験システムのシステム抵抗の許容範囲に対応する。検査信号は第１検査電圧及び第２検査電圧セットを包含する。該自己検査コントローラは第１検査電圧を各電源チャネルに入力し、且つ複数のパラメータ検出ユニットが各電源チャネルが上述の第１検査電圧を受けて発生する応答電流を検出し、並びに自己検査コントローラの演算により第１検査抵抗を求める。また、自己検査コントローラは第１検査抵抗とメモリの第１合格抵抗範囲を対比する。このほか、自己検査コントローラは第２検査電圧セットを複数の伝送チャネル、及び複数の駆動チャネルに入力する。複数のパラメータ検出ユニットは各伝送チャネル、各駆動チャネルが上述の第２検査電圧セットを受けて発生する応答電流を検出し並びに自己検査コントローラの演算により第２検査抵抗を求める。また、自己検査コントローラは第２検査抵抗をメモリ内の第２合格抵抗範囲と対比する。

そのうち、本発明の第２検査電圧セットはさらに二つの異なる検査電圧を包含する。自己検査コントローラは二つの異なる検査電圧をそのうち二つの特定伝送チャネルに入力する。該二つの特定伝送チャネルは二つの特定伝送ピンに電気的に接続され、該二つの特定伝送ピンは該ショートボードは伝送導線で接続されたそのうち二つの伝送接点に対応する。また、複数のパラメータ検出ユニットは二つの伝送チャネルが二つの異なる検査電圧を受けて発生する応答電流を検出し、並びに自己検査コントローラの演算により第２検査抵抗を求める。自己検査コントローラは第２検査抵抗をメモリ内の第２合格抵抗範囲と対比する。

このほか、本発明の第２検査電圧セットは二つの異なる検査電圧をさらに包含し得る。自己検査コントローラは二つの異なる検査電圧をそのうち二つの特定駆動チャネルに入力する。そのうち、二つの特定駆動チャネルは二つの特定駆動ピンに電気的に接続され、二つの特定駆動ピンはショートボードにあって伝送導線で電気的に接続されたそのうち二つの駆動接点に対応する。また、複数のパラメータ検出ユニットは二つの駆動チャネルが二つの異なる検査電圧を受けて発生する応答電流を検出し、並びに自己検査コントローラの演算により第２検査抵抗を求める。自己検査コントローラは第２検査抵抗をメモリの第２合格抵抗範囲と対比する。

また、本発明は自己検査コントローラに電気的に接続されたメモリをさらに包含し得て、自己検査コントローラはさらに応答信号をキャプチャして該メモリ内に保存し、検査結果を記録する。このほか、本発明はさらに中央サーバーを包含し得て、それは、ネットワークを通して自己検査コントローラと電気的に接続される。自己検査コントローラは応答信号をキャプチャし並びにネットワークを通して該中央サーバー内に保存可能で、中央サーバーは主に記録及び管理に用いられる。これにより、本発明は拡充可能で、中央サーバーにより複数台の試験機の管理及び記録を行える。

本ポゴタワー電気チャネル自己検査式半導体試験システムは、ショートボードを提供し、その各接点をロードボード上のポゴタワーの各種ポゴピンに電気的に接続し、それぞれ回路を形成させ、さらに自己検査コントローラが異なる検査信号を各電源チャネル、各伝送チャネル、各駆動チャネルに入力し、上述の回路を通し、複数のパラメータ検出ユニットが各電源チャネル、各伝送チャネル、各駆動チャネルが上述の検査信号を受けて発生する応答信号を検出し並びに判断する。これにより本発明はウエハ試験の前に、各電気チャネルの開路或いは短絡状態が正常であるか、或いは漏電が発生しているか否かを自己検査できる。

本発明の電気チャネル自己検査式半導体試験システムの好ましい実施例の半導体試験設備の全体表示図である。 本発明の好ましい実施例の試験ヘッドのａ位置の時の分解図である。 本発明の好ましい実施例の試験ヘッドのｂ位置の時のベースとの立体図である。 本発明の電気チャネル自己検査式半導体試験システムの好ましい実施例のシステム構造図である。 本発明の第１実施例のショートボードの断面図である。 本発明の第２実施例のショートボードの断面図である。 本発明の第３実施例のショートボードの断面図である。 本発明のポゴタワー電気チャネル自己検査式半導体試験システムの好ましい実施例の全体フローチャートである。 本発明のポゴタワー電気チャネル自己検査式半導体試験システムの好ましい実施例の細部検査フローチャートである。

図１、図２、及び図３は、本発明のポゴタワー電気チャネル自己検査式半導体試験システムの好ましい実施例の半導体試験設備の全体表示図、本発明の好ましい実施例の試験ヘッドのａ位置の時の分解図、及び本発明の好ましい実施例の試験ヘッドのｂ位置の時のベースとの立体図である。これらの図には試験機９が示され、試験機９の上方に試験ヘッド（ｔｅｓｔｅｒ ｈｅａｄ）３があり、試験ヘッド３はロードボード３１、ポゴタワー３２を有し、試験ヘッド３内に複数の試験回路板（Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃａｒｄ：ＰＥ Ｃａｒｄ）２が挿入される。試験ヘッド３の下表面にロードボード（Ｌｏａｄ ｂｏａｒｄ）３１が組み付けられている。

図４は本発明のポゴタワー電気チャネル自己検査式半導体試験システムの好ましい実施例のシステム構造図である。そのうち、ロードボード３１と複数の試験回路板２は電気的に接続され、ロードボード３１は複数の電源チャネル３１１（Ｐｏｗｅｒ ｃｈａｎｎｅｌ）、複数の伝送チャネル３１２（Ｉ／Ｏ Ｃｈａｎｎｅｌ）、及び複数の駆動チャネル３１３（Ｄｒｉｖｅ Ｃｈａｎｎｅｌ）を有する。このほか、ポゴタワー３２はロードボード３１に組み付けられ、ポゴタワー３２は複数の電源ピン３２１（Ｐｏｗｅｒ Ｐｉｎ）、複数の伝送ピン３２２（Ｉ／Ｏ Ｐｉｎ）、複数の駆動ピン３２３（Ｄｒｉｖｅ Ｐｉｎ）を有する。これらポゴピン（電源ピン３２１、伝送ピン３２２、駆動ピン３２３）はそれぞれ試験に必要な電源、データ伝送、及び特定信号を入力してウエハを駆動するのに供される。そのうち、複数の電源ピン３２１は複数の電源チャネル３１１に電気的に接続され、複数の伝送ピン３２２は複数の伝送チャネル３１２に電気的に接続され、複数の駆動ピン３２３は複数の駆動チャネル３１３に電気的に接続される。

図３及び図５Ａを参照されたい。図５Ａは本発明の第１実施例のショートボードの断面図である。図中にはベース８が示され、その上に載置台８１が設けられ、載置台８１内に収容溝８２が凹設され、収容溝８２内にショートボード１（Ｓｈｏｒｔ Ｂｏａｒｄ）が設置されている。ショートボード１に複数の電源接点１１、複数の伝送接点１２、複数の駆動接点１３、及び複数の接地端点１４がレイアウトされている。本システムの作動時には、試験ヘッド３は下向きに閉じられ、ポゴタワー３２の複数の電源ピン３２１、複数の伝送ピン３２２、及び複数の駆動ピン３２３がショートボード１に接触し試験を行う。

上述のポゴタワー３２の複数の電源ピン３２１は複数の電源接点１１に電気的に接続され、複数の電源接点１１はそれぞれ複数の抵抗素子１１１を通して複数の接地端点１４と電気的に接続される。本実施例中、抵抗素子１１１には１００オームの抵抗が採用される。このほか、複数の伝送ピン３２２はそれぞれに対応する伝送接点１２に電気的に接続され、且つ各二つの伝送接点１２の間は伝送導線１１２で二つずつが電気的に接続され、複数の駆動ピン３２３は対応する駆動接点１３に電気的に接続され、各二つの駆動接点１３の間は駆動導線１１３で二つずつが電気的に接続される。

図５Ｂ、図５Ｃを参照されたい。図５Ｂは本発明の第２実施例のショートボードの断面図である。図５Ｃは本発明の第３実施例のショートボードの断面図である。そのうち、ショートボード１上の伝送導線１１２及び駆動導線１１３は、回路印刷時に予め上表面に配設された伝送導線１１４、駆動導線１１５とされ得て、これは図５Ｂに示されるとおりである。このほか、ショートボード１上の伝送導線１１２、及び駆動導線１１３は回路印刷時に予め下表面に印刷される伝送導線１１６、駆動導線１１７とされ得て、それは図５Ｃに示されるとおりである。

さらに、本実施例は中央サーバー（図示せず）を包含し、該中央サーバーはネットワークを通して複数の異なる規格の試験機（図示せず）と電気的に接続される。そのうち、中央サーバー内には異なる規格の複数の試験機に対応する試験プログラムが保存され、並びに試験結果を管理記録する。試験機９が電気チャネル自己検査を実行する時は、試験機９は任意の目録或いは特定の目録の下で命令（例えばａｄｖａｎ＿ｔ５３７ｘ＿ｒｓ＿ｄｉａｇｘ）を入力するだけで、試験機９は自動的に中央サーバーより検査プログラムを試験機９内の特定目録（例えば／ｅｘｐｏｒｔ／ｈｏｍｅ／ａｓｘ／ｄｉａｇ／ｔｄ＿５３７ｘ＿ｒｓ＿ｃｈｅｃｋ）にダウンロードし、並びにそれを自動実行し、且つ実行結果を試験機内部と中央サーバー内に共に保存して管理に便利とする。

図４に示されるように、複数のパラメータ検出ユニット２１が試験ヘッド３内に組み付けられ、且つ複数のパラメータ検出ユニット２１はロードボード３１の複数の電源チャネル３１１、複数の伝送チャネル３１２、及び複数の駆動チャネル３１３に電気的に接続される。本実施例では、複数のパラメータ検出ユニット２１は複数の電流検出ユニットを指し、それは電流の検出に用いられる。このほか、図中には自己検査コントローラ４が示され、それは複数のロードボード３１の複数の電源チャネル３１１、複数の伝送チャネル３１２、複数の駆動チャネル３１３、及び複数のパラメータ検出ユニット２１に電気的に接続される。そのうち、自己検査コントローラ４は異なる検査信号Ｅ１、Ｅ２を各電源チャネル３１１、各伝送チャネル３１２、及び各駆動チャネル３１３にそれぞれ入力する。複数のパラメータ検出ユニット２１はそれぞれ各電源チャネル３１１、各伝送チャネル３１２、及び各駆動チャネル３１３が上述の検査信号Ｅ１、Ｅ２を受けて発生する応答信号Ｒ１、Ｒ２を検出し、並びにそれを出力する。

このほか、メモリ５内には一組の合格パラメータ５０が保存され、自己検査コントローラ４は応答信号Ｒ１、Ｒ２をキャプチャし並びにメモリ５内の該合格パラメータ５０と対比する。対比結果が符合しない時、対応するアラーム信号を出力し、アラーム６は本実施例ではディスプレイとされるので、ディスプレイ中に、対比結果が符合しない電気チャネルであることを示す「ＦＡＩＬ」を表示する。もし対比結果が符合したなら、ディスプレイ中に、対比結果が符合する電気チャネルであることを示す「ＰＡＳＳ」を表示する。当然、アラーム信号は音光電のアラーム信号とされ得て、例えば、音声、ランプ信号、或いは振動とされ得るほか、対比結果フラグとされ得る。

図６は本発明のポゴタワー電気チャネル自己検査式半導体試験システムの好ましい実施例の全体フローチャートである。本実施例の動作フローは以下のとおりである。まず、自己検査コントローラ４が中央サーバーより検査プログラムをダウンロードし（ステップＡ）、続いて自己検査コントローラ４は検査プログラムを自動実行する（ステップＢ）。実行後、自己検査コントローラ４は異なる検査信号Ｅ１、Ｅ２を各電源チャネル３１１、各伝送チャネル３１２、及び各駆動チャネル３１３にそれぞれ入力する（ステップＣ）。このとき、パラメータ検出ユニット２１が各電源チャネル３１１、各伝送チャネル３１２、各駆動チャネル３１３が検査信号Ｅ１、Ｅ２を受けてそれに対応して発生する応答信号Ｒ１、Ｒ２を検出する（ステップＤ）。その後、自己検査コントローラ４が応答信号Ｒ１、Ｒ２をキャプチャし並びにメモリ５内の合格パラメータ５０と対比する（ステップＥ）。対比して符合しなければアラーム信号（ＦＡＩＬ）をディスプレイに出力し、並びに不合格フラグを保存する（ステップＦ）。対比結果が符合すれば、アラーム信号（ＰＡＳＳ）をディスプレイに出力し、並びに合格フラグを保存する（ステップＧ）。最後に、自己検査コントローラ４が全ての電気チャネルがいずれも検査されたかを判断し（ステップＨ）、未完成であればステップＣを重複して行ない、完成していれば検査プログラムを終了する。

図４、図７を共に参照されたい。図７は本発明のポゴタワー電気チャネル自己検査式半導体試験システムの好ましい実施例の細部検査フローチャートである。そのうち、図示される合格パラメータ５０は第１合格抵抗範囲５１、及び第２合格抵抗範囲５２を包含し、該第１合格抵抗範囲５１は抵抗素子１１１の許容範囲に対応し、第２合格抵抗範囲５２は半導体試験システムのシステム抵抗の許容範囲に対応する。検査信号Ｅ１、Ｅ２はそれぞれ第１検査電圧Ｖ１及び第２検査電圧セットＶ２を指す。且つ該第２検査電圧セットＶ２はさらに二つの異なる検査電圧、すなわち主電圧Ｖ２１、及び副電圧Ｖ２２を包含する。これにより、本実施例の検査の詳細なステップは以下のとおりである。まず、自己検査コントローラ４が第１検査電圧Ｖ１を各電源チャネル３１１に入力し、及び、第２検査電圧セットＶ２の主電圧Ｖ２１、及び副電圧Ｖ２２を二つの特定伝送チャネル３１２、及び二つの特定駆動チャネル３１３に入力する（ステップＣ１）。

そのうち、上述の特定伝送チャネル３１２は二つずつが一組をなし且つそれぞれが二つの特定伝送ピン３２２に電気的に接続され、二つの特定伝送ピン３２２はショートボード１上の、伝送導線１１２で電気的に接続されたそのうち二つの伝送接点１２に対応する。同様に、二つの特定駆動チャネル３１３は複数の駆動チャネル３１３において二つずつが一組をなし、且つ二つの特定駆動ピン３２３に電気的に接続され、二つの特定駆動ピン３２３はショートボード１上で伝送導線１１３で電気的に接続されたそのうち二つの駆動接点１３に対応する。続いて、自己検査コントローラ４は複数のパラメータ検出ユニット２１を制御し各電源チャネル３１１が上述の第１検査電圧Ｖ１を受けて発生する応答電流ＲＥ１を検出させ、及び複数のパラメータ検出ユニット２１を制御して上述の二つの特定伝送チャネル３１２、及び二つの特定駆動チャネル３１３が上述の主電圧Ｖ２１、副電圧Ｖ２２を受けて発生する応答電流ＲＥ２１、ＲＥ２２を検出させる。

さらに、自己検査コントローラ４はキャプチャした応答電流ＲＥ１、ＲＥ２１、ＲＥ２２を演算して第１検査抵抗Ｒ１１、第２検査抵抗Ｒ１２を求める（ステップＤ１）。最後に、自己検査コントローラ４は演算により求めた第１検査抵抗Ｒ１１、第２検査抵抗Ｒ１２をそれぞれメモリ５に保存された第１合格抵抗範囲５１、及び第２合格抵抗範囲５２と対比する（ステップＥ１）。対比後に、ディスプレイ中に異常な電気チャネル及び正常な電気チャネルを表示し、並びにそれを保存できる。

そのうち、本実施例では、電源チャネル３１１に入力される第１検査電圧Ｖ１は１Ｖとされる。電源接点１１は１００オームの抵抗素子１１１を通して接地端点１４と電気的に接続される。ゆえに、第１合格抵抗範囲５１は９７オームから１０３オームに設定される。これにより、演算により求めた第１検査抵抗Ｒ１１が９７オームから１０３オームの間になければ、異常とされる。これにより、ロードボード３１上の電源チャネル３１１及びポゴタワー３２上の電源ピン３２１が予期せぬ開路、短絡或いは漏電の状況を有しているか否かが判断される。

このほか、本実施例では、第２検査電圧セットＶ２の主電圧Ｖ２１、及び副電圧Ｖ２２がそれぞれ１Ｖ、及び０Ｖとされ、半導体試験システム自身は５０オームのシステム抵抗を有しているため、本実施例の第２合格抵抗範囲５２は４７オームから５３オームに設けられる。同様に、もし演算により求めた第２検査抵抗Ｒ１２が４７オームから５３オームの間になければ、異常とされる。これにより、ロードボード３１上の伝送ピン３２２、駆動ピン３２３、及びポゴタワー３２上の伝送ピン３２２、駆動ピン３２３が予期せぬ開路、短絡或いは漏電の状況を有しているか否かが判断される。当然、本発明はまた、選択式にそのうち特定チャネルあるいは全部のチャネルの検査を行うことができ、異なる要求に応じて変更を行える。

上述の実施例は説明のために例示されたものに過ぎず、本発明の主張する権利範囲は特許請求の範囲の記載に準じ、上述の実施例に限定されない。

１ ショートボード １１ 電源接点
１１１ 抵抗素子 １１２、１１４、１１６ 伝送導線
１１３、１１５、１１７ 駆動導線 １２ 伝送接点
１３ 駆動接点 １４ 接地端点
２ 試験回路板 ２１ パラメータ検出ユニット
３ 試験ヘッド ３１ ロードボード
３１１ 電源チャネル ３１２ 伝送チャネル
３１３ 駆動チャネル ３２ ポゴタワー
３２１ 電源ピン ３２２ 伝送ピン
３２３ 駆動ピン ４ 自己検査コントローラ
５ メモリ ５０ 合格パラメータ
５１ 第１合格抵抗範囲 ５２ 第２合格抵抗範囲
６ アラーム ７ 電源供給モジュール
８ ベース ８１ 載置台
８２ 収容溝 ９ 試験機
ａ，ｂ，ｃ 位置 Ｅ１、Ｅ２ 検査信号
Ｖ１ 第１検査電圧 Ｖ２ 第２検査電圧セット
Ｖ２１ 主電圧 Ｖ２２ 副電圧
Ｒ１、Ｒ２ 応答信号 ＲＥ１、ＲＥ２１、ＲＥ２２ 応答電流
Ｒ１１ 第１検査抵抗 Ｒ１２ 第２検査抵抗

Claims (3)

1. ポゴタワー電気チャネル自己検査式半導体試験システムにおいて、
   試験ヘッドであって、ロードボード及びポゴタワーを包含し、該ロードボードが複数の電源チャネル、複数の伝送チャネル、及び複数の駆動チャネルを具え、該ポゴタワーが該ロードボードに組み付けられ、該ポゴタワーが複数の電源ピン、複数の伝送ピン、及び複数の駆動ピンを包含し、該複数の電源ピンが該複数の電源チャネルに電気的に接続され、該複数の伝送ピンが該複数の伝送チャネルに電気的に接続され、該複数の駆動ピンが該複数の駆動チャネルに電気的に接続された、上記試験ヘッドと、
   ショートボードであって、複数の電源接点、複数の伝送接点、複数の駆動接点、及び複数の接地端点が配設され、該ポゴタワーの該複数の電源ピンが該複数の電源接点に対応して電気的に接続され、該複数の電源接点が複数の抵抗素子を通して該複数の接地端点に電気的に接続され、該複数の伝送ピンが該複数の伝送接点に対応し電気的に接続され、各二つの伝送接点の間が伝送導線で電気的に接続され、該複数の駆動ピンが該複数の駆動接点に対応し電気的に接続され、各二つの駆動接点の間が駆動導線で電気的に接続されている、上記ショートボードと、
   複数のパラメータ検出ユニットであって、該ロードボードの該複数の電源チャネル、該複数の伝送チャネル、及び該複数の駆動チャネルに電気的に接続された、上記複数のパラメータ検出ユニットと、
   自己検査コントローラであって、該ショートボードの該複数の電源チャネル、該複数の伝送チャネル、該複数の駆動チャネル、及び該複数のパラメータ検出ユニットにそれぞれ電気的に接続され、該自己検査コントローラは異なる検査信号を各該電源チャネル、各該伝送チャネル、及び各該駆動チャネルに入力し、該複数のパラメータ検出ユニットが各該電源チャネル、各該伝送チャネル、及び各該駆動チャネルが上述の検査信号を受けて発生する応答信号を検出し並びにそれを出力する、上記自己検査コントローラと、
   メモリであって、該メモリは該自己検査コントローラに電気的に接続され、該メモリ内に一組の合格パラメータが保存され、該自己検査コントローラが該応答信号をキャプチャし並びに該メモリ内の該一組の合格パラメータと対比して符合しない時、対応するアラーム信号を出力する、上記メモリと、
   を包含し、該一組の合格パラメータは第１合格抵抗範囲、及び第２合格抵抗範囲を包含し、該第１合格抵抗範囲は該抵抗素子の許容範囲に対応し、該第２合格抵抗範囲は該半導体試験システムのシステム抵抗の許容範囲に対応し、
   該検査信号は第１検査電圧、及び第２検査電圧セットを包含し、該第２検査電圧セットは二つの異なる検査電圧を包含し、
   該自己検査コントローラは該第１検査電圧を各該電源チャネルに入力し、該複数のパラメータ検出ユニットが各該電源チャネルが該第１検査電圧を受けて発生する応答電流を検出し並びに該自己検査コントローラの演算により第１検査抵抗を求め、該自己検査コントローラが該第１検査抵抗を該メモリに保存された該第１合格抵抗範囲と対比し、
   該自己検査コントローラが該第２検査電圧セットを該複数の伝送チャネル、及び該複数の駆動チャネルに入力し、該複数のパラメータ検出ユニットが各該伝送チャネル、及び各該駆動チャネルが該第２検出電圧セットを受けて発生する応答電流を検出し並びに該自己検査コントローラの演算により第２検出抵抗を求め、該自己検査コントローラが該第２検出抵抗を該メモリに保存された該第２合格抵抗範囲と対比し、
   該自己検査コントローラは該二つの異なる検査電圧を該複数の伝送チャネルの二つの特定伝送チャネルに入力し、該二つの特定伝送チャネルは二つの特定伝送ピンに電気的に接続され、該二つの特定伝送ピンは該ショートボード上の該伝送導線で電気的に接続された該複数の伝送接点の二つの伝送接点に対応し、該複数のパラメータ検出ユニットは該二つの特定伝送チャネルが該二つの異なる検査電圧を受けて発生する応答電流を検出し、並びに該自己検査コントローラの演算により第２検査抵抗を求め、該自己検査コントローラは該第２検査抵抗を該メモリに保存された該第２合格抵抗範囲と対比することを特徴とする、ポゴタワー電気チャネル自己検査式半導体試験システム。
2. 請求項１記載のポゴタワー電気チャネル自己検査式半導体試験システムにおいて、該第２検査電圧セットは二つの異なる検査電圧を包含し、
   該自己検査コントローラは該二つの異なる検査電圧を該複数の駆動チャネルの二つの特定駆動チャネルに入力し、該二つの特定駆動チャネルは二つの特定駆動ピンに電気的に接続され、該二つの特定駆動ピンは該ショートボード上の該伝送導線で電気的に接続された該複数の駆動接点の二つの駆動接点に対応し、該複数のパラメータ検出ユニットは該二つの特定駆動チャネルが該二つの異なる検査電圧を受けて発生する応答電流を検出し、並びに該自己検査コントローラの演算により第２検査抵抗を求め、該自己検査コントローラは該第２検査抵抗を該メモリに保存された該第２合格抵抗範囲と対比することを特徴とする、ポゴタワー電気チャネル自己検査式半導体試験システム。
3. 請求項１記載のポゴタワー電気チャネル自己検査式半導体試験システムにおいて、中央サーバーをさらに包含し、該中央サーバーはネットワークを通して該自己検査コントローラと電気的に接続され、該自己検査コントローラは該応答信号をキャプチャし並びに該ネットワークを通してそれを該中央サーバー内に保存することを特徴とする、ポゴタワー電気チャネル自己検査式半導体試験システム。

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