JPH1155941A - 圧電トランスを用いたｄｃ／ｄｃコンバータ - Google Patents
圧電トランスを用いたｄｃ／ｄｃコンバータInfo
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- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
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Abstract
(57)【要約】
【課題】 圧電トランスを用いたＤＣ／ＤＣコンバータ
の整流・平滑回路のロスを低減し、コンバータの効率を
上げる。 【解決手段】 ブリッジ整流回路の代わりに、カレント
ダブラ整流・平滑回路４を用い、ダイオードによる順方
向降下電圧を半分にする。更にダイオードの代わりに同
期整流と特殊なゲート波形整形回路により、低コスト化
を図る。
の整流・平滑回路のロスを低減し、コンバータの効率を
上げる。 【解決手段】 ブリッジ整流回路の代わりに、カレント
ダブラ整流・平滑回路４を用い、ダイオードによる順方
向降下電圧を半分にする。更にダイオードの代わりに同
期整流と特殊なゲート波形整形回路により、低コスト化
を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
に関し、特に、圧電トランスを用いたＤＣ／ＤＣコンバ
ータの高効率化に関する。
に関し、特に、圧電トランスを用いたＤＣ／ＤＣコンバ
ータの高効率化に関する。
【０００２】
【従来の技術】従来、この種の技術は、第１の従来例と
して挙げられる国際学会論文“ＮｅｗＰｉｅｚｏｅｌｅ
ｃｔｒｉｃ Ｔｒａｎｓｆｏｒｍｅｒ Ｃｏｎｖｅｒｔ
ｅｒＦｏｒ ＡＣ−ａｄａｐｔｅｒ，”ＩＥＥＥ ＡＰ
ＥＣ９７（Ａｐｌｉｅｄ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏ
ｎｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ９７），ｐｐ５６８−
５７２のＦｉｇ．４に示すように、２端子出力の圧電ト
ランスの整流はダイオード４個から成るブリッジ整流を
用いて実行していた。ブリッジ整流を用いることによっ
て、正の半サイクル、負の半サイクル共に負荷に電力を
供給することができる。
して挙げられる国際学会論文“ＮｅｗＰｉｅｚｏｅｌｅ
ｃｔｒｉｃ Ｔｒａｎｓｆｏｒｍｅｒ Ｃｏｎｖｅｒｔ
ｅｒＦｏｒ ＡＣ−ａｄａｐｔｅｒ，”ＩＥＥＥ ＡＰ
ＥＣ９７（Ａｐｌｉｅｄ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏ
ｎｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ９７），ｐｐ５６８−
５７２のＦｉｇ．４に示すように、２端子出力の圧電ト
ランスの整流はダイオード４個から成るブリッジ整流を
用いて実行していた。ブリッジ整流を用いることによっ
て、正の半サイクル、負の半サイクル共に負荷に電力を
供給することができる。
【０００３】Ｆｉｇ．４において、ダイオードの順方向
降下電圧をＶF とすると、各サイクルでダイオードが２
個直列に接続されるので、ブリッジ整流におけるダイオ
ード順方向降下電圧は２ＶF となる。
降下電圧をＶF とすると、各サイクルでダイオードが２
個直列に接続されるので、ブリッジ整流におけるダイオ
ード順方向降下電圧は２ＶF となる。
【０００４】一方、第２の従来例として挙げられる特開
平７−５９３３８号公報では、整流回路の順方向降下電
圧がＶF になるように、圧電トランスの出力部（２次
側）を、中間タップが取り出せる３端子出力の構造とし
た圧電トランスが提案されている。上記の如き中間タッ
プがあれば特開平７−５９３３８号公報の図１に示され
るように、簡単にダイオード順方向降下電圧がＶF の整
流回路を構成することができる。
平７−５９３３８号公報では、整流回路の順方向降下電
圧がＶF になるように、圧電トランスの出力部（２次
側）を、中間タップが取り出せる３端子出力の構造とし
た圧電トランスが提案されている。上記の如き中間タッ
プがあれば特開平７−５９３３８号公報の図１に示され
るように、簡単にダイオード順方向降下電圧がＶF の整
流回路を構成することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、叙上の
先行技術には下記に示す如き課題があった。
先行技術には下記に示す如き課題があった。
【０００６】第１の問題点は、上記第１の従来例に示さ
れるＡＰＥＣ９７の論文のように２端子出力の圧電トラ
ンスは、ブリッジ整流回路によって整流するために、２
ＶFのダイオード順方向降下電圧が発生するので、出力
電圧が１０Ｖ以下のような低電圧ではロスが目立ち、効
率が下がるという問題がある。
れるＡＰＥＣ９７の論文のように２端子出力の圧電トラ
ンスは、ブリッジ整流回路によって整流するために、２
ＶFのダイオード順方向降下電圧が発生するので、出力
電圧が１０Ｖ以下のような低電圧ではロスが目立ち、効
率が下がるという問題がある。
【０００７】第２の問題点は、上記第２の従来例の特開
平７−５９３３８号公報のように、センタ−タップ付き
の圧電トランスは、構造上センタ−タップを取り出すの
に、非常に精度の高い製造プロセスを必要とするので、
製造上困難であり、極めて高価なものになるという問題
がある。
平７−５９３３８号公報のように、センタ−タップ付き
の圧電トランスは、構造上センタ−タップを取り出すの
に、非常に精度の高い製造プロセスを必要とするので、
製造上困難であり、極めて高価なものになるという問題
がある。
【０００８】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記諸欠点を解消する為になされたもので
あり、従って本発明の目的は、圧電トランスとして、廉
価な２端子出力の圧電トランスを用いて整流回路のロス
を低減し、電力変換効率を向上させることを可能とした
圧電トランスを用いた新規なＤＣ／ＤＣコンバータを提
供することにある。
術に内在する上記諸欠点を解消する為になされたもので
あり、従って本発明の目的は、圧電トランスとして、廉
価な２端子出力の圧電トランスを用いて整流回路のロス
を低減し、電力変換効率を向上させることを可能とした
圧電トランスを用いた新規なＤＣ／ＤＣコンバータを提
供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る圧電トランスを用いたＤＣ／ＤＣコン
バータは、整流・平滑回路に、米国特許第４，８９９，
２７１号明細書または特公昭６１−２４９１３号公報
（電源回路）等に開示されているカレントダブラを用い
た整流・平滑回路を使用している。
に、本発明に係る圧電トランスを用いたＤＣ／ＤＣコン
バータは、整流・平滑回路に、米国特許第４，８９９，
２７１号明細書または特公昭６１−２４９１３号公報
（電源回路）等に開示されているカレントダブラを用い
た整流・平滑回路を使用している。
【００１０】更に、本発明に係る圧電トランスを用いた
ＤＣ／ＤＣコンバータは、整流回路のロスを低減するた
めに、ダイオード整流の代わりに同期整流（Ｓｙｎｃｈ
ｒｏｎｕｓ Ｒｅｃｔｉｆｉｃａｔｉｏｎ）を用いてお
り、このときに、同期整流用ＦＥＴを確実に駆動するた
めに、正弦波である圧電トランス出力電圧をクランプ
し、一定のゲート電圧にするゲート波形整流回路（請求
項５）を用いている。
ＤＣ／ＤＣコンバータは、整流回路のロスを低減するた
めに、ダイオード整流の代わりに同期整流（Ｓｙｎｃｈ
ｒｏｎｕｓ Ｒｅｃｔｉｆｉｃａｔｉｏｎ）を用いてお
り、このときに、同期整流用ＦＥＴを確実に駆動するた
めに、正弦波である圧電トランス出力電圧をクランプ
し、一定のゲート電圧にするゲート波形整流回路（請求
項５）を用いている。
【００１１】本発明においては、２端子出力の圧電トラ
ンスでも、カレントダブラ整流・平滑回路と組み合わせ
ることで、ダイオード順方向降下電圧をＶF にすること
ができ、ブリッジ整流と比べてロスを低減することが可
能となる。
ンスでも、カレントダブラ整流・平滑回路と組み合わせ
ることで、ダイオード順方向降下電圧をＶF にすること
ができ、ブリッジ整流と比べてロスを低減することが可
能となる。
【００１２】カレントダブラ整流・平滑回路のダイオー
ドの代わりに、同期整流用ＦＥＴを用いると、ＶF ＞Ｉ
ｏ・Ｒｏｎ（Ｉｏ：出力電流、Ｒｏｎ：ＦＥＴの“オ
ン”抵抗）なる範囲であれば、同期整流用ＦＥＴのほう
がロスを低減させることができる。
ドの代わりに、同期整流用ＦＥＴを用いると、ＶF ＞Ｉ
ｏ・Ｒｏｎ（Ｉｏ：出力電流、Ｒｏｎ：ＦＥＴの“オ
ン”抵抗）なる範囲であれば、同期整流用ＦＥＴのほう
がロスを低減させることができる。
【００１３】ここで、本発明においては、特に、同期整
流用ＦＥＴを駆動するのに圧電トランスを用いたスイッ
チング電源ならではの工夫がなされている。圧電トラン
スは強い共振特性を有するために、入力波形がいかなる
波形（例えば方形波（ｓｑｕａｒｅ−ｗａｖｅｆｏｒ
ｍ）、三角波（ｔｒｉａｎｇｌｅ−ｗａｖｅｆｏｒ
ｍ）、正弦波（ｓｉｎｕｓｏｉｄａｌ−ｗａｖｅｆｏｒ
ｍ））であっても圧電トランスの出力電圧波形は、正弦
波となる。このために、圧電トランスの出力電圧を直接
同期整流用ＦＥＴのゲート信号に用いると、出力正弦波
電圧のピーク値が同期整流用ＦＥＴのゲート絶対最大定
格値（通常２０Ｖ）を越えてしまい、同期整流用ＦＥＴ
を破壊してしまう虞れが十分ある。もしくは、圧電トラ
ンス出力正弦波電圧のピーク値がゲート絶対最大定格値
を越えないように、十分低い値に設定する（例えばピー
ク値１０Ｖ）と、ゲート“オン”電圧しきい値ＶTH（通
常２．５Ｖ）を越える期間が短くなってしまい、同期整
流用ＦＥＴを十分に“オン”することができない。この
問題を解決するためには、ピーク値が十分大きな圧電ト
ランス出力正弦波電圧を適切な値（例えば１０Ｖ）でク
ランプすれば良い。これを実現する回路が請求項５で示
したゲート波形整形回路である。
流用ＦＥＴを駆動するのに圧電トランスを用いたスイッ
チング電源ならではの工夫がなされている。圧電トラン
スは強い共振特性を有するために、入力波形がいかなる
波形（例えば方形波（ｓｑｕａｒｅ−ｗａｖｅｆｏｒ
ｍ）、三角波（ｔｒｉａｎｇｌｅ−ｗａｖｅｆｏｒ
ｍ）、正弦波（ｓｉｎｕｓｏｉｄａｌ−ｗａｖｅｆｏｒ
ｍ））であっても圧電トランスの出力電圧波形は、正弦
波となる。このために、圧電トランスの出力電圧を直接
同期整流用ＦＥＴのゲート信号に用いると、出力正弦波
電圧のピーク値が同期整流用ＦＥＴのゲート絶対最大定
格値（通常２０Ｖ）を越えてしまい、同期整流用ＦＥＴ
を破壊してしまう虞れが十分ある。もしくは、圧電トラ
ンス出力正弦波電圧のピーク値がゲート絶対最大定格値
を越えないように、十分低い値に設定する（例えばピー
ク値１０Ｖ）と、ゲート“オン”電圧しきい値ＶTH（通
常２．５Ｖ）を越える期間が短くなってしまい、同期整
流用ＦＥＴを十分に“オン”することができない。この
問題を解決するためには、ピーク値が十分大きな圧電ト
ランス出力正弦波電圧を適切な値（例えば１０Ｖ）でク
ランプすれば良い。これを実現する回路が請求項５で示
したゲート波形整形回路である。
【００１４】これによって、圧電トランスの出力電圧が
正弦波であるという欠点を克服し、同期整流形カレント
ダブラ整流・平滑回路を確実に効率良く動作させること
ができる。
正弦波であるという欠点を克服し、同期整流形カレント
ダブラ整流・平滑回路を確実に効率良く動作させること
ができる。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１６】図１は本発明の代表的な回路構成を示す回
路ブロック図である。
路ブロック図である。
【００１７】図１を参照するに、本発明は、基本的に
は、ＤＣ入力電源１、スイッチング回路２、圧電トラン
ス３、カレントダブラ整流・平滑回路４、負荷５によっ
て構成されている。スイッチング回路２は、図２（ａ）
に示されたハーフブリッジ形、図２（ｂ）に示されたア
クティブクランプ形、図２（ｃ）に示されたＥ級共振形
等いかなる形でも良い。
は、ＤＣ入力電源１、スイッチング回路２、圧電トラン
ス３、カレントダブラ整流・平滑回路４、負荷５によっ
て構成されている。スイッチング回路２は、図２（ａ）
に示されたハーフブリッジ形、図２（ｂ）に示されたア
クティブクランプ形、図２（ｃ）に示されたＥ級共振形
等いかなる形でも良い。
【００１８】［第１の発明］図３は理解を助けるため
に、図１の構成をすべて具体的に表した第１の発明の一
実施の形態を示す回路構成図であり、圧電トランス３は
等価回路で表し、スイッチング回路は図２（ａ）に示さ
れたハーフブリッジ形を代表回路として示されている。
また、圧電トランス３の入力容量１７での充放電ロスを
低減するために、充放電用インダクタ１６と直流バイア
スカットキャパシタ１５をハーフブリッジ形スイッチン
グ回路に付加している。
に、図１の構成をすべて具体的に表した第１の発明の一
実施の形態を示す回路構成図であり、圧電トランス３は
等価回路で表し、スイッチング回路は図２（ａ）に示さ
れたハーフブリッジ形を代表回路として示されている。
また、圧電トランス３の入力容量１７での充放電ロスを
低減するために、充放電用インダクタ１６と直流バイア
スカットキャパシタ１５をハーフブリッジ形スイッチン
グ回路に付加している。
【００１９】次に図４の各部波形をもとに本第１の発明
の動作を説明する。
の動作を説明する。
【００２０】図３、図４を参照するに、スイッチング回
路２のスイッチ１１、１２はデッドタイムを有するゲー
ト電圧ｖG1、ｖG2によって駆動され、交互に“オン・オ
フ”を繰り返す。
路２のスイッチ１１、１２はデッドタイムを有するゲー
ト電圧ｖG1、ｖG2によって駆動され、交互に“オン・オ
フ”を繰り返す。
【００２１】このデッドタイム期間中に、インダクタ１
６を流れるインダクタ電流によって圧電トランス３の入
力容量１７を充放電する。このために圧電トランス３の
入力電圧波形ｖ1 は図４に示すような準矩形波（ｑｕａ
ｓｉ−ｓｑｕａｒｅ ｗａｖｅｆｏｒｍ）となる。この
入力電圧ｖ1 が強いバンドパスフィルタ特性を持つ圧電
トランス３に印加されるために、圧電トランス３の内部
には正弦波ｉr が流れ、圧電トランス３の出力電圧波形
は正弦波ｖ2 となる。カレントダブラ整流・平滑回路４
によって圧電トランス出力電圧ｖ2 は半波整流されるの
で、出力電圧Ｖo は で表される。ここで、Ｖ2 はｖ2 の振幅である。
６を流れるインダクタ電流によって圧電トランス３の入
力容量１７を充放電する。このために圧電トランス３の
入力電圧波形ｖ1 は図４に示すような準矩形波（ｑｕａ
ｓｉ−ｓｑｕａｒｅ ｗａｖｅｆｏｒｍ）となる。この
入力電圧ｖ1 が強いバンドパスフィルタ特性を持つ圧電
トランス３に印加されるために、圧電トランス３の内部
には正弦波ｉr が流れ、圧電トランス３の出力電圧波形
は正弦波ｖ2 となる。カレントダブラ整流・平滑回路４
によって圧電トランス出力電圧ｖ2 は半波整流されるの
で、出力電圧Ｖo は で表される。ここで、Ｖ2 はｖ2 の振幅である。
【００２２】圧電トランス３の出力電流ｉ2 は、±Ｉo
／２の振幅の電流が流れる。ここで、Ｉo は負荷抵抗５
を流れる出力電流である。
／２の振幅の電流が流れる。ここで、Ｉo は負荷抵抗５
を流れる出力電流である。
【００２３】ここで、図５を参照して、カレントダブラ
整流・平滑回路の動作を説明する。まず、定義として、
図４の各部波形において圧電トランス３の出力電圧ｖ2
が正の電圧の期間［ｔB −ｔC ］を正の半サイクル（ｐ
ｏｓｉｔｉｖｅ−ｈａｌｆ−ｃｙｃｌｅ）とし、出力電
圧ｖ2 が負の電圧の期間［ｔA −ｔB ］を負の半サイク
ル（ｎｅｇａｔｉｖｅ−ｈａｌｆ−ｃｙｃｌｅ）とす
る。
整流・平滑回路の動作を説明する。まず、定義として、
図４の各部波形において圧電トランス３の出力電圧ｖ2
が正の電圧の期間［ｔB −ｔC ］を正の半サイクル（ｐ
ｏｓｉｔｉｖｅ−ｈａｌｆ−ｃｙｃｌｅ）とし、出力電
圧ｖ2 が負の電圧の期間［ｔA −ｔB ］を負の半サイク
ル（ｎｅｇａｔｉｖｅ−ｈａｌｆ−ｃｙｃｌｅ）とす
る。
【００２４】正の半サイクル［ｔB −ｔC ］では、ダイ
オード６は“オフ”である。圧電トランス３の出力電流
ｉ2 はインダクタ８とダイオード７を通り負荷５へ電力
を供給する。
オード６は“オフ”である。圧電トランス３の出力電流
ｉ2 はインダクタ８とダイオード７を通り負荷５へ電力
を供給する。
【００２５】このときインダクタ８には負荷電流の半分
である＋Ｉo ／２が流れている。同時にインダクタ９に
も＋Ｉo ／２なる電流がダイオード７を通して負荷５へ
環流（ｆｒｅｅ ｗｈｅｅｌ）している。このインダク
タ８及び９の電流が合わされて負荷電流Ｉo となる。
である＋Ｉo ／２が流れている。同時にインダクタ９に
も＋Ｉo ／２なる電流がダイオード７を通して負荷５へ
環流（ｆｒｅｅ ｗｈｅｅｌ）している。このインダク
タ８及び９の電流が合わされて負荷電流Ｉo となる。
【００２６】インダクタ８と９に流れる電流は、インダ
クタンスで決まるリップル電流が重畳しているが、互い
に逆相でキャンセルされるために、出力キャパシタ１０
にリップル電流はほとんど流れ込まない。
クタンスで決まるリップル電流が重畳しているが、互い
に逆相でキャンセルされるために、出力キャパシタ１０
にリップル電流はほとんど流れ込まない。
【００２７】通常のカレントダブラは正と負の半サイク
ルの時間比率が等しくなくなる場合があるので、このよ
うなリップル電流をキャンセルしきれずに、キャパシタ
１０にはリップル電流が流れるために、ある程度大きな
容量が必要とされるが、本発明に係る圧電トランスとカ
レントダブラの組合わせでは、圧電トランスの出力は必
ず正弦波となるために、正と負の半サイクルの時間比率
も常に等しい。
ルの時間比率が等しくなくなる場合があるので、このよ
うなリップル電流をキャンセルしきれずに、キャパシタ
１０にはリップル電流が流れるために、ある程度大きな
容量が必要とされるが、本発明に係る圧電トランスとカ
レントダブラの組合わせでは、圧電トランスの出力は必
ず正弦波となるために、正と負の半サイクルの時間比率
も常に等しい。
【００２８】従って、インダクタ８と９に流れるリップ
ル電流は常に完全にキャンセルされるために、出力キャ
パシタ１０は小さな容量のものを使用することができ
る。もしくは、インダクタ８と９のインダクタンスを小
さくすることができるので、コンバータ装置の小型化に
貢献することが可能となる。
ル電流は常に完全にキャンセルされるために、出力キャ
パシタ１０は小さな容量のものを使用することができ
る。もしくは、インダクタ８と９のインダクタンスを小
さくすることができるので、コンバータ装置の小型化に
貢献することが可能となる。
【００２９】負の半サイクル［ｔA −ｔB ］では、ダイ
オード７は“オフ”である。出力電流ｉ2 はインダクタ
９とダイオード６を通り、負荷５へ電力を供給する。詳
細な動作は上述した正の半サイクルと同様である。
オード７は“オフ”である。出力電流ｉ2 はインダクタ
９とダイオード６を通り、負荷５へ電力を供給する。詳
細な動作は上述した正の半サイクルと同様である。
【００３０】［第２の発明］次に、カレントダブラ整流
・平滑回路のダイオードの代わりに、同期整流を用い
て、損失を更に低減する第２の発明について、図６を参
照して詳細に説明する。
・平滑回路のダイオードの代わりに、同期整流を用い
て、損失を更に低減する第２の発明について、図６を参
照して詳細に説明する。
【００３１】図６は第２の発明の一実施の形態を示す回
路構成図である。
路構成図である。
【００３２】図６を参照するに、圧電トランス３より入
力側は図３と同じなのでその部分を図面上省略してい
る。
力側は図３と同じなのでその部分を図面上省略してい
る。
【００３３】本第２の発明においては、前述した第１の
発明のダイオード６の代わりに、同期整流用ＦＥＴ２３
が接続され、ダイオード７の代わりに同期整流用ＦＥＴ
２４が接続されている。ＦＥＴ２３、２４のゲート端子
は、波形整形回路２５を介して、圧電トランス２３の出
力端子にたすきがけに接続されている。
発明のダイオード６の代わりに、同期整流用ＦＥＴ２３
が接続され、ダイオード７の代わりに同期整流用ＦＥＴ
２４が接続されている。ＦＥＴ２３、２４のゲート端子
は、波形整形回路２５を介して、圧電トランス２３の出
力端子にたすきがけに接続されている。
【００３４】上記波形整形回路２５の構成を以下に説明
する。
する。
【００３５】同期整流用ＦＥＴ２３のゲートに、クラン
プ用ＦＥＴ２６のソースが接続され、ＦＥＴ２６のドレ
インは圧電トランス３の一方の出力端子に接続され、Ｆ
ＥＴ２６のゲートはクランプ電圧源２８に接続されてい
る。同様に、同期整流用ＦＥＴ２４のゲートに、クラン
プ用ＦＥＴ２７のソースが接続され、ＦＥＴ２７のドレ
インは圧電トランス３のもう一方の出力端子に接続さ
れ、ＦＥＴ２７のゲートはクランプ電圧源２８に接続さ
れている。
プ用ＦＥＴ２６のソースが接続され、ＦＥＴ２６のドレ
インは圧電トランス３の一方の出力端子に接続され、Ｆ
ＥＴ２６のゲートはクランプ電圧源２８に接続されてい
る。同様に、同期整流用ＦＥＴ２４のゲートに、クラン
プ用ＦＥＴ２７のソースが接続され、ＦＥＴ２７のドレ
インは圧電トランス３のもう一方の出力端子に接続さ
れ、ＦＥＴ２７のゲートはクランプ電圧源２８に接続さ
れている。
【００３６】ここで、波形整形回路２５の動作を図７の
波形を参照して説明する。まず正の半サイクルについて
説明する。
波形を参照して説明する。まず正の半サイクルについて
説明する。
【００３７】図６、図７を参照するに、時刻ｔB （図４
に示された時刻ｔB と同じ）で圧電トランス３の出力電
圧ｖ2 は正になる。クランプ用ＦＥＴ２７はあらかじめ
ゲートに印加されたクランプ電圧源２８のクランプ電圧
Ｖb で“オン”されているために、ＦＥＴ２７のソース
電圧ｖ3 も出力電圧ｖ2 と等しい正の電圧となる。ここ
で、時刻ｔB'で出力電圧ｖ2 がクランプ電圧Ｖb よりも
大きくなると、ＦＥＴ２７は“オフ”してソース電圧ｖ
3 はクランプ電圧Ｖb と等しく一定となる。ここで、ク
ランプ電圧Ｖb を１０Ｖ程度の適切な値に設定する。負
の半サイクルも同様の動作をする。
に示された時刻ｔB と同じ）で圧電トランス３の出力電
圧ｖ2 は正になる。クランプ用ＦＥＴ２７はあらかじめ
ゲートに印加されたクランプ電圧源２８のクランプ電圧
Ｖb で“オン”されているために、ＦＥＴ２７のソース
電圧ｖ3 も出力電圧ｖ2 と等しい正の電圧となる。ここ
で、時刻ｔB'で出力電圧ｖ2 がクランプ電圧Ｖb よりも
大きくなると、ＦＥＴ２７は“オフ”してソース電圧ｖ
3 はクランプ電圧Ｖb と等しく一定となる。ここで、ク
ランプ電圧Ｖb を１０Ｖ程度の適切な値に設定する。負
の半サイクルも同様の動作をする。
【００３８】次に、図８〜図１０は第２の発明に係る同
期整流形カレントダブラ整流・平滑回路のバリエ−ショ
ン（他の実施の形態）を示し、そのうち、図８はクラン
プ電圧源２８を除去しコンバータの出力電圧からクラン
プ電圧Ｖbを供給した第２の実施の形態を示す回路構成
図である。
期整流形カレントダブラ整流・平滑回路のバリエ−ショ
ン（他の実施の形態）を示し、そのうち、図８はクラン
プ電圧源２８を除去しコンバータの出力電圧からクラン
プ電圧Ｖbを供給した第２の実施の形態を示す回路構成
図である。
【００３９】図８を参照するに、この第２の発明の第２
の実施の形態によれば、図６の回路構成からクランプ電
圧源２８が除去され、電圧Ｖb の代わりに、ＦＥＴ２６
及び２７のゲートはＤＣ／ＤＣコンバータの出力に接続
されているので、回路の部品点数を削減することができ
る。
の実施の形態によれば、図６の回路構成からクランプ電
圧源２８が除去され、電圧Ｖb の代わりに、ＦＥＴ２６
及び２７のゲートはＤＣ／ＤＣコンバータの出力に接続
されているので、回路の部品点数を削減することができ
る。
【００４０】図９は同期整流用ＦＥＴ２３、２４のゲー
トがそれぞれツェナダイオード２９、３０を介して圧電
トランス３の出力端子にたすけがけに接続された第３の
実施の形態を示す回路構成図である。
トがそれぞれツェナダイオード２９、３０を介して圧電
トランス３の出力端子にたすけがけに接続された第３の
実施の形態を示す回路構成図である。
【００４１】図９においては、図６または図８のＦＥＴ
２６、２７の代わりに、ツェナダイオード２９、３０が
使用されているので、全体の回路構成を廉価にすること
ができる。
２６、２７の代わりに、ツェナダイオード２９、３０が
使用されているので、全体の回路構成を廉価にすること
ができる。
【００４２】図１０は、同期整流ＦＥＴ２３、２４のゲ
ートが、それぞれバイアスカット用キャパシタ３１、３
２を介して圧電トランス３の出力端子にたすけがけに接
続された第４の実施の形態を示す回路構成図である。
ートが、それぞれバイアスカット用キャパシタ３１、３
２を介して圧電トランス３の出力端子にたすけがけに接
続された第４の実施の形態を示す回路構成図である。
【００４３】図１０に示された第４の実施の形態におい
ては、図６、図８のＦＥＴの代わりに、キャパシタが使
用されているので、図９に示された第３の実施の形態と
同様に、全体の回路を廉価に構成することが可能とな
る。
ては、図６、図８のＦＥＴの代わりに、キャパシタが使
用されているので、図９に示された第３の実施の形態と
同様に、全体の回路を廉価に構成することが可能とな
る。
【００４４】［第３の発明］図１１は第３の発明による
一実施の形態を示す回路構成図である。
一実施の形態を示す回路構成図である。
【００４５】図１１に示すように、図３に示された共振
用インダクタ１６に別券線を設けて共振用インダクタ３
３を形成し、この別券線に誘起された交流電圧を整流・
平滑回路３４で直流電圧に変換し、制御ＩＣ３５の電源
電圧としている。
用インダクタ１６に別券線を設けて共振用インダクタ３
３を形成し、この別券線に誘起された交流電圧を整流・
平滑回路３４で直流電圧に変換し、制御ＩＣ３５の電源
電圧としている。
【００４６】以上説明した第１〜第３の発明に係るＤＣ
／ＤＣコンバータは、入力を直流電源として説明した
が、商用の交流入力（例えばＡＣ１００Ｖ／５０Ｈｚ）
とし整流・平滑してＤＣ電圧にする、いわゆるＡＣ入力
電源にもそのまま適用できることは勿論である。
／ＤＣコンバータは、入力を直流電源として説明した
が、商用の交流入力（例えばＡＣ１００Ｖ／５０Ｈｚ）
とし整流・平滑してＤＣ電圧にする、いわゆるＡＣ入力
電源にもそのまま適用できることは勿論である。
【００４７】
【発明の効果】本発明は以上の如く構成され、作用する
ものであり、本発明によれば以下に示すような諸効果が
得られる。
ものであり、本発明によれば以下に示すような諸効果が
得られる。
【００４８】第１の効果は、ブリッジ整流の代わりに、
カレントダブラ整流・平滑回路を用いることにより、２
端子出力の圧電トランスを用いたＤＣ／ＤＣコンバータ
の効率を上げることができる。具体的には、出力１０Ｖ
dc／１Ａで効率が７５％から８０％へ、５％上昇させる
ことができた。
カレントダブラ整流・平滑回路を用いることにより、２
端子出力の圧電トランスを用いたＤＣ／ＤＣコンバータ
の効率を上げることができる。具体的には、出力１０Ｖ
dc／１Ａで効率が７５％から８０％へ、５％上昇させる
ことができた。
【００４９】その理由は、整流ダイオードの順方向降下
電圧が半分になったからである。
電圧が半分になったからである。
【００５０】第２の効果は、カレントダブラ整流・平滑
回路のダイオードの代わりに、同期整流を用いること
で、更に効率を上げることができる。具体的には、出力
１０Ｖdc／１Ａで、効率が８０％から８５％へと、５％
上昇させることができた。
回路のダイオードの代わりに、同期整流を用いること
で、更に効率を上げることができる。具体的には、出力
１０Ｖdc／１Ａで、効率が８０％から８５％へと、５％
上昇させることができた。
【００５１】その理由は、同期整流用ＦＥＴを駆動する
ために、圧電トランスの出力正弦波電圧を、特殊な波形
整形回路を用いて、確実に同期整流用ＦＥＴを駆動でき
るからである。
ために、圧電トランスの出力正弦波電圧を、特殊な波形
整形回路を用いて、確実に同期整流用ＦＥＴを駆動でき
るからである。
【図１】本発明の基本的な回路ブロック構成図である。
【図２】（ａ）〜（ｃ）は、本発明に使用されるスイッ
チング回路の変形例（バリエーション）を示す回路構成
図である。
チング回路の変形例（バリエーション）を示す回路構成
図である。
【図３】第１の発明の一実施の形態を示す回路構成図で
ある。
ある。
【図４】図３に示された第１の発明による回路の各部波
形を示すタイミングチャートである。
形を示すタイミングチャートである。
【図５】カレントダブラ整流・平滑回路の動作を示す図
である。
である。
【図６】第２の発明の構成を示し、同期整流形カレント
ダブラ整流・平滑回路を用いた、圧電トランスＤＣ／Ｄ
Ｃコンバータの第１の実施の形態を示す回路構成図であ
る。
ダブラ整流・平滑回路を用いた、圧電トランスＤＣ／Ｄ
Ｃコンバータの第１の実施の形態を示す回路構成図であ
る。
【図７】同期整流用ＦＥＴのゲート波形図（観測図）で
ある。
ある。
【図８】第２の発明の第２の実施の形態を示す要部回路
構成図である。
構成図である。
【図９】第２の発明の第３の実施の形態を示す要部回路
構成図である。
構成図である。
【図１０】第２の発明の第４の実施の形態を示す要部回
路構成図である。
路構成図である。
【図１１】第３の発明の一実施の形態を示す回路ブロッ
ク構成図である。
ク構成図である。
１…入力直流電源 ２…スイッチング回路 ３…圧電トランス ４…カレントダブラ整流・平滑回路 ５…負荷 ６、７…ダイオード ８、９…チョークインダクタ １０…出力キャパシタ １１、１２…ＦＥＴ １３…アクティブクランプ用キャパシタ １４…アクティブクランプ用インダクタ １５…バイアスカットキャパシタ １６…共振用インダクタ １７…圧電トランス入力キャパシタ １８…圧電トランス等価インダクタ １９…圧電トランス等価キャパシタ ２０…圧電トランス等価抵抗 ２１…圧電トランス等価トランス ２２…圧電トランス出力キャパシタ ２３、２４…同期整流用ＦＥＴ ２５…ゲート波形整形回路 ２６、２７…クランプ用ＦＥＴ ２８…クランプ用電圧源 ２９、３０…ツェナダイオード ３１、３２…バイアスカットキャパシタ ３３…別券線付共振用インダクタ ３４…整流・平滑回路 ３５…制御ＩＣ ３６…ダイオード ３７…キャパシタ
Claims (11)
- 【請求項１】 直流入力電圧をスイッチング方式によっ
て電圧変換して直流出力電圧を出力するスイッチング電
源において、 前記直流入力電圧を交流パルスに変換するスイッチ手段
と、前記交流パルスを入力として変圧する圧電トランス
と、該圧電トランスの出力交流電圧を整流・平滑する整
流・平滑手段とを有し、 前記整流・平滑手段にカレントダブラ方式の整流・平滑
手段を使用したことを特徴とする圧電トランスを用いた
ＤＣ／ＤＣコンバータ。 - 【請求項２】 前記カレントダブラ方式の整流・平滑手
段は、２個のダイオードと、２個のインダクタと、１個
のキャパシタから成り、 前記圧電トランスの一方の出力端子に第１のダイオード
のカソードと第１のインダクタの一方の端子を接続し、 前記圧電トランスの他方の出力端子に第２のダイオード
のカソードと第２のインダクタの一方の端子を接続し、 前記第１及び第２のダイオードのアノードをグランドに
接地し、 前記第１及び第２のインダクタの他方の端子同志を接続
し、その接続点を出力コンデンサの一方の端子に接続
し、前記出力コンデンサの他方の端子をグランドに接地
した、 ことを更に特徴とする請求項１に記載の圧電トランスを
用いたＤＣ／ＤＣコンバータ。 - 【請求項３】 前記カレントダブラ方式の整流・平滑手
段は第１、第２の２個のＦＥＴと、第１、第２の２個の
インダクタと、１個のキャパシタから成り、 前記第１、第２のＦＥＴのゲート端子は、それぞれ第
１、第２の波形整形回路を介して前記圧電トランスの一
方の出力端子と他方の出力端子に接続され、 前記第１、第２のＦＥＴを用いて整流することを更に特
徴とする請求項１に記載の圧電トランスを用いたＤＣ／
ＤＣコンバータ。 - 【請求項４】 前記圧電トランスの一方の出力端子に第
１のＦＥＴのドレインと第１のインダクタの一方の端子
を接続し、 前記圧電トランスの他方の出力端子に第２のＦＥＴのド
レインと第２のインダクタの一方の端子を接続し、 前記第１及び第２のＦＥＴのソースをグランドに接地
し、 前記第１及び第２のインダクタの他方の端子同志を接続
し、その接続点を出力コンデンサの一方の端子に接続
し、前記出力コンデンサの他方の端子をグランドに接地
したことを更に特徴とする請求項３に記載の圧電トラン
スを用いたＤＣ／ＤＣコンバータ。 - 【請求項５】 前記第１、第２の波形整形回路は、それ
ぞれ第３、第４のＦＥＴから成り、 前記第３のＦＥＴのソースは前記第１のＦＥＴのゲート
に接続され、前記第３のＦＥＴのドレインは前記圧電ト
ランスの一方の出力端子に接続され、前記第３のＦＥＴ
のゲートはバイアス電源に接続され、 前記第４のＦＥＴのソースは前記第２のＦＥＴのゲート
に接続され、前記第４のＦＥＴのドレインは前記圧電ト
ランスの他方の出力端子に接続され、前記第４のＦＥＴ
のゲートは前記バイアス電源に接続されることを更に特
徴とする請求項３に記載の圧電トランスを用いたＤＣ／
ＤＣコンバータ。 - 【請求項６】 直流入力電圧をスイッチング方式によっ
て電圧変換し直流出力電圧を出力するスイッチング電源
において、 前記直流入力電圧を交流パルスに変換するスイッチ手段
と、前記交流パルスを入力として変圧する圧電トランス
と、該圧電トランスの変圧された出力交流電圧を整流・
平滑する整流・平滑手段とを有するＤＣ／ＤＣコンバー
タにおいて、 前記圧電トランスの入力端子間にインダクタを接続し、
該インダクタに別巻線を設け、該別券線の出力を整流・
平滑して前記スイッチ手段を制御する制御ＩＣの電圧源
とすることを特徴とする圧電トランスを用いたＤＣ／Ｄ
Ｃコンバータ。 - 【請求項７】 請求項１〜請求項６で示した直流入力電
圧の圧電トランスを用いたＤＣ／ＤＣコンバータにおい
て、 前記直流入力電圧を、商用交流電源を整流・平滑した電
圧に置換したＡＣ入力電源としたことを特徴とする圧電
トランスを用いたＤＣ／ＤＣコンバータ。 - 【請求項８】 前記第３及び第４のＦＥＴのゲートを前
記バイアス電源の代わりに当該ＤＣ／ＤＣコンバータの
出力に接続したことを更に特徴とした請求項５に記載の
圧電トランスを用いたＤＣ／ＤＣコンバータ。 - 【請求項９】 前記第３及び第４のＦＥＴの代わり
に、それぞれツェナダイオードを使用したことを更に特
徴とする請求項５に記載の圧電トランスを用いたＤＣ／
ＤＣコンバータ。 - 【請求項１０】 前記第３及び第４のＦＥＴの代わり
に、それぞれコンデンサを使用したことを更に特徴とす
る請求項５に記載の圧電トランスを用いたＤＣ／ＤＣコ
ンバータ。 - 【請求項１１】 圧電トランスとカレントダブラ整流・
平滑回路とを組合わせることにより、前記圧電トランス
の出力を確実に正弦波とし、該正弦波の正と負の半サイ
クルの時間比率を常に等しくすることを特徴とした圧電
トランスを用いたＤＣ／ＤＣコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205719A JPH1155941A (ja) | 1997-07-31 | 1997-07-31 | 圧電トランスを用いたｄｃ／ｄｃコンバータ |
| TW087112071A TW402834B (en) | 1997-07-31 | 1998-07-23 | Direct current/direct current converter |
| US09/123,522 US6535407B1 (en) | 1997-07-31 | 1998-07-28 | DC/DC converter having a piezoelectric transformer and rectification-smoothing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205719A JPH1155941A (ja) | 1997-07-31 | 1997-07-31 | 圧電トランスを用いたｄｃ／ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155941A true JPH1155941A (ja) | 1999-02-26 |
Family
ID=16511562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9205719A Pending JPH1155941A (ja) | 1997-07-31 | 1997-07-31 | 圧電トランスを用いたｄｃ／ｄｃコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6535407B1 (ja) |
| JP (1) | JPH1155941A (ja) |
| TW (1) | TW402834B (ja) |
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