JPH11510300A - Ｓｒａｍ―ｍｏｓトランジスタメモリセルの駆動方法 - Google Patents

Abstract

(57)【要約】 メモリセルは、それぞれ１つのワード線（ＷＬ、ＷＬＳ）を介して駆動される選択トランジスタ（ＭＮ１、ＭＮ２）を介してビット線（ＢＬ、ＢＬＱ）と接続されている２つの帰還結合されたインバータ（ＭＮ５、ＭＰ３；ＭＮ６、ＭＰ４）から成る６‐トランジスタメモリセルから成っている。メモリセルへの情報の書込みの際に、両方の選択トランジスタが導通状態に制御される。セルの内容の読出しの際に、第１の選択トランジスタ（ＭＮ１）のみが導通状態に制御され、他方の選択トランジスタ（ＭＮ２）は阻止状態にとどまる。このようにして、読出しの際にビット線（ＢＬ）のみが充電状態を切換えられる。

Description

【発明の詳細な説明】 ＳＲＡＭ‐ＭＯＳトランジスタメモリセルの駆動方法 データおよび／または信号処理のためのマイクロエレクトロニック回路は、デ ータ、状態変数などの記憶を可能にするメモリセルを有するメモリを含んでいる 。処理速度の増大と共にこれらのメモリへの要求は高まっている。特にメモリの 内容へのアクセス時間（読出し過程）もメモリへの書込みのための時間（書込み 過程）も明白に短縮されなければならなかった。このようなメモリの代表的なも のは、小さい占有面積で実現可能であり、かつその内容への非常に速いアクセス を許容するＳＲＡＭ（スタティック‐ランダム‐アクセス‐メモリ）である。 最近、たとえば移動電話、パーム‐トップ‐コンピュータおよび医用装置（た とえば補聴器）のような携帯可能なシステムがますます多く市場に出現している 。これらのシステムの電圧供給は電池または蓄電池により行われる。その場合、 携帯可能な装置の駆動時間または連続使用期間は一方では電池の容量に関係し、 他方ではシステム構成要素の電力消費に関係する。マイクロエレクトロニック回 路の場合には既に、連続使用期間を長くするため電力消費を減ずるためのコンセ プトが開発された〔１〕。 マイクロエレクトロニック回路の電力消費は本質的に下記の式により記述され 得る： Ｐ∝〔Σσ_i・Ｃ_i〕・ＶＤＤ・ＨＵＢ （１） ここでσ_iは第ｉ節点の切換頻度、Ｃ_iはそのキャパシタンス、ＶＤＤは供給電圧 、ＨＵＢは節点のレベル変化（スタティックＣＭＯＳ論理ではたいていＨＵＢ＝ ＶＤＤが成り立つ）、またｉは当該の回路のすべての節点の通し番号である。 式（１）から電力低減のための次の方策が導き出される。すなわち、供給電圧 の低下、節点キャパシタンスおよび電圧レベル切換頻度の減少である。 ＳＲＡＭメモリの場合には、上記の方策により既に明白に減ぜられた電力消費 を有する回路が実現されている。すなわち、５ボルトから３．３ボルト（一部で は２．４Ｖ）への供給電圧の低下、ＶＤＤへの代わりにＶＤＤ／２へのビット線 の予充電（ストローク減少）、コンパクトなレイアウトによるキャパシタンスの 最小化（すなわち、わずかなトランジスタ数およびわずかな配線キャパシタンス ）および個々に駆動され得るブロックへのメモリの分割（すなわち、減ぜられた 電圧レベル切換頻度）が実現されている。 文献〔２〕から６‐トランジスタメモリセルは知られており、これは図２にも 示されている。メモリセルＳＺは２つの帰還結合されたインバータＭＮ５、ＭＰ ３またはＭＮ６、ＭＰ４から成っている。インバータＭＮ５、ＭＰ３は、その出 力節点Ａにおいて、ワード線ＷＬを介して駆動される第１の選択トランジスタＭ Ｎ１を介して、第１のビット線ＢＬと接続されている。インバータＭＮ６、ＭＰ ４は、その出力節点Ｂにおいて、同じくワード線ＷＬを介して駆動される第２の 選択トランジスタＭＮ２を介して、第２のビット線ＢＬＱに接続されている。両 インバータの相応するトランジスタは等しいディメンジョンを有する、すなわち ＭＰ３＝ＭＰ４またＭＮ５＝ＭＮ６である。 上述の６‐トランジスタメモリセル（図２）および差動的に動作する読出し増 幅器（〔２〕参照）により構成されたＳＲＡＭの重要な特徴は、対としてのビッ ト線の駆動である。書込みの際にはＢＬおよびＢＬＱはデータに相応して互いに 相補性のレベルを与えられ（たとえばＢＬ＝１およびＢＬＱ＝０）、そのときに のみ（ＭＮ５、ＭＮ６、ＭＰ３およびＭＰ４から成る）帰還結合されたインバー タ対が、ＷＬにより導通させられた選択トランジスタＭＮ１およびＭＮ２を介し て切換えられ得る（Ａは０から１へ；Ｂは１から０へ）。読出し過程の開始時に 両節点ＢＬおよびＢＬＱは、その後に駆動されるメモリセルにより（ＭＮ１およ びＭＮ２はＷＬにより導通状態に切換えられている）互いに相補性のレベルにプ ルされるように、等しい電位におかれる。差動的に動作する読出し増幅器が次い でＢＬとＢＬＱとの間の差の迅速な評価、従ってまた確実な読出しを許す。 ビット線ＢＬおよびＢＬＱのキャパシタンスは、セルの容量性負荷によっても メモリのアーキテクチュアによっても決定され、一般にそれらはＳＲＡＭの最大 のキャパシタンスに属する。駆動されるメモリセルごとに読出し過程の際にも書 込み過程の際にも各々の場合に大きいビット線キャパシタンスの１つが充電状態 が切換えられるので（σＢＬ＝０．５、σＢＬＱ＝０．５、式（１）参照）、こ の個所においてＳＲＡＭの電力消費の大部分が生ずる。 ビット線の電圧レベル切換頻度の減少は、それに応じてＳＲＡＭの電力消費の 明白な減少に通じ得る。 文献〔３〕から６‐トランジスタ‐メモリセルは知られており、これは図１に も示されている。メモリセルＳＺは、２つの相い異なってディメンジョニングさ れた、帰還結合されたインバータＭＮ５、ＭＰ３またはＭＮ６、ＭＰ４から成る メモリ要素ＳＰＥから成っている。弱いほうのインバータＭＮ５、ＭＰ３は、そ の出力節点Ａでワード線ＷＬを介して駆動される第１の選択トランジスタＭＮ１ を介して、第１のビット線ＢＬと接続されている。強いほうのインバータＭＮ６ 、ＭＰ４は、その出力節点Ｂで第２のワード線ＷＬＳを介して駆動される第２の 選択トランジスタＭＮ２を介して、第２のビット線ＢＬＱに接続されている。 公知の回路ではワード線ＷＬはビットの書込みの役割をし、また第２のワード 線ＷＬＳは単極性の読出し増幅器を有するメモリ要素ＳＰＥからビットを読出す 役割をする。ＶＤＤおよびＶＳＳは供給電圧である。これらのＳＲＡＭセルの読 出しの際にはビット線ＢＬのみが、また書込みの際にはビット線ＢＬＱのみがレ ベル変化を受ける。ビット線の電圧レベル切換頻度はそれによって明白に減ぜら れ得た。 電力消費を減ずるために供給電圧ＶＤＤが ｜Ｖｔｈｍａｘ｜＜ＶＤＤ＜｜Ｖｔｈｐ｜＋｜Ｖｔｈｎ｜ （２） に下げられると（Ｖｔｈｐ、Ｖｔｈｎ：Ｎ（Ｐ）チャネルトランジスタのしきい 値電圧、Ｖｔｈｍａｘ：ＶｔｈｐおよびＶｔｈｎの大きいほうの値）、文献〔３ 〕によりメモリセルの機能は保証されていない。１の書込み（ＢＬ＝ＶＤＤ）の 際には節点ＡはＶ＝ＶＤＤ−Ｖｔｈｎにしか充電状態を切換えられない。なぜな らば、選択トランジスタＭＮ１の両端にΔＶ＝Ｖｔｈｎの電圧降下ΔＶが生ずる からである。ＭＰ４およびＭＮ６から成るインバータは、節点Ａにおけるこの電 圧レベルでは切換わり得ず、それによって記憶が行われない。（２）による電圧 範囲での〔３〕（図１）によるメモリセルの使用は可能でない。 本発明の課題は、図１によるメモリセルから成るＳＲＡＭアーキテクチュアの 駆動方法であって、ビット線の電圧レベル切換頻度を可能なかぎり低く保ち、し かも同時に低い供給電圧における機能を保証し得る作動方法を提供することであ る。 この課題は請求項１による方法により解決される。 本発明の実施態様は従属請求項にあげられている。 以下、図面により本発明を一層詳細に説明する。 図１、２は既に説明されたメモリセル、 図３は読出し過程における電圧関係を示すダイアグラム、 図４は書込み過程における電圧関係を示すダイアグラム、 図５はメモリの実施例、 図６は行テコーダを示す図である。 図１中に示されているＳＲＡＭセルは２つのワード線ＷＬＳおよびＷＬにより 駆動される。読出し過程では、〔３〕に記載されているように、ＷＬのみが能動 的であり、その際にトランジスタＭＮ１は導通状態に切換えられる。０が記憶さ れていると（Ａ＝０、Ｂ＝１）、１に予充電されたビット線ＢＬが０にプルされ る。セルのなかに１が記憶されていると（Ａ＝ＶＤＤ、Ｂ＝０）、ＢＬは予充電 電位にとどまる。両方の値においてビット線ＢＬＱはすべての読出し過程の間に レベル変化を受けない。従って、読出し過程ではビット線ＢＬおよびＢＬＱの電 圧レベル切換頻度はσＢＬ＝０．５またはσＢＬＱ＝０である、すなわち１つの ワード線ＷＬによる駆動を有するＳＲＡＭセル（図２）におけるσＢＬＱ＝０． ５にくらべて、ＢＬＱの電圧レベル切換頻度は０に減ぜられた。図３には０の読 出しの際の過程のシミュレーションの結果が示されている。ＷＬは行デコーダに より１に充電状態を切換えられ（ＷＬＳは０にとどまる）、それによってＢＬは セルを通じて０に向けてプルされる。それにより単極性の読出し増幅器、ここで はスタティックＣＭＯＳインバータの出力端ＬＳが１に充電状態を切換えられる 。 書込み過程（図４）では行デコーダは、〔３〕と相違して、両ワード線ＷＬお よびＷＬＳをＶＤＤにおく。データは相補性のレベルでビット線上におかれる（ たとえばＢＬ＝ＶＳＳ、ＢＬＱ＝ＶＤＤ）。それによって、帰還結合されたイン バータ対の状態および節点Ａの電位は、ＶＤＤからＶＳＳへ切換わる（ＢはＶＳ ＳからＶＤＤへ）。それによってメモリセルのなかには０が書込まれている （以前の内容は１であった）。 図５には提案されたバージョンに相応するＳＲＡＭアーキテクチュアが概要を 示されている。行デコーダＺＤにはＳＲＡＭアーキテクチュアで書込み‐読出し 信号ＲＷＱが供給されなければならない。参照符号ＳＤにより列デコーダが、Ｌ Ｖにより単極性の読出し増幅器が、ＣＳによりチップ選択信号が、ＳＰによりメ モリマトリックスが示されている。 図６には変更された行デコーダＺＤの実現手段が示されている。図面はそれ自 体で自明である。 文献 〔１〕A.P.Chandrakasan,S.Sheng,R.W.Brodersen：“低電力ＣＭＯＳディジタル 設計”、米国電気電子学会雑誌・固体回路編、第２７巻、第４号、１９９２年４ 月、第４７３〜４８４頁。 〔２〕D.Rhein,H.Freitag：“マイクロエレクトロニック‐メモリ”、スプリン ガー出版、１９９２年、第５０〜５１、５６〜５６頁。 〔３〕ＩＢＭ Technical Disclosure Bulletin、第３１巻、第１号、１９８８ 年６月、２９頁

Claims (1)

1. 【特許請求の範囲】 １． −帰還結合されたインバータ対（ＭＮ５、ＭＰ３；ＭＮ６、ＭＰ４）から成るメ モリ要素（ＳＰＥ）と、 −第１のワード線（ＷＬ）に接続された、第１のインバータ（ＭＮ５、ＭＰ３） の接続節点（Ａ）を第１のビット線（ＢＬ）と接続する第１の選択トランジスタ （ＭＮ１）と、 −第２のワード線（ＷＬＳ）に接続された、第２のインバータ（ＭＮ６、ＭＰ４ ）の接続節点（Ｂ）を第２のビット線（ＢＬＱ）と接続する第２の選択トランジ スタ（ＭＮ２）と から成るＳＲＡＭ‐ＭＯＳトランジスタメモリセル（ＳＺ）を駆動するための方 法において、 メモリ要素（ＳＰＥ）への情報の書込みの際に、両方の選択トランジスタ（Ｍ Ｎ１、ＭＮ２）が導通状態に制御され、 メモリ要素（ＳＰＥ）の内容の読出しの際に、第１の選択トランジスタ（ＭＮ １）が導通状態に制御され、第２の選択トランジスタ（ＭＮ２）は阻止状態にと どまることを特徴とするＳＲＡＭ‐ＭＯＳトランジスタメモリセルの駆動方法。 ２．メモリセルの供給電圧ＶＤＤが ｜Ｖｔｈｍａｘ｜＜ＶＤＤ＜｜Ｖｔｈｐ｜＋｜Ｖｔｈｎ｜ ここで｜Ｖｔｈｐ｜および｜Ｖｔｈｎ｜はトランジスタのしきい値電圧の 値、また｜Ｖｔｈｍａｘ｜は両方の値の大きいほうの値 の範囲内におかれることを特徴とする請求項１記載の方法。