JPH11510300A - Sram―mosトランジスタメモリセルの駆動方法 - Google Patents
Sram―mosトランジスタメモリセルの駆動方法Info
- Publication number
- JPH11510300A JPH11510300A JP9523207A JP52320797A JPH11510300A JP H11510300 A JPH11510300 A JP H11510300A JP 9523207 A JP9523207 A JP 9523207A JP 52320797 A JP52320797 A JP 52320797A JP H11510300 A JPH11510300 A JP H11510300A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- sram
- transistor
- memory
- vdd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
メモリセルは、それぞれ1つのワード線(WL、WLS)を介して駆動される選択トランジスタ(MN1、MN2)を介してビット線(BL、BLQ)と接続されている2つの帰還結合されたインバータ(MN5、MP3;MN6、MP4)から成る6‐トランジスタメモリセルから成っている。メモリセルへの情報の書込みの際に、両方の選択トランジスタが導通状態に制御される。セルの内容の読出しの際に、第1の選択トランジスタ(MN1)のみが導通状態に制御され、他方の選択トランジスタ(MN2)は阻止状態にとどまる。このようにして、読出しの際にビット線(BL)のみが充電状態を切換えられる。
Description
【発明の詳細な説明】
SRAM‐MOSトランジスタメモリセルの駆動方法
データおよび/または信号処理のためのマイクロエレクトロニック回路は、デ
ータ、状態変数などの記憶を可能にするメモリセルを有するメモリを含んでいる
。処理速度の増大と共にこれらのメモリへの要求は高まっている。特にメモリの
内容へのアクセス時間(読出し過程)もメモリへの書込みのための時間(書込み
過程)も明白に短縮されなければならなかった。このようなメモリの代表的なも
のは、小さい占有面積で実現可能であり、かつその内容への非常に速いアクセス
を許容するSRAM(スタティック‐ランダム‐アクセス‐メモリ)である。
最近、たとえば移動電話、パーム‐トップ‐コンピュータおよび医用装置(た
とえば補聴器)のような携帯可能なシステムがますます多く市場に出現している
。これらのシステムの電圧供給は電池または蓄電池により行われる。その場合、
携帯可能な装置の駆動時間または連続使用期間は一方では電池の容量に関係し、
他方ではシステム構成要素の電力消費に関係する。マイクロエレクトロニック回
路の場合には既に、連続使用期間を長くするため電力消費を減ずるためのコンセ
プトが開発された〔1〕。
マイクロエレクトロニック回路の電力消費は本質的に下記の式により記述され
得る:
P∝〔Σσi・Ci〕・VDD・HUB (1)
ここでσiは第i節点の切換頻度、Ciはそのキャパシタンス、VDDは供給電圧
、HUBは節点のレベル変化(スタティックCMOS論理ではたいていHUB=
VDDが成り立つ)、またiは当該の回路のすべての節点の通し番号である。
式(1)から電力低減のための次の方策が導き出される。すなわち、供給電圧
の低下、節点キャパシタンスおよび電圧レベル切換頻度の減少である。
SRAMメモリの場合には、上記の方策により既に明白に減ぜられた電力消費
を有する回路が実現されている。すなわち、5ボルトから3.3ボルト(一部で
は2.4V)への供給電圧の低下、VDDへの代わりにVDD/2へのビット線
の予充電(ストローク減少)、コンパクトなレイアウトによるキャパシタンスの
最小化(すなわち、わずかなトランジスタ数およびわずかな配線キャパシタンス
)および個々に駆動され得るブロックへのメモリの分割(すなわち、減ぜられた
電圧レベル切換頻度)が実現されている。
文献〔2〕から6‐トランジスタメモリセルは知られており、これは図2にも
示されている。メモリセルSZは2つの帰還結合されたインバータMN5、MP
3またはMN6、MP4から成っている。インバータMN5、MP3は、その出
力節点Aにおいて、ワード線WLを介して駆動される第1の選択トランジスタM
N1を介して、第1のビット線BLと接続されている。インバータMN6、MP
4は、その出力節点Bにおいて、同じくワード線WLを介して駆動される第2の
選択トランジスタMN2を介して、第2のビット線BLQに接続されている。両
インバータの相応するトランジスタは等しいディメンジョンを有する、すなわち
MP3=MP4またMN5=MN6である。
上述の6‐トランジスタメモリセル(図2)および差動的に動作する読出し増
幅器(〔2〕参照)により構成されたSRAMの重要な特徴は、対としてのビッ
ト線の駆動である。書込みの際にはBLおよびBLQはデータに相応して互いに
相補性のレベルを与えられ(たとえばBL=1およびBLQ=0)、そのときに
のみ(MN5、MN6、MP3およびMP4から成る)帰還結合されたインバー
タ対が、WLにより導通させられた選択トランジスタMN1およびMN2を介し
て切換えられ得る(Aは0から1へ;Bは1から0へ)。読出し過程の開始時に
両節点BLおよびBLQは、その後に駆動されるメモリセルにより(MN1およ
びMN2はWLにより導通状態に切換えられている)互いに相補性のレベルにプ
ルされるように、等しい電位におかれる。差動的に動作する読出し増幅器が次い
でBLとBLQとの間の差の迅速な評価、従ってまた確実な読出しを許す。
ビット線BLおよびBLQのキャパシタンスは、セルの容量性負荷によっても
メモリのアーキテクチュアによっても決定され、一般にそれらはSRAMの最大
のキャパシタンスに属する。駆動されるメモリセルごとに読出し過程の際にも書
込み過程の際にも各々の場合に大きいビット線キャパシタンスの1つが充電状態
が切換えられるので(σBL=0.5、σBLQ=0.5、式(1)参照)、こ
の個所においてSRAMの電力消費の大部分が生ずる。
ビット線の電圧レベル切換頻度の減少は、それに応じてSRAMの電力消費の
明白な減少に通じ得る。
文献〔3〕から6‐トランジスタ‐メモリセルは知られており、これは図1に
も示されている。メモリセルSZは、2つの相い異なってディメンジョニングさ
れた、帰還結合されたインバータMN5、MP3またはMN6、MP4から成る
メモリ要素SPEから成っている。弱いほうのインバータMN5、MP3は、そ
の出力節点Aでワード線WLを介して駆動される第1の選択トランジスタMN1
を介して、第1のビット線BLと接続されている。強いほうのインバータMN6
、MP4は、その出力節点Bで第2のワード線WLSを介して駆動される第2の
選択トランジスタMN2を介して、第2のビット線BLQに接続されている。
公知の回路ではワード線WLはビットの書込みの役割をし、また第2のワード
線WLSは単極性の読出し増幅器を有するメモリ要素SPEからビットを読出す
役割をする。VDDおよびVSSは供給電圧である。これらのSRAMセルの読
出しの際にはビット線BLのみが、また書込みの際にはビット線BLQのみがレ
ベル変化を受ける。ビット線の電圧レベル切換頻度はそれによって明白に減ぜら
れ得た。
電力消費を減ずるために供給電圧VDDが
|Vthmax|<VDD<|Vthp|+|Vthn| (2)
に下げられると(Vthp、Vthn:N(P)チャネルトランジスタのしきい
値電圧、Vthmax:VthpおよびVthnの大きいほうの値)、文献〔3
〕によりメモリセルの機能は保証されていない。1の書込み(BL=VDD)の
際には節点AはV=VDD−Vthnにしか充電状態を切換えられない。なぜな
らば、選択トランジスタMN1の両端にΔV=Vthnの電圧降下ΔVが生ずる
からである。MP4およびMN6から成るインバータは、節点Aにおけるこの電
圧レベルでは切換わり得ず、それによって記憶が行われない。(2)による電圧
範囲での〔3〕(図1)によるメモリセルの使用は可能でない。
本発明の課題は、図1によるメモリセルから成るSRAMアーキテクチュアの
駆動方法であって、ビット線の電圧レベル切換頻度を可能なかぎり低く保ち、し
かも同時に低い供給電圧における機能を保証し得る作動方法を提供することであ
る。
この課題は請求項1による方法により解決される。
本発明の実施態様は従属請求項にあげられている。
以下、図面により本発明を一層詳細に説明する。
図1、2は既に説明されたメモリセル、
図3は読出し過程における電圧関係を示すダイアグラム、
図4は書込み過程における電圧関係を示すダイアグラム、
図5はメモリの実施例、
図6は行テコーダを示す図である。
図1中に示されているSRAMセルは2つのワード線WLSおよびWLにより
駆動される。読出し過程では、〔3〕に記載されているように、WLのみが能動
的であり、その際にトランジスタMN1は導通状態に切換えられる。0が記憶さ
れていると(A=0、B=1)、1に予充電されたビット線BLが0にプルされ
る。セルのなかに1が記憶されていると(A=VDD、B=0)、BLは予充電
電位にとどまる。両方の値においてビット線BLQはすべての読出し過程の間に
レベル変化を受けない。従って、読出し過程ではビット線BLおよびBLQの電
圧レベル切換頻度はσBL=0.5またはσBLQ=0である、すなわち1つの
ワード線WLによる駆動を有するSRAMセル(図2)におけるσBLQ=0.
5にくらべて、BLQの電圧レベル切換頻度は0に減ぜられた。図3には0の読
出しの際の過程のシミュレーションの結果が示されている。WLは行デコーダに
より1に充電状態を切換えられ(WLSは0にとどまる)、それによってBLは
セルを通じて0に向けてプルされる。それにより単極性の読出し増幅器、ここで
はスタティックCMOSインバータの出力端LSが1に充電状態を切換えられる
。
書込み過程(図4)では行デコーダは、〔3〕と相違して、両ワード線WLお
よびWLSをVDDにおく。データは相補性のレベルでビット線上におかれる(
たとえばBL=VSS、BLQ=VDD)。それによって、帰還結合されたイン
バータ対の状態および節点Aの電位は、VDDからVSSへ切換わる(BはVS
SからVDDへ)。それによってメモリセルのなかには0が書込まれている
(以前の内容は1であった)。
図5には提案されたバージョンに相応するSRAMアーキテクチュアが概要を
示されている。行デコーダZDにはSRAMアーキテクチュアで書込み‐読出し
信号RWQが供給されなければならない。参照符号SDにより列デコーダが、L
Vにより単極性の読出し増幅器が、CSによりチップ選択信号が、SPによりメ
モリマトリックスが示されている。
図6には変更された行デコーダZDの実現手段が示されている。図面はそれ自
体で自明である。
文献
〔1〕A.P.Chandrakasan,S.Sheng,R.W.Brodersen:“低電力CMOSディジタル
設計”、米国電気電子学会雑誌・固体回路編、第27巻、第4号、1992年4
月、第473〜484頁。
〔2〕D.Rhein,H.Freitag:“マイクロエレクトロニック‐メモリ”、スプリン
ガー出版、1992年、第50〜51、56〜56頁。
〔3〕IBM Technical Disclosure Bulletin、第31巻、第1号、1988
年6月、29頁
Claims (1)
- 【特許請求の範囲】 1. −帰還結合されたインバータ対(MN5、MP3;MN6、MP4)から成るメ モリ要素(SPE)と、 −第1のワード線(WL)に接続された、第1のインバータ(MN5、MP3) の接続節点(A)を第1のビット線(BL)と接続する第1の選択トランジスタ (MN1)と、 −第2のワード線(WLS)に接続された、第2のインバータ(MN6、MP4 )の接続節点(B)を第2のビット線(BLQ)と接続する第2の選択トランジ スタ(MN2)と から成るSRAM‐MOSトランジスタメモリセル(SZ)を駆動するための方 法において、 メモリ要素(SPE)への情報の書込みの際に、両方の選択トランジスタ(M N1、MN2)が導通状態に制御され、 メモリ要素(SPE)の内容の読出しの際に、第1の選択トランジスタ(MN 1)が導通状態に制御され、第2の選択トランジスタ(MN2)は阻止状態にと どまることを特徴とするSRAM‐MOSトランジスタメモリセルの駆動方法。 2.メモリセルの供給電圧VDDが |Vthmax|<VDD<|Vthp|+|Vthn| ここで|Vthp|および|Vthn|はトランジスタのしきい値電圧の 値、また|Vthmax|は両方の値の大きいほうの値 の範囲内におかれることを特徴とする請求項1記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19548053A DE19548053A1 (de) | 1995-12-21 | 1995-12-21 | Verfahren zum Betrieb einer SRAM MOS-Transistor Speicherzelle |
DE19548053.8 | 1995-12-21 | ||
PCT/DE1996/002394 WO1997023878A2 (de) | 1995-12-21 | 1996-12-12 | Verfahren zum betrieb einer sram mos-transistor speicherzelle |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11510300A true JPH11510300A (ja) | 1999-09-07 |
Family
ID=7780961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9523207A Pending JPH11510300A (ja) | 1995-12-21 | 1996-12-12 | Sram―mosトランジスタメモリセルの駆動方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5973965A (ja) |
EP (1) | EP0868725B1 (ja) |
JP (1) | JPH11510300A (ja) |
KR (1) | KR100491578B1 (ja) |
DE (2) | DE19548053A1 (ja) |
HK (1) | HK1010935A1 (ja) |
WO (1) | WO1997023878A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014063545A (ja) * | 2012-09-20 | 2014-04-10 | Fujitsu Ltd | 半導体記憶装置、及び、情報処理装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6804143B1 (en) | 2003-04-02 | 2004-10-12 | Cogent Chipware Inc. | Write-assisted SRAM bit cell |
US7915681B2 (en) | 2007-06-18 | 2011-03-29 | Infineon Technologies Ag | Transistor with reduced charge carrier mobility |
US7948791B1 (en) * | 2009-01-15 | 2011-05-24 | Xilinx, Inc. | Memory array and method of implementing a memory array |
FR2970589B1 (fr) | 2011-01-19 | 2013-02-15 | Centre Nat Rech Scient | Cellule mémoire volatile/non volatile |
FR2970592B1 (fr) | 2011-01-19 | 2013-02-15 | Centre Nat Rech Scient | Cellule mémoire volatile/non volatile programmable |
FR2970593B1 (fr) | 2011-01-19 | 2013-08-02 | Centre Nat Rech Scient | Cellule mémoire volatile/non volatile compacte |
FR2976712B1 (fr) | 2011-06-15 | 2014-01-31 | Centre Nat Rech Scient | Element de memoire non-volatile |
FR2976711B1 (fr) * | 2011-06-15 | 2014-01-31 | Centre Nat Rech Scient | Cellule memoire avec memorisation volatile et non volatile |
US8593861B2 (en) | 2011-10-10 | 2013-11-26 | International Business Machines Corporation | Asymmetric memory cells |
FR3004576B1 (fr) | 2013-04-15 | 2019-11-29 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Cellule memoire avec memorisation de donnees non volatile |
FR3004577A1 (ja) | 2013-04-15 | 2014-10-17 | Commissariat Energie Atomique | |
FR3008219B1 (fr) | 2013-07-05 | 2016-12-09 | Commissariat Energie Atomique | Dispositif a memoire non volatile |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5760586A (en) * | 1980-09-26 | 1982-04-12 | Matsushita Electric Ind Co Ltd | Random access memory |
EP0233968B1 (en) * | 1986-02-21 | 1990-11-28 | Ibm Deutschland Gmbh | Non-clocked static memory cell |
US5040146A (en) * | 1989-04-21 | 1991-08-13 | Siemens Aktiengesellschaft | Static memory cell |
JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3253745B2 (ja) * | 1993-04-28 | 2002-02-04 | 富士通株式会社 | 半導体記憶装置 |
JP3609868B2 (ja) * | 1995-05-30 | 2005-01-12 | 株式会社ルネサステクノロジ | スタティック型半導体記憶装置 |
US5715191A (en) * | 1995-10-25 | 1998-02-03 | Matsushita Electric Industrial Co., Ltd. | Static random access memory having variable supply voltages to the memory cells and method of operating thereof |
-
1995
- 1995-12-21 DE DE19548053A patent/DE19548053A1/de not_active Withdrawn
-
1996
- 1996-12-12 KR KR10-1998-0703764A patent/KR100491578B1/ko not_active IP Right Cessation
- 1996-12-12 JP JP9523207A patent/JPH11510300A/ja active Pending
- 1996-12-12 EP EP96946189A patent/EP0868725B1/de not_active Expired - Lifetime
- 1996-12-12 WO PCT/DE1996/002394 patent/WO1997023878A2/de active IP Right Grant
- 1996-12-12 DE DE59602127T patent/DE59602127D1/de not_active Expired - Lifetime
- 1996-12-12 US US09/091,713 patent/US5973965A/en not_active Expired - Lifetime
-
1998
- 1998-11-10 HK HK98111909A patent/HK1010935A1/xx not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014063545A (ja) * | 2012-09-20 | 2014-04-10 | Fujitsu Ltd | 半導体記憶装置、及び、情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
WO1997023878A2 (de) | 1997-07-03 |
EP0868725B1 (de) | 1999-06-02 |
HK1010935A1 (en) | 1999-07-02 |
DE19548053A1 (de) | 1997-07-03 |
KR100491578B1 (ko) | 2005-08-05 |
WO1997023878A3 (de) | 1997-08-21 |
DE59602127D1 (de) | 1999-07-08 |
US5973965A (en) | 1999-10-26 |
EP0868725A2 (de) | 1998-10-07 |
KR19990071492A (ko) | 1999-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7339847B2 (en) | BLEQ driving circuit in semiconductor memory device | |
US5040146A (en) | Static memory cell | |
US4069475A (en) | MOS Dynamic random access memory having an improved sense and restore circuit | |
US4417329A (en) | Active pull-up circuit | |
KR950009234B1 (ko) | 반도체 메모리장치의 비트라인 분리클럭 발생장치 | |
US4833643A (en) | Associative memory cells | |
US4980862A (en) | Folded bitline dynamic ram with reduced shared supply voltages | |
JPH11510300A (ja) | Sram―mosトランジスタメモリセルの駆動方法 | |
JP3517411B2 (ja) | 半導体記憶装置 | |
JP3188634B2 (ja) | データ保持回路 | |
US6882559B2 (en) | Ferroelectric memory supplying predetermined amount of direct-current bias electricity to first and second bit lines upon reading data from memory cell | |
US4380055A (en) | Static RAM memory cell | |
US4484312A (en) | Dynamic random access memory device | |
KR100712662B1 (ko) | 영상표시장치의 메모리 구조 및 메모리 기록 방법 | |
US6898136B2 (en) | Semiconductor memory device, capable of reducing power consumption | |
KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
US6249462B1 (en) | Data output circuit that can drive output data speedily and semiconductor memory device including such a data output circuit | |
JPS6052997A (ja) | 半導体記憶装置 | |
JP3256868B2 (ja) | スタティック形半導体メモリ | |
EP0068894B1 (en) | Dynamic random access memory device | |
EP0318094B1 (en) | Integrated memory circuit with on-chip supply voltage control | |
US11955170B2 (en) | Low-power static random access memory | |
JPH0334191A (ja) | スタティック型半導体メモリ | |
KR100765439B1 (ko) | 이중 승압 셀 바이어스 기법을 이용한 스태틱 램 | |
JP2005190565A (ja) | 強誘電体メモリ装置、電子機器、及び駆動方法 |