JP2957181B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2957181B2 JP2957181B2 JP63164058A JP16405888A JP2957181B2 JP 2957181 B2 JP2957181 B2 JP 2957181B2 JP 63164058 A JP63164058 A JP 63164058A JP 16405888 A JP16405888 A JP 16405888A JP 2957181 B2 JP2957181 B2 JP 2957181B2
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に出力回路に関す
るものである。
るものである。
従来の相補形MOSトランジスタの3ステート出力回路
の一般的な構成を第4図に示す。
の一般的な構成を第4図に示す。
Pチャネルトランジスタ3とNチャネルトランジスタ
4によって相補的MOSトランジスタ回路が構成されてい
て、その出力は出力端子1に接続されている。Pチャネ
ルトランジスタ3のゲート入力には、制御端子8からの
制御信号と入力端子9からの信号とを入力とする論理積
ゲート17の出力が入力される。またNチャネルトランジ
スタ4のゲート入力には制御信号の反転信号と入力信号
とを入力する論理和ゲート18の出力が入力される。この
回路により制御端子8に低(Low)レベルの入力がなさ
れた場合、入力端子9の信号レベルにかかわらずPチャ
ネルトランジスタ3はオフ状態に、Nチャネルトランジ
スタ4もオフ状態になり、出力端子1はハイインピーダ
ンス状態となる。制御端子8及び入力端子9に高(Hig
h)レベルの入力なされた場合、第5図(a)のような
ゲート電圧がトランジスタ3及び4に加わり、Pチャネ
ルトランジスタ3はオン状態に、Nチャネルトランジス
タ4はオフ状態となり、Pチャルトランジスタ3を通し
て容量負荷が充電され出力端子1には第5図(b)のよ
うにHighレベルが出力される。制御端子8はHighレベ
ル、入力端子9はLowレベルの入力がなされた場合、第
5図(a)のようなゲート電圧がトランジスタ3及び4
に加わり、Pチャネルトランジスタ3はオフ状態に、N
チャネルトランジスタ4はオン状態となり、Nチャネル
トランジスタ4を通して容量負荷に蓄えられた電荷を放
電し、出力端子1には第5図(b)のようにLowレベル
が出力される。
4によって相補的MOSトランジスタ回路が構成されてい
て、その出力は出力端子1に接続されている。Pチャネ
ルトランジスタ3のゲート入力には、制御端子8からの
制御信号と入力端子9からの信号とを入力とする論理積
ゲート17の出力が入力される。またNチャネルトランジ
スタ4のゲート入力には制御信号の反転信号と入力信号
とを入力する論理和ゲート18の出力が入力される。この
回路により制御端子8に低(Low)レベルの入力がなさ
れた場合、入力端子9の信号レベルにかかわらずPチャ
ネルトランジスタ3はオフ状態に、Nチャネルトランジ
スタ4もオフ状態になり、出力端子1はハイインピーダ
ンス状態となる。制御端子8及び入力端子9に高(Hig
h)レベルの入力なされた場合、第5図(a)のような
ゲート電圧がトランジスタ3及び4に加わり、Pチャネ
ルトランジスタ3はオン状態に、Nチャネルトランジス
タ4はオフ状態となり、Pチャルトランジスタ3を通し
て容量負荷が充電され出力端子1には第5図(b)のよ
うにHighレベルが出力される。制御端子8はHighレベ
ル、入力端子9はLowレベルの入力がなされた場合、第
5図(a)のようなゲート電圧がトランジスタ3及び4
に加わり、Pチャネルトランジスタ3はオフ状態に、N
チャネルトランジスタ4はオン状態となり、Nチャネル
トランジスタ4を通して容量負荷に蓄えられた電荷を放
電し、出力端子1には第5図(b)のようにLowレベル
が出力される。
この場合の出力振幅は接地電位GNDから電源電圧VDDま
でとなり、かつ、リダクタンス成分等の原因により電源
電圧に達した後もしばらくはそれ以上の電圧まで上がろ
うとするオーバーシュート、接地電位に達した後もしば
らくはそれ以下の電圧まで下がろうとするアンダーシュ
ートと呼ばれる現象が見られる。この現象はスピードを
はやくする為に充放電電流を大きくすればする程顕著に
現れる。
でとなり、かつ、リダクタンス成分等の原因により電源
電圧に達した後もしばらくはそれ以上の電圧まで上がろ
うとするオーバーシュート、接地電位に達した後もしば
らくはそれ以下の電圧まで下がろうとするアンダーシュ
ートと呼ばれる現象が見られる。この現象はスピードを
はやくする為に充放電電流を大きくすればする程顕著に
現れる。
次にE/Eプッシュプルの3ステート回路を第6図に、
出力波形を第7図に示す。Nチャネルトランジスタ19,2
0が電源電圧VDDと接地電位GND間に直列接続され、出力
端は出力端子1に、トランジスタ19のゲート入力は制御
信号と入力信号の反転信号との論理和出力端に、トラン
ジスタ20のゲート入力は制御信号と入力信号の論理和出
力端にそれぞれ接続されている。この回路の動作は先に
説明した相補型MOSトランジスタの3ステート出力回路
と同様である。しかし、電源端子側に接続されたトラン
ジスタ19がNチャネルトランジスタである為、ソース端
子が出力端子にあたり出力端子がHighレベルとなろうと
すると相対的にゲート電圧が低下し、電流が流れにくく
なることから相補型MOSトランジスタの出力回路と比べ
て立ち上がりが遅くなる。また、Nチャネルトランジス
タである為出力電圧は(電源電圧VDD)−(Nチャネル
トランジスタのしきい値電圧VTH)よりも高くなり得な
いことから、出力振幅は相補型MOSトランジスタの出力
回路のように接地電位から電源電圧までのフル振幅はし
ない。
出力波形を第7図に示す。Nチャネルトランジスタ19,2
0が電源電圧VDDと接地電位GND間に直列接続され、出力
端は出力端子1に、トランジスタ19のゲート入力は制御
信号と入力信号の反転信号との論理和出力端に、トラン
ジスタ20のゲート入力は制御信号と入力信号の論理和出
力端にそれぞれ接続されている。この回路の動作は先に
説明した相補型MOSトランジスタの3ステート出力回路
と同様である。しかし、電源端子側に接続されたトラン
ジスタ19がNチャネルトランジスタである為、ソース端
子が出力端子にあたり出力端子がHighレベルとなろうと
すると相対的にゲート電圧が低下し、電流が流れにくく
なることから相補型MOSトランジスタの出力回路と比べ
て立ち上がりが遅くなる。また、Nチャネルトランジス
タである為出力電圧は(電源電圧VDD)−(Nチャネル
トランジスタのしきい値電圧VTH)よりも高くなり得な
いことから、出力振幅は相補型MOSトランジスタの出力
回路のように接地電位から電源電圧までのフル振幅はし
ない。
第7図を参照してこの動作を説明すると、制御端子8
がHighレベルの場合には入力信号にかかわらずトランジ
スタ19,20はオフ状態となり、出力端子1はハイインピ
ーダンス状態となる。制御端子8がLowレベル、入力端
子9がHighレベルの場合には、第7図(a),(b)に
示すようなゲート電圧がトランジスタ19および20にそれ
ぞれ加わり、トランジスタ19はオン、トランジスタ20は
オフ状態となって第7図(c)のように出力電位は上昇
する。しかし、電源端子側に接続されているトランジス
タ19はNチャネルであるため、出力は(VDD−VTH′)以
上にはなり得ない。続いて入力端子9がLowレベルとな
るとトランジスタ19はオフ、トランジスタ20がオン状態
となって第7図(c)のように出力電位は下降する。
がHighレベルの場合には入力信号にかかわらずトランジ
スタ19,20はオフ状態となり、出力端子1はハイインピ
ーダンス状態となる。制御端子8がLowレベル、入力端
子9がHighレベルの場合には、第7図(a),(b)に
示すようなゲート電圧がトランジスタ19および20にそれ
ぞれ加わり、トランジスタ19はオン、トランジスタ20は
オフ状態となって第7図(c)のように出力電位は上昇
する。しかし、電源端子側に接続されているトランジス
タ19はNチャネルであるため、出力は(VDD−VTH′)以
上にはなり得ない。続いて入力端子9がLowレベルとな
るとトランジスタ19はオフ、トランジスタ20がオン状態
となって第7図(c)のように出力電位は下降する。
上述した様な従来の相補型MOSトランジスタの出力回
路では出力波形は第5図の様になり、スピードははやい
がオーバーシュート、アンダーシュートを生じる。第8
図に相補型MOSの断面図を示すが、Pチャネルトランジ
スタのドレイン23とNウェル22とP基板21の間に存在す
る寄生PNPトランジスタ31のエミッタにこのオーバーシ
ュートによってベース電圧(ウェル電位)よりも高い電
圧が印加されると、寄生PNPトランジスタ31にコレクタ
電流iCE1が流れる。さらにNチャネルトランジスタのソ
ース29とP基板21にNウェル22の間に存在する寄生NPN
トランジスタ33のベース電圧(P基板電位)が、コレク
タ電流iCE1が流れたことで上昇しエミッタ電圧よりも高
くなり、コレクタ電流iCE2が流れる。コレクタ電流iCE2
が流れたことで寄生PNPトランジスタ31のベース電圧が
下降することからさらにコレクタ電流iCE1が流れだす。
これを繰り返すことで電源を切断しないかぎり電流が流
れ続ける現象を引き起こす。この現象をラッチアップ現
象と呼び、アンダーシュートにおいても同様にラッチア
ップ現象が引き起こされる。この現象は相補型MOSトラ
ンジスタ回路特有の欠点といえる。
路では出力波形は第5図の様になり、スピードははやい
がオーバーシュート、アンダーシュートを生じる。第8
図に相補型MOSの断面図を示すが、Pチャネルトランジ
スタのドレイン23とNウェル22とP基板21の間に存在す
る寄生PNPトランジスタ31のエミッタにこのオーバーシ
ュートによってベース電圧(ウェル電位)よりも高い電
圧が印加されると、寄生PNPトランジスタ31にコレクタ
電流iCE1が流れる。さらにNチャネルトランジスタのソ
ース29とP基板21にNウェル22の間に存在する寄生NPN
トランジスタ33のベース電圧(P基板電位)が、コレク
タ電流iCE1が流れたことで上昇しエミッタ電圧よりも高
くなり、コレクタ電流iCE2が流れる。コレクタ電流iCE2
が流れたことで寄生PNPトランジスタ31のベース電圧が
下降することからさらにコレクタ電流iCE1が流れだす。
これを繰り返すことで電源を切断しないかぎり電流が流
れ続ける現象を引き起こす。この現象をラッチアップ現
象と呼び、アンダーシュートにおいても同様にラッチア
ップ現象が引き起こされる。この現象は相補型MOSトラ
ンジスタ回路特有の欠点といえる。
また、E/Eプッシュプルでは出力部の回路が全てNチ
ャネルトランジスタで構成されていることから、オーバ
ーシュートを起こしてもP基板とNチャネルトランジス
タのドレイン部は逆バイアスされているのでラッチアッ
プ現象を引き起こさない。しかし、上述した様に電源端
子側に接続されたトランジスタがNチャネルトランジス
タである為、出力がHighレベルとなろうとすると相補的
にゲート電圧が低下し電流が流れにくくなることから相
補型MOSトランジスラの出力回路に比べて立ち上がり遅
いという欠点がある。
ャネルトランジスタで構成されていることから、オーバ
ーシュートを起こしてもP基板とNチャネルトランジス
タのドレイン部は逆バイアスされているのでラッチアッ
プ現象を引き起こさない。しかし、上述した様に電源端
子側に接続されたトランジスタがNチャネルトランジス
タである為、出力がHighレベルとなろうとすると相補的
にゲート電圧が低下し電流が流れにくくなることから相
補型MOSトランジスラの出力回路に比べて立ち上がり遅
いという欠点がある。
本発明は出力レベルを検出し出力トランジスタのゲー
ト信号を制御することでスピードを遅くすることなく出
力振幅を制限し、電源電圧以上のオーバーシュートをな
くし、ラッアップ現象を防止するものである。また振幅
制限により出力負荷容量に蓄えられる電荷が小さくな
り、信号反転時の過渡電流を下げられる。故にアンダー
シュートは小さくなり、ラッチアップは防止され、さら
に現在多ピンのLSIで問題のLSI自身による電源、GNDノ
イズの発生もおさえるものである。
ト信号を制御することでスピードを遅くすることなく出
力振幅を制限し、電源電圧以上のオーバーシュートをな
くし、ラッアップ現象を防止するものである。また振幅
制限により出力負荷容量に蓄えられる電荷が小さくな
り、信号反転時の過渡電流を下げられる。故にアンダー
シュートは小さくなり、ラッチアップは防止され、さら
に現在多ピンのLSIで問題のLSI自身による電源、GNDノ
イズの発生もおさえるものである。
本発明の半導体集積回路は、第1の電位を供給する第
1の電源ラインと、第2の電位を供給する第2の電源ラ
インと、入力端子と、出力端子と、前記第1の電源ライ
ン、前記第2の電源ライン及び前記出力端子の間に接続
された出力回路と、前記出力端子の電位が前記第1の電
位よりも絶対値において所定電位小さい第3の電位にな
ったことを検出し検出信号を出力する検出回路と、前記
入力端子と前記出力回路との間に接続され前記検出回路
から前記検出信号が出力されているときには、前記出力
回路に前記出力端子の電位を前記第3の電位に維持させ
る制御回路とを備えることを特徴とする。
1の電源ラインと、第2の電位を供給する第2の電源ラ
インと、入力端子と、出力端子と、前記第1の電源ライ
ン、前記第2の電源ライン及び前記出力端子の間に接続
された出力回路と、前記出力端子の電位が前記第1の電
位よりも絶対値において所定電位小さい第3の電位にな
ったことを検出し検出信号を出力する検出回路と、前記
入力端子と前記出力回路との間に接続され前記検出回路
から前記検出信号が出力されているときには、前記出力
回路に前記出力端子の電位を前記第3の電位に維持させ
る制御回路とを備えることを特徴とする。
このことにより、出力レベルを検出し、出力トランジ
スタのゲート信号を制御することでスピードを遅くする
ことなく出力電圧の振幅を制限し、電源電圧以上のオー
バーシュートをなくしラッチアップを防止するものであ
る。加えて振幅制限により出力負荷容量に蓄えられる電
荷が小さくなり過渡電流が小さくなる。故に、アンダー
シュートは小さくなりラッチアップ現象は防止され、さ
らに現在多ピンのLSIで問題のLSI自身による電源、GND
ノイズ発生もおさえることが可能である。
スタのゲート信号を制御することでスピードを遅くする
ことなく出力電圧の振幅を制限し、電源電圧以上のオー
バーシュートをなくしラッチアップを防止するものであ
る。加えて振幅制限により出力負荷容量に蓄えられる電
荷が小さくなり過渡電流が小さくなる。故に、アンダー
シュートは小さくなりラッチアップ現象は防止され、さ
らに現在多ピンのLSIで問題のLSI自身による電源、GND
ノイズ発生もおさえることが可能である。
以下本発明の詳細をその実施例につき図面を参照して
説明する。
説明する。
第1図は本発明の一実施例を示す構成図である。第1
図においては電源及び接地端子間に直列接続されたPチ
ャネルトランジスタ3とNチャネルトランジスタ4で構
成される出力回路と、出力端子1の出力レベル検出回路
2と、出力レベル検出回路からの信号を受けてPチャネ
ルトランジスタ3のゲート信号を制御する回路5と、P
チャネルトランジスタ3とNチャネルトランジスタ4の
オン・オフを制御する回路7とで構成される。
図においては電源及び接地端子間に直列接続されたPチ
ャネルトランジスタ3とNチャネルトランジスタ4で構
成される出力回路と、出力端子1の出力レベル検出回路
2と、出力レベル検出回路からの信号を受けてPチャネ
ルトランジスタ3のゲート信号を制御する回路5と、P
チャネルトランジスタ3とNチャネルトランジスタ4の
オン・オフを制御する回路7とで構成される。
この回路の動作は以下のようになる。
制御回路7の出力6がHighからLowに変化するとNチ
ャネルトランジスタ4がオフする。相補型MOSトランジ
スタ回路の出力が出力レベルに達していない場合には、
出力トランジスタゲート電圧制御回路5からは制御回路
7の出力6がそのまま出力され、Pチャネルトランジス
タ3がオンし、出力端子1の電圧は上昇する。しかし出
力電圧が出力レベルを超えると出力レベル検出回路2か
ら出力トランジスタゲート電圧制御回路5に制御回路7
の信号を伝えずに無条件に出力をHighとして、Pチャネ
ルトランジスタ3をオフとするように制御される。その
ため出力電圧はそれ以上上昇しない。この為、たとえオ
ーバーシュートが生じたとしても電源電圧を超えること
はない。
ャネルトランジスタ4がオフする。相補型MOSトランジ
スタ回路の出力が出力レベルに達していない場合には、
出力トランジスタゲート電圧制御回路5からは制御回路
7の出力6がそのまま出力され、Pチャネルトランジス
タ3がオンし、出力端子1の電圧は上昇する。しかし出
力電圧が出力レベルを超えると出力レベル検出回路2か
ら出力トランジスタゲート電圧制御回路5に制御回路7
の信号を伝えずに無条件に出力をHighとして、Pチャネ
ルトランジスタ3をオフとするように制御される。その
ため出力電圧はそれ以上上昇しない。この為、たとえオ
ーバーシュートが生じたとしても電源電圧を超えること
はない。
また、制御回路7の出力がLowからHighに変化すると
Nチャネルトランジスタ4がオンし、Pチャネルトラン
ジスタ3はオフし、出力端子1にはLowレベルが出力さ
れる。
Nチャネルトランジスタ4がオンし、Pチャネルトラン
ジスタ3はオフし、出力端子1にはLowレベルが出力さ
れる。
第2図に本発明の詳細な構成を示す。
制御回路7は、制御端子8からの制御信号と入力端子
9からの入力信号とをNANDゲート17と、制御信号の反転
信号と入力信号とを入力とするNORゲート18から構成さ
れていて、NANDゲート17の出力は出力トランジスタゲー
ト電圧制御回路5のトランスファゲート16に、NORゲー
ト18の出力はNチャネルトランジスタ4のゲート入力に
それぞれ接続される。NANDゲート17,NORゲート18から出
力される論理レベルは共に等しい。また、制御信号の反
転信号は、出力レベル検出回路2のPチャネルトランジ
スタ11のゲート入力にも供給されている。
9からの入力信号とをNANDゲート17と、制御信号の反転
信号と入力信号とを入力とするNORゲート18から構成さ
れていて、NANDゲート17の出力は出力トランジスタゲー
ト電圧制御回路5のトランスファゲート16に、NORゲー
ト18の出力はNチャネルトランジスタ4のゲート入力に
それぞれ接続される。NANDゲート17,NORゲート18から出
力される論理レベルは共に等しい。また、制御信号の反
転信号は、出力レベル検出回路2のPチャネルトランジ
スタ11のゲート入力にも供給されている。
出力レベル検出回路2はPチャネルトランジスタ11,1
2および保護抵抗10の直列回路と、Pチャネルトランジ
スタ13とNチャネルトンランジスタ15からなる直列回路
から構成され、Pチャネルトランジスタ12および13のゲ
ートは互いに接続されている。抵抗10の他端は出力端子
1に接続され、トランジスタ13,15の直列回路の出力は
出力トランジスタゲート電圧制御回路5に供給されてい
る。
2および保護抵抗10の直列回路と、Pチャネルトランジ
スタ13とNチャネルトンランジスタ15からなる直列回路
から構成され、Pチャネルトランジスタ12および13のゲ
ートは互いに接続されている。抵抗10の他端は出力端子
1に接続され、トランジスタ13,15の直列回路の出力は
出力トランジスタゲート電圧制御回路5に供給されてい
る。
出力トランジスタゲート電圧制御回路5はトランスフ
ァゲート16とPチャネルトランジスタ14から構成され、
出力レベル検出回路2からの信号は、その反転信号と共
にトランスファゲート16を構成するP,Nチャネルトラン
ジスタのゲート入力に供給される。
ァゲート16とPチャネルトランジスタ14から構成され、
出力レベル検出回路2からの信号は、その反転信号と共
にトランスファゲート16を構成するP,Nチャネルトラン
ジスタのゲート入力に供給される。
次に第3図を参照して動作を説明する。
制御端子8にLowレベルが印加されているとき、入力
端子9のレベルにかかわらずNANDゲート17からはHighレ
ベルが出力され、NORゲート18からはLowレベルが出力さ
れる。このときNチャネルトランジスタ4はオフ状態、
Pチャネルトランジスタ11もオフ状態となる。そのため
Pチャネルトランジスタ12および13には電流が流れず、
出力レベル検出回路2からの出力はLowレベルとなる。
この検出回路2からのLowレベルを受けて、Pチャネル
トランジスタ14はオン状態に、トランスファゲート16は
オフ状態となって、Pチャネルトランジスタ3のゲート
にはHighレベルが印加され、オフ状態となる。そのため
出力端子1はハイインピーダンス状態となる。
端子9のレベルにかかわらずNANDゲート17からはHighレ
ベルが出力され、NORゲート18からはLowレベルが出力さ
れる。このときNチャネルトランジスタ4はオフ状態、
Pチャネルトランジスタ11もオフ状態となる。そのため
Pチャネルトランジスタ12および13には電流が流れず、
出力レベル検出回路2からの出力はLowレベルとなる。
この検出回路2からのLowレベルを受けて、Pチャネル
トランジスタ14はオン状態に、トランスファゲート16は
オフ状態となって、Pチャネルトランジスタ3のゲート
にはHighレベルが印加され、オフ状態となる。そのため
出力端子1はハイインピーダンス状態となる。
次に制御端子8および入力端子9にHighレベルが印加
された場合、制御回路7のNAND17およびNOR18からは第
3図(a)に示すようにLowレベルが出力される。その
ためNチャネルトランジスタ4はオフ状態、Pチャネル
トランジスタ11はオン状態となる。出力端子1がLowレ
ベルにある場合には、Pチャネルトランジスタ11を介し
てPチャネルトランジスタ12および13に電流が流れ、出
力レベル検出回路2からはHighレベルが出力される。こ
のHighレベルを受けてトランスファゲート16はオン状態
に、Pチャネルトランジスタ14はオフ状態となる。こう
してNAND17の出力Lowは、第3図(b)のようにPチャ
ネルトランジスタ3に伝わり出力端子1の電圧を上昇さ
せる。しかし、出力電圧が(電源電圧VDD−Pチャネル
トランジスタ12のしきい値電圧VTH)に達するとPチャ
ネルトランジスタ12には電流が流れなくなり、出力レベ
ル検出回路2の出力は反転しLowレベルとなる。そのた
め出力トランジスタゲート電圧制御回路5内のトランス
ファゲート16はオフし、2NANDゲート17の出力はPチャ
ネルトランジスタ3には伝わらなくなる。このとき、P
チャネルトランジスタ14がオン状態となってPチャネル
トランジスタ3のゲート電圧はHighになり、Pチャネル
トランジスタ3はオフ状態となり出力電圧は、第3図
(c)のようにそれ以上あがらなくなる。出力端子がHi
ghレベルにある場合には、このような動作は必要ない。
された場合、制御回路7のNAND17およびNOR18からは第
3図(a)に示すようにLowレベルが出力される。その
ためNチャネルトランジスタ4はオフ状態、Pチャネル
トランジスタ11はオン状態となる。出力端子1がLowレ
ベルにある場合には、Pチャネルトランジスタ11を介し
てPチャネルトランジスタ12および13に電流が流れ、出
力レベル検出回路2からはHighレベルが出力される。こ
のHighレベルを受けてトランスファゲート16はオン状態
に、Pチャネルトランジスタ14はオフ状態となる。こう
してNAND17の出力Lowは、第3図(b)のようにPチャ
ネルトランジスタ3に伝わり出力端子1の電圧を上昇さ
せる。しかし、出力電圧が(電源電圧VDD−Pチャネル
トランジスタ12のしきい値電圧VTH)に達するとPチャ
ネルトランジスタ12には電流が流れなくなり、出力レベ
ル検出回路2の出力は反転しLowレベルとなる。そのた
め出力トランジスタゲート電圧制御回路5内のトランス
ファゲート16はオフし、2NANDゲート17の出力はPチャ
ネルトランジスタ3には伝わらなくなる。このとき、P
チャネルトランジスタ14がオン状態となってPチャネル
トランジスタ3のゲート電圧はHighになり、Pチャネル
トランジスタ3はオフ状態となり出力電圧は、第3図
(c)のようにそれ以上あがらなくなる。出力端子がHi
ghレベルにある場合には、このような動作は必要ない。
制御端子8にHighレベルが、入力端子9にLowレベル
の入力がなされた場合、第3図(a)のようにNAND17お
よびNOR18からHighレベルが出力されて、Nチャネルト
ランジスタ4とPチャネルトランジスタ11がオン状態と
なる。そのため、Pチャネルトランジスタ12,11からN
チャネルトランジスタ4の経路に電流が流れ出力レベル
検出回路2の出力が反転しHighとなる。このため、トラ
ンスファゲート16がオン状態になることから2NANDゲー
ト17の出力がPチャネルトランジスタ3のゲートに伝わ
り、Pチャネルトランジスタ3はオフ状態となり、第3
図(c)のように出力電圧は徐々に低下する。
の入力がなされた場合、第3図(a)のようにNAND17お
よびNOR18からHighレベルが出力されて、Nチャネルト
ランジスタ4とPチャネルトランジスタ11がオン状態と
なる。そのため、Pチャネルトランジスタ12,11からN
チャネルトランジスタ4の経路に電流が流れ出力レベル
検出回路2の出力が反転しHighとなる。このため、トラ
ンスファゲート16がオン状態になることから2NANDゲー
ト17の出力がPチャネルトランジスタ3のゲートに伝わ
り、Pチャネルトランジスタ3はオフ状態となり、第3
図(c)のように出力電圧は徐々に低下する。
以上の説明で明らかな如く、本発明の半導体集積回路
によれば、出力レベルを検出し、出力トランジスタのゲ
ート信号を制御することでスピードを遅くすることなく
出力振幅を制限し、電源電圧以上のオーバーシュートを
なくしラッチアップを防止することができる。加えて振
幅制限により出力負荷容量に蓄えれる電荷が小さくなり
過渡電流を下げられることからアンダーシュートが小さ
くなりラッチアップをおさえられ、さらに現在多ピンの
LSIで問題となっているLSI自身による電源、GNDノイズ
発生もおさえることが可能である。
によれば、出力レベルを検出し、出力トランジスタのゲ
ート信号を制御することでスピードを遅くすることなく
出力振幅を制限し、電源電圧以上のオーバーシュートを
なくしラッチアップを防止することができる。加えて振
幅制限により出力負荷容量に蓄えれる電荷が小さくなり
過渡電流を下げられることからアンダーシュートが小さ
くなりラッチアップをおさえられ、さらに現在多ピンの
LSIで問題となっているLSI自身による電源、GNDノイズ
発生もおさえることが可能である。
第1図は本発明の構成図、第2図は本発明の一実施例の
回路図、第3図は本発明の出力波形の説明図、第4図は
従来の相補型MOSトランジスタで構成した3ステート出
力回路図、第5図は第4図の回路の出力波形図、第6図
はE/Eプッシュプルで構成した3ステート出力回路図、
第7図は第6図の回路の出力波形図、第8図は相補型MO
Sトランジスタ回路の断面図である。 1……出力端子、2……出力レベル検出回路、3,11〜14
……Pチャネルトランジスタ、4,15,19,20……Nチャネ
ルトランジスタ、5……出力トランジスタゲート電圧制
御回路、6……制御回路の出力、7……制御回路、8…
…制御端子、9……入力端子、10……保護抵抗、16……
トランスファゲート、17……NANDゲート、18……NORゲ
ート、21……P型基板、22……Nウェル、23……P型ド
レイン領域、24,28……ゲート電極、25……P型ソース
領域、26……ウェルコンタクト、27……N型ドレイン領
域、29……N型ソース領域、30……基板コンタクト、31
……寄生PNPトランジスタ、32……Nウェルの抵抗、33
……寄生NPNトランジスタ、34……P型基板の抵抗。
回路図、第3図は本発明の出力波形の説明図、第4図は
従来の相補型MOSトランジスタで構成した3ステート出
力回路図、第5図は第4図の回路の出力波形図、第6図
はE/Eプッシュプルで構成した3ステート出力回路図、
第7図は第6図の回路の出力波形図、第8図は相補型MO
Sトランジスタ回路の断面図である。 1……出力端子、2……出力レベル検出回路、3,11〜14
……Pチャネルトランジスタ、4,15,19,20……Nチャネ
ルトランジスタ、5……出力トランジスタゲート電圧制
御回路、6……制御回路の出力、7……制御回路、8…
…制御端子、9……入力端子、10……保護抵抗、16……
トランスファゲート、17……NANDゲート、18……NORゲ
ート、21……P型基板、22……Nウェル、23……P型ド
レイン領域、24,28……ゲート電極、25……P型ソース
領域、26……ウェルコンタクト、27……N型ドレイン領
域、29……N型ソース領域、30……基板コンタクト、31
……寄生PNPトランジスタ、32……Nウェルの抵抗、33
……寄生NPNトランジスタ、34……P型基板の抵抗。
Claims (2)
- 【請求項1】第1の電位を供給する第1の電源ライン
と、第2の電位を供給する第2の電源ラインと、入力端
子と、出力端子と、前記第1の電源ライン、前記第2の
電源ライン及び前記出力端子の間に接続された出力回路
と、前記出力端子の電位が前記第1の電位よりも絶対値
において所定電位小さい第3の電位になったことを検出
し検出信号を出力する検出回路と、前記入力端子と前記
出力回路との間に接続され前記検出回路から前記検出信
号が出力されているときには、前記出力回路に前記出力
端子の電位を前記第3の電位に維持させる制御回路とを
備えることを特徴とする半導体集積回路。 - 【請求項2】第1の電位を供給する第1の電源ライン
と、第2の電位を供給する第2の電源ラインと、入力端
子と、出力端子と、前記第1の電源ラインと前記出力端
子との間に接続され制御端子が第1の節点に接続された
一導電型の第1のトランジスタおよび前記出力端子と前
記第2の電源ラインとの間に接続され制御端子が第2の
節点に接続された第二導電型の第2のトランジスタを備
える出力回路と、前記入力端子に供給される入力信号に
応答して前記出力端子の電位が前記第2の電位から前記
第1の電位方向に変化する際に前記出力端子の電位が前
記第1の電位よりも絶対値において所定電位小さい第3
の電位になったことを検出し検出信号を出力する検出回
路と、前記入力端子と前記第1の節点及び前記第2の節
点との間に接続され前記入力信号に応答して前記第1の
トランジスタを導通状態とした後に、前記検出回路から
の前記検出信号に応答して前記第1のトランジスタを非
導通に制御することによって前記出力端子の電位を前記
第3の電位に維持させる制御回路とを備えることを特徴
とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63164058A JP2957181B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63164058A JP2957181B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0212867A JPH0212867A (ja) | 1990-01-17 |
JP2957181B2 true JP2957181B2 (ja) | 1999-10-04 |
Family
ID=15785984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63164058A Expired - Lifetime JP2957181B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2957181B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2697024B2 (ja) * | 1988-11-15 | 1998-01-14 | 日本電気株式会社 | 出力回路 |
JP2745619B2 (ja) * | 1989-01-13 | 1998-04-28 | 日本電気株式会社 | 出力回路 |
JP2623918B2 (ja) * | 1990-06-04 | 1997-06-25 | 日本電気株式会社 | 出力バッファ回路 |
US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6384315A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 出力バツフア回路 |
-
1988
- 1988-06-29 JP JP63164058A patent/JP2957181B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6384315A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 出力バツフア回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0212867A (ja) | 1990-01-17 |
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