JP3799341B2 - ゲート駆動回路及び半導体装置 - Google Patents
ゲート駆動回路及び半導体装置 Download PDFInfo
- Publication number
- JP3799341B2 JP3799341B2 JP2003201594A JP2003201594A JP3799341B2 JP 3799341 B2 JP3799341 B2 JP 3799341B2 JP 2003201594 A JP2003201594 A JP 2003201594A JP 2003201594 A JP2003201594 A JP 2003201594A JP 3799341 B2 JP3799341 B2 JP 3799341B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- signal
- output
- node
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
Landscapes
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ゲート駆動回路及び半導体装置に係わり、特にスイッチング素子のゲートを駆動する回路及び半導体装置に関する。
【０００２】
【従来の技術】
例えばモータを駆動するため出力段にＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング素子を用いた装置には、大電流・高耐圧が要求される。このようなスイッチング用途では、素子の高電流密度化が進み、スイッチング時におけるノイズが問題となり、また負荷短絡時に素子の破壊等が発生し易い。そこで、このような問題が起きないようにゲートオフ時において緩やかにゲート出力レベルを変化させる等の工夫がなされている。
【０００３】
図５に、従来のゲート駆動回路を含む半導体装置の構成例を示す。出力段において、電圧端子と接地端子との間にＩＧＢＴ１１、１２のコレクタ、エミッタがそれぞれ直列に接続され、ＩＧＢＴ１１のエミッタとＩＧＢＴ１２のコレクタとの接続点である出力端子１３においてモータ等の負荷１４の入力端子が接続されている。
【０００４】
ここで、ＩＧＢＴ１１、１２にはそれぞれハイサイド、ローサイドの駆動回路が接続されており、ここではＩＧＢＴ１２のゲートに接続されたローサイドの駆動回路１０について述べる。
【０００５】
この駆動回路１０は、図示されていない外部の制御システムからオン／オフ入力信号が入力端子２１に入力される。入力されたオン／オフ入力信号は、ゲート出力制御回路３１を経てハイサイドのバッファ段３２、ローサイドのバッファ段３４に与えられる。
【０００６】
電圧端子と接地端子との間に、スイッチング素子ＳＷ１と抵抗Ｒ１とが直列に接続されたゲート出力ハイレベル用スイッチング素子３３と、抵抗Ｒ２とスイッチング素子ＳＷ２とが直列に接続されたゲート出力ローレベル用スイッチング素子３５とが直列に接続されている。
【０００７】
バッファ段３２、３４を介してオン／オフ信号がそれぞれスイッチング素子ＳＷ１、ＳＷ２に与えられ、いずれか一方がオンし他方がオフすることでオン／オフ制御が行われる。スイッチング素子ＳＷ１がオンしスイッチング素子ＳＷ２がオフしている間、抵抗Ｒ１、Ｒ２の接続点においてハイレベルのゲート出力信号が生成され、スイッチング素子ＳＷ１がオフしスイッチング素子ＳＷ２がオンしている間、ローレベルのゲート出力信号が生成される。
【０００８】
このゲート出力信号は、出力端子２２から出力されてＩＧＢＴ１２のゲートに与えられ、ゲート出力信号がハイレベルのときオンし、ローレベルのオフする。このようにして、ローサイドのＩＧＢＴ１２のオン／オフ制御が行われる。出力端子１３のレベルがＩＧＢＴ１１及び１２のオン／オフにより決定され、負荷１４に与えられる。
【０００９】
ここで、スイッチング素子ＳＷ１、ＳＷ２の間に抵抗Ｒ１、Ｒ２を設けることで、ゲート出力がハイレベルに上昇するとき、あるいはローレベルに下降するとき緩やかに変化するため、ＩＧＢＴ１２のオン／オフ制御、特にオフさせるときにノイズが発生することを防止できる。
【００１０】
しかし、ＩＧＢＴ１２のエミッタとゲートとの間には、図示されたように寄生容量ＣＧＣＬが存在する。従って、ゲート出力信号がローレベルで、ＩＧＢＴ１２がオフ状態にあるとき、例えばハイサイドのＩＧＢＴ１１がオンした時に出力端子１３の電圧が変動した場合、寄生容量ＣＧＣＬを介して変位電流が流れてＩＧＢＴ１２のゲートにノイズが発生することになる。
【００１１】
このノイズの影響でゲート電位が上昇すると、本来オフ状態にあるべきＩＧＢＴ１２が誤動作してオンすることになる。ＩＧＢＴ１２が誤ってオンすると、オン状態にあるＩＧＢＴ１１及び１２の間で貫通電流が流れ、消費電流が増加することになる。
【００１２】
このような誤動作を防止するため、図６に示された従来のゲート駆動回路ではゲート出力シャント用スイッチング素子７０を設けて、ＩＧＢＴ１２がオフしているべき期間は強制的に出力端子２２を接地端子に接続するように構成している。これにより、出力端子１３にノイズが発生した場合にも、ゲート出力信号の上昇を抑制してＩＧＢＴ１２が誤ってオンすることを防止している。
【００１３】
ゲート出力シャント用スイッチング素子７０のスイッチング素子ＳＷ３は、出力シャント制御回路５０によってオン／オフ制御される。
【００１４】
出力シャント制御回路５０は、出力端子２２のゲート出力レベルをコンパレータ６２においてモニタしておき、基準電圧Ｖref（例えば、２Ｖ）以下まで下降するとオン出力をする。この出力がラッチ回路６３で保持され、出力端子５２よりシャント制御信号として出力され、バッファ段６４を介してスイッチング素子ＳＷ３に与えられる。
【００１５】
しかし、この従来のゲート駆動回路にも次のような問題があった。
【００１６】
第１に、コンパレータ６２を構成する素子数が多く、回路面積の増加を招いていた。
【００１７】
第２に、コンパレータ６２を構成する素子の間には特性上のばらつきがあるが、基準電圧６１と比較する精度を高めるため素子の寸法を大きく設定する必要があり、回路面積の増加並びに消費電流の増加を招いていた。
【００１８】
第３に、コンパレータ６２を用いる場合には基準電圧６１が必要となる。この基準電圧６１を供給するため、外部又は内部に基準電圧発生回路を付加しなければならず、やはり装置全体の面積の増加を生んでいた。
【００１９】
第４に、コンパレータ６２は１つの基準電圧Ｖrefとゲート出力レベルとを比較する。ゲート出力シャント用のスイッチング素子ＳＷ３は、ノイズを発生させないようになるべく出力端子２２のレベルが徐々に下降していき、低いレベル（例えば２Ｖ）まで十分下がった時点でオンさせた後に、接地電圧にするのが望ましい。
【００２０】
逆に、出力端子２２のゲート出力がオフレベルにあり、ゲート出力シャント用のスイッチング素子ＳＷ３を一旦オンさせた後は、出力端子２２がノイズにより上昇した場合にもスイッチング素子ＳＷ３がオン状態を維持するように、ゲート出力が上昇してもオフしないようにする方が望ましい。
【００２１】
そのため、ラッチ回路を付加してオフ状態を保持するように動作させており、回路面積の増加を生んでいた。
【００２２】
以下に、従来のゲート駆動回路を開示する公知文献を記載する。
【００２３】
【特許文献１】
特開２００２−４３９１４号公報
【特許文献２】
特開２００１−１６０８２号公報
【特許文献３】
特開２０００−２８６６８７号公報
【００２４】
【発明が解決しようとする課題】
上述したように、従来のゲート駆動回路には、ノイズによる貫通電流の防止対策として十分ではなく、また防止対策として設けた出力シャント制御回路を構成する素子数が多く、回路面積の増加、消費電流の増大等の問題があった。
【００２５】
本発明は上記事情に鑑み、ノイズによる貫通電流の発生を十分に防止することができ、かつ回路面積の増加並びに消費電流の増大を抑制することが可能なゲート駆動回路及びこのゲート駆動回路を含む半導体装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の一態様によるゲート駆動回路は、第１の電源端子と接地端子とに接続され、オン／オフ信号を与えられて出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、前記出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、前記出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路とを備え、前記出力シャント制御回路は、前記出力端子のレベルが、接地レベルより高い第１の閾値以下まで低下すると前記シャント用スイッチング素子をオンさせ、前記シャント用スイッチング素子をオンさせた後にこのレベルが前記第１の閾値より高い第２の閾値以下である間、前記シャント用スイッチング素子のオン状態を維持するように前記シャント制御信号を前記シャント用スイッチング素子に与え、第２の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、第３の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記ゲート出力端子のレベルを前記第１又は第２の閾値と比較したモニタ信号を前記第１のノードから出力する、閾値設定回路と、前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００２７】
また本発明の一態様によるゲート駆動回路は、
第１の電源端子と接地端子とに接続され、オン／オフ信号を与えられて出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記出力端子のレベルをモニタし、前記シャント制御信号を出力するシャント制御信号を出力する出力シャント制御回路とを備え、
前記出力シャント制御回路は、
第２の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第３の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、
前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記第１のノードからモニタ信号を出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００２８】
本発明の一態様による半導体装置は、第１の電源端子に一端が接続され、負荷の接続が可能な出力端子に他端が接続されたハイサイドスイッチング素子と、前記出力端子に一端が接続され、接地端子に他端が接続されたローサイドスイッチング素子と、前記ローサイドスイッチング素子のオン／オフを制御するため、ゲート出力端子からゲート出力を行うゲート駆動回路とを備え、前記ゲート駆動回路は、第２の電源端子と接地端子とに接続され、オン／オフ信号を与えられて前記ゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路とを有し、前記出力シャント制御回路は、前記ゲート出力端子のレベルが、接地レベルより高い第１の閾値以下まで低下すると前記シャント用スイッチング素子をオンさせ、前記シャント用スイッチング素子をオンさせた後にこのレベルが前記第１の閾値より高い第２の閾値以下である間、前記シャント用スイッチング素子のオン状態を維持するように前記シャント制御信号を前記シャント用スイッチング素子に与え、第３の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、第４の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記ゲート出力端子のレベルを前記第１又は第２の閾値と比較したモニタ信号を前記第１のノードから出力する、閾値設定回路と、前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００２９】
本発明の一態様による半導体装置は、
上記ハイサイドスイッチング素子、上記ローサイドスイッチング素子、並びにゲート駆動回路を備え、
前記ゲート駆動回路は、
第２の電源端子と接地端子とに接続され、オン／オフ信号を与えられてゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力するシャント制御信号を出力する出力シャント制御回路とを有し、
前記出力シャント制御回路は、
第３の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第４の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、
前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記第１のノードからモニタ信号を出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３１】
本実施の形態によるゲート駆動回路を含む半導体装置の構成を図１に示す。
【００３２】
電圧端子と接地端子との間にＩＧＢＴ１１、１２のコレクタ、エミッタがそれぞれ直列に接続され、ＩＧＢＴ１１のエミッタとＩＧＢＴ１２のコレクタとの接続点である出力端子１３においてモータ等の負荷１４の入力端子が接続されている。ＩＧＢＴ１１、１２にはそれぞれハイサイド、ローサイドの駆動回路が接続されており、ここではＩＧＢＴ１２のゲートに接続されたローサイドの駆動回路１００について述べる。
【００３３】
この駆動回路１００は、図示されていない外部の制御システムからオン／オフ入力信号が入力端子２１に入力される。入力されたオン／オフ入力信号は、ゲート出力制御回路３１を経てハイサイドのバッファ段３２、ローサイドのバッファ段３４に与えられる。ゲート出力制御回路３１には、電圧の減少、過電流、過熱等により回路が破壊されないように保護回路３６が設けられている。
【００３４】
電圧端子と接地端子との間に、スイッチング素子ＳＷ１と抵抗Ｒ１とが直列に接続されたゲート出力ハイレベル用スイッチング素子３３と、抵抗Ｒ２とスイッチング素子ＳＷ２とが直列に接続されたゲート出力ローレベル用スイッチング素子３５とが直列に接続されている。
【００３５】
バッファ段３２、３４を介してオン／オフ信号がそれぞれスイッチング素子ＳＷ１、ＳＷ２に与えられ、いずれか一方がオンし他方がオフすることでオン／オフ制御が行われる。スイッチング素子ＳＷ１がオンしスイッチング素子ＳＷ２がオフしている間、抵抗Ｒ１、Ｒ２の接続点においてハイレベルのゲート出力ＶＧＬが生成され、スイッチング素子ＳＷ１がオフしスイッチング素子ＳＷ２がオンしている間、ローレベルのゲート出力ＶＧＬが生成される。
【００３６】
このゲート出力ＶＧＬは、ゲート出力端子２２から出力されてＩＧＢＴ１２のゲートに与えられ、ゲート出力信号がハイレベルのときオンし、ローレベルのときオフする。このようにして、ローサイドのＩＧＢＴ１２のオン／オフ制御が行われる。出力端子１３における出力ＶＯのレベルはＩＧＢＴ１１、１２のオン／オフにより決定され、負荷１４に与えられる。
【００３７】
スイッチング素子ＳＷ１、ＳＷ２の間に抵抗Ｒ１、Ｒ２を設けたことで、ゲート出力がハイレベルに上昇するとき、あるいはローレベルに下降するとき緩やかに変化するため、ＩＧＢＴ１２のオン／オフ制御、特にオフさせるときにノイズが発生することを防止できる。
【００３８】
そして、ゲート出力端子２２にはゲート出力シャント用スイッチング素子７０が設けられており、ゲート出力端子２２と接地端子との間にスイッチング素子ＳＷ３が接続されている。スイッチング素子ＳＷ３は、出力シャント制御回路１１０によりオン／オフが制御される。
【００３９】
この出力シャント制御回路１１０は、シャント用スイッチング素子ＳＷ３のオン／オフ制御を行うために、ゲート出力ＶＧＬをモニタする際に必要な二つの閾値を設定する閾値設定回路１１１と、閾値設定回路１１１からのモニタ出力とゲート出力制御回路３１からのオン／オフ信号との間で論理演算を行い、シャント制御信号を出力する論理回路１１２とを有する。
【００４０】
閾値設定回路１１１において、電圧端子と接地端子との間にＰチャネルトランジスタＰ２及びＰ１のソース、ドレインが直列に接続され、さらにＮチャネルトランジスタＮ１及びＮ２のドレイン、ソースが直列に接続されている。トランジスタＰ１及びＮ１のゲートにゲート出力端子２２のゲート出力ＶＧＬが入力され、トランジスタＰ２及びＮ２のゲートに論理回路１１２からの出力がインバータＩＮ２で反転されて入力される。
【００４１】
また電圧端子と接地端子との間にＰチャネルトランジスタＰ３のソース、ドレイン、ＮチャネルトランジスタＮ３のドレイン、ソースが直列に接続され、それぞれのゲートには、論理回路１１２の出力がインバータＩＮ２、ＩＮ３を介して入力される。
【００４２】
トランジスタＰ１及びＮ１のドレインの接続点が閾値設定回路の出力端子に接続され、またトランジスタＰ３及びＮ３のドレインの接続点が抵抗Ｒ３を介してこの出力端子に接続されている。
【００４３】
閾値設定回路１１１からの出力は、論理回路１１２においてインバータＩＮ４により反転された後、ＮＯＲ回路ＮＲ１の一方の入力端子に接続され、他方の入力端子にはゲート出力制御回路３１からのオン／オフ信号が入力される。ＮＯＲ回路ＮＲ１からの出力は、インバータＩＮ２に入力されると共に、シャント制御信号としてバッファ段１２０により増幅された後、ゲート出力シャント用スイッチング素子７０に与えられる。
【００４４】
このような構成を備えた本実施の形態の動作について、図２を用いて説明する。図２のタイムチャートに、ゲート出力制御回路３１から出力される（ａ）オン／オフ信号、バッファ段３２から出力されハイレベル用スイッチング素子ＳＷ１に与えられる（ｂ）ハイレベル用スイッチング制御信号ＶＰＭＬ、バッファ段３４から出力されローレベル用スイッチング素子ＳＷ２に与えられる（ｃ）ローレベル用スイッチング制御信号／ＶＮＭＬ、バッファ段１２０から出力されシャント用スイッチング素子ＳＷ３に与えられる（ｄ）シャント制御信号ＶＳＨＵＮＴＬ、出力端子２２から出力される（ｅ）ゲート出力ＶＧＬ、出力端子１３からの（ｆ）出力信号ＶＯの波形の変化を示す。
【００４５】
（１）ノイズが発生していない通常動作におけるＩＧＢＴ１２のオン動作
ゲート出力制御回路３１から、ハイレベル（オン信号）のオン／オフ信号が出力されると、バッファ段３２を介してハイレベル用スイッチング素子ＳＷ１に、ハイアクティブのハイレベル用スイッチング制御信号ＶＰＭＬが出力される。一方、バッファ段３４を介してローレベル用スイッチング素子ＳＷ２に、ローアクティブのローレベル用スイッチング制御信号／ＶＮＭＬが出力される。
【００４６】
これによりスイッチング素子ＳＷ１がオンしてスイッチング素子ＳＷ２がオフし、ゲート抵抗Ｒ１の作用によって、時間ｔ１からｔ２に渡り、ゲート出力ＶＧＬのレベルが緩やかに上昇する。
【００４７】
この間、シャント制御信号ＶＳＨＵＮＴＬはローレベルにあり、シャント用スイッチング素子ＳＷ３はオフ状態にある。これにより、時点ｔ２でゲート出力ＶＧＬがハイレベルに到達し、時点ｔ３までの間一定レベルを維持する。
【００４８】
（２）ノイズが発生していない通常動作におけるＩＧＢＴ１２のオフ動作
ゲート出力制御回路３１から、ローレベル（オフ信号）のオン／オフ信号が出力されると、バッファ段３４を介してローレベル用スイッチング素子ＳＷ２に、ローアクティブのローレベル用スイッチング制御信号／ＶＮＭＬが出力されてオンし、ハイレベル用スイッチング素子ＳＷ１はオフする。
【００４９】
この結果、ゲート抵抗Ｒ２の作用によって、時間ｔ３からｔ４に渡り、ゲート出力ＶＧＬのレベルが緩やかに下降する。
【００５０】
出力シャント制御回路１１０における閾値設定回路１１１では、初期状態（時点ｔ１から時点ｔ４まで）において、図３に示された等価回路の構成を有する。このときの閾値設定回路１１１は、抵抗Ｒ３とトランジスタＮ１の特性によって決定されるトランジスタＮ１の閾値であって、相対的に低い閾値Ｖth−Ｌ（例えば２〜３Ｖ程度）を有する。
【００５１】
即ち、ゲート出力ＶＧＬが閾値Ｖth−Ｌより高いレベルにある間、このゲート出力を受けてローレベルの出力シャント制御信号ＶＳＨＵＮＴがインバータＩＮ２により反転されて、トランジスタＰ２がオフしてトランジスタＰ１が無効となり、トランジスタＮ１がオンする。さらにトランジスタＮ２は、ローレベルの出力シャント信号がインバータＩＮ２により反転されハイレベルがゲートに入力され、オン状態にある。
【００５２】
また、トランジスタＰ３にはインバータＩＮ２の出力がインバータＩＮ３により反転されたローレベルがゲートに入力されてオン状態にあり、トランジスタＮ３はオフ状態にある。
【００５３】
この結果、図３に示されたように、電圧端子と接地端子との間に、抵抗Ｒ３、トランジスタＮ１のドレイン、ソースが直列に接続され、抵抗Ｒ３とトランジスタＮ１のドレインとの接続点からの出力が論理回路１１２に入力されることになる。
【００５４】
このように、トランジスタＮ１のゲートにゲート出力ＶＧＬを受けて、抵抗Ｒ３でプルアップされた状態となる。
【００５５】
時点Ｔ１から時点Ｔ４まで、トランジスタＮ１がオン状態にあり、ローレベルの出力が論理回路１１２に入力される。ＮＯＲ回路ＮＲ１の一方の入力端子には、インバータＩＮ４からハイレベル、他方にはハイレベルのオン／オフ信号が入力され、ローレベルの出力シャント信号が出力される。よって、シャント制御信号ＶＳＨＵＮＴＬがローレベルになり、スイッチング素子ＳＷ３はオフ状態にある。
【００５６】
時点ｔ４からゲート出力ＶＧＬが閾値Ｖth−Ｌ以下になって、閾値設定回路１１１のトランジスタＮ１がオフ状態になると、インバータＩＮ４への入力がローレベルに反転し、論理回路ＮＲ１から出力されるシャント制御信号ＶＳＨＵＮＴＬがハイレベルになり、スイッチング素子ＳＷ３がオンする。
【００５７】
この結果、時点ｔ４からｔ５に渡ってゲート出力ＶＧＬが強制的に接地端子に接続され、急速に接地レベルまで降下する。
【００５８】
時点ｔ４から、出力シャント制御回路１１０の動作状態が切り替わる。この場合の閾値設定回路１１１は、ハイレベルのシャント制御信号ＶＳＨＵＮＴＬがインバータＩＮ２で反転されてトランジスタＰ２、Ｎ２のゲートに入力され、トランジスタＮ２がオフしてトランジスタＮ１が無効化し、トランジスタＰ２がオンする。さらに、インバータＩＮ３よりハイレベルの信号がトランジスタＰ３、Ｎ３のゲートに入力されてトランジスタＰ３がオフし、トランジスタＮ３がオンする。
【００５９】
この結果、図４に示されたように、トランジスタＰ１のゲートにゲート出力ＶＧＬのレベルが入力されて、抵抗Ｒ３でプルダウンされた状態で動作するようになる。
【００６０】
この場合の閾値Ｖth−Ｈは、電源電圧、抵抗Ｒ３、ＰチャネルトランジスタＰ３の特性によって決定されるトランジスタＰ３の閾値であって、例えば電源電圧を１５Ｖとすると、１５Ｖから２〜３Ｖを差し引いた１２〜１３Ｖ程度となる。このように、一旦シャントオンさせた後は、シャントオフ状態からシャントオンさせるときの閾値Ｖth−Ｌより相対的に高い閾値Ｖth−Ｈに設定することができる。
【００６１】
ゲート出力ＶＧＬの電位がローレベルであることから、トランジスタＰ１がオン状態になり、インバータＩＮ４にはハイレベルが入力されて反転され、ＮＯＲ回路ＮＲ１の一方の入力端子にはローレベルが入力され、他方の入力端子にはローレベルのオン／オフ信号が入力される。これにより、ＮＯＲ回路ＮＲ１からはハイレベルのシャント制御信号ＶＳＨＵＮＴＬが出力され、バッファ段１２０を介してスイッチング素子ＳＷ３に与えられてオンする。これにより、ゲート出力ＶＧＬが強制的に接地端子に接続される。
【００６２】
（３）ゲート出力オフ時に、ノイズを受けて出力端子２２の電位が上昇した時の動作
ゲート出力ＶＧＬがローレベルにある間（時点ｔ５以降）、例えばハイサイドのＩＧＢＴ１１がオンした場合等によって、出力ＶＯの電位が変動した場合を考える。寄生容量ＣＧＣＬを介して変位電流が流れ、時点ｔ６からｔ７において、ゲート出力ＶＧＬにノイズが発生して上昇したとする。
【００６３】
このような場合であっても、閾値設定回路１１１の閾値Ｖth−Ｈが例えば１３Ｖというように高く設定されているので、ゲート出力ＶＧＬのレベルがこの閾値Ｖth−Ｈ以下であれば、シャント制御信号ＶＳＨＵＮＴＬはハイレベルを保持することができる。
【００６４】
この結果、シャント制御信号ＶＳＨＵＮＴＬはハイレベルを維持し、ゲート出力ＶＧＬは引き続きスイッチング素子ＳＷ３によって接地端子に強制的に接続された状態にあり、電圧上昇が抑えられる。
【００６５】
このように、ゲート出力ＶＧＬをシャントするスイッチング素子ＳＷ３をオフからオンさせるときは、閾値設定回路１１１の閾値Ｖth−Ｌを十分に低く設定する。これにより、ゲート出力ＶＧＬのレベルが十分に低くなるまで抵抗Ｒ２の作用により徐々に下降させることでノイズの発生を防止し、その後スイッチング素子ＳＷ３をオンさせてゲート出力ＶＧＬをシャントさせることができる。
【００６６】
一方、一旦ゲート出力ＶＧＬをシャントするスイッチング素子ＳＷ３をオンさせた後は、閾値設定回路１１１の閾値Ｖth−Ｈを予想される電位変動の影響を考慮して十分に高く設定することで、ノイズ発生時においてもゲート出力ＶＧＬをシャントした状態を維持することができる。よって、ゲート出力ＶＧＬが誤ってオン状態となり、ＩＧＢＴ１２がオンし、ハイサイドのＩＧＢＴ１１と同時にオンして貫通電流が流れる事態を回避することができる。
【００６７】
本実施の形態によれば、図６に示されたゲート駆動回路と比較し、次のような効果が得られる。
【００６８】
第１に、出力シャント制御回路１１０において、コンパレータを用いていないので、コンパレータを用いた従来の回路より素子数を減少させ、回路面積を縮小することができる。
【００６９】
第２に、コンパレータを用いた場合は、素子間の特性上のばらつきを考慮して基準電圧と比較する精度を高めるために素子の寸法を大きく設定する必要がある。しかし本実施の形態では、出力シャント制御回路１１をＭＯＳトランジスタ及び抵抗で簡易に構成し、かつ高精度に１つの閾値と比較する必要が無く素子の寸法を大きくする必要性を排除できるので、回路面積を縮小し消費電流を減少させることができる。
【００７０】
第３に、コンパレータを用いる場合には基準電圧の供給が必要となり、基準電圧発生回路を付加しなければならないが、本実施の形態ではこのような回路が不要であり、装置全体の面積の増加を防ぐことが可能である。
【００７１】
第４に、コンパレータを用いた従来の回路では、１つの基準電圧とゲート出力のレベルとを比較するため、上述したようにノイズによる貫通電流の防止対策を十分に行うにはラッチ回路を付加する必要があり、回路面積の増加を招いていた。
【００７２】
これに対し本実施の形態では、二つの閾値Ｖth−Ｌ、Ｖth−Ｈを設定することで、ゲート出力のレベルをモニタする際にヒステリシス特性をもたらすことができ、ラッチ回路を必要とすることなく、ノイズによる誤動作並びに貫通電流の発生を確実に防止することができる。
【００７３】
ここで、閾値Ｖth−Ｌ、Ｖth−Ｈは、図３、図４に示されたそれぞれの等価回路におけるＮチャネルトランジスタＮ１とＰチャネルトランジスタＰ１の寸法と抵抗Ｒ３の抵抗値の設定により、所望の値に設定することが可能である。
【００７４】
上述した実施の形態は一例であって、本発明を限定するものではなく、本発明の技術的範囲内において変形することが可能である。例えば、図１における閾値設定回路１１１や論理回路１１２の回路構成は図示されたものに限らず、様々に変形することができる。
【００７５】
【発明の効果】
以上説明したように、本発明のゲート駆動回路及び半導体装置は、ノイズによる貫通電流の発生を十分に防止することができ、かつ回路面積の増加並びに消費電流の増大を抑制することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるゲート駆動回路を含む半導体装置の構成を示した回路図。
【図２】同ゲート駆動回路における各ノードの波形を示したタイムチャート。
【図３】同ゲート駆動回路における出力シャント制御回路が出力するシャント制御信号がオフからオンに切り替わるときの等価回路の構成を示した回路図。
【図４】同ゲート駆動回路における出力シャント制御回路が出力するシャント制御信号がオフからオンに切り替わるときの等価回路の構成を示した回路図。
【図５】従来のゲート駆動回路を含む半導体装置の構成を示した回路図。
【図６】従来の他のゲート駆動回路を含む半導体装置の構成を示した回路図。
【符号の説明】
１３ 出力端子
１４ 負荷
２１ 入力端子
２２ ゲート出力端子
３１ ゲート出力制御回路
３２、３４ バッファ段
３３ ゲート出力ハイレベル用スイッチング素子
３５ ゲート出力ローレベル用スイッチング素子
３６ 保護回路
１１０ 出力シャント制御回路
１１１ 閾値設定回路
１１２ 論理回路
１２０ バッファ段
Ｐ１〜Ｐ３ Ｐチャネルトランジスタ
Ｎ１〜Ｎ３ Ｎチャネルトランジスタ
ＩＮ１〜ＩＮ３ インバータ
【発明の属する技術分野】
本発明は、ゲート駆動回路及び半導体装置に係わり、特にスイッチング素子のゲートを駆動する回路及び半導体装置に関する。
【０００２】
【従来の技術】
例えばモータを駆動するため出力段にＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング素子を用いた装置には、大電流・高耐圧が要求される。このようなスイッチング用途では、素子の高電流密度化が進み、スイッチング時におけるノイズが問題となり、また負荷短絡時に素子の破壊等が発生し易い。そこで、このような問題が起きないようにゲートオフ時において緩やかにゲート出力レベルを変化させる等の工夫がなされている。
【０００３】
図５に、従来のゲート駆動回路を含む半導体装置の構成例を示す。出力段において、電圧端子と接地端子との間にＩＧＢＴ１１、１２のコレクタ、エミッタがそれぞれ直列に接続され、ＩＧＢＴ１１のエミッタとＩＧＢＴ１２のコレクタとの接続点である出力端子１３においてモータ等の負荷１４の入力端子が接続されている。
【０００４】
ここで、ＩＧＢＴ１１、１２にはそれぞれハイサイド、ローサイドの駆動回路が接続されており、ここではＩＧＢＴ１２のゲートに接続されたローサイドの駆動回路１０について述べる。
【０００５】
この駆動回路１０は、図示されていない外部の制御システムからオン／オフ入力信号が入力端子２１に入力される。入力されたオン／オフ入力信号は、ゲート出力制御回路３１を経てハイサイドのバッファ段３２、ローサイドのバッファ段３４に与えられる。
【０００６】
電圧端子と接地端子との間に、スイッチング素子ＳＷ１と抵抗Ｒ１とが直列に接続されたゲート出力ハイレベル用スイッチング素子３３と、抵抗Ｒ２とスイッチング素子ＳＷ２とが直列に接続されたゲート出力ローレベル用スイッチング素子３５とが直列に接続されている。
【０００７】
バッファ段３２、３４を介してオン／オフ信号がそれぞれスイッチング素子ＳＷ１、ＳＷ２に与えられ、いずれか一方がオンし他方がオフすることでオン／オフ制御が行われる。スイッチング素子ＳＷ１がオンしスイッチング素子ＳＷ２がオフしている間、抵抗Ｒ１、Ｒ２の接続点においてハイレベルのゲート出力信号が生成され、スイッチング素子ＳＷ１がオフしスイッチング素子ＳＷ２がオンしている間、ローレベルのゲート出力信号が生成される。
【０００８】
このゲート出力信号は、出力端子２２から出力されてＩＧＢＴ１２のゲートに与えられ、ゲート出力信号がハイレベルのときオンし、ローレベルのオフする。このようにして、ローサイドのＩＧＢＴ１２のオン／オフ制御が行われる。出力端子１３のレベルがＩＧＢＴ１１及び１２のオン／オフにより決定され、負荷１４に与えられる。
【０００９】
ここで、スイッチング素子ＳＷ１、ＳＷ２の間に抵抗Ｒ１、Ｒ２を設けることで、ゲート出力がハイレベルに上昇するとき、あるいはローレベルに下降するとき緩やかに変化するため、ＩＧＢＴ１２のオン／オフ制御、特にオフさせるときにノイズが発生することを防止できる。
【００１０】
しかし、ＩＧＢＴ１２のエミッタとゲートとの間には、図示されたように寄生容量ＣＧＣＬが存在する。従って、ゲート出力信号がローレベルで、ＩＧＢＴ１２がオフ状態にあるとき、例えばハイサイドのＩＧＢＴ１１がオンした時に出力端子１３の電圧が変動した場合、寄生容量ＣＧＣＬを介して変位電流が流れてＩＧＢＴ１２のゲートにノイズが発生することになる。
【００１１】
このノイズの影響でゲート電位が上昇すると、本来オフ状態にあるべきＩＧＢＴ１２が誤動作してオンすることになる。ＩＧＢＴ１２が誤ってオンすると、オン状態にあるＩＧＢＴ１１及び１２の間で貫通電流が流れ、消費電流が増加することになる。
【００１２】
このような誤動作を防止するため、図６に示された従来のゲート駆動回路ではゲート出力シャント用スイッチング素子７０を設けて、ＩＧＢＴ１２がオフしているべき期間は強制的に出力端子２２を接地端子に接続するように構成している。これにより、出力端子１３にノイズが発生した場合にも、ゲート出力信号の上昇を抑制してＩＧＢＴ１２が誤ってオンすることを防止している。
【００１３】
ゲート出力シャント用スイッチング素子７０のスイッチング素子ＳＷ３は、出力シャント制御回路５０によってオン／オフ制御される。
【００１４】
出力シャント制御回路５０は、出力端子２２のゲート出力レベルをコンパレータ６２においてモニタしておき、基準電圧Ｖref（例えば、２Ｖ）以下まで下降するとオン出力をする。この出力がラッチ回路６３で保持され、出力端子５２よりシャント制御信号として出力され、バッファ段６４を介してスイッチング素子ＳＷ３に与えられる。
【００１５】
しかし、この従来のゲート駆動回路にも次のような問題があった。
【００１６】
第１に、コンパレータ６２を構成する素子数が多く、回路面積の増加を招いていた。
【００１７】
第２に、コンパレータ６２を構成する素子の間には特性上のばらつきがあるが、基準電圧６１と比較する精度を高めるため素子の寸法を大きく設定する必要があり、回路面積の増加並びに消費電流の増加を招いていた。
【００１８】
第３に、コンパレータ６２を用いる場合には基準電圧６１が必要となる。この基準電圧６１を供給するため、外部又は内部に基準電圧発生回路を付加しなければならず、やはり装置全体の面積の増加を生んでいた。
【００１９】
第４に、コンパレータ６２は１つの基準電圧Ｖrefとゲート出力レベルとを比較する。ゲート出力シャント用のスイッチング素子ＳＷ３は、ノイズを発生させないようになるべく出力端子２２のレベルが徐々に下降していき、低いレベル（例えば２Ｖ）まで十分下がった時点でオンさせた後に、接地電圧にするのが望ましい。
【００２０】
逆に、出力端子２２のゲート出力がオフレベルにあり、ゲート出力シャント用のスイッチング素子ＳＷ３を一旦オンさせた後は、出力端子２２がノイズにより上昇した場合にもスイッチング素子ＳＷ３がオン状態を維持するように、ゲート出力が上昇してもオフしないようにする方が望ましい。
【００２１】
そのため、ラッチ回路を付加してオフ状態を保持するように動作させており、回路面積の増加を生んでいた。
【００２２】
以下に、従来のゲート駆動回路を開示する公知文献を記載する。
【００２３】
【特許文献１】
特開２００２−４３９１４号公報
【特許文献２】
特開２００１−１６０８２号公報
【特許文献３】
特開２０００−２８６６８７号公報
【００２４】
【発明が解決しようとする課題】
上述したように、従来のゲート駆動回路には、ノイズによる貫通電流の防止対策として十分ではなく、また防止対策として設けた出力シャント制御回路を構成する素子数が多く、回路面積の増加、消費電流の増大等の問題があった。
【００２５】
本発明は上記事情に鑑み、ノイズによる貫通電流の発生を十分に防止することができ、かつ回路面積の増加並びに消費電流の増大を抑制することが可能なゲート駆動回路及びこのゲート駆動回路を含む半導体装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の一態様によるゲート駆動回路は、第１の電源端子と接地端子とに接続され、オン／オフ信号を与えられて出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、前記出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、前記出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路とを備え、前記出力シャント制御回路は、前記出力端子のレベルが、接地レベルより高い第１の閾値以下まで低下すると前記シャント用スイッチング素子をオンさせ、前記シャント用スイッチング素子をオンさせた後にこのレベルが前記第１の閾値より高い第２の閾値以下である間、前記シャント用スイッチング素子のオン状態を維持するように前記シャント制御信号を前記シャント用スイッチング素子に与え、第２の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、第３の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記ゲート出力端子のレベルを前記第１又は第２の閾値と比較したモニタ信号を前記第１のノードから出力する、閾値設定回路と、前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００２７】
また本発明の一態様によるゲート駆動回路は、
第１の電源端子と接地端子とに接続され、オン／オフ信号を与えられて出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記出力端子のレベルをモニタし、前記シャント制御信号を出力するシャント制御信号を出力する出力シャント制御回路とを備え、
前記出力シャント制御回路は、
第２の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第３の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、
前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記第１のノードからモニタ信号を出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００２８】
本発明の一態様による半導体装置は、第１の電源端子に一端が接続され、負荷の接続が可能な出力端子に他端が接続されたハイサイドスイッチング素子と、前記出力端子に一端が接続され、接地端子に他端が接続されたローサイドスイッチング素子と、前記ローサイドスイッチング素子のオン／オフを制御するため、ゲート出力端子からゲート出力を行うゲート駆動回路とを備え、前記ゲート駆動回路は、第２の電源端子と接地端子とに接続され、オン／オフ信号を与えられて前記ゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路とを有し、前記出力シャント制御回路は、前記ゲート出力端子のレベルが、接地レベルより高い第１の閾値以下まで低下すると前記シャント用スイッチング素子をオンさせ、前記シャント用スイッチング素子をオンさせた後にこのレベルが前記第１の閾値より高い第２の閾値以下である間、前記シャント用スイッチング素子のオン状態を維持するように前記シャント制御信号を前記シャント用スイッチング素子に与え、第３の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、第４の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記ゲート出力端子のレベルを前記第１又は第２の閾値と比較したモニタ信号を前記第１のノードから出力する、閾値設定回路と、前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００２９】
本発明の一態様による半導体装置は、
上記ハイサイドスイッチング素子、上記ローサイドスイッチング素子、並びにゲート駆動回路を備え、
前記ゲート駆動回路は、
第２の電源端子と接地端子とに接続され、オン／オフ信号を与えられてゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力するシャント制御信号を出力する出力シャント制御回路とを有し、
前記出力シャント制御回路は、
第３の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第４の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、
前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記第１のノードからモニタ信号を出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路とを有することを特徴とする。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３１】
本実施の形態によるゲート駆動回路を含む半導体装置の構成を図１に示す。
【００３２】
電圧端子と接地端子との間にＩＧＢＴ１１、１２のコレクタ、エミッタがそれぞれ直列に接続され、ＩＧＢＴ１１のエミッタとＩＧＢＴ１２のコレクタとの接続点である出力端子１３においてモータ等の負荷１４の入力端子が接続されている。ＩＧＢＴ１１、１２にはそれぞれハイサイド、ローサイドの駆動回路が接続されており、ここではＩＧＢＴ１２のゲートに接続されたローサイドの駆動回路１００について述べる。
【００３３】
この駆動回路１００は、図示されていない外部の制御システムからオン／オフ入力信号が入力端子２１に入力される。入力されたオン／オフ入力信号は、ゲート出力制御回路３１を経てハイサイドのバッファ段３２、ローサイドのバッファ段３４に与えられる。ゲート出力制御回路３１には、電圧の減少、過電流、過熱等により回路が破壊されないように保護回路３６が設けられている。
【００３４】
電圧端子と接地端子との間に、スイッチング素子ＳＷ１と抵抗Ｒ１とが直列に接続されたゲート出力ハイレベル用スイッチング素子３３と、抵抗Ｒ２とスイッチング素子ＳＷ２とが直列に接続されたゲート出力ローレベル用スイッチング素子３５とが直列に接続されている。
【００３５】
バッファ段３２、３４を介してオン／オフ信号がそれぞれスイッチング素子ＳＷ１、ＳＷ２に与えられ、いずれか一方がオンし他方がオフすることでオン／オフ制御が行われる。スイッチング素子ＳＷ１がオンしスイッチング素子ＳＷ２がオフしている間、抵抗Ｒ１、Ｒ２の接続点においてハイレベルのゲート出力ＶＧＬが生成され、スイッチング素子ＳＷ１がオフしスイッチング素子ＳＷ２がオンしている間、ローレベルのゲート出力ＶＧＬが生成される。
【００３６】
このゲート出力ＶＧＬは、ゲート出力端子２２から出力されてＩＧＢＴ１２のゲートに与えられ、ゲート出力信号がハイレベルのときオンし、ローレベルのときオフする。このようにして、ローサイドのＩＧＢＴ１２のオン／オフ制御が行われる。出力端子１３における出力ＶＯのレベルはＩＧＢＴ１１、１２のオン／オフにより決定され、負荷１４に与えられる。
【００３７】
スイッチング素子ＳＷ１、ＳＷ２の間に抵抗Ｒ１、Ｒ２を設けたことで、ゲート出力がハイレベルに上昇するとき、あるいはローレベルに下降するとき緩やかに変化するため、ＩＧＢＴ１２のオン／オフ制御、特にオフさせるときにノイズが発生することを防止できる。
【００３８】
そして、ゲート出力端子２２にはゲート出力シャント用スイッチング素子７０が設けられており、ゲート出力端子２２と接地端子との間にスイッチング素子ＳＷ３が接続されている。スイッチング素子ＳＷ３は、出力シャント制御回路１１０によりオン／オフが制御される。
【００３９】
この出力シャント制御回路１１０は、シャント用スイッチング素子ＳＷ３のオン／オフ制御を行うために、ゲート出力ＶＧＬをモニタする際に必要な二つの閾値を設定する閾値設定回路１１１と、閾値設定回路１１１からのモニタ出力とゲート出力制御回路３１からのオン／オフ信号との間で論理演算を行い、シャント制御信号を出力する論理回路１１２とを有する。
【００４０】
閾値設定回路１１１において、電圧端子と接地端子との間にＰチャネルトランジスタＰ２及びＰ１のソース、ドレインが直列に接続され、さらにＮチャネルトランジスタＮ１及びＮ２のドレイン、ソースが直列に接続されている。トランジスタＰ１及びＮ１のゲートにゲート出力端子２２のゲート出力ＶＧＬが入力され、トランジスタＰ２及びＮ２のゲートに論理回路１１２からの出力がインバータＩＮ２で反転されて入力される。
【００４１】
また電圧端子と接地端子との間にＰチャネルトランジスタＰ３のソース、ドレイン、ＮチャネルトランジスタＮ３のドレイン、ソースが直列に接続され、それぞれのゲートには、論理回路１１２の出力がインバータＩＮ２、ＩＮ３を介して入力される。
【００４２】
トランジスタＰ１及びＮ１のドレインの接続点が閾値設定回路の出力端子に接続され、またトランジスタＰ３及びＮ３のドレインの接続点が抵抗Ｒ３を介してこの出力端子に接続されている。
【００４３】
閾値設定回路１１１からの出力は、論理回路１１２においてインバータＩＮ４により反転された後、ＮＯＲ回路ＮＲ１の一方の入力端子に接続され、他方の入力端子にはゲート出力制御回路３１からのオン／オフ信号が入力される。ＮＯＲ回路ＮＲ１からの出力は、インバータＩＮ２に入力されると共に、シャント制御信号としてバッファ段１２０により増幅された後、ゲート出力シャント用スイッチング素子７０に与えられる。
【００４４】
このような構成を備えた本実施の形態の動作について、図２を用いて説明する。図２のタイムチャートに、ゲート出力制御回路３１から出力される（ａ）オン／オフ信号、バッファ段３２から出力されハイレベル用スイッチング素子ＳＷ１に与えられる（ｂ）ハイレベル用スイッチング制御信号ＶＰＭＬ、バッファ段３４から出力されローレベル用スイッチング素子ＳＷ２に与えられる（ｃ）ローレベル用スイッチング制御信号／ＶＮＭＬ、バッファ段１２０から出力されシャント用スイッチング素子ＳＷ３に与えられる（ｄ）シャント制御信号ＶＳＨＵＮＴＬ、出力端子２２から出力される（ｅ）ゲート出力ＶＧＬ、出力端子１３からの（ｆ）出力信号ＶＯの波形の変化を示す。
【００４５】
（１）ノイズが発生していない通常動作におけるＩＧＢＴ１２のオン動作
ゲート出力制御回路３１から、ハイレベル（オン信号）のオン／オフ信号が出力されると、バッファ段３２を介してハイレベル用スイッチング素子ＳＷ１に、ハイアクティブのハイレベル用スイッチング制御信号ＶＰＭＬが出力される。一方、バッファ段３４を介してローレベル用スイッチング素子ＳＷ２に、ローアクティブのローレベル用スイッチング制御信号／ＶＮＭＬが出力される。
【００４６】
これによりスイッチング素子ＳＷ１がオンしてスイッチング素子ＳＷ２がオフし、ゲート抵抗Ｒ１の作用によって、時間ｔ１からｔ２に渡り、ゲート出力ＶＧＬのレベルが緩やかに上昇する。
【００４７】
この間、シャント制御信号ＶＳＨＵＮＴＬはローレベルにあり、シャント用スイッチング素子ＳＷ３はオフ状態にある。これにより、時点ｔ２でゲート出力ＶＧＬがハイレベルに到達し、時点ｔ３までの間一定レベルを維持する。
【００４８】
（２）ノイズが発生していない通常動作におけるＩＧＢＴ１２のオフ動作
ゲート出力制御回路３１から、ローレベル（オフ信号）のオン／オフ信号が出力されると、バッファ段３４を介してローレベル用スイッチング素子ＳＷ２に、ローアクティブのローレベル用スイッチング制御信号／ＶＮＭＬが出力されてオンし、ハイレベル用スイッチング素子ＳＷ１はオフする。
【００４９】
この結果、ゲート抵抗Ｒ２の作用によって、時間ｔ３からｔ４に渡り、ゲート出力ＶＧＬのレベルが緩やかに下降する。
【００５０】
出力シャント制御回路１１０における閾値設定回路１１１では、初期状態（時点ｔ１から時点ｔ４まで）において、図３に示された等価回路の構成を有する。このときの閾値設定回路１１１は、抵抗Ｒ３とトランジスタＮ１の特性によって決定されるトランジスタＮ１の閾値であって、相対的に低い閾値Ｖth−Ｌ（例えば２〜３Ｖ程度）を有する。
【００５１】
即ち、ゲート出力ＶＧＬが閾値Ｖth−Ｌより高いレベルにある間、このゲート出力を受けてローレベルの出力シャント制御信号ＶＳＨＵＮＴがインバータＩＮ２により反転されて、トランジスタＰ２がオフしてトランジスタＰ１が無効となり、トランジスタＮ１がオンする。さらにトランジスタＮ２は、ローレベルの出力シャント信号がインバータＩＮ２により反転されハイレベルがゲートに入力され、オン状態にある。
【００５２】
また、トランジスタＰ３にはインバータＩＮ２の出力がインバータＩＮ３により反転されたローレベルがゲートに入力されてオン状態にあり、トランジスタＮ３はオフ状態にある。
【００５３】
この結果、図３に示されたように、電圧端子と接地端子との間に、抵抗Ｒ３、トランジスタＮ１のドレイン、ソースが直列に接続され、抵抗Ｒ３とトランジスタＮ１のドレインとの接続点からの出力が論理回路１１２に入力されることになる。
【００５４】
このように、トランジスタＮ１のゲートにゲート出力ＶＧＬを受けて、抵抗Ｒ３でプルアップされた状態となる。
【００５５】
時点Ｔ１から時点Ｔ４まで、トランジスタＮ１がオン状態にあり、ローレベルの出力が論理回路１１２に入力される。ＮＯＲ回路ＮＲ１の一方の入力端子には、インバータＩＮ４からハイレベル、他方にはハイレベルのオン／オフ信号が入力され、ローレベルの出力シャント信号が出力される。よって、シャント制御信号ＶＳＨＵＮＴＬがローレベルになり、スイッチング素子ＳＷ３はオフ状態にある。
【００５６】
時点ｔ４からゲート出力ＶＧＬが閾値Ｖth−Ｌ以下になって、閾値設定回路１１１のトランジスタＮ１がオフ状態になると、インバータＩＮ４への入力がローレベルに反転し、論理回路ＮＲ１から出力されるシャント制御信号ＶＳＨＵＮＴＬがハイレベルになり、スイッチング素子ＳＷ３がオンする。
【００５７】
この結果、時点ｔ４からｔ５に渡ってゲート出力ＶＧＬが強制的に接地端子に接続され、急速に接地レベルまで降下する。
【００５８】
時点ｔ４から、出力シャント制御回路１１０の動作状態が切り替わる。この場合の閾値設定回路１１１は、ハイレベルのシャント制御信号ＶＳＨＵＮＴＬがインバータＩＮ２で反転されてトランジスタＰ２、Ｎ２のゲートに入力され、トランジスタＮ２がオフしてトランジスタＮ１が無効化し、トランジスタＰ２がオンする。さらに、インバータＩＮ３よりハイレベルの信号がトランジスタＰ３、Ｎ３のゲートに入力されてトランジスタＰ３がオフし、トランジスタＮ３がオンする。
【００５９】
この結果、図４に示されたように、トランジスタＰ１のゲートにゲート出力ＶＧＬのレベルが入力されて、抵抗Ｒ３でプルダウンされた状態で動作するようになる。
【００６０】
この場合の閾値Ｖth−Ｈは、電源電圧、抵抗Ｒ３、ＰチャネルトランジスタＰ３の特性によって決定されるトランジスタＰ３の閾値であって、例えば電源電圧を１５Ｖとすると、１５Ｖから２〜３Ｖを差し引いた１２〜１３Ｖ程度となる。このように、一旦シャントオンさせた後は、シャントオフ状態からシャントオンさせるときの閾値Ｖth−Ｌより相対的に高い閾値Ｖth−Ｈに設定することができる。
【００６１】
ゲート出力ＶＧＬの電位がローレベルであることから、トランジスタＰ１がオン状態になり、インバータＩＮ４にはハイレベルが入力されて反転され、ＮＯＲ回路ＮＲ１の一方の入力端子にはローレベルが入力され、他方の入力端子にはローレベルのオン／オフ信号が入力される。これにより、ＮＯＲ回路ＮＲ１からはハイレベルのシャント制御信号ＶＳＨＵＮＴＬが出力され、バッファ段１２０を介してスイッチング素子ＳＷ３に与えられてオンする。これにより、ゲート出力ＶＧＬが強制的に接地端子に接続される。
【００６２】
（３）ゲート出力オフ時に、ノイズを受けて出力端子２２の電位が上昇した時の動作
ゲート出力ＶＧＬがローレベルにある間（時点ｔ５以降）、例えばハイサイドのＩＧＢＴ１１がオンした場合等によって、出力ＶＯの電位が変動した場合を考える。寄生容量ＣＧＣＬを介して変位電流が流れ、時点ｔ６からｔ７において、ゲート出力ＶＧＬにノイズが発生して上昇したとする。
【００６３】
このような場合であっても、閾値設定回路１１１の閾値Ｖth−Ｈが例えば１３Ｖというように高く設定されているので、ゲート出力ＶＧＬのレベルがこの閾値Ｖth−Ｈ以下であれば、シャント制御信号ＶＳＨＵＮＴＬはハイレベルを保持することができる。
【００６４】
この結果、シャント制御信号ＶＳＨＵＮＴＬはハイレベルを維持し、ゲート出力ＶＧＬは引き続きスイッチング素子ＳＷ３によって接地端子に強制的に接続された状態にあり、電圧上昇が抑えられる。
【００６５】
このように、ゲート出力ＶＧＬをシャントするスイッチング素子ＳＷ３をオフからオンさせるときは、閾値設定回路１１１の閾値Ｖth−Ｌを十分に低く設定する。これにより、ゲート出力ＶＧＬのレベルが十分に低くなるまで抵抗Ｒ２の作用により徐々に下降させることでノイズの発生を防止し、その後スイッチング素子ＳＷ３をオンさせてゲート出力ＶＧＬをシャントさせることができる。
【００６６】
一方、一旦ゲート出力ＶＧＬをシャントするスイッチング素子ＳＷ３をオンさせた後は、閾値設定回路１１１の閾値Ｖth−Ｈを予想される電位変動の影響を考慮して十分に高く設定することで、ノイズ発生時においてもゲート出力ＶＧＬをシャントした状態を維持することができる。よって、ゲート出力ＶＧＬが誤ってオン状態となり、ＩＧＢＴ１２がオンし、ハイサイドのＩＧＢＴ１１と同時にオンして貫通電流が流れる事態を回避することができる。
【００６７】
本実施の形態によれば、図６に示されたゲート駆動回路と比較し、次のような効果が得られる。
【００６８】
第１に、出力シャント制御回路１１０において、コンパレータを用いていないので、コンパレータを用いた従来の回路より素子数を減少させ、回路面積を縮小することができる。
【００６９】
第２に、コンパレータを用いた場合は、素子間の特性上のばらつきを考慮して基準電圧と比較する精度を高めるために素子の寸法を大きく設定する必要がある。しかし本実施の形態では、出力シャント制御回路１１をＭＯＳトランジスタ及び抵抗で簡易に構成し、かつ高精度に１つの閾値と比較する必要が無く素子の寸法を大きくする必要性を排除できるので、回路面積を縮小し消費電流を減少させることができる。
【００７０】
第３に、コンパレータを用いる場合には基準電圧の供給が必要となり、基準電圧発生回路を付加しなければならないが、本実施の形態ではこのような回路が不要であり、装置全体の面積の増加を防ぐことが可能である。
【００７１】
第４に、コンパレータを用いた従来の回路では、１つの基準電圧とゲート出力のレベルとを比較するため、上述したようにノイズによる貫通電流の防止対策を十分に行うにはラッチ回路を付加する必要があり、回路面積の増加を招いていた。
【００７２】
これに対し本実施の形態では、二つの閾値Ｖth−Ｌ、Ｖth−Ｈを設定することで、ゲート出力のレベルをモニタする際にヒステリシス特性をもたらすことができ、ラッチ回路を必要とすることなく、ノイズによる誤動作並びに貫通電流の発生を確実に防止することができる。
【００７３】
ここで、閾値Ｖth−Ｌ、Ｖth−Ｈは、図３、図４に示されたそれぞれの等価回路におけるＮチャネルトランジスタＮ１とＰチャネルトランジスタＰ１の寸法と抵抗Ｒ３の抵抗値の設定により、所望の値に設定することが可能である。
【００７４】
上述した実施の形態は一例であって、本発明を限定するものではなく、本発明の技術的範囲内において変形することが可能である。例えば、図１における閾値設定回路１１１や論理回路１１２の回路構成は図示されたものに限らず、様々に変形することができる。
【００７５】
【発明の効果】
以上説明したように、本発明のゲート駆動回路及び半導体装置は、ノイズによる貫通電流の発生を十分に防止することができ、かつ回路面積の増加並びに消費電流の増大を抑制することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるゲート駆動回路を含む半導体装置の構成を示した回路図。
【図２】同ゲート駆動回路における各ノードの波形を示したタイムチャート。
【図３】同ゲート駆動回路における出力シャント制御回路が出力するシャント制御信号がオフからオンに切り替わるときの等価回路の構成を示した回路図。
【図４】同ゲート駆動回路における出力シャント制御回路が出力するシャント制御信号がオフからオンに切り替わるときの等価回路の構成を示した回路図。
【図５】従来のゲート駆動回路を含む半導体装置の構成を示した回路図。
【図６】従来の他のゲート駆動回路を含む半導体装置の構成を示した回路図。
【符号の説明】
１３ 出力端子
１４ 負荷
２１ 入力端子
２２ ゲート出力端子
３１ ゲート出力制御回路
３２、３４ バッファ段
３３ ゲート出力ハイレベル用スイッチング素子
３５ ゲート出力ローレベル用スイッチング素子
３６ 保護回路
１１０ 出力シャント制御回路
１１１ 閾値設定回路
１１２ 論理回路
１２０ バッファ段
Ｐ１〜Ｐ３ Ｐチャネルトランジスタ
Ｎ１〜Ｎ３ Ｎチャネルトランジスタ
ＩＮ１〜ＩＮ３ インバータ
Claims (8)
- 第１の電源端子と接地端子とに接続され、オン／オフ信号を与えられてゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路と、
を備え、
前記出力シャント制御回路は、
前記ゲート出力端子のレベルが、接地レベルより高い第１の閾値以下まで低下すると前記シャント用スイッチング素子をオンさせ、前記シャント用スイッチング素子をオンさせた後にこのレベルが前記第１の閾値より高い第２の閾値以下である間、前記シャント用スイッチング素子のオン状態を維持するように前記シャント制御信号を前記シャント用スイッチング素子に与え、
第２の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第３の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記ゲート出力端子のレベルを前記第１又は第２の閾値と比較したモニタ信号を前記第１のノードから出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路と、
を有することを特徴とするゲート駆動回路。 - 第１の電源端子と接地端子とに接続され、オン／オフ信号を与えられてゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路と、
を備え、
前記出力シャント制御回路は、
第２の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第３の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、 前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記第１のノードからモニタ信号を出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路と、
を有することを特徴とするゲート駆動回路。 - 前記論理回路は、
前記モニタ信号を与えられ反転して出力するインバータと、
前記インバータの出力と前記オン／オフ信号とを与えられ、ＮＯＲ演算を行って前記シャント制御信号を出力するＮＯＲ回路と、
を有することを特徴とする請求項１又は２記載のゲート駆動回路。 - 前記論理回路は、前記オン／オフ信号がオフを示すときに、前記モニタ信号に基づいた論理を示す前記シャント制御信号を出力することを特徴とする請求項１乃至３のいずれかに記載のゲート駆動回路。
- 第１の電源端子に一端が接続され、負荷の接続が可能な出力端子に他端が接続されたハイサイドスイッチング素子と、
前記出力端子に一端が接続され、接地端子に他端が接続されたローサイドスイッチング素子と、
前記ローサイドスイッチング素子のオン／オフを制御するため、ゲート出力端子からゲート出力を行うゲート駆動回路と、
を備え、
前記ゲート駆動回路は、
第２の電源端子と接地端子とに接続され、オン／オフ信号を与えられて前記ゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路とを有し、
前記出力シャント制御回路は、
前記ゲート出力端子のレベルが、接地レベルより高い第１の閾値以下まで低下すると前記シャント用スイッチング素子をオンさせ、前記シャント用スイッチング素子をオンさせた後にこのレベルが前記第１の閾値より高い第２の閾値以下である間、前記シャント用スイッチング素子のオン状態を維持するように前記シャント制御信号を前記シャント用スイッチング素子に与え、
第３の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第４の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、 前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記ゲート出力 端子のレベルを前記第１又は第２の閾値と比較したモニタ信号を前記第１のノードから出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路と、
を有することを特徴とする半導体装置。 - 第１の電源端子に一端が接続され、負荷の接続が可能な出力端子に他端が接続されたハイサイドスイッチング素子と、
前記出力端子に一端が接続され、接地端子に他端が接続されたローサイドスイッチング素子と、
前記ローサイドスイッチング素子のオン／オフを制御するため、ゲート出力端子からゲート出力を行うゲート駆動回路と、
を備え、
前記ゲート駆動回路は、
第２の電源端子と接地端子とに接続され、オン／オフ信号を与えられてゲート出力端子のレベルを電源電圧と接地電圧との間で変化させる出力回路と、
前記ゲート出力端子と接地端子との間に接続され、シャント制御信号を与えられてオン／オフが制御されるシャント用スイッチング素子と、
前記ゲート出力端子のレベルをモニタし、前記シャント制御信号を出力する出力シャント制御回路とを有し、
前記出力シャント制御回路は、
第３の電源端子と第１のノードとの間にソース、ドレインがそれぞれ直列に接続された第１、第２のＰチャネルトランジスタと、前記第１のノードと接地端子との間にドレイン、ソースがそれぞれ直列に接続された第１、第２のＮチャネルトランジスタと、
第４の電源端子と第２のノードとの間にソース、ドレインが直列に接続された第３のＰチャネルトランジスタと、前記第２のノードと接地端子との間にドレイン、ソースが直列に接続された第３のＮチャネルトランジスタと、
前記第２のノードと前記第１のノードとの間に直列に接続された第３の抵抗とを有し、 前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートとが前記ゲート出力端子に接続され、前記第２のＰチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートとに前記シャント制御信号と反対論理の信号が与えられ、前記第３のＰチャネルトランジスタのゲート及び前記第３のＮチャネルトランジスタのゲートに前記シャント制御信号と同一論理の信号が入力され、前記第１のノードからモニタ信号を出力する、閾値設定回路と、
前記モニタ信号と、前記オン／オフ信号とを与えられて論理演算を行い、前記シャント制御信号を出力する論理回路と、
を有することを特徴とする半導体装置。 - 前記論理回路は、
前記モニタ信号を与えられ反転して出力するインバータと、
前記インバータの出力と前記オン／オフ信号とを与えられ、ＮＯＲ演算を行って前記シャント制御信号を出力するＮＯＲ回路と、
を有することを特徴とする請求項５又は６記載の半導体装置。 - 前記論理回路は、前記オン／オフ信号がオフを示すときに、前記モニタ信号に基づいた論理を示す前記シャント制御信号を出力することを特徴とする請求項５乃至７のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003201594A JP3799341B2 (ja) | 2003-07-25 | 2003-07-25 | ゲート駆動回路及び半導体装置 |
| US10/683,046 US7068082B2 (en) | 2003-07-25 | 2003-10-14 | Gate driving circuit and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003201594A JP3799341B2 (ja) | 2003-07-25 | 2003-07-25 | ゲート駆動回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005045428A JP2005045428A (ja) | 2005-02-17 |
| JP3799341B2 true JP3799341B2 (ja) | 2006-07-19 |
Family
ID=34074506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003201594A Expired - Fee Related JP3799341B2 (ja) | 2003-07-25 | 2003-07-25 | ゲート駆動回路及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7068082B2 (ja) |
| JP (1) | JP3799341B2 (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4619812B2 (ja) * | 2005-02-16 | 2011-01-26 | 株式会社東芝 | ゲート駆動回路 |
| DE602006003564D1 (de) * | 2006-07-05 | 2008-12-18 | Infineon Technologies Ag | MOS-Transistorschaltung mit gesteuerter Anstiegszeit |
| JP4992359B2 (ja) * | 2006-09-15 | 2012-08-08 | 富士電機株式会社 | 表示駆動装置 |
| US9501085B2 (en) * | 2007-02-01 | 2016-11-22 | Keithley Instruments, Llc | Method and apparatus for pulse generation |
| JP4849048B2 (ja) * | 2007-10-17 | 2011-12-28 | 株式会社デンソー | オフ保持回路 |
| WO2009054143A1 (ja) * | 2007-10-24 | 2009-04-30 | Kabushiki Kaisha Toshiba | 電力変換装置 |
| US8854019B1 (en) | 2008-09-25 | 2014-10-07 | Rf Micro Devices, Inc. | Hybrid DC/DC power converter with charge-pump and buck converter |
| US9166471B1 (en) | 2009-03-13 | 2015-10-20 | Rf Micro Devices, Inc. | 3D frequency dithering for DC-to-DC converters used in multi-mode cellular transmitters |
| US8315576B2 (en) | 2009-05-05 | 2012-11-20 | Rf Micro Devices, Inc. | Capacitive compensation of cascaded directional couplers |
| US8548398B2 (en) | 2010-02-01 | 2013-10-01 | Rf Micro Devices, Inc. | Envelope power supply calibration of a multi-mode radio frequency power amplifier |
| US8538355B2 (en) | 2010-04-19 | 2013-09-17 | Rf Micro Devices, Inc. | Quadrature power amplifier architecture |
| US9900204B2 (en) | 2010-04-20 | 2018-02-20 | Qorvo Us, Inc. | Multiple functional equivalence digital communications interface |
| US9008597B2 (en) | 2010-04-20 | 2015-04-14 | Rf Micro Devices, Inc. | Direct current (DC)-DC converter having a multi-stage output filter |
| US8983410B2 (en) | 2010-04-20 | 2015-03-17 | Rf Micro Devices, Inc. | Configurable 2-wire/3-wire serial communications interface |
| US8892063B2 (en) | 2010-04-20 | 2014-11-18 | Rf Micro Devices, Inc. | Linear mode and non-linear mode quadrature PA circuitry |
| US8515361B2 (en) | 2010-04-20 | 2013-08-20 | Rf Micro Devices, Inc. | Frequency correction of a programmable frequency oscillator by propagation delay compensation |
| US8731498B2 (en) | 2010-04-20 | 2014-05-20 | Rf Micro Devices, Inc. | Temperature correcting an envelope power supply signal for RF PA circuitry |
| US8947157B2 (en) | 2010-04-20 | 2015-02-03 | Rf Micro Devices, Inc. | Voltage multiplier charge pump buck |
| US8958763B2 (en) | 2010-04-20 | 2015-02-17 | Rf Micro Devices, Inc. | PA bias power supply undershoot compensation |
| US8712349B2 (en) | 2010-04-20 | 2014-04-29 | Rf Micro Devices, Inc. | Selecting a converter operating mode of a PA envelope power supply |
| US8699973B2 (en) | 2010-04-20 | 2014-04-15 | Rf Micro Devices, Inc. | PA bias power supply efficiency optimization |
| US8571492B2 (en) | 2010-04-20 | 2013-10-29 | Rf Micro Devices, Inc. | DC-DC converter current sensing |
| US8542061B2 (en) | 2010-04-20 | 2013-09-24 | Rf Micro Devices, Inc. | Charge pump based power amplifier envelope power supply and bias power supply |
| US9214900B2 (en) | 2010-04-20 | 2015-12-15 | Rf Micro Devices, Inc. | Interference reduction between RF communications bands |
| US8831544B2 (en) | 2010-04-20 | 2014-09-09 | Rf Micro Devices, Inc. | Dynamic device switching (DDS) of an in-phase RF PA stage and a quadrature-phase RF PA stage |
| US8942650B2 (en) | 2010-04-20 | 2015-01-27 | Rf Micro Devices, Inc. | RF PA linearity requirements based converter operating mode selection |
| US9214865B2 (en) | 2010-04-20 | 2015-12-15 | Rf Micro Devices, Inc. | Voltage compatible charge pump buck and buck power supplies |
| US8989685B2 (en) | 2010-04-20 | 2015-03-24 | Rf Micro Devices, Inc. | Look-up table based configuration of multi-mode multi-band radio frequency power amplifier circuitry |
| US8913967B2 (en) * | 2010-04-20 | 2014-12-16 | Rf Micro Devices, Inc. | Feedback based buck timing of a direct current (DC)-DC converter |
| US8983407B2 (en) | 2010-04-20 | 2015-03-17 | Rf Micro Devices, Inc. | Selectable PA bias temperature compensation circuitry |
| US9577590B2 (en) | 2010-04-20 | 2017-02-21 | Qorvo Us, Inc. | Dual inductive element charge pump buck and buck power supplies |
| US9362825B2 (en) | 2010-04-20 | 2016-06-07 | Rf Micro Devices, Inc. | Look-up table based configuration of a DC-DC converter |
| US8559898B2 (en) | 2010-04-20 | 2013-10-15 | Rf Micro Devices, Inc. | Embedded RF PA temperature compensating bias transistor |
| US8942651B2 (en) | 2010-04-20 | 2015-01-27 | Rf Micro Devices, Inc. | Cascaded converged power amplifier |
| US8913971B2 (en) | 2010-04-20 | 2014-12-16 | Rf Micro Devices, Inc. | Selecting PA bias levels of RF PA circuitry during a multislot burst |
| US8811920B2 (en) | 2010-04-20 | 2014-08-19 | Rf Micro Devices, Inc. | DC-DC converter semiconductor die structure |
| US9048787B2 (en) | 2010-04-20 | 2015-06-02 | Rf Micro Devices, Inc. | Combined RF detector and RF attenuator with concurrent outputs |
| US9553550B2 (en) | 2010-04-20 | 2017-01-24 | Qorvo Us, Inc. | Multiband RF switch ground isolation |
| US9030256B2 (en) | 2010-04-20 | 2015-05-12 | Rf Micro Devices, Inc. | Overlay class F choke |
| US9184701B2 (en) | 2010-04-20 | 2015-11-10 | Rf Micro Devices, Inc. | Snubber for a direct current (DC)-DC converter |
| US8565694B2 (en) | 2010-04-20 | 2013-10-22 | Rf Micro Devices, Inc. | Split current current digital-to-analog converter (IDAC) for dynamic device switching (DDS) of an RF PA stage |
| US9077405B2 (en) | 2010-04-20 | 2015-07-07 | Rf Micro Devices, Inc. | High efficiency path based power amplifier circuitry |
| US8706063B2 (en) | 2010-04-20 | 2014-04-22 | Rf Micro Devices, Inc. | PA envelope power supply undershoot compensation |
| US8842399B2 (en) | 2010-04-20 | 2014-09-23 | Rf Micro Devices, Inc. | ESD protection of an RF PA semiconductor die using a PA controller semiconductor die |
| US8811921B2 (en) | 2010-04-20 | 2014-08-19 | Rf Micro Devices, Inc. | Independent PA biasing of a driver stage and a final stage |
| JP2013062717A (ja) | 2011-09-14 | 2013-04-04 | Mitsubishi Electric Corp | 半導体装置 |
| JP5582123B2 (ja) * | 2011-10-05 | 2014-09-03 | 三菱電機株式会社 | 半導体装置 |
| JP5549685B2 (ja) * | 2012-01-10 | 2014-07-16 | 株式会社デンソー | スイッチング素子の駆動装置 |
| US9065505B2 (en) | 2012-01-31 | 2015-06-23 | Rf Micro Devices, Inc. | Optimal switching frequency for envelope tracking power supply |
| US9264077B2 (en) * | 2012-05-31 | 2016-02-16 | Blackberry Limited | Mobile communications device including an RF transmitter providing impedance fluctuation dampening and related methods |
| JP5845428B2 (ja) * | 2013-08-22 | 2016-01-20 | パナソニックＩｐマネジメント株式会社 | 駆動装置、電力変換装置、車両 |
| JP6452981B2 (ja) * | 2014-08-04 | 2019-01-16 | エイブリック株式会社 | 送信駆動回路および半導体集積回路装置 |
| CN106329901B (zh) * | 2016-11-21 | 2018-10-16 | 广东美的制冷设备有限公司 | 过流保护***电路和用电设备 |
| CN110338124A (zh) * | 2019-07-04 | 2019-10-18 | 佛山科学技术学院 | 一种智能水产养殖*** |
| KR102279267B1 (ko) * | 2020-03-03 | 2021-07-19 | 엘지전자 주식회사 | 스위칭 회로 구동 장치 |
| CN115336178A (zh) * | 2020-03-30 | 2022-11-11 | 罗姆股份有限公司 | 镜像钳位电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069335B2 (ja) * | 1986-11-28 | 1994-02-02 | 山武ハネウエル株式会社 | ２線式無接点スイツチ |
| JP2851401B2 (ja) | 1990-04-18 | 1999-01-27 | 株式会社リコー | 光学的情報の再生方法 |
| JP2545001Y2 (ja) * | 1990-05-31 | 1997-08-25 | 富士通テン株式会社 | 比較回路 |
| JPH04343517A (ja) * | 1991-05-21 | 1992-11-30 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH06338777A (ja) * | 1993-05-28 | 1994-12-06 | Ando Electric Co Ltd | ドライバ回路 |
| JPH07201188A (ja) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | 半導体装置 |
| JP3123349B2 (ja) * | 1994-06-29 | 2001-01-09 | 富士電機株式会社 | 半導体装置の制御回路 |
| JPH1013199A (ja) * | 1996-06-19 | 1998-01-16 | Rinnai Corp | パルス入力回路 |
| JP3432425B2 (ja) * | 1998-08-05 | 2003-08-04 | 株式会社東芝 | ゲート回路 |
| JP3469502B2 (ja) | 1999-03-31 | 2003-11-25 | 株式会社東芝 | レベルシフト回路及びインバータ装置 |
| US6411133B1 (en) * | 1999-06-30 | 2002-06-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6518791B2 (en) * | 2000-03-21 | 2003-02-11 | Kabushiki Kaisha Toshiba | Gate driver for driving a switching element, and a power converter in which the gate driver and an output element are integrated in one-chip |
| US6545513B2 (en) * | 2001-05-17 | 2003-04-08 | Denso Corporation | Electric load drive apparatus |
| JP2004215458A (ja) * | 2003-01-08 | 2004-07-29 | Mitsubishi Electric Corp | 半導体スイッチング素子の駆動回路 |
| US7720819B2 (en) * | 2007-04-12 | 2010-05-18 | International Business Machines Corporation | Method and apparatus combining revision based and time based file data protection |
-
2003
- 2003-07-25 JP JP2003201594A patent/JP3799341B2/ja not_active Expired - Fee Related
- 2003-10-14 US US10/683,046 patent/US7068082B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005045428A (ja) | 2005-02-17 |
| US7068082B2 (en) | 2006-06-27 |
| US20050017787A1 (en) | 2005-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3799341B2 (ja) | ゲート駆動回路及び半導体装置 | |
| JP3618829B2 (ja) | ノイズの影響を受けないリセット優先レベルシフト回路 | |
| JP4619812B2 (ja) | ゲート駆動回路 | |
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| KR100351530B1 (ko) | 언더슈트 억제 전계효과 트랜지스터 스위치 | |
| US7952400B2 (en) | Reset device | |
| JP6603287B2 (ja) | 構成可能なクランプ回路 | |
| US10355685B2 (en) | Output circuit | |
| JPWO2009004715A1 (ja) | 電力素子の駆動回路 | |
| US6781413B2 (en) | Level conversion circuit for which an operation at power voltage rise time is stabilized | |
| JP2642912B2 (ja) | 電子的スイッチのスイッチング用レベルシフタを有する集積形制御回路 | |
| JP2008258939A (ja) | 多チャンネル半導体集積回路 | |
| JP7282599B2 (ja) | ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ | |
| US20080018365A1 (en) | Coil Load Drive Output Circuit | |
| JP2573320B2 (ja) | 出力バッファ回路 | |
| JP2019017210A (ja) | ハイサイドトランジスタの駆動回路、それを用いたｄｃ／ｄｃコンバータの制御回路、ｄｃ／ｄｃコンバータ | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JP4157010B2 (ja) | 駆動回路及び半導体装置 | |
| JP2004260730A (ja) | パルス発生回路及びそれを用いたハイサイドドライバ回路 | |
| JP6747371B2 (ja) | 高圧レベルシフト回路及び駆動装置 | |
| JP4880436B2 (ja) | 半導体集積回路および電源装置 | |
| US6833749B2 (en) | System and method for obtaining hysteresis through body substrate control | |
| JP2006148971A5 (ja) | ||
| JP2003133944A (ja) | Ｉｃ間のインターフェースシステム、及びｉｃ | |
| US8456211B2 (en) | Slew rate control circuit and method thereof and slew rate control device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050812 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050826 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060418 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060424 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |