JPH1145589A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH1145589A JPH1145589A JP20277197A JP20277197A JPH1145589A JP H1145589 A JPH1145589 A JP H1145589A JP 20277197 A JP20277197 A JP 20277197A JP 20277197 A JP20277197 A JP 20277197A JP H1145589 A JPH1145589 A JP H1145589A
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Abstract
(57)【要約】
【課題】 NAND型不揮発性メモリ装置において、読
み出し時の基板効果により、選択トランジスタ側に接続
されるメモリセルのしきい値電圧が高くなることを防
ぎ、読み出しスピードの高速化を目的とする。 【解決手段】 書き込み後のチェック読み出しを行う時
に、選択トランジスタ側のメモリセルの制御ゲートに供
給する電圧を、スイッチングトランジスタ側のメモリセ
ルに供給する電圧よりも低くするように制御する。
み出し時の基板効果により、選択トランジスタ側に接続
されるメモリセルのしきい値電圧が高くなることを防
ぎ、読み出しスピードの高速化を目的とする。 【解決手段】 書き込み後のチェック読み出しを行う時
に、選択トランジスタ側のメモリセルの制御ゲートに供
給する電圧を、スイッチングトランジスタ側のメモリセ
ルに供給する電圧よりも低くするように制御する。
Description
【0001】
【発明の属する技術分野】この発明はNAND型のフラ
ッシュEEPROMのデータの読み出し方法に関するも
のである。
ッシュEEPROMのデータの読み出し方法に関するも
のである。
【0002】
【従来の技術】NAND型EEPROMは、図2のよう
な構成をしており選択トランジスタSTr1、直列に接
続された複数のメモリセルM1〜M4、スイッチングト
ランジスタSTr2からなり、これをマトリクス状に図
3のように配置し集積化している。NAND型EEPR
OMでは、メモリセルに記憶させるデータの論理“1”
と論理“0”とをメモリセルのしきい値電圧の正と負と
に対応させて記憶するようにしている。このような正の
しきい値電圧を有するか、負のしきい値電圧を有するか
は、浮遊ゲート中の電子の蓄積状態によって決められ、
浮遊ゲートに電子が注入されている場合は正のしきい値
電圧になり、浮遊ゲートから電子が放出されている状態
のときは負のしきい値電圧となる。浮遊ゲートへの電子
の注入と放出は浮遊ゲートとチャネル領域との間の第1
のゲート絶縁膜を通してトンネル効果を利用して行われ
る。
な構成をしており選択トランジスタSTr1、直列に接
続された複数のメモリセルM1〜M4、スイッチングト
ランジスタSTr2からなり、これをマトリクス状に図
3のように配置し集積化している。NAND型EEPR
OMでは、メモリセルに記憶させるデータの論理“1”
と論理“0”とをメモリセルのしきい値電圧の正と負と
に対応させて記憶するようにしている。このような正の
しきい値電圧を有するか、負のしきい値電圧を有するか
は、浮遊ゲート中の電子の蓄積状態によって決められ、
浮遊ゲートに電子が注入されている場合は正のしきい値
電圧になり、浮遊ゲートから電子が放出されている状態
のときは負のしきい値電圧となる。浮遊ゲートへの電子
の注入と放出は浮遊ゲートとチャネル領域との間の第1
のゲート絶縁膜を通してトンネル効果を利用して行われ
る。
【0003】NAND型のEEPROMでは、 データの
読み出しは、選択されたメモリセルの制御ゲートを論理
“0”に、非選択なメモリセルの制御ゲートを論理
“1”に設定する。しきい値電圧が負のメモリセルは制
御ゲートが論理“0”でもオンし、しきい値電圧が正の
メモリセルは制御ゲートが論理“0”になるとオフす
る。このように選択されたメモリセルがオンであるかオ
フであるかによってデータが読み出される。非選択なメ
モリセルの制御ゲートは論理“1”に設定され、非選択
なメモリセルは、そのしきい値電圧の正負にかかわらず
オン状態に設定される。すなわちNAND型のEEPR
OMでは、 メモリセルが直列に接続されているため、非
選択なメモリセルを常にオン状態とし、選択されたメモ
リセルがオンであるかオフであるかにより、直列接続さ
れたメモリセルを通して電流が流れるか流れないかで選
択されたメモリセルに記憶されたデータを読み出す。
読み出しは、選択されたメモリセルの制御ゲートを論理
“0”に、非選択なメモリセルの制御ゲートを論理
“1”に設定する。しきい値電圧が負のメモリセルは制
御ゲートが論理“0”でもオンし、しきい値電圧が正の
メモリセルは制御ゲートが論理“0”になるとオフす
る。このように選択されたメモリセルがオンであるかオ
フであるかによってデータが読み出される。非選択なメ
モリセルの制御ゲートは論理“1”に設定され、非選択
なメモリセルは、そのしきい値電圧の正負にかかわらず
オン状態に設定される。すなわちNAND型のEEPR
OMでは、 メモリセルが直列に接続されているため、非
選択なメモリセルを常にオン状態とし、選択されたメモ
リセルがオンであるかオフであるかにより、直列接続さ
れたメモリセルを通して電流が流れるか流れないかで選
択されたメモリセルに記憶されたデータを読み出す。
【0004】データの書き込みはすべてのメモリセルの
浮遊ゲートから電子を放出して、すべてのメモリセルの
閾電圧を負の値にした後、選択的にメモリセルの浮遊ゲ
ートに電子を注入して行う。データの読み出し時には、
上記のように制御ゲートが論理“1”に設定された非選
択なメモリセルは、そのしきい値電圧が正であってもオ
ン状態に設定されなければならないので、電子の注入し
た後にデータの読み出しを行い、注入量が適当かどうか
をチェックして、注入量が足りなければ更に電子を注入
するように、電子の注入とチェックのための読み出しと
を繰り返し行う。通常の読み出し時には、選択されたメ
モリセルの制御ゲートを例えば0Vに設定して読み出す
とすれば、チェックのための読み出しの時には、選択さ
れたメモリセルの制御ゲートには0Vよりも高い電圧を
供給して行う。この0Vよりも高い電圧が供給された時
にメモリセルがオフしていれば電子の注入量は適量と判
断されこれ以上の電子の注入は行わない。このため通常
の読み出しの時に、このメモリセルに0Vが供給されれ
ば完全にオフし、所定のマージンを得ることが出来る。
チェックのための読み出しの時に選択されたメモリセル
の制御ゲートに与えられる電圧はメモリセルに応じて変
化されることはなく、どのメモリセルからデータを読み
出す時にも同じ電圧が与えられる。このため理想的な場
合を想定すれば、電子が注入されたメモリセルは全て同
じしきい値電圧となることになる。
浮遊ゲートから電子を放出して、すべてのメモリセルの
閾電圧を負の値にした後、選択的にメモリセルの浮遊ゲ
ートに電子を注入して行う。データの読み出し時には、
上記のように制御ゲートが論理“1”に設定された非選
択なメモリセルは、そのしきい値電圧が正であってもオ
ン状態に設定されなければならないので、電子の注入し
た後にデータの読み出しを行い、注入量が適当かどうか
をチェックして、注入量が足りなければ更に電子を注入
するように、電子の注入とチェックのための読み出しと
を繰り返し行う。通常の読み出し時には、選択されたメ
モリセルの制御ゲートを例えば0Vに設定して読み出す
とすれば、チェックのための読み出しの時には、選択さ
れたメモリセルの制御ゲートには0Vよりも高い電圧を
供給して行う。この0Vよりも高い電圧が供給された時
にメモリセルがオフしていれば電子の注入量は適量と判
断されこれ以上の電子の注入は行わない。このため通常
の読み出しの時に、このメモリセルに0Vが供給されれ
ば完全にオフし、所定のマージンを得ることが出来る。
チェックのための読み出しの時に選択されたメモリセル
の制御ゲートに与えられる電圧はメモリセルに応じて変
化されることはなく、どのメモリセルからデータを読み
出す時にも同じ電圧が与えられる。このため理想的な場
合を想定すれば、電子が注入されたメモリセルは全て同
じしきい値電圧となることになる。
【0005】通常のデータの読み出しを考えると、例え
ば図2において、メモリセルM4の閾電圧が負で、メモ
リセルM1〜M3のしきい値電圧が正であり、メモリセ
ルM4が選択されているとする。データの読み出しの時
には、選択トランジスタSTr1からメモリセルM1、
M2、M3、M4を通して、更にスイッチングトランジ
スタSTr2を通して、基準電位にむかって電流が流れ
る。このため、メモリセルM4のソースVS4の電位よ
りもメモリセルM3のソースVS3の電位が高く、メモ
リセルM3のソースVS3の電位よりもメモリセルM2
のソースVS2の電位が高く、メモリセルM2のソース
VS2の電位よりもメモリセルM1のソースVS1の電
位が高くなる。図4にトランジスタの基板電位VBとし
きい値電圧Vthの関係を示す。図4より明らかなよう
に、メモリセルM1〜M4はそれぞれ基板効果がことな
るため、データが読み出される時には、そのソース電位
が最も高く、ソース電位と基板電位との電位差の最も大
きいメモリセルM1のしきい値電圧Vth1が最も高
く、続いてメモリセルM2、メモリセルM3の順に低く
なる。これはチェックの読み出しの時に制御ゲートに所
定の電圧が与えられたメモリセルがオフするかどうかで
判断しているため、チェックの読み出しでOKと判定さ
れた時にはメモリセルには電流が流れないので、メモリ
セルのソースは0Vとなり、基板効果が発生しないから
である。
ば図2において、メモリセルM4の閾電圧が負で、メモ
リセルM1〜M3のしきい値電圧が正であり、メモリセ
ルM4が選択されているとする。データの読み出しの時
には、選択トランジスタSTr1からメモリセルM1、
M2、M3、M4を通して、更にスイッチングトランジ
スタSTr2を通して、基準電位にむかって電流が流れ
る。このため、メモリセルM4のソースVS4の電位よ
りもメモリセルM3のソースVS3の電位が高く、メモ
リセルM3のソースVS3の電位よりもメモリセルM2
のソースVS2の電位が高く、メモリセルM2のソース
VS2の電位よりもメモリセルM1のソースVS1の電
位が高くなる。図4にトランジスタの基板電位VBとし
きい値電圧Vthの関係を示す。図4より明らかなよう
に、メモリセルM1〜M4はそれぞれ基板効果がことな
るため、データが読み出される時には、そのソース電位
が最も高く、ソース電位と基板電位との電位差の最も大
きいメモリセルM1のしきい値電圧Vth1が最も高
く、続いてメモリセルM2、メモリセルM3の順に低く
なる。これはチェックの読み出しの時に制御ゲートに所
定の電圧が与えられたメモリセルがオフするかどうかで
判断しているため、チェックの読み出しでOKと判定さ
れた時にはメモリセルには電流が流れないので、メモリ
セルのソースは0Vとなり、基板効果が発生しないから
である。
【0006】
【発明が解決しようとする課題】このように、従来のN
AND型フラッシュEEPROMにおいては、書込み後
のチェック読み出しの時に、メモリセルのゲートに同じ
電圧を与えて読み出しを行うので、通常の読み出し時に
メモリセルを通して電流が流れる時に、浮遊ゲートに電
子が注入されたメモリセルにおいては、選択トランジス
タ側に接続されたメモリセル程しきい値電圧が高くなっ
てしまうという問題点があった。
AND型フラッシュEEPROMにおいては、書込み後
のチェック読み出しの時に、メモリセルのゲートに同じ
電圧を与えて読み出しを行うので、通常の読み出し時に
メモリセルを通して電流が流れる時に、浮遊ゲートに電
子が注入されたメモリセルにおいては、選択トランジス
タ側に接続されたメモリセル程しきい値電圧が高くなっ
てしまうという問題点があった。
【0007】本願発明は上記問題点を鑑みてなされたも
のであり、データ読み出し時の基板効果によって上昇す
るメモリセルのしきい値電圧を従来のものより低くする
ことにより、メモリセルに流れる電流を増加させ、デー
タの読み出し速度を向上させることを目的とする。
のであり、データ読み出し時の基板効果によって上昇す
るメモリセルのしきい値電圧を従来のものより低くする
ことにより、メモリセルに流れる電流を増加させ、デー
タの読み出し速度を向上させることを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、請求項1に係る発明では、浮遊ゲートおよび制御ゲ
ートを有し浮遊ゲートの電荷の量によってデータを記憶
する少なくとも2個のメモリセルが第1の端子と第2の
端子との間に直列に接続されてなるメモリブロックを具
備し、前記メモリセルへのデータの書き込み時に、メモ
リセルにデータが書き込まれたかどうかを確認するため
に、前記第1の端子から、前記第2の端子への前記少な
くとも2個のメモリセルを介しての電流経路の形成状態
によって読み出し動作を行う時に、前記電流経路の前記
第2の端子側のメモリセルへのデータの書き込み時に、
このメモリセルにデータが書き込まれたかどうかを確認
するための読み出し動作を行うためこのメモリセルのゲ
ートに印加される電位V2と、前記前記電流経路の前記
第1の端子側のメモリセルへのデータ書き込み時に、こ
のメモリセルにデータが書き込まれたどうか確認するた
めの読み出し動作を行うためこのメモリセルのゲートに
印加される電位V1との関係が、 V1 <V2 となることを特徴とする不揮発性半導体メモリを提供す
る。このため、データの書き込み後のメモリセルにおい
て、第1 の端子側に接続されたメモリセルのしきい値電
圧は第2の端子側に接続されたメモリセルのしきい値電
圧より低く設定することができる。
に、請求項1に係る発明では、浮遊ゲートおよび制御ゲ
ートを有し浮遊ゲートの電荷の量によってデータを記憶
する少なくとも2個のメモリセルが第1の端子と第2の
端子との間に直列に接続されてなるメモリブロックを具
備し、前記メモリセルへのデータの書き込み時に、メモ
リセルにデータが書き込まれたかどうかを確認するため
に、前記第1の端子から、前記第2の端子への前記少な
くとも2個のメモリセルを介しての電流経路の形成状態
によって読み出し動作を行う時に、前記電流経路の前記
第2の端子側のメモリセルへのデータの書き込み時に、
このメモリセルにデータが書き込まれたかどうかを確認
するための読み出し動作を行うためこのメモリセルのゲ
ートに印加される電位V2と、前記前記電流経路の前記
第1の端子側のメモリセルへのデータ書き込み時に、こ
のメモリセルにデータが書き込まれたどうか確認するた
めの読み出し動作を行うためこのメモリセルのゲートに
印加される電位V1との関係が、 V1 <V2 となることを特徴とする不揮発性半導体メモリを提供す
る。このため、データの書き込み後のメモリセルにおい
て、第1 の端子側に接続されたメモリセルのしきい値電
圧は第2の端子側に接続されたメモリセルのしきい値電
圧より低く設定することができる。
【0009】また、請求項2に係る発明では、請求項1
に係る発明において、前記メモリセルからの通常のデー
タの読み出し時に、前記第1および第2のメモリセルの
ゲートに印加される電位をV3 とすると、 V3 <V1 <V2 となることを特徴とする不揮発性半導体メモリを提供す
る。このため、通常のデータ読み出し時のしきい値電圧
の読み出しマージンを大きくとることができる。
に係る発明において、前記メモリセルからの通常のデー
タの読み出し時に、前記第1および第2のメモリセルの
ゲートに印加される電位をV3 とすると、 V3 <V1 <V2 となることを特徴とする不揮発性半導体メモリを提供す
る。このため、通常のデータ読み出し時のしきい値電圧
の読み出しマージンを大きくとることができる。
【0010】また、請求項3に係る発明では、浮遊ゲー
トおよび制御ゲートを有し、浮遊ゲート中の電荷の量に
よってデータを記憶する複数のメモリセルが直列に接続
されたメモリブロックと、前記メモリブロックの一端と
読み出し電位供給端子との接続を制御する選択トランジ
スタと、前記メモリブロックの他端と基準電位端子との
接続を制御するスイッチングトランジスタと、前記メモ
リセルにデータを書き込むための書込み手段と、前記メ
モリセルからデータを読み出す時に、第1 の読み出しモ
ードと、前記メモリセルにデータが書き込まれたかどう
かを判断するために前記メモリセルよりデータを読み出
す第2の読み出しモードとを選択的に切り替え可能な読
み出し手段とを具備し、前記第2の読み出しモードでの
読み出しの時に選択されたメモリセルの制御ゲートに供
給される電位が、前記第1の読み出しモードでの読み出
しの時に選択されたメモリセルの制御ゲートに供給され
る電位よりも高く、かつ、前記メモリブロックを構成す
るメモリセルのうち前記スイッチングトランジスタ側に
配置された前記メモリセルが選択された時に選択された
メモリセルの制御ゲートに供給される電位が前記選択ト
ランジスタ側に配置された前記メモリセルが選択された
時に選択されたメモリセルの制御ゲートに供給される電
位よりも高くなるように制御されることを特徴とする不
揮発性半導体メモリを提供する。このため、データの書
き込み時に、選択トランジスタ側に接続されたメモリセ
ルのしきい値電圧をスイッチングトランジスタ側に接続
されたメモリセルのしきい値電圧より低く設定すること
ができる。
トおよび制御ゲートを有し、浮遊ゲート中の電荷の量に
よってデータを記憶する複数のメモリセルが直列に接続
されたメモリブロックと、前記メモリブロックの一端と
読み出し電位供給端子との接続を制御する選択トランジ
スタと、前記メモリブロックの他端と基準電位端子との
接続を制御するスイッチングトランジスタと、前記メモ
リセルにデータを書き込むための書込み手段と、前記メ
モリセルからデータを読み出す時に、第1 の読み出しモ
ードと、前記メモリセルにデータが書き込まれたかどう
かを判断するために前記メモリセルよりデータを読み出
す第2の読み出しモードとを選択的に切り替え可能な読
み出し手段とを具備し、前記第2の読み出しモードでの
読み出しの時に選択されたメモリセルの制御ゲートに供
給される電位が、前記第1の読み出しモードでの読み出
しの時に選択されたメモリセルの制御ゲートに供給され
る電位よりも高く、かつ、前記メモリブロックを構成す
るメモリセルのうち前記スイッチングトランジスタ側に
配置された前記メモリセルが選択された時に選択された
メモリセルの制御ゲートに供給される電位が前記選択ト
ランジスタ側に配置された前記メモリセルが選択された
時に選択されたメモリセルの制御ゲートに供給される電
位よりも高くなるように制御されることを特徴とする不
揮発性半導体メモリを提供する。このため、データの書
き込み時に、選択トランジスタ側に接続されたメモリセ
ルのしきい値電圧をスイッチングトランジスタ側に接続
されたメモリセルのしきい値電圧より低く設定すること
ができる。
【0011】また、請求項4に係る発明では、請求項3
に係る発明において前記第2の読み出しモードでの読み
出し時に、前記メモリセルからデータが読み出される時
は、選択されたメモリセルの制御ゲートに供給される電
位が、前記メモリブロックを構成するメモリセルの前記
スイッチングトランジスタに接続された前記メモリセル
から、前記選択トランジスタに接続された前記メモリセ
ルにむけて順次低くなるように設定されていることを特
徴とする。このため、書込みが完了したメモリセルのし
きい値電圧は、スイッチングトランジスタ側に接続され
たものから選択トランジスタ側に接続されたものにむけ
て順次低くなるように設定される。
に係る発明において前記第2の読み出しモードでの読み
出し時に、前記メモリセルからデータが読み出される時
は、選択されたメモリセルの制御ゲートに供給される電
位が、前記メモリブロックを構成するメモリセルの前記
スイッチングトランジスタに接続された前記メモリセル
から、前記選択トランジスタに接続された前記メモリセ
ルにむけて順次低くなるように設定されていることを特
徴とする。このため、書込みが完了したメモリセルのし
きい値電圧は、スイッチングトランジスタ側に接続され
たものから選択トランジスタ側に接続されたものにむけ
て順次低くなるように設定される。
【0012】また、請求項5に係る発明では、請求項3
ないし4に係る発明において、前記読み出し手段は、前
記選択されたメモリセルに供給する電圧を発生する電圧
発生手段と、前記選択トランジスタおよび前記メモリセ
ルを選択しその制御ゲートに前記電圧発生手段で発生さ
せた電圧を供給するデコーダ手段とを具備し、前記電圧
発生手段は前記第2の読み出しモードでの読み出し時
に、選択されたメモリセルの接続位置に対応した電圧を
発生することを特徴とする不揮発性半導体メモリを提供
する。このため、電圧発生手段によって発生させた電圧
を、デコーダ手段によってメモリセルの制御ゲートに印
加することができる。
ないし4に係る発明において、前記読み出し手段は、前
記選択されたメモリセルに供給する電圧を発生する電圧
発生手段と、前記選択トランジスタおよび前記メモリセ
ルを選択しその制御ゲートに前記電圧発生手段で発生さ
せた電圧を供給するデコーダ手段とを具備し、前記電圧
発生手段は前記第2の読み出しモードでの読み出し時
に、選択されたメモリセルの接続位置に対応した電圧を
発生することを特徴とする不揮発性半導体メモリを提供
する。このため、電圧発生手段によって発生させた電圧
を、デコーダ手段によってメモリセルの制御ゲートに印
加することができる。
【0013】また、請求項6に係る発明では、請求項5
に係る発明において、前記電圧発手段は、複数の電圧を
発生する電圧発生部と前記複数の電圧の中から選択され
たメモリセルに対応した電圧を選択するデコード部とを
有することを特徴とする不揮発性半導体メモリを提供す
る。このため、電圧発生手段の出力電圧は、選択された
メモリセルの接続位置に応じた値となる。
に係る発明において、前記電圧発手段は、複数の電圧を
発生する電圧発生部と前記複数の電圧の中から選択され
たメモリセルに対応した電圧を選択するデコード部とを
有することを特徴とする不揮発性半導体メモリを提供す
る。このため、電圧発生手段の出力電圧は、選択された
メモリセルの接続位置に応じた値となる。
【0014】また、請求項7に係る発明では、請求項6
に係る発明において、前記第1 の読み出しモードでの読
み出し時には、前記デコード部は非選択状態となり、基
準電位を前記デコーダ手段に供給することを特徴とする
請求項6記載の不揮発性半導体メモリを提供する。この
ため、第1の読み出し時には、前記デコーダ手段は、選
択されたメモリセルに第2の読み出しモードでの読み出
し電圧より低い読み出し電圧(接地電位)を選択された
メモリセルの制御ゲートに印加することができる。
に係る発明において、前記第1 の読み出しモードでの読
み出し時には、前記デコード部は非選択状態となり、基
準電位を前記デコーダ手段に供給することを特徴とする
請求項6記載の不揮発性半導体メモリを提供する。この
ため、第1の読み出し時には、前記デコーダ手段は、選
択されたメモリセルに第2の読み出しモードでの読み出
し電圧より低い読み出し電圧(接地電位)を選択された
メモリセルの制御ゲートに印加することができる。
【0015】
【発明の実施の形態】本願発明の一実施例を図1に示
す。図1に示すメモリセルM1〜M4は図2中に示すよ
うにアドレス入力信号A0およびA1によって選択され
る。アドレス入力信号A0、A1が共に“0”レベルの
時はメモリセルM1が選択され、A0が“1”でA1が
“0”の時はメモリセルM2が選択され、A0が“0”
でA1が“1”の時はメモリセルM3が選択され、アド
レス入力信号A0、A1が共に“1”レベルの時はメモ
リセルM4が選択される。この実施例においては、メモ
リセル4個が直列に接続された例を示しているがこれは
4個の限らず、8個、16個等任意の数で良いことは言
うまでもなく、直列に接続された数によってアドレス入
力信号の数も変えることができる。
す。図1に示すメモリセルM1〜M4は図2中に示すよ
うにアドレス入力信号A0およびA1によって選択され
る。アドレス入力信号A0、A1が共に“0”レベルの
時はメモリセルM1が選択され、A0が“1”でA1が
“0”の時はメモリセルM2が選択され、A0が“0”
でA1が“1”の時はメモリセルM3が選択され、アド
レス入力信号A0、A1が共に“1”レベルの時はメモ
リセルM4が選択される。この実施例においては、メモ
リセル4個が直列に接続された例を示しているがこれは
4個の限らず、8個、16個等任意の数で良いことは言
うまでもなく、直列に接続された数によってアドレス入
力信号の数も変えることができる。
【0016】図1に示すように、本願発明の不揮発性メ
モリ装置は、電圧発生手段101とデコーダ手段102
とより構成され、デコーダ手段102の出力はメモリセ
ルM1〜M4の制御ゲートと選択トランジスタSTr
1、スイッチングトランジスタSTr2のゲートに印加
される。さらに、電圧発生手段101は電圧発生部10
3とデコード部104とより構成される。
モリ装置は、電圧発生手段101とデコーダ手段102
とより構成され、デコーダ手段102の出力はメモリセ
ルM1〜M4の制御ゲートと選択トランジスタSTr
1、スイッチングトランジスタSTr2のゲートに印加
される。さらに、電圧発生手段101は電圧発生部10
3とデコード部104とより構成される。
【0017】電圧発生手段101は書込み後のチェック
読み出し時に“1”に設定される信号VRとアドレス入
力信号A0,A1により、選択されるメモリセルの接続
位置に応じた電圧を出力する。デコーダ手段102はア
ドレス入力信号により、電圧発生手段101より出力さ
れる出力電圧を選択されるメモリセルの制御ゲートに印
加する。
読み出し時に“1”に設定される信号VRとアドレス入
力信号A0,A1により、選択されるメモリセルの接続
位置に応じた電圧を出力する。デコーダ手段102はア
ドレス入力信号により、電圧発生手段101より出力さ
れる出力電圧を選択されるメモリセルの制御ゲートに印
加する。
【0018】以下に電圧発生手段101の動作を詳述す
る。電圧発生部103において、信号VRが“1”とな
ると、トランジスタ1、2、3、4、5はそれぞれオン
し、節点A,B,C,Dの電位はAが最も高く、その次
がB、C,Dの順に順次低く設定される。デコード部1
04において、信号A0、A1が共に“0”レベルの時
は、その反転信号/A0、/A1が共に“1”レベルに
なるので、トランジスタ7、8がオンしこのトランジス
タを通して節点Dの最も低い電位がデコーダ手段102
に供給される。すなわち、選択トランジスタに直接接続
されるメモリセルM1は最も低い電位が制御ゲートに与
えられチェック読み出しされることになる。A0が
“1”でA1が“0”の時は、信号/A1が“1”であ
るので、トランジスタ9、10がオンし次に高い電位が
デコーダに供給され、メモリセルM2が選択されチェッ
ク読み出しが行われる。信号A0が“0”でA1が
“1”の時は信号/A0が“1”でトランジスタ11、
12がオンし、節点Bの2番目に高い電位がデコーダに
供給され、メモリセルM3が選択されチェック読み出し
が行われる。アドレス入力信号A0、A1が共に“1”
レベルの時には、トランジスタ13、14が共にオンす
るので、節点Aの最も高い電位がデコーダに供給され、
メモリセルM4が選択されチェック読み出しが行われ
る。この時、信号VRの反転信号/VRは“0”である
ため、トランジスタ6はオフする。信号VRが“0”の
時は、通常の読み出しの時で、トランジスタ1〜5はオ
フし、“1”レベルの信号/VRが供給されるトランジ
スタ6はオンし接地電位がデコーダ手段102に供給さ
れる。
る。電圧発生部103において、信号VRが“1”とな
ると、トランジスタ1、2、3、4、5はそれぞれオン
し、節点A,B,C,Dの電位はAが最も高く、その次
がB、C,Dの順に順次低く設定される。デコード部1
04において、信号A0、A1が共に“0”レベルの時
は、その反転信号/A0、/A1が共に“1”レベルに
なるので、トランジスタ7、8がオンしこのトランジス
タを通して節点Dの最も低い電位がデコーダ手段102
に供給される。すなわち、選択トランジスタに直接接続
されるメモリセルM1は最も低い電位が制御ゲートに与
えられチェック読み出しされることになる。A0が
“1”でA1が“0”の時は、信号/A1が“1”であ
るので、トランジスタ9、10がオンし次に高い電位が
デコーダに供給され、メモリセルM2が選択されチェッ
ク読み出しが行われる。信号A0が“0”でA1が
“1”の時は信号/A0が“1”でトランジスタ11、
12がオンし、節点Bの2番目に高い電位がデコーダに
供給され、メモリセルM3が選択されチェック読み出し
が行われる。アドレス入力信号A0、A1が共に“1”
レベルの時には、トランジスタ13、14が共にオンす
るので、節点Aの最も高い電位がデコーダに供給され、
メモリセルM4が選択されチェック読み出しが行われ
る。この時、信号VRの反転信号/VRは“0”である
ため、トランジスタ6はオフする。信号VRが“0”の
時は、通常の読み出しの時で、トランジスタ1〜5はオ
フし、“1”レベルの信号/VRが供給されるトランジ
スタ6はオンし接地電位がデコーダ手段102に供給さ
れる。
【0019】次に、デコーダ手段102の動作を詳述す
る。選択トランジスタSTr1を選択するデコード信号
Siの一つが“1”になると、インバータI1、I2を
介して選択トランジスタSTr1のゲートに“1”レベ
ルの信号が供給され選択トランジスタSTr1がオンす
る。また信号/Pは読み出し時には“1”となるので、
スイッチングトランジスタSTr2もオンする。“1”
レベルの信号Siがゲートに供給されるNチャネルトラ
ンジスタ15はオンし、信号Siが入力されるインバー
タI1の出力の“0”レベルの信号が供給されるPチャ
ネルトランジスタ16もオンするのでアドレス信号A
0、A1が入力されるデコード部D1の出力がトランジ
スタ15、16を通してメモリセルM1に供給される。
同様に、“1”レベルの信号Siがゲートに供給される
Nチャネルトランジスタ17はオンし、信号Siが入力
されるインバータI1の出力の“0”レベルの信号が供
給されるPチャネルトランジスタ18もオンするのでア
ドレス信号/A0、A1が入力されるデコード部D2の
出力がトランジスタ17、18を通してメモリセルM2
に供給される。“1”レベルの信号Siがゲートに供給
されるNチャネルトランジスタ19はオンし、信号Si
が入力されるインバータI1の出力の“0”レベルの信
号が供給されるPチャネルトランジスタ20もオンする
のでアドレス信号A0、/A1が入力されるデコード部
D3の出力がトランジスタ19、20を通してメモリセ
ルM3に供給される。“1”レベルの信号Siがゲート
に供給されるNチャネルトランジスタ21はオンし、信
号Siが入力されるインバータI1の出力の“0”レベ
ルの信号が供給されるPチャネルトランジスタ22もオ
ンするのでアドレス信号/A0、/A1が入力されるデ
コード部D4の出力がトランジスタ21、22を通して
メモリセルM4に供給される。信号Siが入力されるイ
ンバータI1の出力の“0”レベルの信号がゲートに供
給されるNチャネルトランジスタ23〜26はオフして
いるのでメモリセルM1〜M4は、デコード部D1〜D
4の出力電位により制御される。
る。選択トランジスタSTr1を選択するデコード信号
Siの一つが“1”になると、インバータI1、I2を
介して選択トランジスタSTr1のゲートに“1”レベ
ルの信号が供給され選択トランジスタSTr1がオンす
る。また信号/Pは読み出し時には“1”となるので、
スイッチングトランジスタSTr2もオンする。“1”
レベルの信号Siがゲートに供給されるNチャネルトラ
ンジスタ15はオンし、信号Siが入力されるインバー
タI1の出力の“0”レベルの信号が供給されるPチャ
ネルトランジスタ16もオンするのでアドレス信号A
0、A1が入力されるデコード部D1の出力がトランジ
スタ15、16を通してメモリセルM1に供給される。
同様に、“1”レベルの信号Siがゲートに供給される
Nチャネルトランジスタ17はオンし、信号Siが入力
されるインバータI1の出力の“0”レベルの信号が供
給されるPチャネルトランジスタ18もオンするのでア
ドレス信号/A0、A1が入力されるデコード部D2の
出力がトランジスタ17、18を通してメモリセルM2
に供給される。“1”レベルの信号Siがゲートに供給
されるNチャネルトランジスタ19はオンし、信号Si
が入力されるインバータI1の出力の“0”レベルの信
号が供給されるPチャネルトランジスタ20もオンする
のでアドレス信号A0、/A1が入力されるデコード部
D3の出力がトランジスタ19、20を通してメモリセ
ルM3に供給される。“1”レベルの信号Siがゲート
に供給されるNチャネルトランジスタ21はオンし、信
号Siが入力されるインバータI1の出力の“0”レベ
ルの信号が供給されるPチャネルトランジスタ22もオ
ンするのでアドレス信号/A0、/A1が入力されるデ
コード部D4の出力がトランジスタ21、22を通して
メモリセルM4に供給される。信号Siが入力されるイ
ンバータI1の出力の“0”レベルの信号がゲートに供
給されるNチャネルトランジスタ23〜26はオフして
いるのでメモリセルM1〜M4は、デコード部D1〜D
4の出力電位により制御される。
【0020】信号A0、A1が共に“0”レベルの時
は、トランジスタ27、28は共にオフするので、節点
dは“1”となりトランジスタ29はオンする。このた
めトランジスタ29を通して、このときオンしているト
ランジスタ7、8から節点Dの電圧がメモリセル1の制
御ゲートに供給されチェックのための読み出しが行われ
る。この時トランジスタ31、36、39、40はオン
しているので節点a〜cは“0”になり、トランジスタ
33、37、41はオフし、トランジスタ34、38、
42はオンして電源電圧がメモリセルM2〜M4の制御
ゲートに供給される。
は、トランジスタ27、28は共にオフするので、節点
dは“1”となりトランジスタ29はオンする。このた
めトランジスタ29を通して、このときオンしているト
ランジスタ7、8から節点Dの電圧がメモリセル1の制
御ゲートに供給されチェックのための読み出しが行われ
る。この時トランジスタ31、36、39、40はオン
しているので節点a〜cは“0”になり、トランジスタ
33、37、41はオフし、トランジスタ34、38、
42はオンして電源電圧がメモリセルM2〜M4の制御
ゲートに供給される。
【0021】A0が“1”でA1が“0”の時は、信号
/A0が“0”であるので、トランジスタ31、32は
共にオフするので、節点cは“1”となりトランジスタ
33はオンする。このためトランジスタ33を通して、
このとときオンしているトランジスタ9、10から節点
Cの電圧がメモリセルM2の制御ゲートに供給されチェ
ックのための読み出しが行われる。この時トランジスタ
27、35、36、40はオンしているので節点a、
b、dは“0”になり、トランジスタ29、37、41
はオフし、トランジスタ30、38、42はオンして電
源電圧がメモリセルM1、M3、M4の制御ゲートに供
給される。同様に、信号A0が“0”でA1が“1”の
時はトランジスタ11、12、37、19、20を通し
て節点Bの電圧がメモリセルM3の制御ゲートに供給さ
れ、アドレス入力信号A0、A1が共に“1”レベルの
時には、トランジスタ13、14、41、21、22を
通して節点Aの最も高い電位がメモリセルM4の制御ゲ
ートに供給され、メモリセルM4が選択されチェック読
み出しが行われる。
/A0が“0”であるので、トランジスタ31、32は
共にオフするので、節点cは“1”となりトランジスタ
33はオンする。このためトランジスタ33を通して、
このとときオンしているトランジスタ9、10から節点
Cの電圧がメモリセルM2の制御ゲートに供給されチェ
ックのための読み出しが行われる。この時トランジスタ
27、35、36、40はオンしているので節点a、
b、dは“0”になり、トランジスタ29、37、41
はオフし、トランジスタ30、38、42はオンして電
源電圧がメモリセルM1、M3、M4の制御ゲートに供
給される。同様に、信号A0が“0”でA1が“1”の
時はトランジスタ11、12、37、19、20を通し
て節点Bの電圧がメモリセルM3の制御ゲートに供給さ
れ、アドレス入力信号A0、A1が共に“1”レベルの
時には、トランジスタ13、14、41、21、22を
通して節点Aの最も高い電位がメモリセルM4の制御ゲ
ートに供給され、メモリセルM4が選択されチェック読
み出しが行われる。
【0022】通常の読み出しの時には、信号VRが
“0”になるのでトランジスタ1〜5がオフし、信号V
Rの反転信号/VRの“1”レベルの信号が供給される
トランジスタ6がオンしデコーダには接地電位が供給さ
れ、選択されたメモリセルの制御ゲートにはこの接地電
位が供給される。
“0”になるのでトランジスタ1〜5がオフし、信号V
Rの反転信号/VRの“1”レベルの信号が供給される
トランジスタ6がオンしデコーダには接地電位が供給さ
れ、選択されたメモリセルの制御ゲートにはこの接地電
位が供給される。
【0023】また信号Siが“0”の選択トランジスタ
が非選択の時には、この“0”レベルの信号がインバー
タI1、I2を通して選択トランジスタのゲートに供給
されるので選択トランジスタはオフし、同様にトランジ
スタ15〜22もオフする。この時、インバータI1の
出力は“1”であるのでこの出力がゲートに供給される
トランジスタ23〜26はオンし、このトランジスタ2
3〜26を通してメモリセルM1〜M4の制御ゲートに
は接地電位が印加される。
が非選択の時には、この“0”レベルの信号がインバー
タI1、I2を通して選択トランジスタのゲートに供給
されるので選択トランジスタはオフし、同様にトランジ
スタ15〜22もオフする。この時、インバータI1の
出力は“1”であるのでこの出力がゲートに供給される
トランジスタ23〜26はオンし、このトランジスタ2
3〜26を通してメモリセルM1〜M4の制御ゲートに
は接地電位が印加される。
【0024】このように、書き込み後のチェックのため
の読み出しを行う時に選択トランジスタ側のメモリセル
の制御ゲートに供給する電圧を、スイッチングトランジ
スタ側のメモリセルに供給する電圧よりも低くすること
によって、電子の注入されたメモリセルのしきい値電圧
は選択トランジスタ側に接続されるメモリセルの方がス
イッチングトランジスタ側に接続されるメモリセルのも
のよりも低くなる。本実施例において、メモリセルM1
〜M4全てに電子が注入された場合、メモリセルのしき
い値はM4が一番高くなり以下M3〜M1の順に順次引
くなるように設定される。したがって、データの読み出
しの時は、基板効果によって上昇した後のしきい値電圧
を従来よりも低い値にできるので、選択トランジスタ側
のメモリセルを通して流れる電流が多くなり、データの
読み出し速度が向上する。また、書込み後のチェックの
ための読み出し時にメモリセルに印加される電圧を、通
常読み出し時にメモリセルに印加される電圧よりも高く
設定することから、従来同様読み出し時のマージンを大
きくとることができる。
の読み出しを行う時に選択トランジスタ側のメモリセル
の制御ゲートに供給する電圧を、スイッチングトランジ
スタ側のメモリセルに供給する電圧よりも低くすること
によって、電子の注入されたメモリセルのしきい値電圧
は選択トランジスタ側に接続されるメモリセルの方がス
イッチングトランジスタ側に接続されるメモリセルのも
のよりも低くなる。本実施例において、メモリセルM1
〜M4全てに電子が注入された場合、メモリセルのしき
い値はM4が一番高くなり以下M3〜M1の順に順次引
くなるように設定される。したがって、データの読み出
しの時は、基板効果によって上昇した後のしきい値電圧
を従来よりも低い値にできるので、選択トランジスタ側
のメモリセルを通して流れる電流が多くなり、データの
読み出し速度が向上する。また、書込み後のチェックの
ための読み出し時にメモリセルに印加される電圧を、通
常読み出し時にメモリセルに印加される電圧よりも高く
設定することから、従来同様読み出し時のマージンを大
きくとることができる。
【0025】なお本願発明は、上記のように、チェック
のための読み出しを行う時に選択トランジスタ側のメモ
リセルの制御ゲートに供給する電圧を、スイッチングト
ランジスタ側のメモリセルに供給する電圧よりも低くす
るように制御するようにすることが特徴であり、このよ
うに制御するものであるならば、実施例に限定されない
ことは言うまでもない。
のための読み出しを行う時に選択トランジスタ側のメモ
リセルの制御ゲートに供給する電圧を、スイッチングト
ランジスタ側のメモリセルに供給する電圧よりも低くす
るように制御するようにすることが特徴であり、このよ
うに制御するものであるならば、実施例に限定されない
ことは言うまでもない。
【0026】
【発明の効果】以上説明したように、本願発明によれ
ば、チェックのための読み出しを行う時に選択トランジ
スタ側のメモリセルの制御ゲートに供給する電圧を、ス
イッチングトランジスタ側のメモリセルに供給する電圧
よりも低くして、電子の注入されたメモリセルのしきい
値電圧を選択トランジスタ側のほうがスイッチングトラ
ンジスタ側のものよりも低くなるように制御しているの
で、データの読み出しの時の基板効果によって上昇した
しきい値電圧が従来よりも低くなり、このためメモリセ
ルを通して流れる電流が多くなりデータの読み出し速度
を向上させることができる。
ば、チェックのための読み出しを行う時に選択トランジ
スタ側のメモリセルの制御ゲートに供給する電圧を、ス
イッチングトランジスタ側のメモリセルに供給する電圧
よりも低くして、電子の注入されたメモリセルのしきい
値電圧を選択トランジスタ側のほうがスイッチングトラ
ンジスタ側のものよりも低くなるように制御しているの
で、データの読み出しの時の基板効果によって上昇した
しきい値電圧が従来よりも低くなり、このためメモリセ
ルを通して流れる電流が多くなりデータの読み出し速度
を向上させることができる。
【図1】本願発明の不揮発性半導体メモリ装置の回路構
成を示した図である。
成を示した図である。
【図2】NAND型不揮発性半導体メモリ装置の構成を
示した図である。
示した図である。
【図3】NAND型不揮発性半導体メモリ装置のメモリ
セルの接続を示した図である。
セルの接続を示した図である。
【図4】トランジスタの基板電圧としきい値電圧の関係
を示した図である。
を示した図である。
STr1 選択トランジスタ STr2 スイッチングトランジ
スタ M1〜M4 メモリセル 101 電圧発生手段 102 デコーダ手段 103 電圧発生部 104 デコード部
スタ M1〜M4 メモリセル 101 電圧発生手段 102 デコーダ手段 103 電圧発生部 104 デコード部
Claims (7)
- 【請求項1】 浮遊ゲートおよび制御ゲートを有し浮遊
ゲートの電荷の量によってデータを記憶する少なくとも
2個のメモリセルが第1の端子と第2の端子との間に直
列に接続されてなるメモリブロックを具備し、 前記メモリセルへのデータの書き込み時に、メモリセル
にデータが書き込まれたかどうかを確認するために、前
記第1の端子から、前記第2の端子への前記少なくとも
2個のメモリセルを介しての電流経路の形成状態によっ
て読み出し動作を行う時に、前記電流経路の前記第2の
端子側のメモリセルへのデータの書き込み時に、このメ
モリセルにデータが書き込まれたかどうかを確認するた
めの読み出し動作を行うためこのメモリセルのゲートに
印加される電位V2と、前記前記電流経路の前記第1の
端子側のメモリセルへのデータ書き込み時に、このメモ
リセルにデータが書き込まれたどうか確認するための読
み出し動作を行うためこのメモリセルのゲートに印加さ
れる電位V1との関係が V1 <V2 となることを特徴とする不揮発性半導体メモリ。 - 【請求項2】 前記メモリセルからの通常のデータの読
み出し時に、前記第1および第2のメモリセルのゲート
に印加される電位をV3 とすると、 V3 <V1 <V2 となることを特徴とする請求項1記載の不揮発性半導体
メモリ。 - 【請求項3】 浮遊ゲートおよび制御ゲートを有し、浮
遊ゲート中の電荷の量によってデータを記憶する複数の
メモリセルが直列に接続されたメモリブロックと、 前記メモリブロックの一端と読み出し電位供給端子との
接続を制御する選択トランジスタと、 前記メモリブロックの他端と基準電位端子との接続を制
御するスイッチングトランジスタと、 前記メモリセルにデータを書き込むための書込み手段
と、 前記メモリセルからデータを読み出す時に、第1 の読み
出しモードと、前記メモリセルにデータが書き込まれた
かどうかを判断するために前記メモリセルよりデータを
読み出す第2の読み出しモードとを選択的に切り替え可
能な読み出し手段とを具備し、 前記第2の読み出しモードでの読み出しの時に選択され
たメモリセルの制御ゲートに供給される電位が、前記第
1の読み出しモードでの読み出しの時に選択されたメモ
リセルの制御ゲートに供給される電位よりも高く、か
つ、前記メモリブロックを構成するメモリセルのうち前
記スイッチングトランジスタ側に配置された前記メモリ
セルが選択された時に選択されたメモリセルの制御ゲー
トに供給される電位が前記選択トランジスタ側に配置さ
れた前記メモリセルが選択された時に選択されたメモリ
セルの制御ゲートに供給される電位よりも高くなるよう
に制御されることを特徴とする不揮発性半導体メモリ。 - 【請求項4】 前記第2の読み出しモードでの読み出し
時に、前記メモリセルからデータが読み出される時は、
選択されたメモリセルの制御ゲートに供給される電位
が、前記メモリブロックを構成するメモリセルの前記ス
イッチングトランジスタに接続された前記メモリセルか
ら、前記選択トランジスタに接続された前記メモリセル
にむけて順次低くなるように設定されていることを特徴
とする請求項3記載の不揮発性半導体メモリ。 - 【請求項5】 前記読み出し手段は、前記選択されたメ
モリセルに供給する電圧を発生する電圧発生手段と、前
記選択トランジスタおよび前記メモリセルを選択しその
制御ゲートに前記電圧発生手段で発生させた電圧を供給
するデコーダ手段とを具備し、前記電圧発生手段は前記
第2の読み出しモードでの読み出し時に、選択されたメ
モリセルの接続位置に対応した電圧を発生することを特
徴とする請求項3乃至4記載の不揮発性半導体メモリ。 - 【請求項6】 前記電圧発手段は、複数の電圧を発生す
る電圧発生部と前記複数の電圧の中から選択されたメモ
リセルに対応した電圧を選択するデコード部とを有する
ことを特徴とする請求項5記載の不揮発性半導体メモ
リ。 - 【請求項7】 前記第1 の読み出しモードでの読み出し
時には、前記デコード部は非選択状態となり、基準電位
を前記デコーダ手段に供給することを特徴とする請求項
6記載の不揮発性半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20277197A JPH1145589A (ja) | 1997-07-29 | 1997-07-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20277197A JPH1145589A (ja) | 1997-07-29 | 1997-07-29 | 不揮発性半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1145589A true JPH1145589A (ja) | 1999-02-16 |
Family
ID=16462912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20277197A Pending JPH1145589A (ja) | 1997-07-29 | 1997-07-29 | 不揮発性半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1145589A (ja) |
-
1997
- 1997-07-29 JP JP20277197A patent/JPH1145589A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040326 |