JPH1145589A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 ＮＡＮＤ型不揮発性メモリ装置において、読
み出し時の基板効果により、選択トランジスタ側に接続
されるメモリセルのしきい値電圧が高くなることを防
ぎ、読み出しスピードの高速化を目的とする。 【解決手段】 書き込み後のチェック読み出しを行う時
に、選択トランジスタ側のメモリセルの制御ゲートに供
給する電圧を、スイッチングトランジスタ側のメモリセ
ルに供給する電圧よりも低くするように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＮＡＮＤ型のフラ
ッシュＥＥＰＲＯＭのデータの読み出し方法に関するも
のである。

【０００２】

【従来の技術】ＮＡＮＤ型ＥＥＰＲＯＭは、図２のよう
な構成をしており選択トランジスタＳＴｒ１、直列に接
続された複数のメモリセルＭ１〜Ｍ４、スイッチングト
ランジスタＳＴｒ２からなり、これをマトリクス状に図
３のように配置し集積化している。ＮＡＮＤ型ＥＥＰＲ
ＯＭでは、メモリセルに記憶させるデータの論理“１”
と論理“０”とをメモリセルのしきい値電圧の正と負と
に対応させて記憶するようにしている。このような正の
しきい値電圧を有するか、負のしきい値電圧を有するか
は、浮遊ゲート中の電子の蓄積状態によって決められ、
浮遊ゲートに電子が注入されている場合は正のしきい値
電圧になり、浮遊ゲートから電子が放出されている状態
のときは負のしきい値電圧となる。浮遊ゲートへの電子
の注入と放出は浮遊ゲートとチャネル領域との間の第１
のゲート絶縁膜を通してトンネル効果を利用して行われ
る。

【０００３】ＮＡＮＤ型のＥＥＰＲＯＭでは、 データの
読み出しは、選択されたメモリセルの制御ゲートを論理
“０”に、非選択なメモリセルの制御ゲートを論理
“１”に設定する。しきい値電圧が負のメモリセルは制
御ゲートが論理“０”でもオンし、しきい値電圧が正の
メモリセルは制御ゲートが論理“０”になるとオフす
る。このように選択されたメモリセルがオンであるかオ
フであるかによってデータが読み出される。非選択なメ
モリセルの制御ゲートは論理“１”に設定され、非選択
なメモリセルは、そのしきい値電圧の正負にかかわらず
オン状態に設定される。すなわちＮＡＮＤ型のＥＥＰＲ
ＯＭでは、 メモリセルが直列に接続されているため、非
選択なメモリセルを常にオン状態とし、選択されたメモ
リセルがオンであるかオフであるかにより、直列接続さ
れたメモリセルを通して電流が流れるか流れないかで選
択されたメモリセルに記憶されたデータを読み出す。

【０００４】データの書き込みはすべてのメモリセルの
浮遊ゲートから電子を放出して、すべてのメモリセルの
閾電圧を負の値にした後、選択的にメモリセルの浮遊ゲ
ートに電子を注入して行う。データの読み出し時には、
上記のように制御ゲートが論理“１”に設定された非選
択なメモリセルは、そのしきい値電圧が正であってもオ
ン状態に設定されなければならないので、電子の注入し
た後にデータの読み出しを行い、注入量が適当かどうか
をチェックして、注入量が足りなければ更に電子を注入
するように、電子の注入とチェックのための読み出しと
を繰り返し行う。通常の読み出し時には、選択されたメ
モリセルの制御ゲートを例えば０Ｖに設定して読み出す
とすれば、チェックのための読み出しの時には、選択さ
れたメモリセルの制御ゲートには０Ｖよりも高い電圧を
供給して行う。この０Ｖよりも高い電圧が供給された時
にメモリセルがオフしていれば電子の注入量は適量と判
断されこれ以上の電子の注入は行わない。このため通常
の読み出しの時に、このメモリセルに０Ｖが供給されれ
ば完全にオフし、所定のマージンを得ることが出来る。
チェックのための読み出しの時に選択されたメモリセル
の制御ゲートに与えられる電圧はメモリセルに応じて変
化されることはなく、どのメモリセルからデータを読み
出す時にも同じ電圧が与えられる。このため理想的な場
合を想定すれば、電子が注入されたメモリセルは全て同
じしきい値電圧となることになる。

【０００５】通常のデータの読み出しを考えると、例え
ば図２において、メモリセルＭ４の閾電圧が負で、メモ
リセルＭ１〜Ｍ３のしきい値電圧が正であり、メモリセ
ルＭ４が選択されているとする。データの読み出しの時
には、選択トランジスタＳＴｒ１からメモリセルＭ１、
Ｍ２、Ｍ３、Ｍ４を通して、更にスイッチングトランジ
スタＳＴｒ２を通して、基準電位にむかって電流が流れ
る。このため、メモリセルＭ４のソースＶＳ４の電位よ
りもメモリセルＭ３のソースＶＳ３の電位が高く、メモ
リセルＭ３のソースＶＳ３の電位よりもメモリセルＭ２
のソースＶＳ２の電位が高く、メモリセルＭ２のソース
ＶＳ２の電位よりもメモリセルＭ１のソースＶＳ１の電
位が高くなる。図４にトランジスタの基板電位ＶＢとし
きい値電圧Ｖｔｈの関係を示す。図４より明らかなよう
に、メモリセルＭ１〜Ｍ４はそれぞれ基板効果がことな
るため、データが読み出される時には、そのソース電位
が最も高く、ソース電位と基板電位との電位差の最も大
きいメモリセルＭ１のしきい値電圧Ｖｔｈ１が最も高
く、続いてメモリセルＭ２、メモリセルＭ３の順に低く
なる。これはチェックの読み出しの時に制御ゲートに所
定の電圧が与えられたメモリセルがオフするかどうかで
判断しているため、チェックの読み出しでＯＫと判定さ
れた時にはメモリセルには電流が流れないので、メモリ
セルのソースは０Ｖとなり、基板効果が発生しないから
である。

【０００６】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、書込み後
のチェック読み出しの時に、メモリセルのゲートに同じ
電圧を与えて読み出しを行うので、通常の読み出し時に
メモリセルを通して電流が流れる時に、浮遊ゲートに電
子が注入されたメモリセルにおいては、選択トランジス
タ側に接続されたメモリセル程しきい値電圧が高くなっ
てしまうという問題点があった。

【０００７】本願発明は上記問題点を鑑みてなされたも
のであり、データ読み出し時の基板効果によって上昇す
るメモリセルのしきい値電圧を従来のものより低くする
ことにより、メモリセルに流れる電流を増加させ、デー
タの読み出し速度を向上させることを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、浮遊ゲートおよび制御ゲ
ートを有し浮遊ゲートの電荷の量によってデータを記憶
する少なくとも２個のメモリセルが第１の端子と第２の
端子との間に直列に接続されてなるメモリブロックを具
備し、前記メモリセルへのデータの書き込み時に、メモ
リセルにデータが書き込まれたかどうかを確認するため
に、前記第１の端子から、前記第２の端子への前記少な
くとも２個のメモリセルを介しての電流経路の形成状態
によって読み出し動作を行う時に、前記電流経路の前記
第２の端子側のメモリセルへのデータの書き込み時に、
このメモリセルにデータが書き込まれたかどうかを確認
するための読み出し動作を行うためこのメモリセルのゲ
ートに印加される電位Ｖ２と、前記前記電流経路の前記
第１の端子側のメモリセルへのデータ書き込み時に、こ
のメモリセルにデータが書き込まれたどうか確認するた
めの読み出し動作を行うためこのメモリセルのゲートに
印加される電位Ｖ１との関係が、 Ｖ1 ＜Ｖ2 となることを特徴とする不揮発性半導体メモリを提供す
る。このため、データの書き込み後のメモリセルにおい
て、第1 の端子側に接続されたメモリセルのしきい値電
圧は第２の端子側に接続されたメモリセルのしきい値電
圧より低く設定することができる。

【０００９】また、請求項２に係る発明では、請求項１
に係る発明において、前記メモリセルからの通常のデー
タの読み出し時に、前記第１および第２のメモリセルの
ゲートに印加される電位をＶ3 とすると、 Ｖ3 ＜Ｖ1 ＜Ｖ2 となることを特徴とする不揮発性半導体メモリを提供す
る。このため、通常のデータ読み出し時のしきい値電圧
の読み出しマージンを大きくとることができる。

【００１０】また、請求項３に係る発明では、浮遊ゲー
トおよび制御ゲートを有し、浮遊ゲート中の電荷の量に
よってデータを記憶する複数のメモリセルが直列に接続
されたメモリブロックと、前記メモリブロックの一端と
読み出し電位供給端子との接続を制御する選択トランジ
スタと、前記メモリブロックの他端と基準電位端子との
接続を制御するスイッチングトランジスタと、前記メモ
リセルにデータを書き込むための書込み手段と、前記メ
モリセルからデータを読み出す時に、第1 の読み出しモ
ードと、前記メモリセルにデータが書き込まれたかどう
かを判断するために前記メモリセルよりデータを読み出
す第２の読み出しモードとを選択的に切り替え可能な読
み出し手段とを具備し、前記第２の読み出しモードでの
読み出しの時に選択されたメモリセルの制御ゲートに供
給される電位が、前記第１の読み出しモードでの読み出
しの時に選択されたメモリセルの制御ゲートに供給され
る電位よりも高く、かつ、前記メモリブロックを構成す
るメモリセルのうち前記スイッチングトランジスタ側に
配置された前記メモリセルが選択された時に選択された
メモリセルの制御ゲートに供給される電位が前記選択ト
ランジスタ側に配置された前記メモリセルが選択された
時に選択されたメモリセルの制御ゲートに供給される電
位よりも高くなるように制御されることを特徴とする不
揮発性半導体メモリを提供する。このため、データの書
き込み時に、選択トランジスタ側に接続されたメモリセ
ルのしきい値電圧をスイッチングトランジスタ側に接続
されたメモリセルのしきい値電圧より低く設定すること
ができる。

【００１１】また、請求項４に係る発明では、請求項３
に係る発明において前記第２の読み出しモードでの読み
出し時に、前記メモリセルからデータが読み出される時
は、選択されたメモリセルの制御ゲートに供給される電
位が、前記メモリブロックを構成するメモリセルの前記
スイッチングトランジスタに接続された前記メモリセル
から、前記選択トランジスタに接続された前記メモリセ
ルにむけて順次低くなるように設定されていることを特
徴とする。このため、書込みが完了したメモリセルのし
きい値電圧は、スイッチングトランジスタ側に接続され
たものから選択トランジスタ側に接続されたものにむけ
て順次低くなるように設定される。

【００１２】また、請求項５に係る発明では、請求項３
ないし４に係る発明において、前記読み出し手段は、前
記選択されたメモリセルに供給する電圧を発生する電圧
発生手段と、前記選択トランジスタおよび前記メモリセ
ルを選択しその制御ゲートに前記電圧発生手段で発生さ
せた電圧を供給するデコーダ手段とを具備し、前記電圧
発生手段は前記第２の読み出しモードでの読み出し時
に、選択されたメモリセルの接続位置に対応した電圧を
発生することを特徴とする不揮発性半導体メモリを提供
する。このため、電圧発生手段によって発生させた電圧
を、デコーダ手段によってメモリセルの制御ゲートに印
加することができる。

【００１３】また、請求項６に係る発明では、請求項５
に係る発明において、前記電圧発手段は、複数の電圧を
発生する電圧発生部と前記複数の電圧の中から選択され
たメモリセルに対応した電圧を選択するデコード部とを
有することを特徴とする不揮発性半導体メモリを提供す
る。このため、電圧発生手段の出力電圧は、選択された
メモリセルの接続位置に応じた値となる。

【００１４】また、請求項７に係る発明では、請求項６
に係る発明において、前記第1 の読み出しモードでの読
み出し時には、前記デコード部は非選択状態となり、基
準電位を前記デコーダ手段に供給することを特徴とする
請求項６記載の不揮発性半導体メモリを提供する。この
ため、第１の読み出し時には、前記デコーダ手段は、選
択されたメモリセルに第２の読み出しモードでの読み出
し電圧より低い読み出し電圧（接地電位）を選択された
メモリセルの制御ゲートに印加することができる。

【００１５】

【発明の実施の形態】本願発明の一実施例を図１に示
す。図１に示すメモリセルＭ１〜Ｍ４は図２中に示すよ
うにアドレス入力信号Ａ０およびＡ１によって選択され
る。アドレス入力信号Ａ０、Ａ１が共に“０”レベルの
時はメモリセルＭ１が選択され、Ａ０が“１”でＡ１が
“０”の時はメモリセルＭ２が選択され、Ａ０が“０”
でＡ１が“１”の時はメモリセルＭ３が選択され、アド
レス入力信号Ａ０、Ａ１が共に“１”レベルの時はメモ
リセルＭ４が選択される。この実施例においては、メモ
リセル４個が直列に接続された例を示しているがこれは
４個の限らず、８個、１６個等任意の数で良いことは言
うまでもなく、直列に接続された数によってアドレス入
力信号の数も変えることができる。

【００１６】図１に示すように、本願発明の不揮発性メ
モリ装置は、電圧発生手段１０１とデコーダ手段１０２
とより構成され、デコーダ手段１０２の出力はメモリセ
ルＭ１〜Ｍ４の制御ゲートと選択トランジスタＳＴｒ
１、スイッチングトランジスタＳＴｒ２のゲートに印加
される。さらに、電圧発生手段１０１は電圧発生部１０
３とデコード部１０４とより構成される。

【００１７】電圧発生手段１０１は書込み後のチェック
読み出し時に“１”に設定される信号ＶＲとアドレス入
力信号Ａ０，Ａ１により、選択されるメモリセルの接続
位置に応じた電圧を出力する。デコーダ手段１０２はア
ドレス入力信号により、電圧発生手段１０１より出力さ
れる出力電圧を選択されるメモリセルの制御ゲートに印
加する。

【００１８】以下に電圧発生手段１０１の動作を詳述す
る。電圧発生部１０３において、信号ＶＲが“１”とな
ると、トランジスタ１、２、３、４、５はそれぞれオン
し、節点Ａ，Ｂ，Ｃ，Ｄの電位はＡが最も高く、その次
がＢ、Ｃ，Ｄの順に順次低く設定される。デコード部１
０４において、信号Ａ０、Ａ１が共に“０”レベルの時
は、その反転信号／Ａ０、／Ａ１が共に“１”レベルに
なるので、トランジスタ７、８がオンしこのトランジス
タを通して節点Ｄの最も低い電位がデコーダ手段１０２
に供給される。すなわち、選択トランジスタに直接接続
されるメモリセルＭ１は最も低い電位が制御ゲートに与
えられチェック読み出しされることになる。Ａ０が
“１”でＡ１が“０”の時は、信号／Ａ１が“１”であ
るので、トランジスタ９、１０がオンし次に高い電位が
デコーダに供給され、メモリセルＭ２が選択されチェッ
ク読み出しが行われる。信号Ａ０が“０”でＡ１が
“１”の時は信号／Ａ０が“１”でトランジスタ１１、
１２がオンし、節点Ｂの２番目に高い電位がデコーダに
供給され、メモリセルＭ３が選択されチェック読み出し
が行われる。アドレス入力信号Ａ０、Ａ１が共に“１”
レベルの時には、トランジスタ１３、１４が共にオンす
るので、節点Ａの最も高い電位がデコーダに供給され、
メモリセルＭ４が選択されチェック読み出しが行われ
る。この時、信号ＶＲの反転信号／ＶＲは“０”である
ため、トランジスタ６はオフする。信号ＶＲが“０”の
時は、通常の読み出しの時で、トランジスタ１〜５はオ
フし、“１”レベルの信号／ＶＲが供給されるトランジ
スタ６はオンし接地電位がデコーダ手段１０２に供給さ
れる。

【００１９】次に、デコーダ手段１０２の動作を詳述す
る。選択トランジスタＳＴｒ１を選択するデコード信号
Ｓｉの一つが“１”になると、インバータＩ１、Ｉ２を
介して選択トランジスタＳＴｒ１のゲートに“１”レベ
ルの信号が供給され選択トランジスタＳＴｒ１がオンす
る。また信号／Ｐは読み出し時には“１”となるので、
スイッチングトランジスタＳＴｒ２もオンする。“１”
レベルの信号Ｓｉがゲートに供給されるＮチャネルトラ
ンジスタ１５はオンし、信号Ｓｉが入力されるインバー
タＩ１の出力の“０”レベルの信号が供給されるＰチャ
ネルトランジスタ１６もオンするのでアドレス信号Ａ
０、Ａ１が入力されるデコード部Ｄ１の出力がトランジ
スタ１５、１６を通してメモリセルＭ１に供給される。
同様に、“１”レベルの信号Ｓｉがゲートに供給される
Ｎチャネルトランジスタ１７はオンし、信号Ｓｉが入力
されるインバータＩ１の出力の“０”レベルの信号が供
給されるＰチャネルトランジスタ１８もオンするのでア
ドレス信号／Ａ０、Ａ１が入力されるデコード部Ｄ２の
出力がトランジスタ１７、１８を通してメモリセルＭ２
に供給される。“１”レベルの信号Ｓｉがゲートに供給
されるＮチャネルトランジスタ１９はオンし、信号Ｓｉ
が入力されるインバータＩ１の出力の“０”レベルの信
号が供給されるＰチャネルトランジスタ２０もオンする
のでアドレス信号Ａ０、／Ａ１が入力されるデコード部
Ｄ３の出力がトランジスタ１９、２０を通してメモリセ
ルＭ３に供給される。“１”レベルの信号Ｓｉがゲート
に供給されるＮチャネルトランジスタ２１はオンし、信
号Ｓｉが入力されるインバータＩ１の出力の“０”レベ
ルの信号が供給されるＰチャネルトランジスタ２２もオ
ンするのでアドレス信号／Ａ０、／Ａ１が入力されるデ
コード部Ｄ４の出力がトランジスタ２１、２２を通して
メモリセルＭ４に供給される。信号Ｓｉが入力されるイ
ンバータＩ１の出力の“０”レベルの信号がゲートに供
給されるＮチャネルトランジスタ２３〜２６はオフして
いるのでメモリセルＭ１〜Ｍ４は、デコード部Ｄ１〜Ｄ
４の出力電位により制御される。

【００２０】信号Ａ０、Ａ１が共に“０”レベルの時
は、トランジスタ２７、２８は共にオフするので、節点
ｄは“１”となりトランジスタ２９はオンする。このた
めトランジスタ２９を通して、このときオンしているト
ランジスタ７、８から節点Ｄの電圧がメモリセル１の制
御ゲートに供給されチェックのための読み出しが行われ
る。この時トランジスタ３１、３６、３９、４０はオン
しているので節点ａ〜ｃは“０”になり、トランジスタ
３３、３７、４１はオフし、トランジスタ３４、３８、
４２はオンして電源電圧がメモリセルＭ２〜Ｍ４の制御
ゲートに供給される。

【００２１】Ａ０が“１”でＡ１が“０”の時は、信号
／Ａ０が“０”であるので、トランジスタ３１、３２は
共にオフするので、節点ｃは“１”となりトランジスタ
３３はオンする。このためトランジスタ３３を通して、
このとときオンしているトランジスタ９、１０から節点
Ｃの電圧がメモリセルＭ２の制御ゲートに供給されチェ
ックのための読み出しが行われる。この時トランジスタ
２７、３５、３６、４０はオンしているので節点ａ、
ｂ、ｄは“０”になり、トランジスタ２９、３７、４１
はオフし、トランジスタ３０、３８、４２はオンして電
源電圧がメモリセルＭ１、Ｍ３、Ｍ４の制御ゲートに供
給される。同様に、信号Ａ０が“０”でＡ１が“１”の
時はトランジスタ１１、１２、３７、１９、２０を通し
て節点Ｂの電圧がメモリセルＭ３の制御ゲートに供給さ
れ、アドレス入力信号Ａ０、Ａ１が共に“１”レベルの
時には、トランジスタ１３、１４、４１、２１、２２を
通して節点Ａの最も高い電位がメモリセルＭ４の制御ゲ
ートに供給され、メモリセルＭ４が選択されチェック読
み出しが行われる。

【００２２】通常の読み出しの時には、信号ＶＲが
“０”になるのでトランジスタ１〜５がオフし、信号Ｖ
Ｒの反転信号／ＶＲの“１”レベルの信号が供給される
トランジスタ６がオンしデコーダには接地電位が供給さ
れ、選択されたメモリセルの制御ゲートにはこの接地電
位が供給される。

【００２３】また信号Ｓｉが“０”の選択トランジスタ
が非選択の時には、この“０”レベルの信号がインバー
タＩ１、Ｉ２を通して選択トランジスタのゲートに供給
されるので選択トランジスタはオフし、同様にトランジ
スタ１５〜２２もオフする。この時、インバータＩ１の
出力は“１”であるのでこの出力がゲートに供給される
トランジスタ２３〜２６はオンし、このトランジスタ２
３〜２６を通してメモリセルＭ１〜Ｍ４の制御ゲートに
は接地電位が印加される。

【００２４】このように、書き込み後のチェックのため
の読み出しを行う時に選択トランジスタ側のメモリセル
の制御ゲートに供給する電圧を、スイッチングトランジ
スタ側のメモリセルに供給する電圧よりも低くすること
によって、電子の注入されたメモリセルのしきい値電圧
は選択トランジスタ側に接続されるメモリセルの方がス
イッチングトランジスタ側に接続されるメモリセルのも
のよりも低くなる。本実施例において、メモリセルＭ１
〜Ｍ４全てに電子が注入された場合、メモリセルのしき
い値はＭ４が一番高くなり以下Ｍ３〜Ｍ１の順に順次引
くなるように設定される。したがって、データの読み出
しの時は、基板効果によって上昇した後のしきい値電圧
を従来よりも低い値にできるので、選択トランジスタ側
のメモリセルを通して流れる電流が多くなり、データの
読み出し速度が向上する。また、書込み後のチェックの
ための読み出し時にメモリセルに印加される電圧を、通
常読み出し時にメモリセルに印加される電圧よりも高く
設定することから、従来同様読み出し時のマージンを大
きくとることができる。

【００２５】なお本願発明は、上記のように、チェック
のための読み出しを行う時に選択トランジスタ側のメモ
リセルの制御ゲートに供給する電圧を、スイッチングト
ランジスタ側のメモリセルに供給する電圧よりも低くす
るように制御するようにすることが特徴であり、このよ
うに制御するものであるならば、実施例に限定されない
ことは言うまでもない。

【００２６】

【発明の効果】以上説明したように、本願発明によれ
ば、チェックのための読み出しを行う時に選択トランジ
スタ側のメモリセルの制御ゲートに供給する電圧を、ス
イッチングトランジスタ側のメモリセルに供給する電圧
よりも低くして、電子の注入されたメモリセルのしきい
値電圧を選択トランジスタ側のほうがスイッチングトラ
ンジスタ側のものよりも低くなるように制御しているの
で、データの読み出しの時の基板効果によって上昇した
しきい値電圧が従来よりも低くなり、このためメモリセ
ルを通して流れる電流が多くなりデータの読み出し速度
を向上させることができる。

【図面の簡単な説明】

【図１】本願発明の不揮発性半導体メモリ装置の回路構
成を示した図である。

【図２】ＮＡＮＤ型不揮発性半導体メモリ装置の構成を
示した図である。

【図３】ＮＡＮＤ型不揮発性半導体メモリ装置のメモリ
セルの接続を示した図である。

【図４】トランジスタの基板電圧としきい値電圧の関係
を示した図である。

【符号の説明】

ＳＴｒ１ 選択トランジスタ ＳＴｒ２ スイッチングトランジ
スタ Ｍ１〜Ｍ４ メモリセル １０１ 電圧発生手段 １０２ デコーダ手段 １０３ 電圧発生部 １０４ デコード部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートおよび制御ゲートを有し浮遊
   ゲートの電荷の量によってデータを記憶する少なくとも
   ２個のメモリセルが第１の端子と第２の端子との間に直
   列に接続されてなるメモリブロックを具備し、 前記メモリセルへのデータの書き込み時に、メモリセル
   にデータが書き込まれたかどうかを確認するために、前
   記第１の端子から、前記第２の端子への前記少なくとも
   ２個のメモリセルを介しての電流経路の形成状態によっ
   て読み出し動作を行う時に、前記電流経路の前記第２の
   端子側のメモリセルへのデータの書き込み時に、このメ
   モリセルにデータが書き込まれたかどうかを確認するた
   めの読み出し動作を行うためこのメモリセルのゲートに
   印加される電位Ｖ２と、前記前記電流経路の前記第１の
   端子側のメモリセルへのデータ書き込み時に、このメモ
   リセルにデータが書き込まれたどうか確認するための読
   み出し動作を行うためこのメモリセルのゲートに印加さ
   れる電位Ｖ１との関係が Ｖ1 ＜Ｖ2 となることを特徴とする不揮発性半導体メモリ。
2. 【請求項２】 前記メモリセルからの通常のデータの読
   み出し時に、前記第１および第２のメモリセルのゲート
   に印加される電位をＶ3 とすると、 Ｖ3 ＜Ｖ1 ＜Ｖ2 となることを特徴とする請求項１記載の不揮発性半導体
   メモリ。
3. 【請求項３】 浮遊ゲートおよび制御ゲートを有し、浮
   遊ゲート中の電荷の量によってデータを記憶する複数の
   メモリセルが直列に接続されたメモリブロックと、 前記メモリブロックの一端と読み出し電位供給端子との
   接続を制御する選択トランジスタと、 前記メモリブロックの他端と基準電位端子との接続を制
   御するスイッチングトランジスタと、 前記メモリセルにデータを書き込むための書込み手段
   と、 前記メモリセルからデータを読み出す時に、第1 の読み
   出しモードと、前記メモリセルにデータが書き込まれた
   かどうかを判断するために前記メモリセルよりデータを
   読み出す第２の読み出しモードとを選択的に切り替え可
   能な読み出し手段とを具備し、 前記第２の読み出しモードでの読み出しの時に選択され
   たメモリセルの制御ゲートに供給される電位が、前記第
   １の読み出しモードでの読み出しの時に選択されたメモ
   リセルの制御ゲートに供給される電位よりも高く、か
   つ、前記メモリブロックを構成するメモリセルのうち前
   記スイッチングトランジスタ側に配置された前記メモリ
   セルが選択された時に選択されたメモリセルの制御ゲー
   トに供給される電位が前記選択トランジスタ側に配置さ
   れた前記メモリセルが選択された時に選択されたメモリ
   セルの制御ゲートに供給される電位よりも高くなるよう
   に制御されることを特徴とする不揮発性半導体メモリ。
4. 【請求項４】 前記第２の読み出しモードでの読み出し
   時に、前記メモリセルからデータが読み出される時は、
   選択されたメモリセルの制御ゲートに供給される電位
   が、前記メモリブロックを構成するメモリセルの前記ス
   イッチングトランジスタに接続された前記メモリセルか
   ら、前記選択トランジスタに接続された前記メモリセル
   にむけて順次低くなるように設定されていることを特徴
   とする請求項３記載の不揮発性半導体メモリ。
5. 【請求項５】 前記読み出し手段は、前記選択されたメ
   モリセルに供給する電圧を発生する電圧発生手段と、前
   記選択トランジスタおよび前記メモリセルを選択しその
   制御ゲートに前記電圧発生手段で発生させた電圧を供給
   するデコーダ手段とを具備し、前記電圧発生手段は前記
   第２の読み出しモードでの読み出し時に、選択されたメ
   モリセルの接続位置に対応した電圧を発生することを特
   徴とする請求項３乃至４記載の不揮発性半導体メモリ。
6. 【請求項６】 前記電圧発手段は、複数の電圧を発生す
   る電圧発生部と前記複数の電圧の中から選択されたメモ
   リセルに対応した電圧を選択するデコード部とを有する
   ことを特徴とする請求項５記載の不揮発性半導体メモ
   リ。
7. 【請求項７】 前記第1 の読み出しモードでの読み出し
   時には、前記デコード部は非選択状態となり、基準電位
   を前記デコーダ手段に供給することを特徴とする請求項
   ６記載の不揮発性半導体メモリ。