JPH113587A - 半導体装置及びそのタイミング調整方法 - Google Patents
半導体装置及びそのタイミング調整方法Info
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- JPH113587A JPH113587A JP9155429A JP15542997A JPH113587A JP H113587 A JPH113587 A JP H113587A JP 9155429 A JP9155429 A JP 9155429A JP 15542997 A JP15542997 A JP 15542997A JP H113587 A JPH113587 A JP H113587A
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Abstract
(57)【要約】
【課題】調整精度が比較的高いタイミング設計を短期間
で行う。 【解決手段】タイミング調整回路は、クロックＣＬＫｉ
に対し位相がシフトした互いに異なるクロックφ１〜φ
ｎを生成し、クロックＣＬＫｉを共通のループカウンタ
で計数し、その出力とクロックφ１〜φｎの１つとの論
理積で制御コマンドＣＮＴＣを活性化し、該出力とクロ
ックφ１〜φｎの１つとの論理積で制御コマンドＣＮＴ
Ｃを非活性化することにより、ＤＲＡＭ制御信号ＣＮＴ
を生成する。このカウンタの全出力ビットを選択回路に
供給し、レジスタの内容に応じてその１つを選択し、ク
ロックφ１〜φｎを他の選択回路に供給し、該レジスタ
の内容に応じてその１つを選択する。製造プロセスの条
件又は要求される動作速度に応じて該レジスタの内容を
半導体装置出荷前に定める。
で行う。 【解決手段】タイミング調整回路は、クロックＣＬＫｉ
に対し位相がシフトした互いに異なるクロックφ１〜φ
ｎを生成し、クロックＣＬＫｉを共通のループカウンタ
で計数し、その出力とクロックφ１〜φｎの１つとの論
理積で制御コマンドＣＮＴＣを活性化し、該出力とクロ
ックφ１〜φｎの１つとの論理積で制御コマンドＣＮＴ
Ｃを非活性化することにより、ＤＲＡＭ制御信号ＣＮＴ
を生成する。このカウンタの全出力ビットを選択回路に
供給し、レジスタの内容に応じてその１つを選択し、ク
ロックφ１〜φｎを他の選択回路に供給し、該レジスタ
の内容に応じてその１つを選択する。製造プロセスの条
件又は要求される動作速度に応じて該レジスタの内容を
半導体装置出荷前に定める。
Description
【０００１】
【発明の属する技術分野】本発明は、各種ＤＲＡＭ又は
これを一部として含む半導体装置及びそのタイミング調
整方法に関する。
これを一部として含む半導体装置及びそのタイミング調
整方法に関する。
【０００２】
【従来の技術】図９は、従来のＤＲＡＭの概略構成を示
す。以下一般に、低レベル‘Ｌ’がアクティブ状態であ
る信号には＊を付して表す。コマンドデコーダ１に供給
されるチップセレクト信号＊ＣＳ、ロウアドレスストロ
ーブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊Ｃ
ＡＳ及びライトイネーブル信号＊ＷＥ、並びに、必要な
場合には更に他の信号の論理値の組み合わせに応じて、
コマンドデコーダ１から１つ以上のコマンドがタイミン
グ調整回路２へ供給され、所定のタイミングでこのコマ
ンドが活性化され非活性化され、ＤＲＡＭ制御信号とし
てＤＲＡＭコア３へ供給される。このタイミングは、コ
マンド発生時点又はクロックＣＬＫｉのエッジの時点を
遅延回路で遅延させて生成される。クロックＣＬＫｉ
は、外部ＣＬＫをクロックバッファ回路４に供給して得
られる。
す。以下一般に、低レベル‘Ｌ’がアクティブ状態であ
る信号には＊を付して表す。コマンドデコーダ１に供給
されるチップセレクト信号＊ＣＳ、ロウアドレスストロ
ーブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊Ｃ
ＡＳ及びライトイネーブル信号＊ＷＥ、並びに、必要な
場合には更に他の信号の論理値の組み合わせに応じて、
コマンドデコーダ１から１つ以上のコマンドがタイミン
グ調整回路２へ供給され、所定のタイミングでこのコマ
ンドが活性化され非活性化され、ＤＲＡＭ制御信号とし
てＤＲＡＭコア３へ供給される。このタイミングは、コ
マンド発生時点又はクロックＣＬＫｉのエッジの時点を
遅延回路で遅延させて生成される。クロックＣＬＫｉ
は、外部ＣＬＫをクロックバッファ回路４に供給して得
られる。
【０００３】ロウアドレスストローブ信号＊ＲＡＳが高
レベル‘Ｈ’の期間においてタイミング調整回路２から
制御信号ＰＲがプリチャージ回路５へ供給され、メモリ
セルアレイ６内のビット線ＢＬ及び＊ＢＬが例えば電位
ＶＤＤ／２にプリチャージされる。ＣＡＳ系のデータバ
スＤＢ及びデータＩ／Ｏバッファ回路１３のプリチャー
ジは、コラムアドレスストローブ信号＊ＣＡＳが‘Ｈ’
の期間において行われる。
レベル‘Ｈ’の期間においてタイミング調整回路２から
制御信号ＰＲがプリチャージ回路５へ供給され、メモリ
セルアレイ６内のビット線ＢＬ及び＊ＢＬが例えば電位
ＶＤＤ／２にプリチャージされる。ＣＡＳ系のデータバ
スＤＢ及びデータＩ／Ｏバッファ回路１３のプリチャー
ジは、コラムアドレスストローブ信号＊ＣＡＳが‘Ｈ’
の期間において行われる。
【０００４】ロウアドレスストローブ信号＊ＲＡＳが低
レベル‘Ｌ’に遷移すると、次のようなＲＡＳ系の一連
の動作がクロックＣＬＫｉと非同期で行われる。すなわ
ち、タイミング調整回路２からの信号により上位アドレ
スＡ２３〜Ａ１２がロウアドレスバッファレジスタ７に
保持され、ロウデコーダ８でデコードされる。タイミン
グ調整回路２からの信号ＲＸにより、選択されたワード
線ＷＬが高電圧にされ、セル６ａの電荷がビット線ＢＬ
に読み出される。タイミング調整回路２からの制御信号
ＳＡＰ（センスアンプ列９のｐＭＯＳトランジスタのオ
ン／オフ用）及びＳＡＮ（センスアンプ列９のｎＭＯＳ
トランジスタのオン／オフ用）によりセンスアンプ列９
が活性化さてビット線ＢＬと＊ＢＬとの微小電位差が増
幅される。この活性化開始時点が早過ぎると、ビット線
ＢＬと＊ＢＬとの微小電位差が小さ過ぎてノイズにより
増幅方向が逆になる虞がある。
レベル‘Ｌ’に遷移すると、次のようなＲＡＳ系の一連
の動作がクロックＣＬＫｉと非同期で行われる。すなわ
ち、タイミング調整回路２からの信号により上位アドレ
スＡ２３〜Ａ１２がロウアドレスバッファレジスタ７に
保持され、ロウデコーダ８でデコードされる。タイミン
グ調整回路２からの信号ＲＸにより、選択されたワード
線ＷＬが高電圧にされ、セル６ａの電荷がビット線ＢＬ
に読み出される。タイミング調整回路２からの制御信号
ＳＡＰ（センスアンプ列９のｐＭＯＳトランジスタのオ
ン／オフ用）及びＳＡＮ（センスアンプ列９のｎＭＯＳ
トランジスタのオン／オフ用）によりセンスアンプ列９
が活性化さてビット線ＢＬと＊ＢＬとの微小電位差が増
幅される。この活性化開始時点が早過ぎると、ビット線
ＢＬと＊ＢＬとの微小電位差が小さ過ぎてノイズにより
増幅方向が逆になる虞がある。
【０００５】コラムアドレスストローブ信号＊ＣＡＳが
‘Ｌ’に遷移すると、ＣＡＳ系の一連の動作が開始され
る。コラムアドレスストローブ信号＊ＣＡＳの立ち下が
り時にライトイネーブル信号＊ＷＥが‘Ｈ’であれば読
み出し動作が開始され、‘Ｌ’であれば書き込み動作が
開始される。タイミング調整回路２からの信号により下
位アドレスＡ１１〜Ａ０がコラムアドレスバッファレジ
スタ１０に保持され、コラムデコーダ１１でデコードさ
れて、コラムゲート列１２内の１つのコラムゲートが選
択され、ビット線ＢＬ及び＊ＢＬがデータバスＤＢに接
続される。読み出し動作のときには、ビット線ＢＬ及び
＊ＢＬ上のデータがデータＩ／Ｏバッファ回路１３を介
して読み出され、書き込みのときにはデータバスＤＢ上
のデータがビット線ＢＬ及び＊ＢＬを通ってセル６ａに
書き込まれる。次に、ワード線ＷＬが低レベルにされ、
制御信号ＳＡＰ及びＳＡＮが非活性化されてセンスアン
プ列９が非活性になる。
‘Ｌ’に遷移すると、ＣＡＳ系の一連の動作が開始され
る。コラムアドレスストローブ信号＊ＣＡＳの立ち下が
り時にライトイネーブル信号＊ＷＥが‘Ｈ’であれば読
み出し動作が開始され、‘Ｌ’であれば書き込み動作が
開始される。タイミング調整回路２からの信号により下
位アドレスＡ１１〜Ａ０がコラムアドレスバッファレジ
スタ１０に保持され、コラムデコーダ１１でデコードさ
れて、コラムゲート列１２内の１つのコラムゲートが選
択され、ビット線ＢＬ及び＊ＢＬがデータバスＤＢに接
続される。読み出し動作のときには、ビット線ＢＬ及び
＊ＢＬ上のデータがデータＩ／Ｏバッファ回路１３を介
して読み出され、書き込みのときにはデータバスＤＢ上
のデータがビット線ＢＬ及び＊ＢＬを通ってセル６ａに
書き込まれる。次に、ワード線ＷＬが低レベルにされ、
制御信号ＳＡＰ及びＳＡＮが非活性化されてセンスアン
プ列９が非活性になる。
【０００６】シンクロナスＤＲＡＭやランバスＤＲＡＭ
などの同期式ＤＲＡＭでは、ＣＡＳ系の動作をクロック
に同期してパイプライン処理することにより高速化を図
っている。しかし、ＲＡＳ系については、同期式ＤＲＡ
Ｍであっても非同期式ＤＲＡＭと同様に、タイミング調
整回路２において、トランジスタ、キャパシタ及び配線
等の負荷を用いた信号遅延により、信号の活性化及び非
活性化のタイミング調整を行っている。このタイミング
調整の設計は、シミュレーションを用いて行われ、タイ
ミング調整が高精度で行われるが、製造プロセスのばら
つきや電源電圧の変動等を考慮する必要があり、設計期
間が長くなってコスト増加の原因となる。
などの同期式ＤＲＡＭでは、ＣＡＳ系の動作をクロック
に同期してパイプライン処理することにより高速化を図
っている。しかし、ＲＡＳ系については、同期式ＤＲＡ
Ｍであっても非同期式ＤＲＡＭと同様に、タイミング調
整回路２において、トランジスタ、キャパシタ及び配線
等の負荷を用いた信号遅延により、信号の活性化及び非
活性化のタイミング調整を行っている。このタイミング
調整の設計は、シミュレーションを用いて行われ、タイ
ミング調整が高精度で行われるが、製造プロセスのばら
つきや電源電圧の変動等を考慮する必要があり、設計期
間が長くなってコスト増加の原因となる。
【０００７】汎用ＤＲＡＭのように１品種で大量生産さ
れるものについては、設計期間を長くとれるので、あま
り問題にならないが、ＡＳＩＣのような短納期かつ小量
生産のＤＲＡＭ／ロジック混載チップについては問題と
なる。この問題は、動作クロック周波数が高くなるほど
著しくなる。このようなチップの設計期間短縮方法とし
て、ＲＡＳ系についても、論理回路の動作クロックと同
じクロックで同期動作させる方法が提案されている。
れるものについては、設計期間を長くとれるので、あま
り問題にならないが、ＡＳＩＣのような短納期かつ小量
生産のＤＲＡＭ／ロジック混載チップについては問題と
なる。この問題は、動作クロック周波数が高くなるほど
著しくなる。このようなチップの設計期間短縮方法とし
て、ＲＡＳ系についても、論理回路の動作クロックと同
じクロックで同期動作させる方法が提案されている。
【０００８】
【発明が解決しようとする課題】しかし、クロック周波
数が例えば１００ＭＨｚでは、１０ｎｓ単位のタイミン
グ設計となり、クロックの立ち上がりと立ち下がりを利
用しても５ｎｓ単位でしかタイミング調整ができず、Ｄ
ＲＡＭの動作の高速化の要求を満たすことができない。
数が例えば１００ＭＨｚでは、１０ｎｓ単位のタイミン
グ設計となり、クロックの立ち上がりと立ち下がりを利
用しても５ｎｓ単位でしかタイミング調整ができず、Ｄ
ＲＡＭの動作の高速化の要求を満たすことができない。
【０００９】本発明の目的は、このような問題点に鑑
み、調整精度が比較的高いタイミング設計を短期間で行
うことが可能な半導体装置及びそのタイミング調整方法
を提供することにある。
み、調整精度が比較的高いタイミング設計を短期間で行
うことが可能な半導体装置及びそのタイミング調整方法
を提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】請求項
１では、供給されるＤＲＡＭ制御信号に応じて制御コマ
ンドを発するコマンドデコーダと、ＤＲＡＭコアと、該
制御コマンドを所定期間アクティブにしたものをＤＲＡ
Ｍ制御信号として該ＤＲＡＭコアに供給するタイミング
調整回路と、を備えた半導体装置において、該タイミン
グ調整回路は、供給される基準クロックに対し位相がシ
フトした互いに異なる第１〜ｎクロックを生成し、所定
動作のサイクルにおいて、該第１〜ｎクロックの１つの
所定番目から該第１〜ｎクロックの１つの所定番目まで
の間、該制御コマンドをアクティブにすることにより該
ＤＲＡＭ制御信号を生成する。
１では、供給されるＤＲＡＭ制御信号に応じて制御コマ
ンドを発するコマンドデコーダと、ＤＲＡＭコアと、該
制御コマンドを所定期間アクティブにしたものをＤＲＡ
Ｍ制御信号として該ＤＲＡＭコアに供給するタイミング
調整回路と、を備えた半導体装置において、該タイミン
グ調整回路は、供給される基準クロックに対し位相がシ
フトした互いに異なる第１〜ｎクロックを生成し、所定
動作のサイクルにおいて、該第１〜ｎクロックの１つの
所定番目から該第１〜ｎクロックの１つの所定番目まで
の間、該制御コマンドをアクティブにすることにより該
ＤＲＡＭ制御信号を生成する。
【００１１】この半導体装置によれば、タイミング調整
が第１〜ｎクロック生成回路内の遅延段の整数倍で（デ
ジタル的に）行われるので、タイミング設計において製
造プロセスのばらつきや電源電圧の変動を敏感に考慮す
る必要がなく、タイミング設計期間を短縮して製造コス
トを低減することができ、特に短納期かつ小量生産のＡ
ＳＩＣに適用して効果的である。また、例えば基準クロ
ックが１００ＭＨｚかつｎ＝６の場合、１０／６＝１．
７ｎｓｅｃ単位でタイミング調整の設計を行うことがで
き、比較的高い精度で制御コマンドの活性化及び非活性
化のタイミング調整を行うことができるという効果を奏
する。
が第１〜ｎクロック生成回路内の遅延段の整数倍で（デ
ジタル的に）行われるので、タイミング設計において製
造プロセスのばらつきや電源電圧の変動を敏感に考慮す
る必要がなく、タイミング設計期間を短縮して製造コス
トを低減することができ、特に短納期かつ小量生産のＡ
ＳＩＣに適用して効果的である。また、例えば基準クロ
ックが１００ＭＨｚかつｎ＝６の場合、１０／６＝１．
７ｎｓｅｃ単位でタイミング調整の設計を行うことがで
き、比較的高い精度で制御コマンドの活性化及び非活性
化のタイミング調整を行うことができるという効果を奏
する。
【００１２】請求項２の半導体装置では、請求項１にお
いて、上記タイミング調整回路は、上記第１〜ｎクロッ
クの１つを計数する第１カウンタと、該第１〜ｎクロッ
クの１つを計数する第２カウンタと、該第１カウンタの
計数値が第１値になってから該第２カウンタの計数値が
第２値になる迄の間、上記制御コマンドをアクティブに
することにより上記ＤＲＡＭ制御信号を生成するタイミ
ングバッファ回路とを有する。
いて、上記タイミング調整回路は、上記第１〜ｎクロッ
クの１つを計数する第１カウンタと、該第１〜ｎクロッ
クの１つを計数する第２カウンタと、該第１カウンタの
計数値が第１値になってから該第２カウンタの計数値が
第２値になる迄の間、上記制御コマンドをアクティブに
することにより上記ＤＲＡＭ制御信号を生成するタイミ
ングバッファ回路とを有する。
【００１３】請求項３の半導体装置では、請求項１にお
いて、上記タイミング調整回路は、上記第１〜ｎクロッ
クと上記基準クロックのうちの１つを共通クロックとし
て計数する共通カウンタと、該共通カウンタの計数値が
第１値の間のみ該第１〜ｎクロックの１つを有効にして
出力する第１論理ゲートと、該共通カウンタの計数値が
第２値の間のみ該第１〜ｎクロックの１つを有効にして
出力する第２論理ゲートと、該第１論理ゲートの出力が
活性になってから該第２論理ゲートの出力が活性になる
迄の間、上記制御コマンドをアクティブにすることによ
り上記ＤＲＡＭ制御信号を生成するタイミングバッファ
回路とを有する。
いて、上記タイミング調整回路は、上記第１〜ｎクロッ
クと上記基準クロックのうちの１つを共通クロックとし
て計数する共通カウンタと、該共通カウンタの計数値が
第１値の間のみ該第１〜ｎクロックの１つを有効にして
出力する第１論理ゲートと、該共通カウンタの計数値が
第２値の間のみ該第１〜ｎクロックの１つを有効にして
出力する第２論理ゲートと、該第１論理ゲートの出力が
活性になってから該第２論理ゲートの出力が活性になる
迄の間、上記制御コマンドをアクティブにすることによ
り上記ＤＲＡＭ制御信号を生成するタイミングバッファ
回路とを有する。
【００１４】この半導体装置によれば、共通カウンタの
出力を複数又は全てのコマンド調整用に共通に用いるこ
とができるので、構成が簡単になるという効果を奏す
る。請求項４の半導体装置では、請求項１乃至３のいず
れか１つにおいて、上記タイミング調整回路は、上記制
御コマンドが発せられている期間のみ、生成された上記
ＤＲＡＭ制御信号を有効にして出力する論理ゲートを有
する。
出力を複数又は全てのコマンド調整用に共通に用いるこ
とができるので、構成が簡単になるという効果を奏す
る。請求項４の半導体装置では、請求項１乃至３のいず
れか１つにおいて、上記タイミング調整回路は、上記制
御コマンドが発せられている期間のみ、生成された上記
ＤＲＡＭ制御信号を有効にして出力する論理ゲートを有
する。
【００１５】請求項５の半導体装置では、請求項３にお
いて、上記制御コマンドが発せられている間のみ上記共
通クロックを上記第１カウンタへ供給する論理ゲートを
有する。この半導体装置によれば、制御コマンド出力部
の論理ゲート段数を請求項４の場合よりも少なくするこ
とができ、また、制御コマンドが発せられている期間の
みクロックがカウンタで計数されるので、消費電力を低
減することができるという効果を奏する。
いて、上記制御コマンドが発せられている間のみ上記共
通クロックを上記第１カウンタへ供給する論理ゲートを
有する。この半導体装置によれば、制御コマンド出力部
の論理ゲート段数を請求項４の場合よりも少なくするこ
とができ、また、制御コマンドが発せられている期間の
みクロックがカウンタで計数されるので、消費電力を低
減することができるという効果を奏する。
【００１６】請求項６の半導体装置では、請求項３にお
いて、上記コマンドデコーダは、上記制御コマンドが発
せられている間のみ、上記第１カウンタの計数値が第１
値になっていることを有効にして上記タイミングバッフ
ァ回路へ供給する論理ゲートを有する。請求項７の半導
体装置では、請求項１乃至６のいずれか１つにおいて、
上記カウンタはいずれもループカウンタである。
いて、上記コマンドデコーダは、上記制御コマンドが発
せられている間のみ、上記第１カウンタの計数値が第１
値になっていることを有効にして上記タイミングバッフ
ァ回路へ供給する論理ゲートを有する。請求項７の半導
体装置では、請求項１乃至６のいずれか１つにおいて、
上記カウンタはいずれもループカウンタである。
【００１７】この半導体装置によれば、構成が簡単にな
るという効果を奏する。請求項８の半導体装置では、請
求項７において、上記カウンタの少なくとも１つについ
て、該カウンタの複数ビットの出力が供給されそのうち
の１ビットの出力を選択制御入力値に応じ選択して出力
する選択回路と、該選択制御入力値を記憶して出力する
タイミング設定部とを有する。
るという効果を奏する。請求項８の半導体装置では、請
求項７において、上記カウンタの少なくとも１つについ
て、該カウンタの複数ビットの出力が供給されそのうち
の１ビットの出力を選択制御入力値に応じ選択して出力
する選択回路と、該選択制御入力値を記憶して出力する
タイミング設定部とを有する。
【００１８】この半導体装置によれば、請求項９の半導
体装置では、請求項３において、上記第１〜ｎクロック
の１つを選択制御入力値に応じ選択して上記第１論理ゲ
ート又は上記第２論理ゲートへのクロックとして供給す
る選択回路と、該選択制御入力値を記憶して出力するタ
イミング設定部とを有する。
体装置では、請求項３において、上記第１〜ｎクロック
の１つを選択制御入力値に応じ選択して上記第１論理ゲ
ート又は上記第２論理ゲートへのクロックとして供給す
る選択回路と、該選択制御入力値を記憶して出力するタ
イミング設定部とを有する。
【００１９】この半導体装置によれば、請求項１０の半
導体装置では、請求項８又は９において、上記タイミン
グ設定部はレジスタである。この半導体装置によれば、
タイミング設定部に対する設定及びその変更を容易に行
うことができるという効果を奏する。
導体装置では、請求項８又は９において、上記タイミン
グ設定部はレジスタである。この半導体装置によれば、
タイミング設定部に対する設定及びその変更を容易に行
うことができるという効果を奏する。
【００２０】請求項１１の半導体装置では、請求項１乃
至１０のいずれか１つにおいて、上記ＤＲＡＭをアクセ
スするＭＰＵを備えている。請求項１２の半導体装置の
タイミング調整方法では、製造プロセスの条件に応じて
請求項８又は９のタイミング設定部の出力を出荷前に定
める。この半導体装置のタイミング調整方法によれば、
回路の設計変更をすることなく半導体装置の製造の歩留
りを向上させることが可能となるという効果を奏する。
至１０のいずれか１つにおいて、上記ＤＲＡＭをアクセ
スするＭＰＵを備えている。請求項１２の半導体装置の
タイミング調整方法では、製造プロセスの条件に応じて
請求項８又は９のタイミング設定部の出力を出荷前に定
める。この半導体装置のタイミング調整方法によれば、
回路の設計変更をすることなく半導体装置の製造の歩留
りを向上させることが可能となるという効果を奏する。
【００２１】請求項１３の半導体装置のタイミング調整
方法では、要求される動作速度に応じて請求項８又は９
のタイミング設定部の出力を出荷前に定める。この半導
体装置のタイミング調整方法によっても、回路の設計変
更をすることなく半導体装置の製造の歩留りを向上させ
ることが可能となるという効果を奏する。
方法では、要求される動作速度に応じて請求項８又は９
のタイミング設定部の出力を出荷前に定める。この半導
体装置のタイミング調整方法によっても、回路の設計変
更をすることなく半導体装置の製造の歩留りを向上させ
ることが可能となるという効果を奏する。
【００２２】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係る
半導体装置２０の概略構成を示す。図９と同一部分に
は、同一符号を付している。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係る
半導体装置２０の概略構成を示す。図９と同一部分に
は、同一符号を付している。
【００２３】この半導体装置２０は、コマンドデコーダ
１、ＤＲＡＭコア３、クロックバッファ回路４及びタイ
ミング調整回路２２からなるＤＲＡＭと、ＣＰＵ又はメ
モリコントローラ等の論理回路２４と、その他の論理回
路２５とが混載されたＡＳＩＣである。論理回路２４及
び２５は、クロックＣＬＫｉに同期して動作する。論理
回路２４からコマンドデコーダ１へチップセレクト信号
＊ＣＳ、ロウアドレスストローブ信号＊ＲＡＳ、コラム
アドレスストローブ信号＊ＣＡＳ及びライトイネーブル
信号＊ＷＥが供給され、例えばクロックＣＬＫｉの立ち
上がり時点でのこれらの論理値の組み合わせに応じたコ
マンドがコマンドデコーダ１から発行される。このコマ
ンドは、上述の制御信号ＳＡＮ、ＳＡＰ、ＰＲ又はＰＸ
に対応したコマンドＳＡＮＣ、ＳＡＰＣ、ＰＲＣ又はＰ
ＸＣ等であり、以下これらの任意の１つをＣＮＴＣと表
記し、コマンドＣＮＴＣに対応したＤＲＡＭ制御信号を
ＣＮＴと表記する。
１、ＤＲＡＭコア３、クロックバッファ回路４及びタイ
ミング調整回路２２からなるＤＲＡＭと、ＣＰＵ又はメ
モリコントローラ等の論理回路２４と、その他の論理回
路２５とが混載されたＡＳＩＣである。論理回路２４及
び２５は、クロックＣＬＫｉに同期して動作する。論理
回路２４からコマンドデコーダ１へチップセレクト信号
＊ＣＳ、ロウアドレスストローブ信号＊ＲＡＳ、コラム
アドレスストローブ信号＊ＣＡＳ及びライトイネーブル
信号＊ＷＥが供給され、例えばクロックＣＬＫｉの立ち
上がり時点でのこれらの論理値の組み合わせに応じたコ
マンドがコマンドデコーダ１から発行される。このコマ
ンドは、上述の制御信号ＳＡＮ、ＳＡＰ、ＰＲ又はＰＸ
に対応したコマンドＳＡＮＣ、ＳＡＰＣ、ＰＲＣ又はＰ
ＸＣ等であり、以下これらの任意の１つをＣＮＴＣと表
記し、コマンドＣＮＴＣに対応したＤＲＡＭ制御信号を
ＣＮＴと表記する。
【００２４】多位相クロック生成回路２６は、例えばク
ロックＣＬＫｉを２ｍ、４ｍ、６ｍ、・・・、２（ｎ−
１）ｍ及び２ｎｍ個のインバータに通して遅延させるこ
とにより、クロックＣＬＫｉの位相をθ〜ｎθシフトさ
せたクロックφ１〜φｎを生成する。ここにｍは自然数
である。多位相クロック生成回路２６は、クロックφｎ
の位相をクロックＣＬＫｉの位相に一致させるＤＬＬ回
路であってもよい。この場合、ｎθ＝２πとなるように
自動調整される。ｎ＝６、ｎθ＝２πの場合のクロック
φ１〜φ６をクロックＣＬＫｉと共に図３に示す。クロ
ックＣＬＫｉ及びφ１〜φ６の周期Ｔは互いに等しい。
ロックＣＬＫｉを２ｍ、４ｍ、６ｍ、・・・、２（ｎ−
１）ｍ及び２ｎｍ個のインバータに通して遅延させるこ
とにより、クロックＣＬＫｉの位相をθ〜ｎθシフトさ
せたクロックφ１〜φｎを生成する。ここにｍは自然数
である。多位相クロック生成回路２６は、クロックφｎ
の位相をクロックＣＬＫｉの位相に一致させるＤＬＬ回
路であってもよい。この場合、ｎθ＝２πとなるように
自動調整される。ｎ＝６、ｎθ＝２πの場合のクロック
φ１〜φ６をクロックＣＬＫｉと共に図３に示す。クロ
ックＣＬＫｉ及びφ１〜φ６の周期Ｔは互いに等しい。
【００２５】図１において、タイミング調整回路２２
は、多位相クロック生成回路２６で生成されたクロック
φ１〜φｎをカウンタ回路２８で計数して、制御信号Ｃ
ＮＴの活性化時点及び非活性化時点のタイミングを決定
し、その信号をタイミングバッファ回路２７に供給して
このタイミングの制御信号ＣＮＴを生成し、ＤＲＡＭコ
ア３に供給する。タイミングバッファ回路２７の一部で
あるタイミングバッファ回路２７１は、カウンタ回路２
８の一部であるカウンタ２８１及び２８２により制御さ
れる。
は、多位相クロック生成回路２６で生成されたクロック
φ１〜φｎをカウンタ回路２８で計数して、制御信号Ｃ
ＮＴの活性化時点及び非活性化時点のタイミングを決定
し、その信号をタイミングバッファ回路２７に供給して
このタイミングの制御信号ＣＮＴを生成し、ＤＲＡＭコ
ア３に供給する。タイミングバッファ回路２７の一部で
あるタイミングバッファ回路２７１は、カウンタ回路２
８の一部であるカウンタ２８１及び２８２により制御さ
れる。
【００２６】図２は、図１中のタイミング調整回路２２
の一部の構成例を示す。タイミングバッファ回路２７１
は、インバータ３１の入力端及び出力端にそれぞれイン
バータ３２の出力端及び入力端が接続されたフリップフ
ロップ３０を備えている。フリップフロップ３０の入力
端はｐＭＯＳトランジスタ３３Ａ、３３Ｂ及びｎＭＯＳ
トランジスタ３５のドレインに接続され、ｐＭＯＳトラ
ンジスタ３３Ａ及び３３Ｂのソースは電源供給線ＶＤＤ
に接続され、ｎＭＯＳトランジスタ３５のソースはグラ
ンド線に接続されている。フリップフロップ３０の出力
はアンドゲート３６の一方の入力端に供給され、アンド
ゲート３６の他方の入力端には制御コマンドＣＮＴＣが
供給される。
の一部の構成例を示す。タイミングバッファ回路２７１
は、インバータ３１の入力端及び出力端にそれぞれイン
バータ３２の出力端及び入力端が接続されたフリップフ
ロップ３０を備えている。フリップフロップ３０の入力
端はｐＭＯＳトランジスタ３３Ａ、３３Ｂ及びｎＭＯＳ
トランジスタ３５のドレインに接続され、ｐＭＯＳトラ
ンジスタ３３Ａ及び３３Ｂのソースは電源供給線ＶＤＤ
に接続され、ｎＭＯＳトランジスタ３５のソースはグラ
ンド線に接続されている。フリップフロップ３０の出力
はアンドゲート３６の一方の入力端に供給され、アンド
ゲート３６の他方の入力端には制御コマンドＣＮＴＣが
供給される。
【００２７】ループカウンタ２８１及び２８２はいずれ
も、その内容が１ビットのみ残りのビットと異なる値に
なっており、リセットパルスＲＳＴで例えば図示のよう
に、‘００・・・１’と初期化される。ループカウンタ
２８１及び２８２のクロック入力端ＣＫにはそれぞれ、
クロックφ３及びφ４が供給されている。ｐＭＯＳトラ
ンジスタ３３Ａのゲートには、負のリセットパルス＊Ｒ
ＳＴが供給され、これによりフリップフロップ３０の出
力が‘Ｌ’に初期化される。ｎＭＯＳトランジスタ３５
のゲートにはループカウンタ２８１の第１ビットの出力
が活性化タイミング信号ＣＮＴ１として供給されてい
る。ループカウンタ２８１は、リセットパルスＲＳＴで
初期化された後、最初のクロックφ３のパルスで‘１０
・・・０’となり、これによりｎＭＯＳトランジスタ３
５がオンになって、フリップフロップ３０の出力が
‘Ｈ’になる。ｐＭＯＳトランジスタ３３Ｂのゲートに
はループカウンタ２８２の第２ビットの出力が非活性化
タイミング信号ＣＮＴ２として供給されている。ループ
カウンタ２８２は、リセットパルスＲＳＴで初期化され
た後、クロックφ４の２個のパルスで‘０１・・・０’
となり、これによりｐＭＯＳトランジスタ３３Ｂがオン
になって、フリップフロップ３０の出力が‘Ｌ’とな
る。
も、その内容が１ビットのみ残りのビットと異なる値に
なっており、リセットパルスＲＳＴで例えば図示のよう
に、‘００・・・１’と初期化される。ループカウンタ
２８１及び２８２のクロック入力端ＣＫにはそれぞれ、
クロックφ３及びφ４が供給されている。ｐＭＯＳトラ
ンジスタ３３Ａのゲートには、負のリセットパルス＊Ｒ
ＳＴが供給され、これによりフリップフロップ３０の出
力が‘Ｌ’に初期化される。ｎＭＯＳトランジスタ３５
のゲートにはループカウンタ２８１の第１ビットの出力
が活性化タイミング信号ＣＮＴ１として供給されてい
る。ループカウンタ２８１は、リセットパルスＲＳＴで
初期化された後、最初のクロックφ３のパルスで‘１０
・・・０’となり、これによりｎＭＯＳトランジスタ３
５がオンになって、フリップフロップ３０の出力が
‘Ｈ’になる。ｐＭＯＳトランジスタ３３Ｂのゲートに
はループカウンタ２８２の第２ビットの出力が非活性化
タイミング信号ＣＮＴ２として供給されている。ループ
カウンタ２８２は、リセットパルスＲＳＴで初期化され
た後、クロックφ４の２個のパルスで‘０１・・・０’
となり、これによりｐＭＯＳトランジスタ３３Ｂがオン
になって、フリップフロップ３０の出力が‘Ｌ’とな
る。
【００２８】制御コマンドＣＮＴＣは例えば、図３に示
す如く、メモリ動作サイクルの開始時点であるロウアド
レスストローブ信号＊ＲＡＳの立ち下がりに同期して立
ち上がり、これによりアンドゲート３６が開かれ、フリ
ップフロップ３０の出力がアンドゲート３６を通り制御
信号ＣＮＴとして取り出される。制御コマンドＣＮＴＣ
は、次のロウアドレスストローブ信号＊ＲＡＳの立ち下
がり時まで、例えばコマンドデコーダ１から制御コマン
ドＰＲＣが発行される時点で‘Ｌ’になる。
す如く、メモリ動作サイクルの開始時点であるロウアド
レスストローブ信号＊ＲＡＳの立ち下がりに同期して立
ち上がり、これによりアンドゲート３６が開かれ、フリ
ップフロップ３０の出力がアンドゲート３６を通り制御
信号ＣＮＴとして取り出される。制御コマンドＣＮＴＣ
は、次のロウアドレスストローブ信号＊ＲＡＳの立ち下
がり時まで、例えばコマンドデコーダ１から制御コマン
ドＰＲＣが発行される時点で‘Ｌ’になる。
【００２９】他のコマンドのタイミング調整も図２と同
様の回路で行われる。本第１実施形態によれば、多位相
クロック生成回路２６から出力される所定位相のクロッ
クをカウンタで計数して制御コマンドＣＮＴＣの活性化
及び非活性化の時点を調整しているので、すなわちタイ
ミング調整を多位相クロック生成回路２６内の遅延段の
整数倍で（デジタル的に）行っているので、タイミング
設計において製造プロセスのばらつきや電源電圧の変動
を敏感に考慮する必要がない。また、例えばクロックＣ
ＬＫｉが１００ＭＨｚかつｎ＝６の場合、１０／６＝
１．７ｎｓｅｃ単位でタイミング調整の設計を行うこと
ができ、比較的高い精度でコマンドの活性化及び非活性
化のタイミング調整を行うことができる。
様の回路で行われる。本第１実施形態によれば、多位相
クロック生成回路２６から出力される所定位相のクロッ
クをカウンタで計数して制御コマンドＣＮＴＣの活性化
及び非活性化の時点を調整しているので、すなわちタイ
ミング調整を多位相クロック生成回路２６内の遅延段の
整数倍で（デジタル的に）行っているので、タイミング
設計において製造プロセスのばらつきや電源電圧の変動
を敏感に考慮する必要がない。また、例えばクロックＣ
ＬＫｉが１００ＭＨｚかつｎ＝６の場合、１０／６＝
１．７ｎｓｅｃ単位でタイミング調整の設計を行うこと
ができ、比較的高い精度でコマンドの活性化及び非活性
化のタイミング調整を行うことができる。
【００３０】［第２実施形態］上記第１実施形態では、
ロウアドレスストローブ信号＊ＲＡＳの立ち下がりから
次の立ち下がりまでのＲＡＳサイクルでループカウンタ
２８１及び２８２の内容がいずれも１巡以上しないよう
にビット長を長くしなければならない。そこで、第２実
施形態のカウンタ回路２８Ａでは、図４に示す如く、ル
ープカウンタ２８１でクロックＣＬＫｉを計数し、ルー
プカウンタ２８１の所定ビット出力とクロックφ３とを
アンドゲート３７に供給して活性化タイミング信号ＣＮ
Ｔ１を生成し、ループカウンタ２８１の所定ビット出力
とクロックφ４とをアンドゲート３７に供給して非活性
化タイミング信号ＣＮＴ２を生成している。
ロウアドレスストローブ信号＊ＲＡＳの立ち下がりから
次の立ち下がりまでのＲＡＳサイクルでループカウンタ
２８１及び２８２の内容がいずれも１巡以上しないよう
にビット長を長くしなければならない。そこで、第２実
施形態のカウンタ回路２８Ａでは、図４に示す如く、ル
ープカウンタ２８１でクロックＣＬＫｉを計数し、ルー
プカウンタ２８１の所定ビット出力とクロックφ３とを
アンドゲート３７に供給して活性化タイミング信号ＣＮ
Ｔ１を生成し、ループカウンタ２８１の所定ビット出力
とクロックφ４とをアンドゲート３７に供給して非活性
化タイミング信号ＣＮＴ２を生成している。
【００３１】このようにすれば、ループカウンタ２８１
の出力を他の全てのコマンド調整用にも共通に用いるこ
とができるので、カウンタ回路２８Ａの構成が簡単にな
る。他の点は、図２の場合と同一である。 ［第３実施形態］図５は、本発明の第３実施形態に係る
タイミング調整回路２２の概略構成を示す。
の出力を他の全てのコマンド調整用にも共通に用いるこ
とができるので、カウンタ回路２８Ａの構成が簡単にな
る。他の点は、図２の場合と同一である。 ［第３実施形態］図５は、本発明の第３実施形態に係る
タイミング調整回路２２の概略構成を示す。
【００３２】この回路では、図４のアンドゲート３６の
替わりに、カウンタ回路２８Ｂにアンドゲート２８３を
用い、これにクロックＣＬＫｉと制御コマンドＣＮＴＣ
とを供給し、アンドゲート２８３の出力をループカウン
タ２８１で計数している。この構成によれば、フリップ
フロップ３０の出力を直接、制御信号ＣＮＴとして用い
ることができ、図４のアンドゲート３６による遅延を考
慮する必要がない。また、制御コマンドＣＮＴＣが
‘Ｈ’の期間のみクロックＣＬＫｉがアンドゲート２８
３を通ってループカウンタ２８１で計数されるので、カ
ウンタ回路２８Ｂの消費電力を低減することができる。
替わりに、カウンタ回路２８Ｂにアンドゲート２８３を
用い、これにクロックＣＬＫｉと制御コマンドＣＮＴＣ
とを供給し、アンドゲート２８３の出力をループカウン
タ２８１で計数している。この構成によれば、フリップ
フロップ３０の出力を直接、制御信号ＣＮＴとして用い
ることができ、図４のアンドゲート３６による遅延を考
慮する必要がない。また、制御コマンドＣＮＴＣが
‘Ｈ’の期間のみクロックＣＬＫｉがアンドゲート２８
３を通ってループカウンタ２８１で計数されるので、カ
ウンタ回路２８Ｂの消費電力を低減することができる。
【００３３】また、図４のｐＭＯＳトランジスタ３３
Ａ、３３Ｂ及びｎＭＯＳトランジスタ３５をそれぞれｎ
ＭＯＳトランジスタ３５Ａ、３５Ｂ及びｐＭＯＳトラン
ジスタ３３で置き換え、電源配線を逆にして、フリップ
フロップ３０から、負論理の制御信号＊ＣＮＴを出力し
ている。他の点は、図４の場合と同一である。
Ａ、３３Ｂ及びｎＭＯＳトランジスタ３５をそれぞれｎ
ＭＯＳトランジスタ３５Ａ、３５Ｂ及びｐＭＯＳトラン
ジスタ３３で置き換え、電源配線を逆にして、フリップ
フロップ３０から、負論理の制御信号＊ＣＮＴを出力し
ている。他の点は、図４の場合と同一である。
【００３４】［第４実施形態］図６は、本発明の第４実
施形態に係るＤＲＡＭ制御回路の概略構成を示す。この
回路では、図４のアンドゲート３６の替わりに、コマン
ドデコーダ１Ａにアンドゲート１ａを用い、ループカウ
ンタ２８１の出力と制御コマンドＣＮＴＣとをアンドゲ
ート１ａに供給している。この場合、アンドゲート１ａ
と図１のコマンドデコーダ１とでコマンドデコーダ１Ａ
が構成されている。
施形態に係るＤＲＡＭ制御回路の概略構成を示す。この
回路では、図４のアンドゲート３６の替わりに、コマン
ドデコーダ１Ａにアンドゲート１ａを用い、ループカウ
ンタ２８１の出力と制御コマンドＣＮＴＣとをアンドゲ
ート１ａに供給している。この場合、アンドゲート１ａ
と図１のコマンドデコーダ１とでコマンドデコーダ１Ａ
が構成されている。
【００３５】制御信号ＣＮＴの活性化期間がクロックＣ
ＬＫｉの１サイクル以下の場合には、図示のようにアン
ドゲート１ａの出力をアンドゲート３７とアンドゲート
３８とで共通に用いることができる。また、ループカウ
ンタ２８１はクロックＣＬＫｉ及びφ１〜φ６のうちの
１つを計数すればよく、図６ではクロックφ２を計数
し、その所定の１周期のうちのクロックφ３の立ち上が
りから、次のクロックＣＬＫｉの周期のクロックφ１の
立ち上がりまでの期間、制御信号ＣＮＴを活性化してい
る。
ＬＫｉの１サイクル以下の場合には、図示のようにアン
ドゲート１ａの出力をアンドゲート３７とアンドゲート
３８とで共通に用いることができる。また、ループカウ
ンタ２８１はクロックＣＬＫｉ及びφ１〜φ６のうちの
１つを計数すればよく、図６ではクロックφ２を計数
し、その所定の１周期のうちのクロックφ３の立ち上が
りから、次のクロックＣＬＫｉの周期のクロックφ１の
立ち上がりまでの期間、制御信号ＣＮＴを活性化してい
る。
【００３６】この第４実施形態によっても、フリップフ
ロップ３０の出力を直接、制御信号ＣＮＴとして用いる
ことができ、図４のアンドゲート３６による遅延を考慮
する必要がない。 ［第５実施形態］ＤＲＡＭの動作速度が低くても充分な
用途に対しては、タイミング調整回路２２のタイミング
マージンが広くなるように設計することにより、半導体
装置製造の歩留りを向上させることができる。しかし、
用途に応じて設計変更するのは煩雑である。
ロップ３０の出力を直接、制御信号ＣＮＴとして用いる
ことができ、図４のアンドゲート３６による遅延を考慮
する必要がない。 ［第５実施形態］ＤＲＡＭの動作速度が低くても充分な
用途に対しては、タイミング調整回路２２のタイミング
マージンが広くなるように設計することにより、半導体
装置製造の歩留りを向上させることができる。しかし、
用途に応じて設計変更するのは煩雑である。
【００３７】そこで、この第５実施形態では図７に示す
如く、カウンタ回路２８Ｄに選択回路２８４Ａ、２８４
Ｂ、２８５Ａ、２８５Ｂ及びタイミング設定部２８６を
備えている。そして、ループカウンタ２８１の出力の各
ビットを選択回路２８４Ａ及び２８５Ａに供給し、クロ
ックφ１〜φ６を選択回路２８４Ｂ及び２８５Ｂに供給
し、タイミング設定部２８６の出力で選択回路２８４
Ａ、２８４Ｂ、２８５Ａ及び２８５Ｂの各々について任
意の１入力を選択できるようにしている。
如く、カウンタ回路２８Ｄに選択回路２８４Ａ、２８４
Ｂ、２８５Ａ、２８５Ｂ及びタイミング設定部２８６を
備えている。そして、ループカウンタ２８１の出力の各
ビットを選択回路２８４Ａ及び２８５Ａに供給し、クロ
ックφ１〜φ６を選択回路２８４Ｂ及び２８５Ｂに供給
し、タイミング設定部２８６の出力で選択回路２８４
Ａ、２８４Ｂ、２８５Ａ及び２８５Ｂの各々について任
意の１入力を選択できるようにしている。
【００３８】タイミング設定部２８６は、例えばヒュー
ズを選択的にレーザ光線で融断することにより出力が設
定可変となっている。半導体チップのパッケージ前に、
用途に応じ又は製造プロセスの条件に応じてこの設定を
行うことにより、回路の設計変更をすることなく半導体
装置の製造の歩留りを向上させることが可能となる。他
の点は図４と同一構成である。
ズを選択的にレーザ光線で融断することにより出力が設
定可変となっている。半導体チップのパッケージ前に、
用途に応じ又は製造プロセスの条件に応じてこの設定を
行うことにより、回路の設計変更をすることなく半導体
装置の製造の歩留りを向上させることが可能となる。他
の点は図４と同一構成である。
【００３９】［第６実施形態］図８は、本発明の第６実
施形態に係るＤＲＡＭ制御回路の一部を示す。この回路
は、図７の回路に図６の考え方を適用し、かつ、図７の
タイミング設定部２８６の１種としてタイミング設定レ
ジスタ２８６Ａを用いている。この第６実施形態によれ
ば、タイミング設定レジスタ２８６Ａに対する設定及び
その変更を容易に行うことができる。
施形態に係るＤＲＡＭ制御回路の一部を示す。この回路
は、図７の回路に図６の考え方を適用し、かつ、図７の
タイミング設定部２８６の１種としてタイミング設定レ
ジスタ２８６Ａを用いている。この第６実施形態によれ
ば、タイミング設定レジスタ２８６Ａに対する設定及び
その変更を容易に行うことができる。
【００４０】図８中、コマンドデコーダ１Ｂのアンドゲ
ート２６１Ａ及び２６１Ｂからそれぞれ出力されるＣＮ
Ｔ１及びＣＮＴ２Ａは活性化粗タイミング信号である。
なお、本発明には外にも種々の変形例が含まれる。例え
ば、＊ＲＡＳ系のみについてタイミング調整回路２２を
用いる構成であってもよい。この場合、請求項１中の
「所定動作のサイクル」は、＊ＲＡＳサイクルではなく
＊ＲＡＳが低レベルの期間となり、＊ＲＡＳが‘Ｈ’の
期間、リセット信号ＲＳＴをアクティブにすることによ
り、ループカウンタのビット長を短くすることができ
る。
ート２６１Ａ及び２６１Ｂからそれぞれ出力されるＣＮ
Ｔ１及びＣＮＴ２Ａは活性化粗タイミング信号である。
なお、本発明には外にも種々の変形例が含まれる。例え
ば、＊ＲＡＳ系のみについてタイミング調整回路２２を
用いる構成であってもよい。この場合、請求項１中の
「所定動作のサイクル」は、＊ＲＡＳサイクルではなく
＊ＲＡＳが低レベルの期間となり、＊ＲＡＳが‘Ｈ’の
期間、リセット信号ＲＳＴをアクティブにすることによ
り、ループカウンタのビット長を短くすることができ
る。
【図１】本発明の第１実施形態に係る半導体装置の概略
構成図である。
構成図である。
【図２】図１中のタイミング調整回路２２の一部の構成
例を示す図である。
例を示す図である。
【図３】図１及び図２の回路の動作を示すタイミングチ
ャートである。
ャートである。
【図４】本発明の第２実施形態に係るタイミング調整回
路の一部を示す図である。
路の一部を示す図である。
【図５】本発明の第３実施形態に係るタイミング調整回
路の一部を示す図である。
路の一部を示す図である。
【図６】本発明の第４実施形態に係るＤＲＡＭ制御回路
の一部を示す図である。
の一部を示す図である。
【図７】本発明の第５実施形態に係るタイミング調整回
路の一部を示す図である。
路の一部を示す図である。
【図８】本発明の第６実施形態に係るＤＲＡＭ制御回路
の一部を示す図である。
の一部を示す図である。
【図９】従来のＤＲＡＭの概略構成を示すブロック図で
ある。
ある。
１ コマンドデコーダ ２、２２ タイミング調整回路 ３ ＤＲＡＭコア ２０ 半導体装置 ２４、２５ 論理回路 ２６ 多位相クロック生成回路 ２７、２７１、２７１Ａ、２７１Ｂ タイミングバッフ
ァ回路 ２８、２８Ａ〜２８Ｄ カウンタ回路 ２８１、２８２ ループカウンタ ２８４Ａ、２８４Ｂ、２８５Ａ、２８５Ｂ 選択回路 ２８６ タイミング設定部 ２８６Ａ タイミング設定レジスタ ３０ フリップフロップ
ァ回路 ２８、２８Ａ〜２８Ｄ カウンタ回路 ２８１、２８２ ループカウンタ ２８４Ａ、２８４Ｂ、２８５Ａ、２８５Ｂ 選択回路 ２８６ タイミング設定部 ２８６Ａ タイミング設定レジスタ ３０ フリップフロップ
Claims (13)
- 【請求項１】 供給されるＤＲＡＭ制御信号に応じて制
御コマンドを発するコマンドデコーダと、 ＤＲＡＭコアと、 該制御コマンドを所定期間アクティブにしたものをＤＲ
ＡＭ制御信号として該ＤＲＡＭコアに供給するタイミン
グ調整回路と、 を備えた半導体装置において、該タイミング調整回路
は、供給される基準クロックに対し位相がシフトした互
いに異なる第１〜ｎクロックを生成し、所定動作のサイ
クルにおいて、該第１〜ｎクロックの１つの所定番目か
ら該第１〜ｎクロックの１つの所定番目までの間、該制
御コマンドをアクティブにすることにより該ＤＲＡＭ制
御信号を生成する、 ことを特徴とする半導体装置。 - 【請求項２】 上記タイミング調整回路は、 上記第１〜ｎクロックの１つを計数する第１カウンタ
と、 該第１〜ｎクロックの１つを計数する第２カウンタと、 該第１カウンタの計数値が第１値になってから該第２カ
ウンタの計数値が第２値になる迄の間、上記制御コマン
ドをアクティブにすることにより上記ＤＲＡＭ制御信号
を生成するタイミングバッファ回路と、 を有することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記タイミング調整回路は、 上記第１〜ｎクロックと上記基準クロックのうちの１つ
を共通クロックとして計数する共通カウンタと、 該共通カウンタの計数値が第１値の間のみ該第１〜ｎク
ロックの１つを有効にして出力する第１論理ゲートと、 該共通カウンタの計数値が第２値の間のみ該第１〜ｎク
ロックの１つを有効にして出力する第２論理ゲートと、 該第１論理ゲートの出力が活性になってから該第２論理
ゲートの出力が活性になる迄の間、上記制御コマンドを
アクティブにすることにより上記ＤＲＡＭ制御信号を生
成するタイミングバッファ回路と、 を有することを特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記タイミング調整回路は、上記制御コ
マンドが発せられている期間のみ、生成された上記ＤＲ
ＡＭ制御信号を有効にして出力する論理ゲートを有する
ことを特徴とする請求項１乃至３のいずれか１つに記載
の半導体装置。 - 【請求項５】 上記制御コマンドが発せられている間の
み上記共通クロックを上記第１カウンタへ供給する論理
ゲートを有することを特徴とする請求項３記載の半導体
装置。 - 【請求項６】 上記コマンドデコーダは、上記制御コマ
ンドが発せられている間のみ、上記第１カウンタの計数
値が第１値になっていることを有効にして上記タイミン
グバッファ回路へ供給する論理ゲートを有することを特
徴とする請求項３記載の半導体装置。 - 【請求項７】 上記カウンタはいずれもループカウンタ
であることを特徴とする請求項１乃至６のいずれか１つ
に記載の半導体装置。 - 【請求項８】 上記カウンタの少なくとも１つについ
て、該カウンタの複数ビットの出力が供給されそのうち
の１ビットの出力を選択制御入力値に応じ選択して出力
する選択回路と、 該選択制御入力値を記憶して出力するタイミング設定部
と、 を有することを特徴とする請求項７記載の半導体装置。 - 【請求項９】 上記第１〜ｎクロックの１つを選択制御
入力値に応じ選択して上記第１論理ゲート又は上記第２
論理ゲートへのクロックとして供給する選択回路と、 該選択制御入力値を記憶して出力するタイミング設定部
と、 を有することを特徴とする請求項３記載の半導体装置。 - 【請求項１０】 上記タイミング設定部はレジスタであ
ることを特徴とする請求項８又は９記載の半導体装置。 - 【請求項１１】 上記ＤＲＡＭをアクセスするＭＰＵを
備えていることを特徴とする請求項１乃至１０のいずれ
か１つに記載の半導体装置。 - 【請求項１２】 製造プロセスの条件に応じて請求項８
又は９のタイミング設定部の出力を出荷前に定めること
を特徴とする半導体装置のタイミング調整方法。 - 【請求項１３】 要求される動作速度に応じて請求項８
又は９のタイミング設定部の出力を出荷前に定めること
を特徴とする半導体装置のタイミング調整方法。
Priority Applications (18)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15542997A JP3961072B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体装置及びそのタイミング調整方法 |
| US09/093,056 US6247138B1 (en) | 1997-06-12 | 1998-06-08 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| EP04014103A EP1492121B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| DE69837689T DE69837689T2 (de) | 1997-06-12 | 1998-06-10 | Zeitgeberschaltung, Vorrichtung und System für integrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
| EP04014102A EP1492120B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| DE69833467T DE69833467T2 (de) | 1997-06-12 | 1998-06-10 | Zeitgeberschaltung, Vorrichtung und System für integrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
| DE69840135T DE69840135D1 (de) | 1997-06-12 | 1998-06-10 | egrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
| EP04014101A EP1489619B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| EP98110643A EP0884732B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| DE69841282T DE69841282D1 (de) | 1997-06-12 | 1998-06-10 | egrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
| TW087109230A TW387065B (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor intergrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| KR1019980022089A KR100313820B1 (ko) | 1997-06-12 | 1998-06-12 | 반도체 집적회로 장치 및 타이밍 신호 발생회로 |
| KR1020000084146A KR100399427B1 (ko) | 1997-06-12 | 2000-12-28 | 위상보간기 |
| KR1020000084144A KR100340298B1 (ko) | 1997-06-12 | 2000-12-28 | 신호 전송 시스템 |
| KR1020000084145A KR100346804B1 (ko) | 1997-06-12 | 2000-12-28 | 타이밍 신호 발생 회로, 반도체 집적회로 장치, 및 반도체 집적회로 시스템 |
| US09/794,084 US6484268B2 (en) | 1997-06-12 | 2001-02-28 | Signal transmission system having a timing adjustment circuit |
| US10/278,800 US7496781B2 (en) | 1997-06-12 | 2002-10-24 | Timing signal generating circuit with a master circuit and slave circuits |
| US12/358,861 US8065553B2 (en) | 1997-06-12 | 2009-01-23 | Phase interpolator for a timing signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15542997A JP3961072B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体装置及びそのタイミング調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113587A true JPH113587A (ja) | 1999-01-06 |
| JP3961072B2 JP3961072B2 (ja) | 2007-08-15 |
Family
ID=15605830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15542997A Expired - Lifetime JP3961072B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体装置及びそのタイミング調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3961072B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002123332A (ja) * | 2000-10-12 | 2002-04-26 | Fujitsu Ltd | 位相合成回路およびタイミング信号発生回路 |
| JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
| KR100767826B1 (ko) | 2005-02-28 | 2007-10-18 | 인피니언 테크놀로지스 아게 | Ｄｒａｍ 디바이스용 데이터 스트로브 동기화 |
| JP2009152658A (ja) * | 2007-12-18 | 2009-07-09 | Elpida Memory Inc | 半導体装置 |
| US7633833B2 (en) | 2007-03-29 | 2009-12-15 | Hitachi, Ltd. | Semiconductor memory device |
-
1997
- 1997-06-12 JP JP15542997A patent/JP3961072B2/ja not_active Expired - Lifetime
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| KR100767826B1 (ko) | 2005-02-28 | 2007-10-18 | 인피니언 테크놀로지스 아게 | Ｄｒａｍ 디바이스용 데이터 스트로브 동기화 |
| US7633833B2 (en) | 2007-03-29 | 2009-12-15 | Hitachi, Ltd. | Semiconductor memory device |
| JP2009152658A (ja) * | 2007-12-18 | 2009-07-09 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3961072B2 (ja) | 2007-08-15 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Written amendment |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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